JP3783885B2

JP3783885B2 - 不揮発性半導体メモリ装置

Info

Publication number: JP3783885B2
Application number: JP27323696A
Authority: JP
Inventors: ▲よん▼楠高
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-10-16
Filing date: 1996-10-16
Publication date: 2006-06-07
Anticipated expiration: 2016-10-16
Also published as: JPH09180475A; KR0169412B1; KR970023451A; TW306003B; US5696717A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に不揮発性の半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の大容量化に集積技術が伴わなければチップサイズは増加してしまうが、近年のサブミクロンクラスまでの微細加工にも限界が見え、更なる技術開発が研究されている。そこで最近、１個のセルで読出時に複数のデータを認識するようにしてより多量の情報を記憶するマルチビットメモリ(Multi bit Memory)が活発に研究されており、特に、不揮発性メモリ装置のフラッシュメモリと組み合わせたマルチビットフラッシュメモリが大いに注目されている。
【０００３】
従来のＮＡＮＤ形フラッシュメモリでは、プログラムしたメモリセルはポジティブしきい値電圧（＋）を有し、消去したメモリセルはネガティブしきい値電圧（−）を有するように設計されるが、消去セルのしきい値電圧（＝Ｖth）が過度に低くなることがあるため、マルチビット技術と組み合わせたときに問題が発生する。
【０００４】
図２に、従来における不揮発性半導体メモリの消去及びプログラム動作のフローチャートを示しているが、同図を参照すれば、メモリセルの消去（ERASE)終了で消去検証(VERIFY ERASURE)が行われ、この消去検証でメモリセルのＶthが０Ｖを下回っていればメインプログラム(MAIN PROGRAM)が遂行される。従って、例えば消去Ｖthが−３Ｖ、プログラムＶthが３Ｖのレベルであるとすると、消去により−３Ｖを大きく越える程度にまで過度に消去されたセルが存在する場合、これらセルはプログラム検証又は読出動作でパストランジスタとして動作するときのターンオン抵抗が小さく、相対的に、正常セルがパストランジスタとして動作するときのターンオン抵抗が大きくなるので、選択したメモリセルのドレイン電圧がパストランジスタのターンオン抵抗により異なる事態を招き、プログラム検証動作時等のＶth差が大きくなる。
【０００５】
これについて図３を参照し更に説明する。まず、プログラムセルのＶthは３Ｖにされ、プログラム検証や読出動作でパストランジスタとするセルのゲートには５Ｖを加えると仮定する。すると、Ｖthが−３Ｖを下回るまで過度消去された消去セルがパストランジスタとしてある場合の選択セルのＶth（Ｂ）と、正常に−３Ｖに消去された消去セルがパストランジスタとしてある場合の選択セルのＶth（Ａ１）とでは、０．７ＶのＶthの差が発生し得る。このようにＶthに０．７Ｖの差がでてしまうと、プログラム検証や読出動作においてマルチビットのようにセルＶthの分布を１Ｖ以下で非常に細かく調整するメモリには不向ということになる。
【０００６】
また、従来のＮＡＮＤ形フラッシュメモリは、プログラム動作において選択セルのワードライン（Ｗ／Ｌ）に印加されるプログラム電圧（Ｖpgm ）により、非選択ストリングのセルデータが攪乱されるのを防止するために、セルフブースティング（Self Boosting)方式を採択しており、攪乱防止の特性は比較的優れている（その詳細な内容は、例えば１９９３年１２月２２日付米国出願“不揮発性半導体メモリ装置”に記載されている）。しかし、非選択ストリングのセルＶthがネガティブであると、Ｖpgm により非選択セルのチャネルに発生するプログラム防止電圧はやや低くなる。これについて図１を通じて説明する。図１は、ＮＡＮＤ形ストリングの等価回路図及び断面図である。半導体基板１と、ウェル領域２と、ドレイン及びソース領域３と、半導体基板１上に絶縁膜を介し形成されたフローティングゲート４と、このフローティングゲート４上に絶縁膜を介し形成された制御ゲート５と、が示されている。
【０００７】
図示の構成に従えば、Ｖpgm によりメモリセルのチャネルＢに発生する電圧増加分はＶａ、プログラム動作時の非選択メモリセルのゲートに加えられるパス電圧（Ｖpass）により発生する電圧増加分はＶｂ、そして、消去セルのＶthは−３Ｖで、この消去セルがプログラム動作時に非選択メモリセルとして動作するものとしてある。この場合、プログラム動作時に最初に発生する全体チャネル電圧はＶcc−１Ｖthになり、その後Ｖpassによりチャネル電圧はＶｂだけ上昇し、そしてＶpgm によりＶａだけ追加上昇する。しかし、非選択メモリセルのＶthが−３Ｖであり、すべてのセルのチャネルが接続されているのでチャネル電圧の分配現像が現われ、最終的にＶpgm が加わるメモリセルのチャネル電圧は（Ｖcc−１Ｖth）＋Ｖｂになる。このため、Ｖpassが低くなるとプログラム攪乱防止特性が低下するという問題点がある。
【０００８】
【発明が解決しようとする課題】
このような従来技術に着目して本発明の目的は、読出又はプログラム検証動作時にパストランジスタのしきい値電圧の差が小さく、ターンオン抵抗のバラツキのない不揮発性半導体メモリ装置を提供することにある。また本発明の他の目的は、プログラム時のプログラム攪乱防止特性が向上し得る不揮発性半導体メモリ装置を提供することにある。更に本発明のまた他の目的は、消去時の消去攪乱防止特性が向上し得る不揮発性半導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
この目的のために本発明は、消去によりネガティブのしきい値電圧とされ且つプログラムによりポジティブのしきい値電圧とされるフローティングゲートトランジスタのメモリセルを複数直列接続したＮＡＮＤ形のセル構造を有し、ビットラインから感知電流を流してメモリセルのしきい値電圧に応じた前記感知電流の変化を感知することでデータを読出すようにした不揮発性半導体メモリ装置において、消去後の消去検証のときに消去メモリセルを通った後の前記感知電流量を消去基準電圧に従って制御する消去検証制御回路が設けられ、前記消去基準電圧を可変調節することにより消去メモリセルのしきい値電圧検証レベルが調整されるようになっていることを特徴とする。或いは、消去によりネガティブのしきい値電圧とされ且つプログラムによりポジティブのしきい値電圧とされるフローティングゲートトランジスタのメモリセルを複数直列接続したＮＡＮＤ形のセル構造を有し、ビットラインから感知電流を流してメモリセルのしきい値電圧に応じた前記感知電流の変化を感知することでデータを読出すようにした不揮発性半導体メモリ装置において、プログラム後のプログラム検証のときに選択メモリセルのワードラインへプログラム基準電圧を提供すると共に非選択メモリセルのワードラインへパス電圧を提供するプログラム検証制御回路が設けられ、前記プログラム基準電圧を可変調節することによりプログラムメモリセルを通って流れる前記感知電流が制御されてプログラムメモリセルのしきい値電圧検証レベルが調整されるようになっていることを特徴とする。また、上記消去検証制御回路及びプログラム検証制御回路の両方をもつことを特徴とする。この場合、消去検証のときにプログラム検証制御回路がワードラインを０Ｖにするようにしておくことができ、また、プログラム検証のときに消去検証制御回路がメモリセルのソース側を接地させるようにしておくことができる。
【００１０】
このメモリによれば、プログラム基準電圧をポジティブの低レベル（例えばマルチビットを読出すためのポジティブＶthの最低レベル）としてプログラム検証するプリプログラムを実施してプログラムメモリセルのしきい値電圧をポジティブに揃えた後にメインプログラムを実施してプログラムメモリセルを所望のしきい値電圧にプログラムするようにすることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１２】
図４は、本発明による不揮発性半導体メモリ装置の概略回路図である。各ＮＡＮＤセルユニットＮＵは、第１選択トランジスタＳＴ１及び第２選択トランジスタＳＴ２と、第１選択トランジスタＳＴ１のソースと第２選択トランジスタＳＴ２のドレインとの間にドレイン・ソース通路を直列接続したメモリセル（メモリトランジスタ）Ｍ１〜Ｍ４と、から構成される。メモリセルＭ１〜Ｍ４のそれぞれは、チャネルを間に挟んでドレイン及びソースを有し、そのチャネル上にトンネル酸化膜を介して形成されたフローティングゲートと、このフローティングゲート上に中間絶縁膜を介して形成された制御ゲートと、を有する。第１選択トランジスタＳＴ１のドレインはビットラインＢＬと接続され、第２選択トランジスタＳＴ２のソースは共通ソースラインＣＳＬ６０と接続される。また、メモリセルＭ１〜Ｍ４の制御ゲートと第１選択トランジスタＳＴ１及び第２選択タランジスタＳＴ２のゲートが接続される第１選択ラインＳＳＬ１、第２選択ラインＧＳＬ２、及び各ワードラインＷ／Ｌは、それそれ選択トランジスタＰＧ１〜ＰＧ６を介し電圧を受け制御される。
【００１３】
このようなＮＡＮＤセルユニットＮＵを多数含むメモリセルブロック５０と、このメモリセルブロック５０を選択するためのブロック選択制御回路４０と、各ビットラインＢ／Ｌと接続されたセンスアンプ３０と、メモリセルＭ１〜Ｍ４のプログラム検証電圧を印加するプログラム検証制御回路２０と、共通ソースライン（ＣＳＬ）６０に接続された消去検証制御回路１０と、が本例の不揮発性半導体メモリ装置には備えられている。尚、４個のメモリセルＭ１〜Ｍ４を便宜上図示してあるが、８個ないし１６個、若しくはそれ以上も可能であるのは勿論である。
【００１４】
図４及びそのタイミング図である図７を通じて動作を説明する。センスアンプ（Ｓ／Ａ）３０は、消去検証動作時にはビットラインＢ／Ｌの論理“ハイ”レベルから論理“ロウ”レベルへの遷移を感知してその次の消去動作を終了し、プログラム検証動作時には、ビットラインＢ／Ｌの論理“ロウ”レベルから論理“ハイ”レベルへの遷移を感知してプログラム動作を終了すると仮定する。そして、図７に示すＷ／Ｌ（Ｓ１）は選択のＷ／Ｌに印加される電圧、Ｗ／Ｌ（Ｓ２）は非選択のＷ／Ｌに印加される電圧を表す。
【００１５】
まず、消去検証動作の場合は消去後消去検証モードＴ１に進入し、ブロック選択制御回路４０により、選択トランジスタＰＧ１〜ＰＧ６のゲート（ＣＧ）７０にはＶcc＋ΔＶの電圧が印加され、そしてストリング選択の第１選択ラインＳＳＬ１及び接地選択の第２選択ラインＧＳＬ１にはＶccの電圧ＶPASSが印加される。これにより選択されたブロック５０内のすべてのＷ／Ｌ１〜Ｗ／Ｌ４は、消去検証活性化信号バーＥＲＡvfが論理“ロウ”レベルへ遷移することですべて接地レベルになる。その後にビットラインＢ／Ｌと接続されたＳ／Ａ３０から選択されたストリングＮＵへ電流Ｉｓが流れ、この電流Ｉｓは、メモリセルのＶthと共通ソースライン（ＣＳＬ）６０を制御する消去検証制御回路部１０のＥＶref 値とにより制限される。
【００１６】
この消去検証制御回路部１０の動作を詳述すれば、消去検証モードＴ１へ進入すると消去電圧バーＥＲＡｓが論理“ロウ”レベルになってＮＭＯＳトランジスタＭ１２はオフとなり、また消去検証活性化信号バーＥＲＡvfが論理“ロウ”レベルになることでＮＭＯＳトランジスタＭ１１のゲート論理が“ハイ”レベルになる。従って、消去検証動作の検証レベルを調整する消去基準電圧ＥＶref がＮＭＯＳトランジスタＭ１１を通じてＮＭＯＳトランジスタＭ１３のゲートに伝達され、ＣＳＬ６０は、ＮＭＯＳトランジスタＭ１３のゲート電圧により左右される。この結果、Ｖthの感知電流Ｉｓは、消去メモリセルのＶthと消去基準電圧ＥＶref により複合的に調整される。
【００１７】
消去メモリセルの最大Ｖthを−１Ｖで感知する場合についてメモリセルのＶthに従い説明する。まず消去が不十分でＶthがポジティブの場合、感知電流Ｉｓは十分にメモリセルを通じて流れることができないので、消去基準電圧ＥＶref に関係なくＳ／Ａ３０は論理“ハイ”を感知し、再び消去動作を遂行することになる。これにより当該メモリセルのＶthが０Ｖになると、メモリセルを通じる感知電流ＩｓはＶthがポジティブの場合に比べて多く流れるが、消去基準電圧ＥＶref でＮＭＯＳトランジスタＭ１３のゲートを調整しているので、やはり感知電流Ｉｓは接地へ流れることができない。従ってＳ／Ａ３０は論理“ハイ”状態を感知する。このＳ／Ａ３０の論理“ハイ”レベルにより再び消去動作を遂行し、当該メモリセルのＶthがネガティブになれば、感知電流Ｉｓを十分に流すだけＶthが低くなるので、Ｓ／Ａ３０が論理“ハイ”状態で感知されるかどうかは消去基準電圧ＥＶref によってのみ左右される。従って、この消去基準電圧ＥＶref を調整することによりＳ／Ａ３０の論理“ハイ”又は“ロウ”感知を決定できるので、消去動作の完了可否を決定できる。つまり、この動作を応用すれば、消去セルの最大Ｖthを自在に調節可能である。
【００１８】
次の動作であるプログラム検証動作について説明する。
【００１９】
プログラム動作後にプログラム検証モードＴ２へ進入すると、外部アドレスデコーディングにより特定のブロック５０が選択され、ブロック選択制御回路４０により、選択トランジスタＰＧ１〜ＰＧ６ゲート（ＣＧ）７０には、出力ライン８０，９０及びプログラム検証制御回路２０の各電圧を選択トランジスタＰＧ１〜ＰＧ６を通じて減衰なく十分に伝達するためにＶccより高い電圧Ｖcc＋ΔＶが印加される。そして出力ライン８０，９０には、選択されたビットラインＢ／Ｌの電圧をセルへ十分に伝達するためにＶcc以上の電圧ＶPASSが印加される。またプログラム検証制御回路２０により、選択Ｗ／Ｌ（Ｓ１）にはプログラム基準電圧ＰＶref が印加され、非選択Ｗ／Ｌ（Ｓ２）には電圧ＶPASSが印加される。
【００２０】
このプログラム検証制御回路２０の動作を詳述する。アドレスデーコディングに従い選択のＷ／Ｌに接続したプログラム検証制御回路２０へ提供される制御信号バーＴｉは論理“ロウ”レベルになり、プログラム検証活性化信号バーＰＧＭvfも論理“ロウ”レベルになる。これに従って、選択Ｗ／Ｌ（Ｓ１）のＮＭＯＳトランジスタＭ２３のみオンとなる。このＮＭＯＳトランジスタＭ２３を通じて供給されるプログラム基準電圧ＰＶref は、ＮＭＯＳトランジスタＭ２２のゲートが論理“ハイ”レベルなので、選択Ｗ／Ｌ（Ｓ１）へ送られる。一方、非選択Ｗ／Ｌ（Ｓ２）のプログラム検証制御回路２０の出力電圧は、制御信号バーＴｉ論理“ハイ”レベル、プログラム検証活性化信号バーＰＧＭvfが論理“ロウ”レベルにあり、従ってＰＭＯＳトランジスタＭ２１がオンとなるので、Ｖpassの電圧となる。
【００２１】
以下の検証動作は、プログラムセルのＶthが０．５Ｖ以上になるように検証する場合を説明する。プログラム検証モードＴ２に進入すれば、選択Ｗ／Ｌ（Ｓ１）にはプログラム基準電圧ＰＶref が印加され、非選択Ｗ／Ｌ（Ｓ２）にはＶPASSが印加される。また共通ソースラインＣＳＬは、消去電圧バーＥＲＡｓの論理“ハイ”レベルにより接地レベルになる。そして、消去検証と同様にＳ／Ａ３０を通じて感知電流Ｉｓが供給され、ＶPASSがＶccレベル以上、プログラム基準電圧ＰＶref がポジティブレベルで調整するようにしてあると、まず、プログラムが不十分でセルのＶthが−０．５Ｖの場合、感知電流Ｉｓは、プログラム基準電圧ＰＶref に関係なくセルを通じて共通ソースラインＣＳＬへすべて流れ、このためビットラインＢ／Ｌの電圧はほぼ接地レベルになる。従って、Ｓ／Ａ３０が論理“ロウ”レベル感知となり再プログラム動作を行うことになる。
【００２２】
再プログラムによりセルのＶthが０Ｖ以上になった場合には、感知電流Ｉｓがプログラム基準電圧ＰＶref により制御されてビットラインＢ／Ｌの電圧レベルが調節されることになる。即ち、セルのＶthが０Ｖとなったときに、プログラム基準電圧ＰＶref が０Ｖであればセルを通じて感知電流Ｉｓが十分に流れることができないのでビットラインＢ／Ｌの電圧レベルは上昇するが、プログラム基準電圧ＰＶref が十分にポジティブであれば、感知電流Ｉｓはセルを通じて共通ソースラインＣＳＬへすべて流入するので、ビットラインＢ／Ｌの電圧レベルはほぼ０Ｖになる。従って、例えばプログラム基準電圧ＰＶref を０．５Ｖに固定した状態でプログラム検証動作を遂行すれば、セルのＶthが０．５Ｖに達していない場合にはＳ／Ａ（３０）が論理“ロウ”感知になって再プログラム動作が継続して遂行され、このプログラム遂行によりセルのＶthが０．５Ｖになれば、当該セルの感知電流Ｉｓ制限でＳ／Ａ（３０）が論理“ハイ”感知となってプログラム動作終了となる。
【００２３】
以上ような消去検証及びプログラム検証を通じてプログラムセルのＶthを例えば上記のように低レベルのポジティブレベルに揃えるプリプログラムをまず実行するようにし、この後に更に異なる状態へのプログラムを実行すれば、従来技術よりも改善されたマルチビットメモリを実現可能である。即ち、しきい値電圧の分布を細かく微調整可能であり、またプログラム攪乱防止特性を向上させ得るという長所がある。
【００２４】
図５は、この例における消去及びプログラム動作遂行のフローチャートである。同図を参照すれば、メモリセルに対する消去(ERASE) を遂行した後に上記のような消去検証(VERIFY ERASURE)を遂行する。これにより、メモリセルのＶthが０Ｖを下回れば(MAXIMUM ERASURE Vth < 0V)、プリプログラム動作の遂行となる(PREPROGRAM OPERATION)。このプリプログラムに続いて上記のようなプログラム検証(VERIFY PROGRAM)を遂行し、対象メモリセルのＶthについて０Ｖを上回る(MINIMUM PROGRAM Vth > 0V)ように揃えた後、所望のセルのＶthだけ更にプログラムするメインプログラム動作(MAIN PROGRAM)を遂行する。
【００２５】
図６は、本発明と従来技術とにおける消去及びプログラム動作後のしきい値電圧の違いを示す。本発明によれば、消去メモリセルとプログラムメモリセルとのしきい値電圧差を明確に区分することができる。
【図面の簡単な説明】
【図１】メモリセル（ＮＡＮＤ形ストリング）の等価回路図とその断面図。
【図２】従来における消去及びプログラム動作のフローチャート。
【図３】従来技術におけるプログラム検証及び読出動作時の感知しきい値電圧のバラツキを示した波形図。
【図４】本発明による不揮発性メモリの概略を示した回路図。
【図５】本発明による消去及びプログラム動作のフローチャート。
【図６】本発明と従来技術とで比較して示すメモリセルのしきい値電圧分布図。
【図７】本発明による消去検証及びプログラム検証のタイミング図。
【符号の説明】
１０消去検証制御回路
２０プログラム検証制御回路

Claims

消去によりネガティブのしきい値電圧とされ且つプログラムによりポジティブのしきい値電圧とされるフローティングゲートトランジスタのメモリセルを複数直列接続したＮＡＮＤ形のセル構造を有し、センスアンプによりビットラインから感知電流を流してメモリセルのしきい値電圧に応じた前記感知電流の変化を前記センスアンプにより感知することでデータを読出すようにした不揮発性半導体メモリ装置において、
消去後の消去検証のときに消去メモリセルを通った後の感知電流値を消去基準電圧に従って制御する消去検証制御回路と、
プログラム後のプログラム検証のときに選択メモリセルのワードラインへのプログラム基準電圧を提供すると共に非選択メモリセルのワードラインへパス電圧を提供するプログラム検証制御回路とを有し、
前記プログラム基準電圧をポジティブの範囲内で変更することによりプログラムメモリセルのしきい値電圧検証レベルが変更され、前記消去基準電圧を可変調整することにより消去メモリセルのしきい値電圧検証レベルを負に、前記プログラムメモリセルのしきい値電圧検証レベルを正に調整することを特徴とする不揮発性半導体メモリ装置。
前記消去検証のときに前記プログラム検証制御回路がワードラインを０Ｖにすることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
前記プログラム検証のときに前記消去検証制御回路がメモリセルのソース側を接地させることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ装置。
前記プログラムは、前記プログラム基準電圧をポジティブの低レベルとしてプログラム検証するプリプログラムを実施して前記プログラムメモリセルのしきい値電圧をポジティブに揃えた後、当該プログラムメモリセルを所望のしきい値電圧にプログラムすることにより実施されることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体メモリ装置。