JPS5942695A - 非揮発性で再プログラミング可能な蓄積セルを備えた集積メモリマトリツクス - Google Patents
非揮発性で再プログラミング可能な蓄積セルを備えた集積メモリマトリツクスInfo
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- JPS5942695A JPS5942695A JP58048039A JP4803983A JPS5942695A JP S5942695 A JPS5942695 A JP S5942695A JP 58048039 A JP58048039 A JP 58048039A JP 4803983 A JP4803983 A JP 4803983A JP S5942695 A JPS5942695 A JP S5942695A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は非揮発性で再プログラミング可能な蓄積セルを
具備している集積されたメモリマトリックスに関するも
のである。
具備している集積されたメモリマトリックスに関するも
のである。
プログラムＤＪ能な非揮発性蓄私（メモリ）セルは種々
の略４６（て文献に記載されている。蓄積媒体をそれぞ
れ具備している絶縁ｒ−ト電界効果トランジスタ構造を
有する蓄積セルが常に関係している。本明細１において
「泊去」とはセルの電極に電圧全力えることによりソー
スおよびドレイン領域の勾号を有する奄向がチャンネル
区域の上方に位置する蓄積媒体に到達することかできる
動作を葛うものであり、１書込み」とはこれらの電荷が
同様に電圧の印加により、或はまた紫外線の照射により
蓄積媒体から再び除去される動作を右うものとするう内
蔵された蓄積セとの概観は技術雑誌Ｐｒｏｃｅｅｄｉｎ
ｇｓ ｏｆ ｔｈｅＩ ＥＥＥ第６４巷第７号（１９７
６年７月）第１０３９頁ないし第１０４０頁に記載され
た［非揮発性半導体メモリ装置」と言う標題の論文に示
されている。
の略４６（て文献に記載されている。蓄積媒体をそれぞ
れ具備している絶縁ｒ−ト電界効果トランジスタ構造を
有する蓄積セルが常に関係している。本明細１において
「泊去」とはセルの電極に電圧全力えることによりソー
スおよびドレイン領域の勾号を有する奄向がチャンネル
区域の上方に位置する蓄積媒体に到達することかできる
動作を葛うものであり、１書込み」とはこれらの電荷が
同様に電圧の印加により、或はまた紫外線の照射により
蓄積媒体から再び除去される動作を右うものとするう内
蔵された蓄積セとの概観は技術雑誌Ｐｒｏｃｅｅｄｉｎ
ｇｓ ｏｆ ｔｈｅＩ ＥＥＥ第６４巷第７号（１９７
６年７月）第１０３９頁ないし第１０４０頁に記載され
た［非揮発性半導体メモリ装置」と言う標題の論文に示
されている。
本発明は集積されたメモリマ） ＩＪソックスすなわち
ｍＸｎ個の蓄積セルがｍ列、ｎ行に配置された装置に関
するものである。蓄積（メモリ）セルは蓄積トランジス
タのみで構成することもできるが、蓄積トランジスタの
％、流路中に選択トランジスタを配置し、その選択トラ
ンジスタのダートを技術雑誌Ｉ Ｅｌｅｃｔｒｏｎｊｃ
ｓ＋ Ｊ １９８０年２月２８日号第１１３頁ないし第
１１７負に記載されたように選択線に接続した追加の構
成を具備したものでもよい。
ｍＸｎ個の蓄積セルがｍ列、ｎ行に配置された装置に関
するものである。蓄積（メモリ）セルは蓄積トランジス
タのみで構成することもできるが、蓄積トランジスタの
％、流路中に選択トランジスタを配置し、その選択トラ
ンジスタのダートを技術雑誌Ｉ Ｅｌｅｃｔｒｏｎｊｃ
ｓ＋ Ｊ １９８０年２月２８日号第１１３頁ないし第
１１７負に記載されたように選択線に接続した追加の構
成を具備したものでもよい。
そのようなメモリマトリックスの製造の監視中ならひに
最終？１１す足甲にセルのしきい値に応してメモリマト
リックスを分類できることが間組となり、そのために正
常な状態において全てのセルが連続的に摘出されでテス
トされなければならない。
最終？１１す足甲にセルのしきい値に応してメモリマト
リックスを分類できることが間組となり、そのために正
常な状態において全てのセルが連続的に摘出されでテス
トされなければならない。
〔発明の概要」
本発明の目的−１、回路的および時間的に何晴顕嘴な追
加手段を栴じることなくこの９肴１の問題を角１決する
ことである。
加手段を栴じることなくこの９肴１の問題を角１決する
ことである。
本発明は、東根さ１１たメモリマｌ−ＩＪソックス半導
体中に同様に集積されている同じ型式の基準セル、すな
わちマトリックスの蓄積セルと同時にその半導体中に製
作された同じ構造の基準セルをこの目的に使用すること
を基本思想とするものである。
体中に同様に集積されている同じ型式の基準セル、すな
わちマトリックスの蓄積セルと同時にその半導体中に製
作された同じ構造の基準セルをこの目的に使用すること
を基本思想とするものである。
本発明の関係する型式の集積メモリマトリックスで同様
に同じ型式の、集積された基準セルを使用することはす
でに西ドイツ公開ｌ持許公報ＤＥ−Ｏ８２６２０７４９
月公報に記載されている。
に同じ型式の、集積された基準セルを使用することはす
でに西ドイツ公開ｌ持許公報ＤＥ−Ｏ８２６２０７４９
月公報に記載されている。
しかしながら、このマトリックスは本発明の基礎とする
問題とは別の問題をｍ決するためのものである。すなわ
ちそれＩｒｉ胱取り動作の長い期間を通して読取りイｇ
号の変動による信頼性の低下の問題を解決するためのも
のである。従来のマトリックスにおいては、この問題杜
少なくとも１個のしきい値が可変な基準電界効果トラン
ジスタを設け、それが読取り装置によって１つのしきい
値に調整され、蓄積トランジスタの質問において基準ト
ランジスタを質関し、これによって基準信号を生成させ
、比較回路を設けて蓄積信号と基準読取り信号とを比較
することによって解決している。
問題とは別の問題をｍ決するためのものである。すなわ
ちそれＩｒｉ胱取り動作の長い期間を通して読取りイｇ
号の変動による信頼性の低下の問題を解決するためのも
のである。従来のマトリックスにおいては、この問題杜
少なくとも１個のしきい値が可変な基準電界効果トラン
ジスタを設け、それが読取り装置によって１つのしきい
値に調整され、蓄積トランジスタの質問において基準ト
ランジスタを質関し、これによって基準信号を生成させ
、比較回路を設けて蓄積信号と基準読取り信号とを比較
することによって解決している。
したがって上述の文献（ＤＥ−Ｏ８２６２０７４９号）
に示されたメモリマトリックスを出発点として本発明は
特許請求の範囲に記載された構成の集積マ） ＩＪワッ
クスよって前述の１！４！造中或は製造後の何れかに集
積メモリマトリックスを分類する問題を解決するもので
ある。
に示されたメモリマトリックスを出発点として本発明は
特許請求の範囲に記載された構成の集積マ） ＩＪワッ
クスよって前述の１！４！造中或は製造後の何れかに集
積メモリマトリックスを分類する問題を解決するもので
ある。
第１および第２の電圧源の両名は絶縁ケ゛−ト屯界効果
トランジスタで構成された分圧器であることが好ましく
、それらは共に蓄積セルの半導体中に同様に集積される
。分圧器はそれぞれペーストランノスクおよび多数の並
列に配置された負荷トランジスタを具備し、それら負荷
トランジスタはチャンネル領域の幅対長さ比が段階的に
変化しでいる。負荷トランジスタは選はれた電圧値に応
じて嗜生状態に切換えられる。
トランジスタで構成された分圧器であることが好ましく
、それらは共に蓄積セルの半導体中に同様に集積される
。分圧器はそれぞれペーストランノスクおよび多数の並
列に配置された負荷トランジスタを具備し、それら負荷
トランジスタはチャンネル領域の幅対長さ比が段階的に
変化しでいる。負荷トランジスタは選はれた電圧値に応
じて嗜生状態に切換えられる。
以下第１図および第２図に示す実施例を参照に本発明を
説明する。
説明する。
第１図に示されたよりな書プログラミングｏＪ能な蓄積
セルＭが第２図においては蓄積セルＭ ７ Ｊ ・・Ｍ
ｎ、 １ 、 Ｍ Ｊ ｎ−Ｍｍ、として１行ｍ列に配
置されで集積メモリマトリックスを構成している。第１
図の蓄積セルＭは浮遊電位ケ゛−ト丁゛３に対して両方
向に電流を流すトンネル注入装置Ｉを備えている。その
ような蓄積（メモリ）セルを使用する集ｉＪｉメモリー
）リックスは前述のＪｉｆｆ、誌Ｅｌｅｃｔｒｏｎｉｃ
ｓ １９８０／ｘｆ２月２８ ［＝ｌ 月？４”＝１１
３負ないし第１１７頁に記載されている。
セルＭが第２図においては蓄積セルＭ ７ Ｊ ・・Ｍ
ｎ、 １ 、 Ｍ Ｊ ｎ−Ｍｍ、として１行ｍ列に配
置されで集積メモリマトリックスを構成している。第１
図の蓄積セルＭは浮遊電位ケ゛−ト丁゛３に対して両方
向に電流を流すトンネル注入装置Ｉを備えている。その
ような蓄積（メモリ）セルを使用する集ｉＪｉメモリー
）リックスは前述のＪｉｆｆ、誌Ｅｌｅｃｔｒｏｎｉｃ
ｓ １９８０／ｘｆ２月２８ ［＝ｌ 月？４”＝１１
３負ないし第１１７頁に記載されている。
第１図に示されたよりな蓄積セルにおいてはトンネル注
入装置Ｉは一方では；！ｉ−、１ｊｌｔトランノスタＴ
８のソース・ドレイン路を経て第１のビット線Ｘに接続
きれ、また他方では選択トランジスタＴａのソース・ド
レイン路を経て第２のビット＃ Ｙ Ｋ接続されている
。一方蓄粗トランジスタＴ８のｒ−）はグログラミング
線Ｐ Ｋ接続され、選択トランジスタＴａのｒ−トは選
択＆！ｚに接続されている１選択線ｚはメモＩＪ ？
トリックスの蓄積セルの行単位での選択を行なう行デコ
ーダＤ７の出力端子の１つに接続されている。
入装置Ｉは一方では；！ｉ−、１ｊｌｔトランノスタＴ
８のソース・ドレイン路を経て第１のビット線Ｘに接続
きれ、また他方では選択トランジスタＴａのソース・ド
レイン路を経て第２のビット＃ Ｙ Ｋ接続されている
。一方蓄粗トランジスタＴ８のｒ−）はグログラミング
線Ｐ Ｋ接続され、選択トランジスタＴａのｒ−トは選
択＆！ｚに接続されている１選択線ｚはメモＩＪ ？
トリックスの蓄積セルの行単位での選択を行なう行デコ
ーダＤ７の出力端子の１つに接続されている。
第２図のブロック図に示されているように行デコーダＤ
７の外にメモリマトリックスのＪＳ辺回路としてブロッ
クデコーダＤｂが設けられており、それによって列方向
に配列されたｎ行の蓄積群のＷ＝ｍ／ｂ個のブロックの
１つを選択することができる。読取シ動作中、第１のビ
ット線Ｘは回路のゼロ電位点に第２図に示すように接続
される。
７の外にメモリマトリックスのＪＳ辺回路としてブロッ
クデコーダＤｂが設けられており、それによって列方向
に配列されたｎ行の蓄積群のＷ＝ｍ／ｂ個のブロックの
１つを選択することができる。読取シ動作中、第１のビ
ット線Ｘは回路のゼロ電位点に第２図に示すように接続
される。
ｉ番目の蓄積セルを選択するために、その各行は行デコ
ーダＤ２によって選択され、その各ブロックはブロック
デコーダＤｂによって選択される。したが−＞ −Ｌ
、ｂ （Ｉａ＋の鞘イ〕（セルのそれぞれはその１）本
のデ タｂ Ｌｉの１つ７ｄ： １ｌｊｌ・て到達する
ことができる。し力）し図を簡単にして判り易ぐするた
めに今問題にしているｉ ＆目のデータ＆’ｔ： Ｌ３
しか第２図には示されていない。１番目の蓄積セルのア
ドレスを選択する時、読取り電圧Ｕｒ。
ーダＤ２によって選択され、その各ブロックはブロック
デコーダＤｂによって選択される。したが−＞ −Ｌ
、ｂ （Ｉａ＋の鞘イ〕（セルのそれぞれはその１）本
のデ タｂ Ｌｉの１つ７ｄ： １ｌｊｌ・て到達する
ことができる。し力）し図を簡単にして判り易ぐするた
めに今問題にしているｉ ＆目のデータ＆’ｔ： Ｌ３
しか第２図には示されていない。１番目の蓄積セルのア
ドレスを選択する時、読取り電圧Ｕｒ。
がこのｙゝ−りＨ」ｌ−Ｅに現わ７ｔ１それ故それぞＪ
しの情報内容に対応するソース・ドレイン電流がその蓄
積トランジスタ（第１図のＴ８）を通って流れる。した
がって、Ｕ［５取り増幅器によってこの電流から第１の
電圧信号が出力妊れ、それは差動増幅器の形態に設計さ
れた比較回路Ａｄの第ｌの入力端子１に供給される。比
較回路Ａｄには前述の西ドイツ公開特許公報１）Ｅ−Ｏ
８２６２０７４９号に記載されているような２安定マル
チバイブレータを１史月１してもよい。
しの情報内容に対応するソース・ドレイン電流がその蓄
積トランジスタ（第１図のＴ８）を通って流れる。した
がって、Ｕ［５取り増幅器によってこの電流から第１の
電圧信号が出力妊れ、それは差動増幅器の形態に設計さ
れた比較回路Ａｄの第ｌの入力端子１に供給される。比
較回路Ａｄには前述の西ドイツ公開特許公報１）Ｅ−Ｏ
８２６２０７４９号に記載されているような２安定マル
チバイブレータを１史月１してもよい。
比較回路Ａｄの第２の入力端子２は＠取り増幅器Ａと類
似の基準読取り増幅器Ａ、の出力端子に接続される。基
準読取り増幅器Ａｒの入力には読取り増幅器Ａの入力と
同じ大きさの８′Ｊｒ、取シ電圧Ｕｔ、が供給づれる。
似の基準読取り増幅器Ａ、の出力端子に接続される。基
準読取り増幅器Ａｒの入力には読取り増幅器Ａの入力と
同じ大きさの８′Ｊｒ、取シ電圧Ｕｔ、が供給づれる。
この発明によれば基準読取り増幅器Ａｒの入力−路内に
メモリマトリックスＳのＭｋセルと同一で同様に製作恣
れたノログラムされない基準セルＭｒの蓄積トランジス
タＴ８′のソース・ドレイン路が配置されている。
メモリマトリックスＳのＭｋセルと同一で同様に製作恣
れたノログラムされない基準セルＭｒの蓄積トランジス
タＴ８′のソース・ドレイン路が配置されている。
基準セルＭｒの使用により、同じ型式のセルよりなるプ
ログラムさノした蓄Ａ’ｔｔ七ルのしきい飴′屯圧の制
限値に等しい較正された基準電圧源が与えられ、自己放
電するプログラム忌れた蓄オｊ【セルのしきい値電圧を
時間のＩＰｊ数として漸近的に近似する。
ログラムさノした蓄Ａ’ｔｔ七ルのしきい飴′屯圧の制
限値に等しい較正された基準電圧源が与えられ、自己放
電するプログラム忌れた蓄オｊ【セルのしきい値電圧を
時間のＩＰｊ数として漸近的に近似する。
もしも例えば浮遊電位蓄積ケ゛−トを１ｉｆｔえたｎチ
ャンネル蓄積セルが蓄Ｊ％ｆ−）から亀子を除去するこ
とによって論理ＩＫ設足されるならは、しきい値電圧は
基準の行Ｍｒに対して成る量だけ低下し、それは品質基
準として使用できる。しかしながらしきい値電圧窓の最
大値に到達することは稀であり、大抵は実用と関連する
必要はない。しかしながら、試験動作のためおよび評価
限度の第１として作用するために書込まれたセルとして
作用するセルと基準セルＭｒとして作用慢るバージンな
セルとの間のしきい値電圧が与えられなりればならない
。これは基準セルに蓄積セルＭに到達する電位と別の電
位を供給することによって達成され、その過程において
しきいイ１（１電圧はシミー１７−トさｔｊｌそれは評
価限界として利用される。このために基準セルＭ。
ャンネル蓄積セルが蓄Ｊ％ｆ−）から亀子を除去するこ
とによって論理ＩＫ設足されるならは、しきい値電圧は
基準の行Ｍｒに対して成る量だけ低下し、それは品質基
準として使用できる。しかしながらしきい値電圧窓の最
大値に到達することは稀であり、大抵は実用と関連する
必要はない。しかしながら、試験動作のためおよび評価
限度の第１として作用するために書込まれたセルとして
作用するセルと基準セルＭｒとして作用慢るバージンな
セルとの間のしきい値電圧が与えられなりればならない
。これは基準セルに蓄積セルＭに到達する電位と別の電
位を供給することによって達成され、その過程において
しきいイ１（１電圧はシミー１７−トさｔｊｌそれは評
価限界として利用される。このために基準セルＭ。
は県積セルＭに与えられているのと別の電位を供ボー１
される。このようにして兆積セルを制動する電位の変化
に殆ど類イυ、し７た効果を得ることができる。
される。このようにして兆積セルを制動する電位の変化
に殆ど類イυ、し７た効果を得ることができる。
このために基準セルＭｒの溶植トランジスタＴ、、′の
ソース・１゛レイン路がある基準増幅器Ａｒの入力回路
中に電圧か段階的に調節できる第１の１Ｌ圧源Ｑ１が配
置される。さらに基準セルＭｒの蓄積トランジスタＴ８
′のｒ ト電極は段階的に調節できる第２の電圧源Ｑ２
の端子の１つに接続される。もしも、例えは、ｎチャン
ネル基準セルのＰ端子にもっと止の一位が供給されるな
らね、より負の（ｉＦｉに向−）１のしきい値電圧Ｕｄ
の明らかな変移のために評′価限界の低下を行なうこと
ができ、またもしもより負の信号が供給されればその反
対の動作が行なわれる。さらにより正の電位を基準セル
のＸ端子に供給することによってしきい値電圧Ｕｄ′の
上昇がシーミレートされ、したがって評価限界は上昇す
る。評価限界の低下はＸ端子により負の電位を印加する
ことによって行なわれる。出力電圧が段階的に調α
Ｑ 節される２個の電圧源１１およびＴ２はメモリマトリッ
クスの半尋体中に同じように果枝される。
ソース・１゛レイン路がある基準増幅器Ａｒの入力回路
中に電圧か段階的に調節できる第１の１Ｌ圧源Ｑ１が配
置される。さらに基準セルＭｒの蓄積トランジスタＴ８
′のｒ ト電極は段階的に調節できる第２の電圧源Ｑ２
の端子の１つに接続される。もしも、例えは、ｎチャン
ネル基準セルのＰ端子にもっと止の一位が供給されるな
らね、より負の（ｉＦｉに向−）１のしきい値電圧Ｕｄ
の明らかな変移のために評′価限界の低下を行なうこと
ができ、またもしもより負の信号が供給されればその反
対の動作が行なわれる。さらにより正の電位を基準セル
のＸ端子に供給することによってしきい値電圧Ｕｄ′の
上昇がシーミレートされ、したがって評価限界は上昇す
る。評価限界の低下はＸ端子により負の電位を印加する
ことによって行なわれる。出力電圧が段階的に調α
Ｑ 節される２個の電圧源１１およびＴ２はメモリマトリッ
クスの半尋体中に同じように果枝される。
第２図から明らかなように、これら２個の箪／２．Ｑ
庄原￥１および￥２は絶縁ゲート電界効果トランジスタ
からなる分圧器の形態に設計されている。各分圧器はそ
れぞれペーストランジスタＴノまたはＴ ７ ’を備え
、そのソース電極は接地され、ダート電極は電源電圧Ｖ
ｃｃのような一定の一位に接続されている。ペーストラ
ンジスタＴＩ。
からなる分圧器の形態に設計されている。各分圧器はそ
れぞれペーストランジスタＴノまたはＴ ７ ’を備え
、そのソース電極は接地され、ダート電極は電源電圧Ｖ
ｃｃのような一定の一位に接続されている。ペーストラ
ンジスタＴＩ。
ＴＩ’のそれぞれのドレイン領域に対して複敷の負荷ト
ランジスタＴｌｌ、Ｔ１２：Ｔｌｌ’、Ｔ１２’のソー
ス電極がそれぞれ接続され、それらはチャンネル領域の
幅対長さＷ／Ｌが段階的に変えられている。メモリマト
リックスの選択された１つの蓄積セルＭの蓄積トランジ
スタの制御ケ“−トに刻してブロック線Ｂ。を経てブロ
ック信号源Ｂ８のブロック信号Ｕ。を供給するから、第
２の電圧源Ｑ２のペーストランジスタＴＩ’のソース霜
、極は同様に基４．電圧として作用する箱１位Ｕ。
ランジスタＴｌｌ、Ｔ１２：Ｔｌｌ’、Ｔ１２’のソー
ス電極がそれぞれ接続され、それらはチャンネル領域の
幅対長さＷ／Ｌが段階的に変えられている。メモリマト
リックスの選択された１つの蓄積セルＭの蓄積トランジ
スタの制御ケ“−トに刻してブロック線Ｂ。を経てブロ
ック信号源Ｂ８のブロック信号Ｕ。を供給するから、第
２の電圧源Ｑ２のペーストランジスタＴＩ’のソース霜
、極は同様に基４．電圧として作用する箱１位Ｕ。
に接続される。
２個の電圧源ＱＪ″！、たはＱ２においてそれぞれ２個
の負荷トランジスタＴｌｌとＴ１２またはＴ１１′とＴ
Ｉ２′が使用される時、基準セルＭｒ中の蓄積トランジ
スタＴ８′ の１６のしきい１１１をシュミレートする
可能性が生じる。基準セルＭｒのしきい値を選択するた
めに、第２図に示すように個々の負荷トランジスタＴｌ
ｌ、Ｔ１２゜Ｔｌｌ’、Ｔ１２’の１つのケ”−トにそ
れぞれ接続された４１向の出力端子１１．ノ２ 、１
、？ 、 １４を鳴するレジスタＲが設けられる。さら
に前述の１６の可能性に応じてレジスタは４個のレジス
タ入力端子Ｅを有し、それを経てそれぞれ１つの出力端
子に割当てられた１個のスタチックなレジスタが調節で
きる。レジスタ入力端子Ｅを経て対応するバイトの入力
によりシミーレートされたしきい値の選択において、レ
ジスタはロック入力端子Ｓｖにロック用ｉＪ？ルスを供
給することによってロックされる。
の負荷トランジスタＴｌｌとＴ１２またはＴ１１′とＴ
Ｉ２′が使用される時、基準セルＭｒ中の蓄積トランジ
スタＴ８′ の１６のしきい１１１をシュミレートする
可能性が生じる。基準セルＭｒのしきい値を選択するた
めに、第２図に示すように個々の負荷トランジスタＴｌ
ｌ、Ｔ１２゜Ｔｌｌ’、Ｔ１２’の１つのケ”−トにそ
れぞれ接続された４１向の出力端子１１．ノ２ 、１
、？ 、 １４を鳴するレジスタＲが設けられる。さら
に前述の１６の可能性に応じてレジスタは４個のレジス
タ入力端子Ｅを有し、それを経てそれぞれ１つの出力端
子に割当てられた１個のスタチックなレジスタが調節で
きる。レジスタ入力端子Ｅを経て対応するバイトの入力
によりシミーレートされたしきい値の選択において、レ
ジスタはロック入力端子Ｓｖにロック用ｉＪ？ルスを供
給することによってロックされる。
論理”１″が蓄積セルの消去状態に対して割当てられ１
消去」がｎチャンネル蓄積トラン・ゾスタを有する蓄積
ダートのさらに負に帯電させることを１うものとする時
、蓄積トランジスタのシミーレートされた比較的高いし
きい値によって基準セルＭｒＫＴｈＪｌ！″ｌ”の１品
質に１杓する評価限界を与えることが可能であり、蓄イ
：＊ トランジスタＴ８′ の比較的低いしきい値をシ
ミーレートすることによって論理″０”の別の品質を基
準セルに与えることが可能である。もしも今、蓄積グル
ープｂのビットｂの数に対応する差−〇増幅器が設けら
れ、その第１の入力端子にそれぞれ選択された蓄積グル
ープの１つの蓄積セルのｌデータ線が接続され、その第
２の入力端子に基準セルのシミーレートされたし遺い値
に対応した信号が供給されるならば論理”１″の品質に
関しておよびまた論理″０″のそれらに胸してグループ
単位で全グループの任意のシーケンス順序で検査するこ
とができる。すなわち、それにおいて１つのそのような
シミーレートされたしきい（ｉｎ対はレジスタＲによっ
て与えられ、それは集積されたメモリマ） ＩＪワック
ス品質の特性である。
消去」がｎチャンネル蓄積トラン・ゾスタを有する蓄積
ダートのさらに負に帯電させることを１うものとする時
、蓄積トランジスタのシミーレートされた比較的高いし
きい値によって基準セルＭｒＫＴｈＪｌ！″ｌ”の１品
質に１杓する評価限界を与えることが可能であり、蓄イ
：＊ トランジスタＴ８′ の比較的低いしきい値をシ
ミーレートすることによって論理″０”の別の品質を基
準セルに与えることが可能である。もしも今、蓄積グル
ープｂのビットｂの数に対応する差−〇増幅器が設けら
れ、その第１の入力端子にそれぞれ選択された蓄積グル
ープの１つの蓄積セルのｌデータ線が接続され、その第
２の入力端子に基準セルのシミーレートされたし遺い値
に対応した信号が供給されるならば論理”１″の品質に
関しておよびまた論理″０″のそれらに胸してグループ
単位で全グループの任意のシーケンス順序で検査するこ
とができる。すなわち、それにおいて１つのそのような
シミーレートされたしきい（ｉｎ対はレジスタＲによっ
て与えられ、それは集積されたメモリマ） ＩＪワック
ス品質の特性である。
第２図および今迄の説明から明らかなように実際にブス
ト読取り動作を実行するだめの本発明による東稙メモリ
マトリックス中の回路における投資は効果に比較して小
さく、アドレス・アクセス時間に影響しないように設計
することができる。
ト読取り動作を実行するだめの本発明による東稙メモリ
マトリックス中の回路における投資は効果に比較して小
さく、アドレス・アクセス時間に影響しないように設計
することができる。
第１図は本発明メモリマ） ＩＪワックス使用する蓄積
セルの１例を示し、第２図は本発明メモリマトリックス
の１実施例を示す。 Ｍ・・・蓄積セル、ＴＩｌ＋・・・ｊ佑−１］’ｉ ）
ランノスタ、Ｔａ・ノｈ択トランジスタ、Ｘ、Ｙ・・・
ビット線、Ｐ・・・プログラミングｆｆ４）、Ｚ・・選
択線、■・・・インジェクタ装ｍ、ＤＺ・・行デコーダ
、Ｄｂ・・プｒＪ ツクデコーダ、Ａ、Ａｒ・・・増幅
器、Ａｄ・・比較回路、Ｍｒ・・・基準セル、Ｒ・・・
レジスタ、Ｑ１１Ｑ２・・・段階的に変化できる電圧源
。 出紬人代理人 弁理士 鈴 江 武 彦図面の浄書（
内容に変更なし） １、ζ１１件の表示 ｌ旨＋Ｈｒ、′ｉ昭５８−４３０３９号３、補止をする
者 小イ牛との関係 牛ｙ−許出ｈ１１人 フイテイーテ不−・インダストリーズ・インコー醪レー
テッド ４、代理人 １、。 ５、抽圧命令のＨ伺 昭和５８年８月３０日 ６、補止の対象 図面 ７、油止の内容 別紙の通り 図面の浄書（内容に変更なし） −５７０＝
セルの１例を示し、第２図は本発明メモリマトリックス
の１実施例を示す。 Ｍ・・・蓄積セル、ＴＩｌ＋・・・ｊ佑−１］’ｉ ）
ランノスタ、Ｔａ・ノｈ択トランジスタ、Ｘ、Ｙ・・・
ビット線、Ｐ・・・プログラミングｆｆ４）、Ｚ・・選
択線、■・・・インジェクタ装ｍ、ＤＺ・・行デコーダ
、Ｄｂ・・プｒＪ ツクデコーダ、Ａ、Ａｒ・・・増幅
器、Ａｄ・・比較回路、Ｍｒ・・・基準セル、Ｒ・・・
レジスタ、Ｑ１１Ｑ２・・・段階的に変化できる電圧源
。 出紬人代理人 弁理士 鈴 江 武 彦図面の浄書（
内容に変更なし） １、ζ１１件の表示 ｌ旨＋Ｈｒ、′ｉ昭５８−４３０３９号３、補止をする
者 小イ牛との関係 牛ｙ−許出ｈ１１人 フイテイーテ不−・インダストリーズ・インコー醪レー
テッド ４、代理人 １、。 ５、抽圧命令のＨ伺 昭和５８年８月３０日 ６、補止の対象 図面 ７、油止の内容 別紙の通り 図面の浄書（内容に変更なし） −５７０＝
Claims (3)
- （１） それぞれ蓄積トランジスタ（Ｔｓ）を備え、
行および列に配列された非揮発性で再プログラミング可
能な蓄積素子を具備し、蓄積トランジスタ（’ｒｓ）の
蓄積セル（Ｍ）のアドレスの選択によシその蓄積トラン
ジスタのソース・ドレイン路から第１の電圧信号が出力
されて比較回路の一方の入力端子に供給され、前記蓄積
トランジスタ（Ｔ８）と同じ構成の同一の基準蓄積トラ
ンジスタのソース・ドレイン路から第２の電圧４８号が
出力されて比較回路の他方の入力端子に供給される集積
されたメモリマトリックスにおいて、 前記比較回路（／ｄ）の第１の入力端子＜１）は第１の
読取増幅器の出力端子に接続され、前記蓄積セル（Ｍ）
の蓄積トランジスタ（Ｔ８）のソース・ドレイン電流が
その増幅器の入力回路に結合され、 前記比較回路（Ａｄ）の第２の入力端子（２）に基準読
取増幅器（Ａｒ）の出力端子が接続烙れ、前記蓄積セル
（Ｍ）のそれと同一構成のプログラミング１丁能でない
基準セル（Ｍ、 ）の蓄積トランジスタ（Ｔ８’ ）の
ソース・ドレイン亜流がこの基準読取増幅器（Ａｒ）の
入力回路に結合され、前記基準読取増幅器（Ａ□）の入
力回路おまひ前記基準セル（Ｍｒ）の蓄積トランジスタ
（Ｔ、’）のソース・ドレイン路を含む回路において電
圧が段階的に＊Ｉ７！ｌ整ｉ」能な第１０屯圧綜（Ｑ７
）が配置され、および、または前記基準セル（Ｍｒ）
の蓄積トランジスタ（’ｒｓ’）のゲート電極が段階的
に調整用能な第２の電圧源（Ｑ２）の１端子に接続され
、 前記基準読取増幅器（Ａｒ）、前記基準セル（Ｍｒ）お
よび前ｍ１段階的に調整用能な電源（Ｑ）。 Ｑ２）はそれぞれ前記メモリマトリックス（Ｓ）の半導
体中に東稙されていることを特徴上するメモリマトリッ
クス。 - （２） 前記電圧源（Ｑ７．Ｑ２）の少なくとも１つ
は絶縁ケ９−ト電界効果トランジスタ（Ｔ１７゜１’ｌ
、Ｔ１２：Ｔｌｌ’、ＴＩ’、Ｔ１２’）からなりメモ
リマトリックスの半導体中に集積された分圧器であり、
この分圧器はそれぞれ１個のペーストランジスタ（Ｔ）
、Ｔ１′）および複斂の負荷トランジスタ（Ｔｘ、Ｔ１
）’：Ｔｚｚ、Ｔｚｚ’）を備え、それら負荷トランジ
スタはチャンネル領域の幅と長さとの比（Ｗ／ Ｌ ）
が順次笈化しており、負荷トランジスタのソース・ドレ
イン路は選択される電圧に応じて導電状態に切換えられ
ることを特徴とする特許請求の範囲第１項記載のメモリ
マ ト リ ッ り ス 。 - （３） 前記負荷トランジスタ（Ｔｘ、ｒｚｚ：Ｔｌ
ｌ’、Ｔ１２’）の各ダート電極はメモリマトリックス
の半導体中に集積されたレジスタ（Ｒ）の出力端子の１
つＣ１０，１ｚ、１３．７４）にそれぞれ接続され、こ
のレジスタ（Ｒ）は集積メモリマトリックスの外部端子
を介して１ｆｆ−＋整１」能であり、少Ｚ〔くとも１つ
の追加の外部端子（Ｓｖ）を介してロックｉ」能に構成
されＣいることを特徴とする特許請求の範囲第２項記載
のメモリマド リ ッ り ス 。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP82102447A EP0089397B1 (de) | 1982-03-24 | 1982-03-24 | Integrierte Speichermatrix mit nichtflüchtigen, umprogrammierbaren Speicherzellen |
| EP82102447.8 | 1982-03-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5942695A true JPS5942695A (ja) | 1984-03-09 |
| JPH0157439B2 JPH0157439B2 (ja) | 1989-12-05 |
Family
ID=8188946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58048039A Granted JPS5942695A (ja) | 1982-03-24 | 1983-03-24 | 非揮発性で再プログラミング可能な蓄積セルを備えた集積メモリマトリツクス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4524429A (ja) |
| EP (1) | EP0089397B1 (ja) |
| JP (1) | JPS5942695A (ja) |
| DE (1) | DE3267750D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62164300A (ja) * | 1985-10-29 | 1987-07-20 | テキサス インスツルメンツ インコ−ポレイテツド | 電気的に消去可能なプログラム可能な半導体メモリ・セル |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3587082T2 (de) * | 1984-04-02 | 1993-06-03 | Univ Leland Stanford Junior | Speichersystem fuer analoge daten. |
| IT1221018B (it) * | 1985-03-28 | 1990-06-21 | Giulio Casagrande | Dispositivo per verificare celle di memoria in funzione del salto di soglia ottenibile in fase di scrittura |
| EP0198935A1 (de) * | 1985-04-23 | 1986-10-29 | Deutsche ITT Industries GmbH | Elektrisch umprogrammierbarer Halbleiterspeicher mit Redundanz |
| JPS62177799A (ja) * | 1986-01-30 | 1987-08-04 | Toshiba Corp | 半導体記憶装置 |
| US6226200B1 (en) * | 1999-11-17 | 2001-05-01 | Motorola Inc. | In-circuit memory array bit cell threshold voltage distribution measurement |
| US7850378B1 (en) | 2005-05-13 | 2010-12-14 | Apple Inc. | Webbed keyboard assembly |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| JP6496686B2 (ja) * | 2016-07-04 | 2019-04-03 | 株式会社三共 | 遊技機 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4127901A (en) * | 1977-08-03 | 1978-11-28 | Sperry Rand Corporation | MNOS FET memory retention characterization test circuit |
| US4181980A (en) * | 1978-05-15 | 1980-01-01 | Electronic Arrays, Inc. | Acquisition and storage of analog signals |
| US4223394A (en) * | 1979-02-13 | 1980-09-16 | Intel Corporation | Sensing amplifier for floating gate memory devices |
| JPS57141097A (en) * | 1981-02-25 | 1982-09-01 | Toshiba Corp | Storage circuit |
| US4441168A (en) * | 1982-01-13 | 1984-04-03 | Sperry Corporation | Storage logic/array (SLA) circuit |
-
1982
- 1982-03-24 EP EP82102447A patent/EP0089397B1/de not_active Expired
- 1982-03-24 DE DE8282102447T patent/DE3267750D1/de not_active Expired
-
1983
- 1983-03-04 US US06/472,349 patent/US4524429A/en not_active Expired - Fee Related
- 1983-03-24 JP JP58048039A patent/JPS5942695A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62164300A (ja) * | 1985-10-29 | 1987-07-20 | テキサス インスツルメンツ インコ−ポレイテツド | 電気的に消去可能なプログラム可能な半導体メモリ・セル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0157439B2 (ja) | 1989-12-05 |
| DE3267750D1 (en) | 1986-01-16 |
| US4524429A (en) | 1985-06-18 |
| EP0089397A1 (de) | 1983-09-28 |
| EP0089397B1 (de) | 1985-12-04 |
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