TW575880B - Semiconductor memory device - Google Patents

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TW575880B
TW575880B TW91124738A TW91124738A TW575880B TW 575880 B TW575880 B TW 575880B TW 91124738 A TW91124738 A TW 91124738A TW 91124738 A TW91124738 A TW 91124738A TW 575880 B TW575880 B TW 575880B
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TW
Taiwan
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signal
unit
data
state
semiconductor memory
Prior art date
Application number
TW91124738A
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Inventor
Takahiro Sawamura
Masato Matsumiya
Original Assignee
Fujitsu Ltd
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Description

575880 玖、發明說明 (發明說明應敌明：發明所屬之技術領域、先前技術、内容、實施方式及圊式簡單說明）
【發明所屬之技術領域;J 發明領域 本發明係有關一種半導體記憶體裝置，特別係有關有 5 多對單元之半導體記憶體裝置，其中包括一對單元用以儲 存¥規資料及輔助資料。 【先前技術3 相關技藝說明 使用動態隨機存取記憶體（dram)類別之半導體記憶 10體裝置，其包括積聚電荷用之電容器以及由其中輸入及輪 出資料之電晶體，必須常規進行再生操作，俾補償電容器 之電荷洩漏。此種DRAM型半導體記憶體裝置中，於此再 生操作時間耗用的電流將占半導體記憶體裝置未操作時（ 未由外端進行操作、且裝置處於非激活態時）耗用電流的 15 一大部分。曰本專利公開案第2001-143463號揭示藉雙儲 存系統累積電荷作為減低此種再生電流之有效手段。 該揭示中，欲儲存之資料係儲存於一對記憶體單元（ 後文簡稱為單元）作為互補資料，該對記憶體單元係回應 於字線的選擇連接至一對連接至一共通感應放大器之位元 20線。換言之，一對單元係位於下述位置，於該位置一對位 元線係連接至感應放大器與字線相交位置，且互補資料由 該對位元線寫至該對單元、或經由選擇字線而讀出至該對 位元線。對i位元儲存資料，「H」及「L」位準係儲存於 一對單元。結果讀取敏感度改良，再生週期顯著延長。因 6 575880 玖、發明說明 此儲存里私加兩倍，但當DRAM型半導體記憶體裝置不操 作時，藉由減少再生操作次數，可減低耗用電流量。 第28圖為視圖，顯示習知雙儲存系統半導體記憶體裝 置之具體結構。如第28圖所示，習知雙儲存系統半導體記 5 fe體裝置包含-列位址前置解碼器1G、—主字解碼器^、 一位址前置解碼器12、一子字解碼器#1至#4、感應放大器 13-1至13-4、字線貿以至貿^、位元線BL1至BL8以及單元 陣列14。 列位址‘置解碼器1〇為恰位於主字解碼器丨丨前一階段 10的處理區段。列位址前置解碼器1〇輸入且解碼列位址，該 列位址為於列方向之位址，且將解碼結果供給主字解碼器 11 〇 主字解碼器11進一步解碼由列位址前置解碼器1〇供給 的解碼結果’供給解碼結果給子字解碼器# 1至。 15 位址刖置解碼器12接收輸入列位址，以及供給經由將 輸入列位址解碼所得結果至子字解碼器#1至#4。此外，於 測試操作時，位址前置解碼器12接收指示測試操作之輸入 預定信號。 子字解碼器# 1至#4係基於主字解碼器1丨及位址前置解 20碼器12供給的解碼結果，分別控制字線WL2至WL5。 感應放大裔13 -1至13 -4放大含括於單元陣列14讀取之 一單元之資料。 如第29圖所示，單元陣列14包括複數個單元單位C11 至C82(說明如後）。 7 575880 玖、發明說明 第30圖為視圖，顯示第29圖所述單元單位C11至C82之 細節結構。如第30圖所示，一個單元單位包括單元3〇及31 、閘32及33、以及電接點34。 單元30及3 1為記錄資料且保有位元資訊之基本單元。 5 閘32及33分別連接至字線WL1及WL2。閘32係根據外 加於字線WL1之電壓而連接單元30及位元線bl2，閘33係 根據外加至字線WL2之電壓而連接單元3丨及位元線bL2。 電接點34供給讀取自單元3〇或3 1之資料給位元線BL2 ，且供給外加至位元線BL2之資料給單元3〇或31。 10 現在將以讀取操作為例，簡單說明於前述習知雙儲存 系統半導體記憶體裝置之操作。 當列位址輸入時，若子字解碼器#2(舉例）係由列位址 刖置解碼為10、主字解碼器丨丨及位址前置解碼器丨2之操作 而通疋’則字線WL3將被激活。 15 當字線WL3被激活時，電壓將外加至閘，用以控制於 單元單位Cll、C3l、C51及C71之上方單元，且儲存於此 等單元之位元信號被讀取出。 由此等單7G讀取出之位元信號分別供給位元線BL1、 BL3、BL5及BL7。輸出至位元線Bu及BL3之位元信號供 20給感應放大器13-1，輸出至位元線BL5及BL7之位元信號 供給感應放大器13.2。位元線BU及扯3分別用以發送常 規資料及辅助資料，讓輸出至位元線Bu之位元信號邏輯 係與輸出至位元線BL3之位元信號之邏輯反相。位元線 BL5及BL7也分別用以發送常規資料及輔助資料，故輸出 8 575880 玖、發明說明 至位元線BL5之位元信號邏輯係與輸出至位元線BL7之位 元信號邏輯反相。 感應放大器13-1放大由位元線BL1及BL3輸出之信號 ’經由爹照放大後的信號而界定儲存資料，以及輸出界定 5 結果。 同理，感應放大器13-2放大由位元線BL5及BL7輸出 之#號，經由參照放大後之信號界定儲存資料，以及輸出 界定結果。 使用此種系統，不僅連接位元線（BL1、BL2、BL5或 10 BL6)用以傳輸常規資料的單元、同時連接輔助位元線（BL3 、BL4、BL7或BL8)用以傳輸輔助資料的單元皆不具有缺 陷，且可積聚電荷，唯有此時才可延長再生週期。但有些 案例’此處一個單元因缺陷而無法積聚電荷，但另一單元 可積聚電荷。此種情況下，由於操作測試結果，一對單元 15 顯然可正常操作。 但於該種情況下，只有一個單元可積聚電荷，故再生 能力等於單一儲存單元之再生能力。裝置之再生週期係對 全部單元中具有不良再生特性之單元設定。因此若其中只 有一個單元可操作之一對單元存在於一裝置，則再生週期 20必然被縮短。結果無法獲得採用雙儲存系統來延長再生週 期的效果。 【發明内容】 發明概要 鑑於前文所述背景情況而從事本發明之研究。本發明 9 575880 玖、發明說明 t一目的係提供一種半導體記憶體裝置，其具有偵測單元 早位之功能’其中於操作測試中只有一個單元有缺陷，以 及經由使用冗餘單元來補救。 一為了達成前述目的’提供—種有多對單元其包括一對 5早7L用以儲存常規資料及輔助資料之半導體記憶體裝置。 此種半導體記憶體裝置包含用以選擇預定成對單元之字線 1^由藉字線選定之-對單元讀取資料以及寫入資料至 =單it之位元線’―操作模式輸人電路，其係用以接收 設定的信號輸入俾設定-種操作模式，以及一限制電路用 10以當設定資料指示設定至一種模式，於該模式中對一單元 進行操作測試，當該信號由操作模式輸入電路輸入時，對 由。亥對單元之一單元讀取資料以及寫入資料至該對單元之 一單元加諸限制。 前述及其它本發明之目的、特色及優點由後文說明連 b同附圖將顯然自明，附圖舉例說明本發明之較佳具體實施 例。 圖式簡單說明 · 第1圖為視圖顯示本發明之第一具體實施例之結構。 第2圖為視圖顯示第丨圖所示位址前置解碼器之細節、名士 20 構。 、、’° 第3圖為視圖顯示第丨圖所示單元陣列之細節結構。 第4圖為視圖顯示第3圖所示單元單位之細節結構。 第5圖為說明第2圖所示電路操作之視圖。 第6圖為說明第丨圖所示具體實施例於平常時間之操作 10 575880 玖、發明說明 之視圖。 第7圖為第6圖所示單元陣列之放大圖。 第8圖為視圖說明於第丨圖所示具體實施例之操作測 時間之操作。 “： 第9圖為視圖顯示本發明之第二具體實施例之結構。 第10圖為視圖顯示第9圖所示位址前置解碼器之細節 第11圖為視圖說明第10圖所示電路之操作。 10
第12圖為視圖顯示第9圖所示具體實施例於平常時 之操作。 ^ 第13圖為視圖顯示本發明之第三具體實施例之結構。 第14圖為視圖顯示第13圖所示BT控制電路之結構。 第15圖為視圖顯示第13圖所示bt控制電路之結構。 第16圖為視圖說明第13圖所示bt控制電路之操作。 第Π圖為視圖說明第13圖所示具體實施例之操作。
第18圖為時序圖說明第13圖所示具體實施例於平常時 間之操作。 第19圖為時序圖說明第13圖所示具體實施例於操作測 式時間之操作。 第20圖為視圖顯示本發明之第四具體實施例之結構。 第21圖為視圖顯示第2〇圖所示bt控制電路之結構。 第22圖為視圖顯示第20圖所示BT控制電路之結構。 第23圖為視圖說明第2〇圖所示bt控制電路之操作。 第24圖為視圖說明第20圖所示具體實施例之操作。 11 575880 玖、發明說明 第25圖為視圖顯示本發明之第五具體實施例之結構。 第26圖為視圖顯示第25圖所示tes59z產生電路之細節 結構。 第27圖為時序圖說明第25圖所示具體實施例之操作。 5 帛28圖為視圖顯示習知半導體記憶體裝置之結構。 第29圖為視圖顯示第28圖所示記憶體陣列之細節結構 〇 第3 〇圖為視圖顯示第2 9圖所示單元單位之細節結構。 【實方式】 10 較佳具體實施例之說明 現在將參照附圖說明本發明之具體實施例。第丨圖為 視圖顯示本發明之具體實施例之結構。如第1圖所示，根 據本發明之一具體實施例之半導體記憶體裝置包含一列位 址前置解碼器10、一主字解碼器u、一位址前置解碼器5〇 15 、一子字解碼器#1至料、感應放大器13-1至13_4、字線 WL1至WL6、位元線bli至BL8以及單元陣列14。本具體 貫施例僅舉例說明部分半導體記憶體裝置做簡單說明。 列位址前置解碼器10為恰位於主字解碼器11前一階段 的處理區段。列位址前置解碼器10輸入且解碼列位址，該 20列位址為於列方向之位址，且將解碼結果供給主字解碼器 11 ° 主字解碼器11進一步解碼由列位址前置解碼器1〇供給 的解碼結果，供給解碼結果給子字解碼器#1至#4。 位址丽置解碼器50接收輸入列位址、額外位址信號及 12 575880 玖、發明說明 tes59z信號，且提供經由將該等信號解碼所得結果給子字 解碼器#1至#4。 第2圖為視圖顯示位址前置解碼器5〇之細節結構。如 第2圖所示，位址前置解碼器5〇包括反相器5〇&至5〇c及5〇j 5 至50m以及NAND元件50d至50i。 2/4 add. zk號為列位址信號。tes59z信號於正常操作 時間為「L」態，以及於操作測試期間為「H」態。extra add· z信號指示須選擇位元線（BL1、bL3、BL5或BL7)以及 辅助位元線（BL2、BL4、BL6或BL8)中之何者。 10 分別由反相器5〇j至50m輸出之raq〇z信號、raqiz信號 、raq3z信號、及raq2z信號分別供給子字解碼器、#2、 #4及 #3。 參考第1圖，基於解碼主字解碼器丨丨及位址前置解碼 器50供應的結果，子字解碼器#1至#4分別控制字線冒^至 15 WL5。 感應放大裔13-1至13-4放大由含括於單元陣列14之一 單元讀取之資料。 如第3圖所示，單元陣列14包括複數個單元單位cii至 C82(說明如後）。 20 第4圖為視圖，顯示第3圖所示單元單位C11至C82之細 喊結構。如第4圖所示，單元單位C21包括單元30及3 1、閘 32及33、以及電接點34。 單元30及31為s己錄資料且保有位元資訊之基本單元。 閘32及33分別係連接至字線WL1及WL2。閘32係根據 13 575880 玖、發明說明 外加於+線WL1之電壓由單元3 〇讀取資料，閘3 3係根據外 加於字線WL2之電壓由單元31讀取資料。 電接點34供給讀取自單元30或31之資料至位元線BL2 ，以及供給外加於位元線BL2之資料給單元3〇或31。 5 本具體實施例與習知雙儲存系統半導體記憶體裝置之 差異在於如何連接位元線BL1至BL8至感應放大器13-1至 13-4、以及如何激活字線▽11至貿]^6。換言之，於習知雙 儲存系統半導體記憶體，交替位元線係連接至同一感應放 大态，但於本具體實施例，二毗鄰位元線係連接至同一感 10 應放大器。如何激活字線WL1至WL6容後詳述。 現在將說明前述具體實施例之操作。 (1)正常操作 tes59z信號於正常操作時間係於「L」態。如第5圖所 示，raqOz至raq3z信號態將隨2/4 add· z信號態改變，而與 15 extra add· z信號態無關。 換言之如第5圖所示，當2/4add. z信號於「L」態時， raqOz及raqlz信號進入「H」態，以及『叫22及『叫32信號成 為「L」恶。結果如第6圖所示，字線WL2及wl3變成激活 (第6圖之各虛線指示激活態），白單元（未著色）進入選定態 20 ° 第7圖為放大視圖，顯示此時單元陣列之態。如第7圖 所示，當字線WL2及WL3變激活時，單元單位cU之上方 單元以及單元單位C21之下方單元（舉例）經選定且分別連 接至位το線BL1及BL2。此等單元分別儲存常規資料及輔 14 575880 玖、發明說明 助資料（本說明書中分別儲存常規資料及輔助資料之兩個 單元將稱作為一「成對單元」），因此常規資料及輔助資 料將供給感應放大器13 -1。 它方面，當2/4 add. z信號於「η」態時，叫〇2及 5 r响信號進入「L」，態，以及叫22及叫32信號進入％ 悲。結果字線WL4及WL5變激活。 當字線WL4及WL5變激活時，單元單位cn之下方單 兀以及單兀單位C22之上方單元（舉例）經選定且分別連接 至位元線BL1及BL2。此等單元組成一成對單元，其儲存 10巾規貝料及輔助資料，故常規資料及輔助資料將供給感應 放大器13-1。 刖述标作也係於其它單元進行，故常規資料及輔助資 料由子線遠疋之單兀讀取，且供給感應放大器13_丨至 〇 15 (2)測試操作 於測試操作時，tes59z信號於rH」態，而extraadd· z 信號根據欲檢查的單元為rH」或「L」態。假設以的 add· z信號係於「L」態。如第5圖所示，當2/4 add· z係於 「L」態時，1；叫(^信號成為「H」態，而raqiz、raq2z、及 20 raq3zk號成為「L」態。結果，唯有字線WL2進入「H」 態’且如第8圖所示，單元單位C21、C41、C61及C81之下 方單元經選定，且分別連接至作為輔助位元線之位元線 BL2、BL4、BL6及BL8。因此選定單元是否為正常，可透 過此等位元線寫入預定資料然後再度讀取來判定。一儲存 15 575880 玖、發明說明 常規資料及輔助資料之成對單元中，只可選定儲存輔助資 料之單元。結果即使成對單元中只有一個單元為異常也可 偵測出。 如第5圖所示，當extra add. z信號係於「L」態而2/4 5 add_ 號係於「Η」態時，單獨raq3z信號進入「Η」態， 字線WL5被激活。結果單元單位C22、C42、C62及C82之 上單元被選定’且分別連接至位元線BL2、BL4、BL6、及 BL8(全部皆為辅助位元線）。 如第5圖所示，當extra add· z信號於「η」態以及2/4 1〇 add. 唬於「L」態時，單獨raqlz信號進入「H」態，且 字線WL3被激活。結果單元單位Cll、C31、C51及C71之 上方單元被選定’且分別連接至位元線BL1、bl3、BL5及 BL7皆為常規位元線。 如第5圖所示，當extra add. z信號於「H」態以及2/4 15 add. Z信號於「H」態時，單獨raq2z信號進入「H」態，且 子線WL4被激活。結果單元單位a〗、〔η、〔η及匚71之 下方單元被選定，且分別連接至位元線BL1、BL3、BL5及 B L 7皆為常規位元線。 現在說明本發明之第二具體實施例。 第圖為視圖，|員不本發明之第二具體實施例之結構 第9圖剖面圖中於第1圖相同部分標示以相同符號且免除 其况明。 本具體貫施例中，^· ·| m 一 ? 第1圖之位址前置解碼器50由位址 前置解碼器60替代。+从# 卜弟一具體實施例與第一具體實施 16 575880 玖、發明說明 例之差異在於如何激活字線。第二具體實施例之結構同第 一具體實施例之結構，但前文說明除外。 第10圖為視圖顯示位址前置解碼器6〇之細節結構。如 第10圖所示，位址前置解碼器60包括反相器6〇a至6〇c及6〇j 5至60m以及NAND元件60d至60i。第1〇圖中，由反相器6〇j 至60m輸出之信號分別供應子字解碼器#1、#3、料及#2。 此點與第2圖案例不同。位址前置解碼器6〇之結構同第2圖 所示位址前置解碼器50，前文說明除外。 現在說明本發明之第二具體實施例之操作。 10 (1)正常操作 tes59z信號於正常操作時係於「[」態。因此如第11圖 所示，raqOz至raq3z信號態將根據2/4 add· z信號態改變， 而與extra add. z信號之態無關。 換言之’如第11圖所示，當2/4 add. z信號於「l」態 15時，叫〇2及叫22信號進入「H」態，以及raqlz&raq3^ 號進入r L」態。結果如第9圖所示，字線WL2及WL4變激 活（第9圖之各虛線指示激活態），白單元（未著色）進入選定 態。 第12圖為放大視圖，顯示此時單元陣列之態。如第工2 20圖所示，當字線WL2及WL4變激活時，單元單位cn之下 方單元以及單元單位C21之下方單元（舉例·）經選定，且分 別連接至位元線BL1及BL2。此等單元組成一成對單元， 其儲存常規資料及輔助資料，因此常規資料及輔助資料將 供給感應放大器13-1。 17 575880 玖、發明說明 它方面，當2/4 add. z信號於「H」態時，以叫乙及 raq2z信號進入「L」態，以及raqlz&raq3Mf號進入「H」 態。結果字線WL3及WL5變激活。 當字線WL3及WL5變激活時，單元單位C11之上方單 5元以及單元單位C22之上方單元（舉例）經選定且分別連接 至位το線BL1及BL2。此等單元組成一成對單元，其儲存 常規資料及輔助資料，故常規資料及辅助資料將供給感應 放大器13-1。 前述操作也於其它單元進行，故常規資料及輔助資料 10由子線選定之單元讀取，且供給感應放大器丨^丨至丨；^々。 與第一具體實施例比較，第二具體實施例之崩潰電壓 特性改良。換言之，第7圖所示第一具體實施例中，選定 之成對單兀(未著色單元）於正常操作時間係配置成彼此接 近。相反地’第12圖所示第二具體實施例中，選定之成對 1 5單兀係排列成彼此遠離。因此第二具體實施例之崩潰電壓 特性將改良。 但本發明之第二具體實施例中，未被激活之字線係介 於對被激’舌之字線間（例如第12圖所示，字線WL3介於 字線WL2與WL4間），因此未被激活的字線受該對被激活 20字線影響的缺點。第1圖所示第一具體實施例並無此種缺 點。 (2)測試操作 測試操作時tes59z信號成為 「H」態，以及extra add. z 信號根據欲檢查之單元成為「H」或rL」態。假設extra 18 575880 玖、發明說明 add· z信號係於「L」態，如第11圖所示，當2/4 add. z信號 於「L」態時，raqOz信號進入「Η」態以及raqlz、raq2z及 raq3z信號進入「L」態。結果唯有字線WL2進入「Η」態 ，而單元單位C21、C41、C61及C81之下方單元被選定且 5 分別連接至位元線BL2、BL4、BL6及BL8(皆為輔助位元 線）。因此選定之單元是否為正常可經由透過位元線寫入 預定資料然後再度讀取資料判定。儲存常規資料及輔助資 料之成對單元中，只可選定儲存輔助資料之單元。結果即 使一對單元中只有一個單元為異常也可偵測出。 10 如第11圖所示，當extra add. z信號係於「L」態而2/4 add. z信號係於「H」態時，單獨raq3z信號進入「H」態， 而字線WL5被激活。結果單元單位C22、C42、C62及C82 之上方單元被選定，且分別連接至位元線BL2、BL4、BL6 、及BL8(全部皆為輔助位元線）。 15 如第11圖所示，當extra add. z信號係於「Η」態而2/4 add. ζ信號係於「L」態時，單獨raq2z信號進入「Η」態， 而字線WL4被激活。結果單元單位Cll、C31、C51及C71 之下方單元被選定，且分別連接至位元線BL1、BL3、BL5 、及BL7(全部皆為常規位元線）。 20 如第11圖所示，當extra add· ζ信號係於「Η」態而2/4 add. ζ信號係於「Η」態時，單獨raqlz信號進入「Η」態， 而字線WL3被激活。結果單元單位Cll、C31、C51及C71 之上方單元被選定，且分別連接至位元線BL1、BL3、BL5 、及BL7(全部皆為常規位元線）。 19 575880 玖、發明說明 組成一成對單元之各別罝$ θ π i 您谷⑴早兀疋否正常操作可藉前述操 ㈣查，換言之，經由只選擇成對單元中之—個單元，將 資料寫入其中，再度讀取出資料，以及檢查資料。 現在將說明本發明之第三具體實施例。 5 帛13圖為視圖，顯示本發明之第三具體實施例之結構 。第1圖戶斤示第一具體實施例與第三具體實施例之差異如 後。位址财置解碼器50由位址前置解碼器7〇所置換。感應 放大器71及72由單元陣列14]及由單元陣列14·2讀出資料 。此外，新增加電晶體丁丨至丁8以及Β丁控制電路73。 1〇 位址則置解碼器70輸入且解碼列位址，基於解碼結果 ，由子字解碼器#1至#4中選出適當子字解碼器。感應放大 态71及72放大由其下方之單元陣列14_丨及由其上方之單元 陣列14-2讀取的資料且輸出資料。 電晶體T1至丁8於BT控制電路73之控制下，輸入on態 15 或〇FF態，俾連接感應放大器71及72至單元陣列14-1及14- 2，以及由單元陣列14-1及14-2解除感應放大器71及72的連 結。 當tes59z信號進入「H」態時，BT控制電路73係根據 額外位址信號激活bltux、bltuz、bltlz及bltlx信號之一，俾 20 讓對應電晶體成為OFF態。 第Η及15圖為視圖，顯示BT控制電路73之細節結構。 弟14圖為視圖，顯示產生單一 信號及單一 信號之電路 。此電路包括反相器73a、73d及73e以及NAND元件73b及 73c。此電路由額外位址信號及tes59z信號產生單一-X信號 20 575880 玖、發明說明 及單一 -Z信號且輸出該等信號。 第15圖為視圖顯示BT控制電路73之其它組成元件。此 電路包括AND-OR元件73f至73i以及NAND元件73j至73m。 AND-OR元件73f求出第4圖所示反相器73e輸出之單一-2信 5號與用以選擇單元陣列14-2之上區塊信號之邏輯積，求出 此邏輯積與用以選擇單元陣列14-1之下區塊信號之邏輯和 ，且輸出所得結果。AND-OR元件73g至73i亦同。 NAND元件73j至73m反相列位址選通（RAS)激活信號 blsz(當用以規定欲存取之記憶體單元列位址之raS信號為 10 激活且由AND-OR元件73f至73i輸出時，該列位址選通 RAS激活信號blsz進入「H」態）之邏輯積，以及輸出所得 結果。 現在將說明本發明第三具體實施例之操作。 (1)正常操作 15 當tes59z信號於「L」態時，由反相器73d及73e輸出之 單一-X信號及單一-z信號分別進入「L」態。因此由含括 於AND-OR元件73f至73i之AND元件之輸出進入「L」態， 而與上區塊信號及下區塊信號之態無關。結果當輸入OR 元件之上區塊信號或下區塊信號係於「Η」態時，來自 20 AND-OR元件73f至73i各自之輸出進入「Η」態。
例如當上區塊信號係於「H」態時，來自含括於AND-OR元件73f及73g之AND元件之輸出進入「L」態，以及來 自含括於AND-OR元件73h及73i之AND元件之輸出也進入 「L」態。結果來自AND-OR元件73f及73g之輸出進入「L 21 575880 玖、發明說明 」態，來自AND-OR元件73h及73i之輸出進入「H」態（參 考第16圖）。 它方面，當下區塊信號係於「Η」態時，來自含括於 AND-OR元件73f及73g之AND元件之輸出進入「L」態，
5 以及來自含括於AND-OR元件73h及73i之AND元件之輸出 進入「L」態。結果來自AND-OR元件73f及73g之輸出進入 「H」態，以及來自AND-OR元件73h及73i之輸出進入「L 」態（參考第16圖）。 假設當下區塊信號係於「H」態時，RAS激活信號blsz 10 進入「Η」態。則來自NAND元件73j及73k之輸出進入「L 」態，來自NAND元件731及73m之輸出進入「H」態。
因此於第13圖，bltlx信號連接至電晶體T5及T7、以及 bltlz信號連接至電晶體T6及T8進入ON態；bltux信號連接 至電晶體T1及T3以及bltuz信號連接至電晶體T2及T4進入 15 OFF態。結果於單元陣列14-1端之位元線將連接至感應放 大器71或72。 此時假設列位址被輸入，且字線WL3被激活。則由字 線WL3選定之單元係連接至位元線BL1、BL3、BL5或BL7 ，由此等單元讀取之資料將供給感應放大器71或72。 20 它方面，當上區塊信號係於「Η」態時，由單元陣列 14-2讀取之資料將透過電晶體ΤΙ、Τ2、Τ3或Τ4供給感應放 大器71或72。 (2)測試操作 如第16圖所示，當tes59z信號係於「Η」態時，bltux 22 575880 玖、發明說明 1吕號、bltuz信號、bltlx信號及bltlz信號隨額外位址信號之 悲及選定之區塊改變。 例如如第16圖所示，當選定單元陣列14-1(下區塊信號 係於「Η」態），且額外位址信號置於「η」態時，單獨 5 bltlzL號進入「Η」態，而bltux信號、bltuz信號及bltlx信 號進入「L」態。 結果’電晶體T6及T8進入ON態，位元線BL3及BL7分 別連接至感應放大器71及72。
此時’假設一列位址被輸入，字線WL3已經被激活。 1〇則字線脱3選《之單元將連接至位元線BL3或BL7。結果 只可於一成對單元之一單元（其儲存輔助資料）進行操作測 试。第17圖為視圖，顯示此時之態。第17圖中，各激活信 號線係以虛線表示。 第18及19圖為時序圖，顯示第三具體實施例之主要部 15 分信號相對於時間之變化。
第18圖為於正常操作時間之時序圖。第18圖中，bltlx 信號及_ζ信號由Βτ控制電路乃輸出，信號為见等化 信號，h信號係延遲信號一段預定時間獲得。WL、 BL及XBL( B I)分別表示字線信號、常規位元信號及輔助 20 位元信號。 於正常操作時間，即使扯等化信號進入rH」 她信號及bl軸號維持「Η」ϋΐ此電晶體丁5至 持ON態。自br哺號進人％態開始，經過—段預 間後後資料由單元輸出，' 23 575880 玖、發明說明 元線BL及輔助位元線XBL之電壓開始改變。#活化感應放 大器71及72之lez信號進入rH」態時，讀出之資料經由感 應放大器71或72放大與輸出。 如第19圖所示，於測試操作時，bltlx信號及bitiz信號 5之-進入「H」態，而另一進入「L」態。本實施例中， 只對連接至常規位元線之單元進行測試。因此於常規位元 線端之信號進入「η」態、。咖信號係於^信號被激 活之瞬間進入「L」態。 於brsz信號被激活後經過—段時間，字線乳被激活， π資料由連接至常規位元線之單元輸出，常規位元線bl電麗 開始改又。匕方面，資料未輸出至輔助位元線X肌，故其 電位為恆定。 當字線WL被激活經_段時間後，匕信號進入％ 態，感應放大器71及72被激活，由常規位元線讀取之資料 15 被輸出。 前述具體實施例中，只可對一成對單元中之一個單元 進行操作測試。此係同第一及第二具體實施例。 〜此外第三具體實施例中，於正常操作時間只需激活一 子線因此比較其中必須激活二字線之第一及第二具體實 2〇施例，第三具體實施例可減少耗電量。 現在說明本發明之第四具體實施例。 ^第20圖為視圖顯示本發明之第四具體實施例之結構。 ^圖所不第四具體實施例之結構同第17圖所示第三具體 J之、°構，但6丁控制電路73以ΒΤ控制電路80替代。 24 575880 玖、發明說明 第21及22圖為視圖，顯示第20圖所示BT控制電路80之 細節結構。第21圖所示電路顯示單一 ·χ信號、單一 _z信號 以及得自額外位址信號及tes59z信號之雙信號。本電路包 括反相器80a、80d、80e及80f以及NAND元件80b及80c。 5 第22圖所示電路產生bltux信號、bltuz信號、bltlx信號 及bltlz信號用以經由使用第21圖所示電路輸出之信號控制 電晶體T1至T8。 本電路包括OR-AND元件80g至80j、AND元件80k至 80η、OR元件 80〇至 80r以及NAND元件 80s及 80v。OR-AND 10 元件8〇g求出單一-z信號與雙信號之邏輯和，求出此邏輯 和與上區塊信號之邏輯積，且輸出所得結果。〇r_AND元 件80h至80j亦同。 AND元件80k求出單一-z信號與上區塊信號之邏輯積 且輸出所得結果。 15 現在說明前述具體實施例之操作。 (1)正常操作 當tes59z信號於「L」態時，由反相器80e及80f輸出之 單一 -X信號及單一 -z信號分別進入「L」態。經由反相 tes59z信號獲得雙信號，因而進入ΓΗ」態。單一-X信號或 20 單一-z信號輸入第22圖所示AND元件80k至80η各自之一輸 入端，故其輸出將進入「L」態，而與輸入另一輸入端的 信號態無關。因此來自各個AND元件80k至80η之輸出進入 「L」態，。 它方面’雙信號輸入含括於0R_AND元件80g至80j中 25 575880 玖、發明說明 之一個OR元件之一輸入端，故其輸出將進入「H」態，而 與另一輸入端之輸入信號態無關。因此來自各個OR-AND 元件80g至80j之輸出於直接輸入其AND元件之信號為「Η 」態時進入「Η」態，而於直接輸入其AND元件之信號為 5 「L」態時進入「L」態。
結果於直接輸入OR-AND元件80g之AND元件之信號 為「H」態時，來自OR元件80〇之輸出為「H」態，而當直 接輸入OR-AND元件80g之AND元件之信號為「L」態時， 來自OR元件80〇之輸出進入「L」態。OR元件80p至80r亦 10 同。 假設單元陣列14-1經選定，下區塊信號係於「H」態 。然後來自OR元件80〇及80p之輸出進入「H」態，而來自 NAND元件80s及80t之輸出進入「L」態。它方面，來自 OR元件80q及80r之輸出進入「L」態，而來自NAND元件 15 80u及80v之輸出進入「Η」態。
結果當blsz信號進入「Η」態時，bltlz信號及bltlx信號 進入「Η」態，而bltux信號及bltuz信號進入「L」態。第 23圖為視圖顯示tes59z信號態、選定區塊、額外位址信號 態、bltux信號、bltuz信號、bltlx信號及bltlz信號之態間之 20 關係。 當bltlz信號及bltlx信號藉此方式進入「H」態時，電 晶體T5至T8進入ON態，單元陣列14-1連接至感應放大器 71及72。於此狀態，假設字線WL3被激活。由字線WL3選 定之單元將連接至位元線BL1、BL3、BL5及BL7。 26 575880 玖、發明說明 它方面，若上區塊信號係於「H」態，則由單元陣列 14-2讀取出之資料將透過電晶體T1至T4至感應放大器71及 72 ° (2)測試操作 5 如第23圖所示，當tes59z信號係於「Η」態時，bltux 信號、bltuz信號、bltlx信號及bltlz信號係隨額外位址信號 態及選定之區塊改變。 例如當單元陣列14-1被擇定（下區塊信號於「H」態） 以及額外位址信號置於「L」態時，單一-X信號、單一-z 10 信號及雙信號分別進入「Η」態、「L」態及「L」態。因 此如第23圖所示，bltuz信號及bltlx信號進入「Η」態，而 bltux信號及bltlz信號進入「L」態。 結果電晶體T2、T4、T5及T7進入ON態，位元線BL1 及BL5以及單元陣列14-2之對應位元線將連接至感應放大 15 器 71 或 72。 此時假設列位址被輸入，字線WL3已經被激活，則字 線WL3選定之單元將連接至位元線bl 1或BL5。結果可只 於成對單元中之一個單元（其儲存輔助資料）進行操作測試 〇 20 單元陣列14-2之字線WL未被激活，故單元陣列14·2未 連接至位兀線。但位元線可連接至感應放大器7丨及72。如 此避免感應放大器71及72之負載介於常規位元線端與辅助 位元線端喪失平衡。第24圖為視圖，顯示前述態。第以圖 之虛線指示活化信號線。 27 575880 玖、發明說明 前述具體實施例中，只可對成對單元中之一個單元進 订刼作測試。此點同第三具體實施例。 此外，第四具體實施例中，正常操作時間只需激活一 子線。因此比較其中必須激活二字線之第一及第二具體實 5 施例，可降低耗電量。 ' 此外第四具體實施例中，於未被選定之單元陣列上、 且於選定之單元陣列之位元線相對之位元線6]^(例如若選 定輔助位兀線，則為常規位元線），也連接至感應放大器 71或72。·如此避免感應放大器71及72之負載喪失平衡，因 10 而避免功能異常。 欲控制的單元陣列數目僅為i，故難以藉第20圖所示 技術平衡一組單元陣列周圍之單元放大器上的負載。但有 預定電容之電容器可位在於不存在有單元陣列該端，而可 替代位元線連接。如此將可平衡位在一組單元陣列周圍之 15 單元放大器的負載。 現在說明本發明之第五具體實施例。 第25圖為視圖顯示本發明之第五具體實施例之結構。 第25圖所示電路為RAS激活電路，包括延遲電路1〇〇至1〇2 、BT控制與BL等化釋放電路103、字解碼器激活電路1〇4 20 、S/A激活電路105以及tes59z產生電路106。
各個延遲電路100至102輸入blsz信號，blsz信號為RAS 激活信號，延遲blsz信號一段預定時間，以及輸出該信號 〇 BT控制與BL等化釋放電路1〇3輸入blsz信號及tes59z 28 575880 玫、發明說明 信號’產生brsz信號（為BL等化信號）、bltOz信號（BT控制 k號）以及lz#號（為BT控制信號），以及輸出該等信號。 字解碼器激活電路104輸入由延遲電路1〇〇輸出之wisz 信號，輸出rblkiz信號，該信號為字解碼器激活信號。 5 S/A激活電路1〇5輸入由延遲電路101輸出之lez信號， 產生psa及nsa，pSa及nsa為感應放大器（S/A)之電源供應信 號，且輸出該等信號。 tes59z產生電路1〇6接收單一儲存測試載入信號、以及 由延遲電路102輸出之blsdz信號，產生tes59z信號，以及 1〇 輸出該信號。 第26圖為視圖顯示tes59z產生電路106之細節結構。如 第26圖所示，tes59z產生電路1〇6包括反相器i〇6a及l〇6c以 及NAND元件l〇6b。tes59z產生電路1〇6由延遲電路1〇2輸 出之blsdz信號及單一儲存測試载入信號產生tes59z信號， 15 以及輸出該tes59z信號。 現在將說明前述具體實施例之操作。 如此，本發明之第三及第四具體實施例中，未被注意 的單元（例如若有一對單元其係以bhlz信號連接，資料只儲 存於一個欲被讀取的單元，則另一單元為未被注意的單元 20 )中之資料於字線WL被激活時輸出至位元線B；L。此種輸出 L號於位元線BL上呈現微小電位起伏。但電晶體係於〇FF 態’故輸出至位元線BL之資料將不被感應放大器71或72放 大。單元之電荷將不被再度儲存，結果導致資料的遺失。 本發明之第五具體實施例中，此種情況下，資料由感 29 575880 玖、發明說明 應放大器71或72改寫至單元，故資料不會喪失。 具體言之，如第26圖所示，經由輸入單一儲存測試載 入信號及blsdz信號而由邏輯閘輸出之結果，輸入第14及21 圖所示電路作為tes59z信號，替代輸入第14及21圖之端子 5 ，第14及21圖中單一儲存測試載入信號係直接輸入該端子 (輸入tes59z信號之端子）。 如第25圖所示，blsdz信號係於RAS信號被激活時，經 由使用延遲電路100至102，經由延遲進入「η」態之RAS 激活信號blsz而產生。首先，感應放大器71及72讓一區塊 10 未被選定該端之電晶體進入OFF態，且釋放BL等化。然後 激活字線WL。當資料出現於位元線bl時，供應電源給感 應放大為71及7 2 ’開始放大操作。 感應放大态71及7 2開始放大操作後的一段時間，由延 遲電路102輸出之blsdz信號進入「H」態。因此須進行設 15疋’於放大操作開始後，當資料被放大至某種程度時（例 如當於常規位元線BL或輔助位元線XBL產生之電位差對應 於完全回復電位至5〇%時），此種blsdz信號將進入「H」態 。此外須進行設定，故於RAS信號復置（變成未被激活）後 不久，blsdz信號將返回rL」態。 2〇 若藉此方式進行設定，則tes59z信號於朝向感應放大 器71及72之放大操作結束終點，進入「L·」態，且將切換 成雙儲存操作模式。 如則述’放大係始於單獨連接位元線BL狀態之1以信 號。一段時間後，當資料放大至某種程度時 ，tes59z信號 30 575880 玖、發明說明
。結果唯有於常規位元線BL之資料可被放大及測試 進入「L」 操作模式）： 線XBL。結要砲^
凡早元之資料可以位址遞增（或遞減）順序循序被讀取以及 檢查。如此允許快速進行操作測試。 10 前述具體實施例所示電路僅為範例。當然本發明非僅 限於此種案例。 如前文說明，根據本發明之一種半導體記憶體裝置， 其具有複數個成對單元，包括一對儲存常規資料及輔助資 料之單元，該半導體記憶體裝置包含選擇預定成對單元之 15子線，由字線選定之一對單元讀取資料以及將資料寫至該 對單元之位元線，接收設定信號輸入俾設定操作模式之操 作模式輸入電路，以及一限制電路，當設定信號指示設定 為一種模式，該模式中係於操作模式輸入電路輸入的單元 進行操作測試時，該限制電路係用以由成對單元之一單元 20碩取資料以及將資料寫至該一單元加諸限制。因此可檢查 一成對單元中之只有一個單元之操作，可改進半導體記憶 體裝置之可靠度。 剞文說明僅供舉例說明本發明之原理。此外由於無數 修改及變化對热諳技藝人士顯然易知，因此前文說明絕非 31 575880 玫、發明說明 囿限本發明於所示及所述的確切構造及應用，如此於隨附 =申明專利範圍及其相當範圍内之全部適當修改及相當例 白須視為落入本發明之範圍。 【H0式簡單說明】 第1圖為視圖顯示本發明之第一具體實施例之結構。 第2圖為視圖顯示第丨圖所示位址前置解碼器之細 構。 〜 第3圖為視圖顯示第丨圖所示單元陣列之細節結構。 第4圖為視圖顯示第3圖所示單元單位之細節結構。 · 第5圖為說明第2圖所示電路操作之視圖。 第6圖為說明第丨圖所示具體實施例於平常時間之操作 之視圖。 第7圖為第6圖所示單元陣列之放大圖。 第8圖為視圖說明於第丨圖所示具體實施例之操作測試 15時間之操作。 第9圖為視圖顯示本發明之第二具體實施例之結構。 第1 〇圖為視圖顯示第9圖所示位址前置解碼器之細節 · 結構。 弟1 1圖為視圖說明第1 〇圖所示電路之操作。 20 第12圖為視圖顯示第9圖所示具體實施例於平常時間 之操作。 第13圖為視圖顯示本發明之第三具體實施例之結構。 第14圖為視圖顯示第13圖所示bt控制電路之結構。 第15圖為視圖顯示第13圖所示bt控制電路之結構。 32 软、發明說明 第16圖為視圖說明第13圖所示BT控制電路之操作。 第17圖為視圖說明第13圖所示具體實施例之操作。 第1 8圖為時序圖說明第13圖所示具體實施例於平常時 間之操作。 第19圖為時序圖說明第13圖所示具體實施例於操作測 試時間之操作。 第20圖為視圖顯示本發明之第四具體實施例之結構。 第21圖為視圖顯示第20圖所示BT控制電路之結構。 第22圖為視圖顯示第20圖所示BT控制電路之結構。 第23圖為視圖說明第20圖所示BT控制電路之操作。 第24圖為視圖說明第20圖所示具體實施例之操作。 第25圖為視圖顯示本發明之第五具體實施例之結構。 第26圖為視圖顯示第乃圖所示產生電路之細節 結構。 第27圖為蛉序圖說明第25圖所示具體實施例之操作。 第28圖為視圖顯示習知半導體記憶體裝置之結構。 第29圖為視圖顯示第28圖所示記憶體陣列之細節結構 〇 第30圖為視圖顯示第29圖所示單元單位之細節結構。 575880 玫、發明說明 【圖式之主要元件代表符號表】 10··.列位址前置解碼器 11…主字解碼器 12 ， 50 ， 60 ， 70 …位址前置解碼器 13-1〜4，71，72…感應放大器 14，14-1，14-2.··單元陣列 30，31··.單元 32，33…閘 34.··電接點 50...位址前置解碼器 50a-50c，50j-50m，60a-60c， 60j-60m，73a，73d，73e，80a，80d， 80e，80f，106a，106c ...反相器 50d-50i，60d-60j，73b，73c，73j-73m，80b580c580s-80v，106b …N AND元件 73，80...BT控制電路 73f-73i...AND-OR 元件 80g-80j...OR-AND 元件 80k-80n...AND 元件 80o-80r...OR 元件 100-102···延遲電路 103 · · ·ΒΤ控制與BL等化釋放電路 104·"字解碼器激活電路 105...S/A激活電路 106".tes59z產生電路 #1-#4···子字解碼器 BL-1-8·.·位元線 C11-C82···單元單位 T1-T8…電晶體 WL-1-6…字線 XBL·.·輔助位元線
34

Claims (1)

  1. 拾、申請專利範圍 種半導體記憶體裝置，其具有複數個成對單元其包 括一對儲存常規資料及輔 含： 5 子線，其係用以選擇一預定成對單元； 位凡線，其係用以由字線選定之一對單元讀取資 料，以及將資料寫入該對單元； 、 :種操作模式輸人電路，其係用以接收輪入俾設 疋刼作模式之設定信號；以及 10 …—限制電路，當設定信號指示設定為-種模式， 該模式十係於操作模式輸入電路輪入的單元進行操作 測該限制電路係用以由成對單元之—單元許取 資料以及將資料寫至該一單元加諸限制。 " 2.如申請專利範圍第1項之半導體記憶體裂置，其中： 15 该字線包括成對單元中之常規資料單元之字線、 以及成對單元中之輔助咨斗立— 輔助貝枓早70之字線，二字線彼此 位置各自獨立無關；以及 當被設定為進行操作測試之模式時，限制電路經 由停止激活常規資料單元字線以及輔助資料單元字線（ 20 助資料之單元，該記憶體包 者位置獨立無闕）中之任一者，限制電路對讀取及寫 入加諸限制。 3.如申請專利範圍第2項之半導體記憶體裝置，1中於成 對單元之常規資料單元字線與成對單元之輔助資料單 元字線係毗鄰並置。 I如申請專利範圍第2項之半導體記憶體裝置，其中於成 35 575880 拾、申請專利範圍 對單元之常規資料單元字線與成對單元之輔助資料單 元字線係交替設置。 5·如申請專利範圍第1項之半導體記憶體裝置，其中該限 制電路經由將任一來自成對單元之位元線解除連結， 而對由成對單元之一單元讀取資料以及寫入資料至該 單元加諸限制。 6_如申請專利範圍第5項之半導體記憶體裝置，其中： 各位元線有一半導體開關；以及 該限制電路係經由將半導體開關切換成為或 馨 OFF而對由成對單元之一單元讀取資料以及寫入資料至 該單元加諸限制。 7. 如申請專利範圍第5項之半導體記憶體裝置，其中成對 單元係由一字線選定。 8. 如申請專利範圍第5項之半導體記憶體裝置，其中 包括複數個單元陣列，其各自含括複數個成對單 元；以及 貧料係藉單元陣列讀取及寫入。 參 9·如申請專利範圍第8項之半導體記憶體裝置，進一步包 含感應放大器用以放大含括於二毗鄰單元陣列之各個 成對單元讀取及寫入之資料，其中該限制電路係經由 將二吼鄰單元陣列之一的全部位元線解除連結、以及 將另一來自單元陣列之成對單元之任一位元線解除連 Ί ’而對一成對單元之一個單元讀取資料及寫入資料 加諸限制。 36 575880 拾、申請專利範圍 ίο.如申請專利範圍第8項之半導體記憶體裝置，進一步包 含感應放大器用以放大含括於二毗鄰單元陣列之各個 成對單儿讀取及寫入之資料，其中該限制電路係經由 將一 ®比郇單元陣列之欲進行操作測試之該單元陣列之 5 對單元，將一位元線由該對單元解除連結，以及經 由將一毗鄰單凡陣列中不欲進行操作測試之另一單元 陣列之-成對單元，將另一位元線由該成對單元解除 連、、Ό而對一成對單元中之一個單元讀取及寫入資料加 諸限制。 1〇 U.如中請專利範圍第9項之半導體記憶體裝置，其中具有 與位元線相同電容之電容器係作為負載而連接至只控 制一個單元陣列之一單元放大器。 申請專利範圍第5項之半導體記憶體裝置，其中讀取 貝料被改寫至位元線解除連結之一個單元。 37
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