KR100245412B1 - 노어형 반도체 메모리 장치 및 그것의 데이터 독출방법 - Google Patents
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Abstract
본 발명은 노어형(NOR type) 마스크 롬에 관한 것으로서, 다수의 메모리 셀들을 갖는 뱅크들로 이루어진 어레이와; 행 방향으로 신장하는 복수 개의 워드 라인들과; 열 방향으로 신장하는 복수 개의 제 1 비트 라인들과; 열 방향으로 신장하는 복수 개의 제 2 비트 라인들과; 전원 전압을 소정 비율에 따라 분배하여 감지 전압을 발생하는 전압 발생 회로와; 외부로부터 인가되는 TTL 레벨의 외부 어드레스 신호를 입력받아 CMOS 레벨의 행 및 열 어드레스 신호들로 변환하는 어드레스 버퍼와; 워드 라인들 중 하나의 그것을 선택하고, 감지 전압을 입력받아 이를 선택된 워드 라인으로 공급하는 행 선택 회로와; 어레이의 열들을 선택하기 위한 열 선택 회로와; 선택되는 워드 라인과 선택되는 메인 비트 라인에 관련되는 메모리 셀의 데이터를 감지하기 위한 데이터 감지 회로로 이루어져 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 단일 비트(single bit) 또는 다중 비트(multi-bit)데이터를 저장하기 위한 노어형 메모리 셀들을 구비한 반도체 메모리 장치 및 그것의 데이터를 독출하기 위한 방법에 관한 것이다.
도 1에는 NOR형 반도체 메모리 장치의 어레이의 회로를 보여주는 회로도가 도시되어 있다. 그리고, 도 2는 종래 반도체 메모리 장치들, 특히 NOR형 메모리 셀들을 구비한 마스크 롬의 데이터 독출 동작시의 타이밍도를 보여준다. 도 1에 도시된 NOR 구조로 된 메모리 셀들을 구비한 어레이의 계층적인(hierarchical) 비트 라인 시스템에 대한 기술은 1988년 8월 일본 됴쿄에서 개최된 Syposium on VLSI Circuit에서, Digest of Technical Papers, on pp.85-86에, "16Mb ROM Design Using Bank Select Architecture"라는 제목으로 게재된 바 있다. NOR형 마스크 롬의 계층적인 비트 라인 시스템에 대해서 상기 문헌에 상세히 설명되어 있다.
도 2를 참조하면, 상기 문헌에 개시된 NOR 마스크 롬에 대한 데이터 독출 동작은 크게 3 개의 구간들, 즉 비트 라인 프리 챠아지 구간(①)과 데이터 감지 구간(②)과 데이터 출력 구간(③)으로 나눠진다. 비트 라인 프리 챠아지 구간(①)에서는 선택되는 메모리 셀에 저장된 데이터를 독출하기 위해 모든 메인 비트 라인들(MBL0)∼(MBLi)을 프리 챠아지 전압(Vpre, 예를들면, 1-2볼트)으로 프리 챠아지하기 위한 구간이며, 데이터 감지 구간(②)에서는 메인 비트 라인들(MBL0)∼(MBLi)에 대한 프리 챠아지 동작을 중지하고 선택되는 메모리 셀이 온-셀(on-cell)인지 아니면, 오프-셀(off-cell)인지를 관련되는 메인 비트 라인 상의 전압을 감지하기 위한 것이고, 그리고 데이터 출력 구간(③)에서는 데이터 감지 구간(②)에서 감지되는 데이터를 외부로 출력하는 구간을 각각 의미한다.
다시, 도 2를 참조하여 좀 더 상세하게 데이터 독출 동작을 설명하면 다음과 같다. 편의상, 도 1에서 복수 개의 어레이 블럭들 중 j번째 어레이 블럭이 선택된 것으로 가정하여 이하 설명될 것이다. 따라서, 이하 각 기호들의 첨자 j는 j번째 어레이 블럭이라는 것을 의미하며, 다수의 신호들을 의미하는 것이 아님을 주의하여야 한다.
데이터 독출 동작 사이클 중 프리 챠아지 구간(①)에서는 워드 라인들(word lines) (WL0)∼(WLm)과 메인 비트 라인들(main bit lines) (MBL0)∼(MBLi)과 짝수번째(even-numbered)와 홀수번째(odd-numbered)의 뱅크 선택 신호들(bank select signals) (SEj) 및 (SOj)로 각각 접지 전압, 즉 0볼트와 프리 챠아지 전압(Vpre)과 접지 전압이 인가된다. 계속해서, 데이터 감지 구간(②)에서는 짝수번째 뱅크 선택 신호(SEj)와 선택되는 워드 라인(WL0) 상의 전압은 각각 접지 전압에서 전원 전압으로 천이된다. 이후, 도 2에 도시된 바와같이, 데이터 감지 시점(data sensing point)에서 선택된 워드 라인(WL0)과 선택된 메인 비트 라인(MBL1)에 관련되는 메모리 셀 (M00)에 저장된 데이터는 감지 증폭기에 의해서 검출된다. 즉, 선택된 메모리 셀이 온-셀일 경우 선택된 메인 비트 라인 (MBL1)의 전압 레벨은 그것의 전류 통로를 통한 전류 감소(current sink)에 의해서 프리 챠아지 전압(Vpre)보다 더 낮아지고, 반면에 선택된 메모리 셀(M00)이 오프-셀일 경우에는 프리 챠아지 전압(Vpre)을 유지하게 된다. 계속해서, 감지 증폭 회로(S/A)는 선택된 메인 비트 라인(MBL1) 상의 전압을 감지한 후 데이터 출력 구간(③)에서 감지한 데이터를 외부로 출력하게 된다.
상기한 방법에 따라서 선택된 메모리 셀에 저장된 데이터를 독출하는 데 있어서, 워드 라인(WL0)과 j번째 어레이 블럭의 짝수번째 뱅크 선택 신호(SEj)와 메모리 셀 (M00)이 선택되고, 상기 선택된 메모리 셀(M00)은 오프-셀이고 상기 선택된 워드 라인(WL0)에 공통으로 접속되는 인접한 메모리 셀들 (M01), (M02), (M03) 및 (M04)이 온-셀이라고 가정하자. 이러한 가정 하에서, 데이터 감지 구간(③)에서, 선택된 메인 비트 라인(MBL1)에 프리 챠아지된(pre-charged) 전압(Vpre)은 동일한 워드 라인(WL0)에 접속된 메모리 셀들(M01) 및 (M02)을 통해 인접한 메인 비트 라인(MBL2)으로 디스챠지(discharge)된다. 이러한 경우, 선택된 메모리 셀(M00), 즉 오프-셀에 대한 센싱 마진(sensing margin)을 저하시키는 요인이 되게 된다. 결국, NOR형 마스크 롬의 데이터 센싱 마진과 센싱 속도(sensing speed)가 저하되는 것이 종래의 문제점이다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 오프-셀에 대한 데이터 센싱 마진을 향상시킬 수 있는 NOR형 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은, NOR형 반도체 메모리 장치의 데이터 독출 동작시 데이터 센싱 마진 및 센싱 속도를 향상시킬 수 있는 독출 방법을 제공하는 데 있다.
도 1은 노어형 반도체 메모리 장치의 어레이의 회로를 보여주는 회로도;
도 2는 종래 노어형 반도체 메모리 장치의 독출 동작시의 타이밍도;
도 3는 본 발명의 제 1 실시예에 따른 노어형 반도체 메모리 장치의 구성을 보여주는 블럭도;
도 4은 제 1 실시예에 따른 노어형 반도체 메모리 장치의 어레이의 회로 및 주변 블럭들을 보여주는 회로도;
도 5는 제 1 실시예에 따른 블럭 및 워드 라인 선택 회로를 보여주는 회로도;
도 6는 제 1 실시예에 따른 감지 및 프리 챠아지 회로를 보여주는 회로도;
도 7은 제 1 실시예에 따른 데이터 독출 동작시의 타이밍도;
도 8은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블럭도;
도 9은 제 2 실시예에 따른 노어형 반도체 메모리 장치의 어레이의 회로 및 주변 블럭들을 보여주는 회도로;
도 10은 제 2 실시예에 따른 감지 및 프리 챠아지 회로를 보여주는 회로도;
도 11은 제 2 실시예에 따른 소오스 전압 발생 회로를 보여주는 회로도;
도 12는 제 2 실시예에 따른 다중 비트 데이터에 관련된 독출 동작시의 타이밍도,
*도면의 주요 부분에 대한 부호 설명
100 : 어레이200 : 어드레스 버퍼
300 : 감지 전압 발생 회로400 : 블럭 및 워드 라인 선택 회로
500 : 열 선택 회로600 : 열 선택 스위칭 회로
700 : 감지 및 프리 챠아지 회로800 : 소오스 전압 발생 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 그룹들의 어레이와; 행 방향으로 신장하는 복수 개의 워드 라인들과; 열 방향으로 신장하는 복수 개의 제 1 비트 라인들과; 상기 각 그룹은 상기 워드 라인들에 각각 대응하고 상기 제 1 비트 라인들 사이에 병렬로 접속되는 복수 개의 메모리 셀들을 구비하며; 열 방향으로 신장하는 복수 개의 제 2 비트 라인들과;
상기 제 2 비트 라인들과 각각 대응되는 복수 개의 데이터 라인들과; 제 1 선택 신호가 인가되는 게이트들 및 상기 제 1 비트 라인들의 일측 끝과 상기 대응되는 제 2 비트 라인들 사이에 각각 형성되는 전류 통로들을 갖는 NMOS 트랜지스터들로 구성되며, 상기 제 1 선택 신호에 응답하여 상기 그룹들 중 짝수번째의 그것들을 선택하기 위한 제 1 그룹 선택 수단들과; 제 2 선택 신호가 인가되는 게이트들 및 상기 제 1 비트 라인들의 타측 끝과 상기 대응되는 제 2 비트 라인들 사이에 각각 접속되는 전류 통로들을 갖는 NMOS 트랜지스터들로 구성되며, 상기 제 2 선택 신호에 응답하여 상기 그룹들 중 홀수번째의 그것들을 선택하기 위한 제 2 그룹 선택 수단들과; 외부로부터 인가되는 전원 전압을 분압하여 소정 레벨의 제 1 전압을 발생하는, 상기 제 1 전압은 상기 전원 전압에서 상기 NMOS 트랜지스터들의 각 드레솔드 전압을 감한 전압 레벨과 동일하거나 낮은 레벨을 갖는, 전압 발생 수단과; 외부로부터 인가되는 TTL 레벨의 외부 어드레스 신호를 입력받아 CMOS 레벨의 행 및 열 어드레스 신호들로 변환하는 어드레스 버퍼와; 상기 행 어드레스 신호를 입력받아 상기 워드 라인들 중 하나의 그것을 선택하고, 상기 제 1 전압을 입력받아 상기 선택된 워드 라인으로 공급하며 상기 그룹들 중 짝수번째와 홀수번째의 그것들을 선택하기 위한 상기 제 1 및 제 2 선택 신호들을 선택적으로 출력하는 행 선택 수단과; 상기 열 어드레스 신호를 입력받아 열 선택 신호와 비트 라인 선택 신호들을 발생하며, 상기 어레이의 열들을 선택하기 위한 열 선택 수단과; 상기 열 선택 신호에 응답하여 상기 제 2 비트 라인들과 상기 데이터 라인들을 전기적으로 연결시키기 위한 스위칭 수단 및; 상기 비트 라인 선택 신호들에 응답하여 상기 선택된 워드 라인과 상기 비트 라인 선택 신호들에 의해서 선택되는 제 2 비트 라인에 관련되는 메모리 셀의 데이터를 감지하는 수단을 포함하며; 상기 감지 수단은, 상기 비트 라인 선택 신호들에 응답하여, 비트 라인 프리 챠아지 동작 동안에 상기 전압 발생 수단으로부터 인가되는 상기 제 1 전압을 상기 제 2 비트 라인들로 공급하고, 데이터 감지 동작 동안에 상기 제 2 비트 라인들로 상기 제 1 전압을 공급함과 아울러 상기 선택된 제 2 비트 라인에 인접한 적어도 하나 이상의 제 2 비트 라인으로 제 2 전압을 공급한다.
이 실시예에 있어서, 상기 메모리 셀들은 각각 대응되는 워드 라인들에 접속되는 게이트들과 상기 워드 라인들과 상기 제 1 비트 라인들이 교차하는 영역 사이에 각각 접속되는 소오스-드레인 채널들을 갖는 NMOS 트랜지스터들로 구성된다.
이 실시예에 있어서, 상기 제 1 및 제 2 선택 신호들은 상기 전원 전압의 레벨을 갖는다.
이 실시예에 있어서, 상기 제 2 전압은 접지 전압의 레벨을 갖는다.
본 발명의 다른 특징은, 복수 개의 그룹들의 어레이와; 행 방향으로 신장하는 복수 개의 워드 라인들과; 열 방향으로 신장하는 복수 개의 제 1 비트 라인들과; 상기 각 그룹은, 상기 워드 라인들에 각각 대응되며 상기 제 1 비트 라인들 사이에 병렬로 접속되는 복수 개의 메모리 셀들을 구비하며; 열 방향으로 신장하는 복수 개의 제 2 비트 라인들과; 제 1 선택 신호가 인가되는 게이트들 및 상기 제 1 비트 라인들의 일측 끝과 상기 대응되는 제 2 비트 라인들 사이에 각각 접속되는 전류 통로들을 갖는 NMOS 트랜지스터들로 구성되며, 상기 제 1 선택 신호에 응답하여 상기 그룹들 중 짝수번째의 그것들을 선택하기 위한 제 1 그룹 선택 수단들과; 제 2 선택 신호가 인가되는 게이트들 및 상기 제 1 비트 라인들의 타측 끝과 상기 대응되는 제 2 비트 라인들 사이에 각각 접속되는 전류 통로들을 갖는 NMOS 트랜지스터들로 구성되며, 상기 제 2 선택 신호에 응답하여 상기 그룹들 중 홀수번째의 그것들을 선택하기 위한 제 2 그룹 선택 수단들과; 외부로부터 인가되는 전원 전압을 분압하여 소정 레벨의 제 1 전압을 발생하는, 상기 제 1 전압은 상기 전원 전압에서 상기 NMOS 트랜지스터들의 각 드레솔드 전압을 감한 전압 레벨과 동일하거나 낮은 레벨을 갖는, 제 1 수단과; 독출 동작 동안에 외부로부터 행 어드레스 신호를 입력받아 상기 워드 라인들 중 하나의 그것을 선택하고, 상기 제 1 전압을 입력받아 상기 선택된 워드 라인으로 공급하며 상기 그룹들 중 짝수번째와 홀수번째의 그것들을 선택하기 위한 제 1 및 제 2 선택 신호들을 선택적으로 출력하는 제 2 수단과; 독출 동작 동안에 외부로부터 인가되는 열 어드레스 신호에 의해서 선택되는 제 2 비트 라인과 상기 선택된 워드 라인에 관련되는 메모리 셀의 데이터를 감지하기 위해, 상기 제 2 수단으로부터 인가되는 상기 제 1 전압을 상기 제 2 비트 라인들로 공급함과 아울러 상기 선택된 제 2 비트 라인에 인접한 적어도 하나 이상의 그것으로 제 2 전압을 공급하는 제 3 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 선택 신호들은 상기 전원 전압의 레벨을 갖는다.
이 실시예에 있어서, 상기 제 2 전압은 접지 전압의 레벨을 갖는다.
본 발명의 또 다른 특징은, 복수 개의 그룹들의 어레이와; 행 방향으로 신장하는 복수 개의 워드 라인들과; 열 방향으로 신장하는 복수 개의 제 1 비트 라인들과; 상기 각 그룹은 상기 워드 라인들에 각각 대응되고 상기 제 1 비트 라인들 사이에 병렬로 접속되며 적어도 4 가지의 가능한 상태들에 각각 대응하는 제 1 내지 제 4 드레솔드 전압들 중의 하나를 갖는 복수 개의 메모리 셀들을 구비하며; 열 방향으로 신장하는 복수 개의 제 2 비트 라인들과; 소정의 제 1 선택 신호에 응답하여, 상기 그룹들 중 짝수번째의 그것들을 선택하기 위한 복수 개의 제 1 선택용 NMOS 트랜지스터들과; 소정의 제 2 선택 신호에 응답하여, 상기 그룹들 중 홀수번째의 그것들을 선택하기 위한 복수 개의 제 2 선택용 NMOS 트랜지스터들과; 외부로부터 인가되는 전원 전압을 분압하여 소정 레벨의 제 1 전압을 발생하는 제 1 수단과; 외부로부터 인가되는 제어 신호들에 응답하여 소정 레벨의 제 2 전압으로부터 소정의 간격으로 순차로 변하되, 적어도 3 개의 레벨들을 갖는 제 3 전압을 발생하는 제 2 수단과; 독출 동작 동안에 외부로부터 행 어드레스 신호를 입력받아 상기 워드 라인들 중 하나의 그것을 선택하고, 상기 제 1 전압을 입력받아 상기 선택된 워드 라인으로 공급하는 제 3 수단과; 독출 동작 동안에 외부로부터 인가되는 열 어드레스 신호에 의해서 선택되는 제 2 비트 라인과 상기 선택된 워드 라인에 관련되는 메모리 셀의 데이터를 감지하기 위해, 상기 제 2 비트 라인들로 상기 제 1 전압을 공급함과 아울러 상기 선택된 제 2 비트 라인에 인접한 적어도 하나 이상의 그것으로 상기 제 3 전압을 공급하는 제 4 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 전압은 상기 전원 전압에서 상기 NMOS 트랜지스터들의 각 드레솔드 전압을 감한 레벨과 동일하거나 낮은 레벨을 갖는다.
이 실시예에 있어서, 상기 제 2 전압은 접지 전압의 레벨을 갖는다.
이 실시예에 있어서, 상기 제 3 전압의 3 개의 레벨들 중 제 1 레벨은 접지 전압이고, 제 2 레벨은 (제 1 전압 - 제 2 드레솔드 전압)보다 낮고 (제 1 전압 - 제 3 드레솔드 전압)보다 높은 레벨이며, 제 3 레벨은 (제 1 전압 - 제 2 드레솔드 전압)보다 낮고 (제 1 전압 - 제 1 드레솔드 전압)보다 높은 레벨을 갖는다.
본 발명의 또 다른 특징은, 복수 개의 그룹들의 어레이와; 행 방향으로 신장하는 복수 개의 워드 라인들과; 복수 개의 서브 비트 라인들과; 복수 개의 메인 비트 라인들과; 상기 각 그룹은 상기 서브 비트 라인들 사이에 병렬로 접속되는 복수 개의 메모리 셀들을 구비하며; 상기 그룹들 중 짝수번째의 그것들을 선택하기 위한 복수 개의 제 1 선택용 NMOS 트랜지스터들과; 상기 그룹들 중 홀수번째의 그것들을 선택하기 위한 복수 개의 제 2 선택용 NMOS 트랜지스터들과; 전원 전압을 분압하여 소정 레벨의 제 1 전압을 발생하는 전압 발생 회로와; 외부로부터 행 어드레스 신호를 입력받아 상기 워드 라인들 중 하나의 그것을 선택하기 위한 행 선택 회로와; 외부로부터 인가되는 열 어드레스 신호를 입력받아 상기 어레이의 열을 선택하기 위한 열 선택 회로와; 상기 선택된 워드 라인과 상기 선택된 메인 비트 라인에 관련되는 메모리 셀의 데이터를 감지하기 위한 감지 증폭 회로를 포함하는 NOR형 반도체 메모리 장치의 데이터 독출 방법에 있어서, 상기 메인 비트 라인들을 상기 제 1 전압의 레벨로 프리 챠아지하는 단계와; 상기 메인 비트 라인들과 상기 선택된 워드 라인으로 상기 제 1 전압을 공급하고, 상기 열 어드레스 신호에 의해서 선택되는 메인 비트 라인에 인접한 적어도 하나 이상의 그것으로 제 2 전압을 공급하여, 상기 선택된 워드 라인과 상기 선택된 메인 비트 라인에 관련되는 메모리 셀의 데이터를 감지하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 전압은 상기 전원 전압에서 상기 NMOS 트랜지스터들의 각 드레솔드 전압을 감한 전압 레벨과 동일하거나 낮은 레벨인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 전압은 접지 전압의 레벨을 갖는 특징으로 한다.
이 실시예에 있어서, 상기 NOR형 반도체 메모리 장치는, 외부로부터 인가되는 제어 신호들에 응답하여 상기 제 2 전압으로부터 소정의 간격으로 순차로 변하되 적어도 3 개의 레벨들을 갖는 제 3 전압을 발생하는 전압 발생 수단을 부가적으로 포함하여, 상기 데이터 독출 단계들을 적어도 3 번 이상 정해진 횟수만큼 반복 수행하여 적어도 4 가지의 가능한 상태들에 각각 대응하는 제 1 내지 제 4 드레솔드 전압들 중의 하나를 갖는 메모리 셀들에 저장된 다중 비트 데이터를 독출하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 전압의 3개의 레벨들 중 제 1 레벨은 접지 전압이고, 제 2 레벨은 (제 1 전압 - 제 2 드레솔드 전압)보다 낮고 (제 1 전압 - 제 3 드레솔드 전압)보다 높은 레벨이며, 제 3 레벨은 (제 1 전압 - 제 2 드레솔드 전압)보다 낮고 (제 1 전압 - 제 1 드레솔드 전압)보다 높은 레벨을 갖는 것을 특징으로 한다.
이와같은 장치 및 방법에 의해서, 데이터 감지 동작 동안에 선택된 워드 라인으로 인가되는 전압과 비트 라인 프리 챠아지 동작 동안에 모든 메인 비트 라인들로 인가되는 전압을 동일한 전압 레벨로 공급하거나 메인 비트 라인들로 인가되는 전압이 상기 워드 라인으로 인가되는 전압보다 높게 공급되도록 할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 12에 의거하여 상세히 설명한다.
제 1 실시예
도 3에는 본 발명의 바람직한 제 1 실시예에 따른 NOR형 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다.
도 3을 참조하면, NOR형 반도체 메모리 장치, 즉 NOR형 마스크 롬(mask read only memory; ROM)은 셀 어레이(cell array) (100), 어드레스 버퍼 회로(address buffer circuit) (200), 전압 발생 회로(voltage generating circuit) (300), 블럭 및 워드 라인 선택 회로(block and word line selecting circuit) (400), 열 선택 회로(column selecting circuit) (500), 열 선택 스위칭 회로(column select switching circuit) (600), 그리고 감지 및 프리 챠아지 회로(sensing and pre-chrage circuit) (700)로 이루어져 있다. 상기 어레이(100)는 NOR형 메모리 셀들을 구비하며 열 방향으로 나눠지는 복수 개의 어레이 블럭들(110)로 이루어져 있다. 상기 어드레스 버퍼 회로(200)는 외부로부터 인가되는 TTL 레벨의 외부 어드레스(A)를 CMOS 레벨의 행 및 열 어드레스들(row address; RA) 및 (column address; CA)로 변환하여 출력하며, 상기 전압 발생 회로(300)는 전원 전압을 분배한 결과에 따른 감지 전압(Vsen)을 발생한다.
여기서, 감지 전압(Vsen)은 전원 전압에서 어레이 블럭들(110) (도 4의 어레이 블럭을 참조) 내의 뱅크 선택 트랜지스터(10) 또는 (12)의 드레솔드 전압을 감한 전압 레벨과 동일하거나 그것보다 낮은 레벨로 인가된다.
상기 블럭 및 워드 라인 선택 회로(400)는 상기 행 어드레스(RA)를 입력받아 어레이(100)의 어레이 블럭들(110) 중 하나의 그것을 선택하기 위한 블럭 선택 신호(BLOCKj)를 출력하고, 선택되는 어레이 블럭 내의 워드 라인들 중 하나를 선택함과 아울러 선택된 워드 라인으로 감지 전압(Vsen)을 공급하며, 선택된 어레이 블럭 내의 뱅크들 중 짝수번째와 홀수번째의 뱅크들을 택일적으로 선택하기 위한 선택 신호들(SEj) 및 (SOj)을 발생하는 역할을 한다.
그리고, 열 선택 회로(500)는 어레이(100)의 열들을 선택하기 위한 회로로서, 열 어드레스(CA)를 입력받아 열 선택 신호(CS)와 비트 라인 선택 신호들(bit line select signals) (BS0)∼(BSi)을 발생한다. 열 선택 스위칭 회로(600)는 열 선택 신호(CS)에 응답하여 어레이(100)에 접속되는 복수 개의 메인 비트 라인들(MBL0)∼(MBLi)과 각각 대응하는 복수 개의 데이터 라인들(data lines) (DL0)∼(DLi)을 전기적으로 연결시키기 위한 것이다.
감지 및 프리 챠아지 회로(700)는 비트 라인 선택 신호들(BS0)∼(BSi)에 응답하여 비트 라인 프리 챠아지 동작 동안에 모든 메인 비트 라인들(MBL0)∼(MBLi)을 감지 전압(Vsen)으로 프리 챠아지하고, 데이터 감지 동작 동안에 선택되는 메인 비트 라인과 비선택된 메인 비트 라인들로 상기 감지 전압(Vsen)을 공급한다. 아울러, 상기 선택되는 메인 비트 라인에 관련되는 인접한 메인 비트 라인으로 접지 전압, 즉 0볼트를 공급하여 데이터 감지 시점(data sensing point)에서 선택된 메모리 셀의 데이터를 감지하는 역할을 수행한다.
이하, 각 기호들의 첨자 j는 j번째 어레이 블럭을 의미하며, 그것이 다수의 신호들을 의미하는 것이 아님을 주의해야 한다.
도 4는 제 1 실시예에 따른 어레이의 j번째 어레이 블럭의 회로와 주변 블럭들의 연결을 보여주는 회로도이다.
도시의 편의상, 어레이(100)의 블럭들(110) 중 j번째의 그것 만을 도 4에 도시하였으며 상기 어레이(100)는 도 1 및 전술한 참고 문헌의 그것과 동일한 구조를 갖는다.
도 4를 참조하면, j번째의 어레이 블럭(110)은 행 방향으로 신장하는 복수 개의 워드 라인들(WL0)∼(WLm)과 열 방향으로 신장하는 복수 개의 서브 비트 라인들(SBL0)∼(SBLk)과 열 방향으로 신장하는 복수 개의 메인 비트 라인들(MBL0)∼(MBLi)과 복수 개의 뱅크들(even bank) 및 (odd bank)로 구성되어 있다. 상기 각 뱅크는 복수 개의 메모리 셀들(M0n)∼(Mmn)로 이루어지며, 상기 메모리 셀들(M0n)∼(Mmn)은 워드 라인들(WL0)∼(WLm)에 각각 대응하며 관련되는 서브 비트 라인들 사이에 병렬로 배열된다. 상기 메모리 셀들(M0n)∼(Mmn)은 상기 대응되는 워드 라인들(WL0)∼(WLm)에 게이트들이 접속되고 워드 라인들과 서브 비트 라인들이 교차되는 영역들에 소오스-드레인 채널(source-drain channel), 즉 전류 통로(current path)가 형성된 NMOS 트랜지스터들로 구성되어 있다. 메인 비트 라인들(MBL0)∼(MBLi)은 짝수번째 뱅크 선택 라인(SEj)에 제어되는 짝수번째 뱅크 선택 트랜지스터들(10)을 통해 서브 비트 라인들(SBL0)∼(SBLk)의 위쪽 끝에 각각 접속되고, 홀수번째 뱅크 선택 라인(SOj)에 제어되는 홀수번째 뱅크 선택 트랜지스터들(12)을 통해 서브 비트 라인들(SBL0)∼(SBLk)의 아래쪽 끝에 각각 접속되어 있다.
여기서, 제 2 및 제 3 서브 비트 라인들(SBL1) 및 (SBL2)은 대응하는 짝수번째 뱅크 선택 트랜지스터들(10)을 통해 제 2 메인 비트 라인(MBL1)에 접속되고, 제 4 및 제 5 서브 비트 라인들(SBL3) 및 (SBL4)은 대응하는 짝수번째 뱅크 선택 트랜지스터들(10)을 통해 제 3 메인 비트 라인(MBL2)에 접속되어 있다. 이와 동일한 방법으로, 상기 제 3 및 제 4 서브 비트 라인들(SBL2) 및 (SBL3)은 대응하는 홀수번째 뱅크 선택 트랜지스터들(12)을 통해 상기 제 2 메인 비트 라인(MBL1)에 접속되고, 상기 제 5 및 제 6 서브 비트 라인들(SBL4) 및 (SBL5)은 대응하는 홀수번째 뱅크 선택 트랜지스터들(12)을 통해 상기 제 3 메인 비트 라인(MBL2)에 접속되어 있다. 결국, 도 4에 도시된 바와같이 메인 비트 라인들(MBL0)∼(MBLi)이 지그재그(zigzag) 형태로 어레이 블럭(110) 상에 배열됨을 알 수 있다.
상기와 같은 방법에 따라 어레이(100) 전체에 걸친 어레이 블럭들(110)에 적용됨은 이 기술 분야의 통상적인 지식을 지닌 자들은 잘 알 수 있을 것이다. 그리고, 메인 비트 라인들(MBL0)∼(MBLi)은 열 선택 라인(CS)에 의해서 제어되는 NMOS 트랜지스터들(13)을 통해 감지 및 프리 챠아지 회로(700)에 전기적으로 연결되어 있는 데이터 라인들(DL0)∼(DLi)에 각각 접속되어 있다.
도 5는 제 1 실시에에 따른 블럭 및 워드 라인 선택 회로를 보여준다.
도 5에서, 블럭 및 워드 라인 선택 회로(400)는 워드 라인 구동 회로(410)와 뱅크 선택 회로(450)로 이루어져 있다. 워드 라인 구동 회로(410)는 감지 전압(Vsen)과 j번째 어레이 블럭에 관련되는 행 어드레스들(Pj) 및 (Qj)과 워드 라인 선택 신호들(S0)∼(Sm)을 입력받아 복수 개의 어레이 블럭들 중 하나의 그것을 선택하기 위한 블럭 선택 신호(BLOCKj)와 선택되는 어레이 블럭 내의 워드 라인들(WL0)∼(WLm) 중 하나의 그것을 감지 전압(Vsen)으로 구동하기 위한 것이다. 워드 라인 구동 회로(410)는 행 어드레스들(Pj) 및 (Qj)을 입력으로 하는 노어 게이트(412)와 상기 워드 라인 선택 신호들(S0)∼(Sm)에 각각 대응하는 복수 개의 구동 회로들(411)로 이루어져 있다. 상기 노어 게이트(412)는 행 어드레스들(Pj) 및 (Qj)에 관련되는 임의의 어레이 블럭을 선택하기 위한 것이며, 신호들 (Pj) 및 (Qj)이 동시에 로우 레벨(low level)로 인가될 때 이에 관련되는 어레이 블럭이 선택된다. 만약, 임의의 어레이 블럭이 선택되었을 경우 블럭 선택 신호(BLOCKj)는 로우 레벨에서 하이 레벨(high level)로 천이된다.
도시의 편의상, 도 5에서 구동 회로들(411) 중 하나의 그것 만을 상세히 도시하였고 이 외의 다른 구동 회로들 역시 동일한 회로 구성을 갖는다.
워드 라인 선택 신호 (S0)가 인가되는 구동 회로 (411)은 NMOS 트랜지스터(414)와 공핍형 NMOS 트랜지스터(416)와 인버터들(418) 및 (420)로 구성되어 있다. NMOS 트랜지스터(414)는 그것의 드레인으로 상기 워드 라인 선택 신호(S0)가 인가되고 그것의 소오스가 노드 (415)에 접속되며 그것의 게이트가 노어 게이트(412)의 출력 단자에 접속되어 있다. 노드 (415)와 접지 사이에 공핍형 NMOS 트랜지스터(416)의 전류 통로가 접속되어 있고, 그것의 게이트로 접지 전압이 인가된다. 그리고, 인버터들(418) 및 (420)은 노드 (415)와 상기 워드 라인 선택 신호(S0)에 대응하는 워드 라인(WL0) 사이에 순차로 직렬로 접속되고, 그것들로 각각 감지 전압(Vsen)이 인가된다.
노어 게이트(412)에 의해서 임의의 어레이 블럭이 선택될 경우, 즉 j번째 어레이 블럭에 관련되는 블럭 선택 신호(BLOCKj)가 하이 레벨로 출력되면, NMOS 트랜지스터(414)는 활성화된다. 이때, 워드 라인 선택 신호 (S0)가 하이 레벨로 선택되면 노드 (415)가 NMOS 트랜지스터(414)를 통해 하이 레벨이 됨에 따라 인버터들(418) 및 (420)을 순차로 활성화시켜 워드 라인(WL0)을 감지 전압(Vsen)으로 구동하게 된다. 이와 동시에, 이외의 다른 워드 라인 선택 신호들(S1)∼(Sm)이 로우 레벨로 인가되기 때문에 이에 관련되는 워드 라인들(WL1)∼(WLm)은 모두 접지 전압으로 유지된다.
다시, 도 5를 참조하면, 뱅크 선택 회로(450)는 선택되는 어레이 블럭 내의 짝수번째와 홀수번째의 뱅크들을 선택하기 위한 한쌍의 구동 회로들(451) 및 (451a)로 이루어져 있다. 도시의 편의상, 도 5에서 짝수번째 뱅크들을 선택하기 위한 구동 회로(451) 만을 상세히 도시하였지만 홀수번째 뱅크들을 선택하기 위한 구동 회로(451a) 그것 역시 동일한 회로 구성을 갖는다. 짝수번째의 뱅크들을 선택하기 위한 구동 회로(451)는 j번째 어레이 블럭에 관련되는 블럭 선택 신호(BLOCKj)와 외부로부터 인가되는 짝수번째 뱅크 선택 신호(SSE)에 동기되어 대응 하는 짝수번째 뱅크 선택 라인(SEj)을 전원 전압으로 구동하게 된다.
구동 회로(451)는 NMOS 트랜지스터(422)와 공핍형 NMOS 트랜지스터(424)와 인버터들(426) 및 (428)로 구성되어 있다. NMOS 트랜지스터(422)는 그것의 드레인으로 짝수번째 뱅크 선택 신호(SSE)가 인가되고 그것의 소오스가 노드 (425)에 접속되며 그것의 게이트로 블럭 선택 신호(BLOCKj)가 인가된다. 노드 (425)와 접지 사이에 상기 공핍형 NMOS 트랜지스터(424)의 전류 통로가 접속되어 있고, 그것의 게이트로 접지 전압이 인가된다. 그리고, 인버터들(426) 및 (428)은 노드 (425)와 짝수번째 뱅크 선택 신호(SSE)에 대응되는 짝수번째 뱅크 선택 라인(SEj) 사이에 순차로 직렬로 접속되어 있다. 이와 같은 방법으로 홀수번째 뱅크 선택 라인(SOj) 역시 전원 전압으로 구동되며, 뱅크 선택 신호들(SSE) 및 (SSO)은 선택적으로 하이 레벨로 인가됨에 주의해야 한다. 아울러, 워드 라인 선택 신호들(S0)∼(Sm)과 뱅크 선택 신호들(SSE) 및 (SSO)에 관련되는 구동 회로들은 이 기술 분야의 통상적인 지식을 가진 자들에게 잘 알려진 것으로서, 여기서 도면을 통한 상세한 설명은 생략하기로 한다.
여기서, 공핍형 NMOS 트랜지스터들(416) 및 (424)은 구동 능력이 매우 작게 설계됨으로써, 스탠바이(stand-by)시 구동 회로들(410), (451), 및 (451a) 내의 노드들 (415) 및 (425)와 기입/독출 동작 동안에 비 선택되는 구동 회로들 내의 노드 (415) 및 (425)를 접지 전압으로 디스챠지시키는 역할을 수행한다.
도 6은 제 1 실시예에 따른 감지 및 프리 챠아지 회로를 보여준다. 도시의 편의상, 도 6에서 비트 라인 선택 신호들(BS0)∼(BSi)은 BS0부터 BS15까지 모두 16 개인 것을 예로서 도시하였기 때문에 도 4의 메인 비트 라인들(MBL0)∼(MBLi)과 데이터 라인들(DL0)∼(DLi) 역시 이와 동일한 개수를 갖는다.
도 6을 참조하면, 감지 및 비트 라인 프리 챠아지 회로(700)는 데이터 라인들(DL0)∼(DL15) 중 짝수번째 데이터 라인들(DL0), (DL2), ··, (DL14)을 제어하기 위한 제 1 구동 회로들(701)과 홀수번째 데이터 라인들(DL1), (DL3),··, (DL15)을 제어하기 위한 제 2 구동 회로들(710)과 감지 라인(SL)을 통해 상기 제 2 구동 회로들(710)에 공통으로 접속되는 통상적인 감지 증폭 회로(720)로 구성되어 있다.
제 1 데이터 라인(DL0)에 접속되며 비트 라인 선택 신호 (BS0)가 인가되는 제 1 구동 회로(701)는 인버터(702)와 NMOS 트랜지스터들(704) 및 (706)로 이루어져 있다. 감지 전압(Vsen)이 인가되는 단자 (703)와 접지 사이에 NMOS 트랜지스터들(704) 및 (706)의 전류 통로들이 순차로 직렬로 접속되고, NMOS 트랜지스터(704)의 게이트로 인버터(702)를 통해 반전되는 비트 라인 선택 신호 (BS0)가 그리고 NMOS 트랜지스터(706)의 게이트로 비트 라인 선택 신호(BS0)가 각각 인가된다. 그리고, NMOS 트랜지스터들(704) 및 (706)의 접속 노드 (705)에는 제 1 데이터 라인(DL0)이 접속되어 있다. 다른 비트 라인 선택 신호들(BS2), (BS4), ··, (BS14)이 인가되는 구동 회로들 역시 동일한 구성을 갖는다.
제 2 및 제 4 데이터 라인들(DL1) 및 (DL3)이 접속되며 제 2 및 제 4 비트 라인 선택 신호들(BS1) 및 (BS3)이 인가되는 제 2 구동 회로(710)는 인버터들(716) 및 (716a)와 NMOS 트랜지스터들(712), (712a), (714), 및 (714a)로 구성되어 있다. 상기 단자 (703)과 감지 라인(SL)이 접속되는 접속 노드 (713) 사이에 NMOS 트랜지스터들(712) 및 (714)의 전류 통로들이 순차로 직렬로 접속되고, NMOS 트랜지스터(712)의 게이트로 인버터(716)를 통해 반전되는 제 2 비트 라인 선택 신호(BS1)가 인가되고 NMOS 트랜지스터(714)의 게이트로 제 2 비트 라인 선택 신호(BS1)가 인가된다. 그리고, NMOS 트랜지스터들(712) 및 (714)의 접속 노드 (715)에 제 2 데이터 라인(DL1)이 접속되어 있다.
상기 단자 (703)과 감지 라인(SL)이 접속되는 접속 노드 (713) 사이에 NMOS 트랜지스터들 (712a) 및 (714a)의 전류 통로들이 순차로 직렬로 접속되고, NMOS 트랜지스터(712a)의 게이트로 인버터(716a)를 통해 반전되는 상기 제 4 비트 라인 선택 신호(BS3)가 인가되고 NMOS 트랜지스터(714a)의 게이트로 제 4 비트 라인 선택 신호(BS3)가 인가된다. 그리고, NMOS 트랜지스터들(712a) 및 (714a)의 접속 노드 (715a)에 제 2 데이터 라인(DL3)이 접속되어 있다.
상기한 구성 방법에 따르면, 짝수번째 데이터 라인들(DL0), (DL2), ··, (DL14)은 이에 관련되는 비트 라인 선택 신호들(BS0), (BS2), ··, (BS14)에 의해서 감지 전압(Vsen) 또는 접지 전압이 공급되고, 홀수번째 데이터 라인들(DL1), (DL3), ··. (DL13), (DL15)은 이에 관련되는 비트 라인 선택 신호들(BS1), (BS3), ··, (BS13), (BS15)에 의해서 감지 전압(Vsen)이 인가되거나 감지 라인(SL)을 통해 감지 증폭 회로(720)에 접속된다. 다시말해서, 하나의 데이터 라인이 선택되면 그것과 관련되는 인접한 짝수번째 데이터 라인은 접지 전압이 인가되고 그것을 제외한 나머지 데이터 라인들은 모두 감지 전압(Vsen)이 인가된다.
도 7에는 제 1 실시예에 따른 데이터 독출 동작시의 타이밍도가 도시되어 있다. 도 7의 동작 타밍도에 의거하여, 본 발명의 데이터 독출 동작이 참조 도면 도 3 내지 도 6를 참조하면서 이하 설명될 것이다.
데이터 독출 동작은 크게 3 개의 구간들, 즉 비트 라인 프리 챠아지 구간(①)과 데이터 감지 구간(②)과 데이터 출력 구간(③)으로 나눠진다. 도 4의 어레이 블럭(110) 내의 메모리 셀들(Mmn) 중 메모리 셀 (M00)에 저장된 데이터를 독출하는 것을 예로서 설명한다.
먼저, 비트 라인 프리 챠아지 구간(①)에서는 메인 비트 라인들(MBL0)∼(MBLi)과 워드 라인들(WL0)∼(WLm) 및 뱅크 선택 신호들(SEj) 및 (SOj)로 각각 감지 전압(Vsen)과 접지 전압이 인가됨에 따라 모든 메인 비트 라인들(MBL0)∼(MBLi)을 감지 전압(Vsen)으로 프리 챠아지하게 된다.
계속해서, 데이터 감지 구간(②)에서는 메인 비트 라인들(MBL0)∼(MBLi)에 대한 프리 챠아지가 중지됨과 아울러 블럭 및 워드 라인 선택 회로(400)에 의해서 선택되는 어레이 블럭(110)를 통해 선택된 워드 라인(WL0)이 로우 레벨에서 감지 전압(Vsen)으로 구동된다. 뿐만아니라, 블럭 및 워드 라인 선택 회로(400) 내의 뱅크 선택 회로들(451) 및 (451a) 중 짝수번째 구동 회로(451)를 통해 짝수번째 뱅크 선택 신호 (SEj)가 접지 전압에서 전원 전압으로 인가된다. 여기서, j번째 어레이 블럭에 인접한 (j-1)번째 블럭으로 인가되는 짝수번째 뱅크 선택 신호(SEj-1)와 j번째와 (j+1)번째 블럭들로 인가되는 홀수번째 뱅크 선택 신호들(SOj) 및 (SOj+1)은 모두 접지 전압으로 유지된다.
이와 동시에, 열 선택 회로(500)로부터 출력되는 비트 라인 선택 신호들(BS0)∼(BSi)에 의해서 선택되는 메인 비트 라인 (MBL1)에는 감지 전압(Vsen)이 인가된 상태에서 감지 증폭 회로(720)를 통해 로드 전류(load current)가 인가되고 선택된 메인 비트 라인(MBL1)에 관련되는 인접한 메인 비트 라인 (MBL0)은 접지 전압이 인가된다. 이외의 다른 메인 비트 라인들은 모두 감지 전압(Vsen)이 인가된다.
이때, 데이터 감지 시점(data sensing point)에서 선택된 메모리 셀(M00)의 데이터를 감지하게 된다. 만약, 선택된 메모리 셀(M00)이 온-셀일 경우에는 선택된 메인 비트 라인(MBL1) 상의 로드 전류는 뱅크 선택 트랜지스터(10)와 그것의 전류 통로와 뱅크 선택 트랜지스터(10)와 인접한 메인 비트 라인(MBL0)으로 이루어지는 디스차아지 통로를 통해 흐르게 되어 선택된 메인 비트 라인(MBL1) 상의 전압이 내려가게 된다.
반면, 선택된 메모리 셀(M00)이 오프-셀일 경우 선택된 메인 비트 라인(MBL1)은 감지 전압(Vsen)을 그대로 유지하게 된다. 이로써, 감지 증폭 회로(720)는 선택된 메인 비트 라인(MBL1)에 연결되는 데이터 라인(DL1)과 이에 관련되는 감지 라인(SL)을 통해 선택된 메모리 셀(M00)의 데이터를 감지하며, 계속되는 데이터 출력 구간(③)에서 감지된 데이터는 외부로 전달된다.
상기한 방법으로 데이터를 독출하게 되면, 종래 데이터 독출 방법에서 발생되었던, 오프-셀 센싱시 원하지 않는 누설 전류(leak current)에 의해서 그것의 센싱 마진이 저하되는 것을 방지할 수 있다. 즉, 선택된 메모리 셀 (M00)과 동일한 워드 라인(WL0) 상에 접속되는 인접한 메모리 셀들(M01), (M02), (M03), 및 (M04)이 온-셀이라 하더라도 워드 라인(WL0) 상에 감지 전압(Vsen)이 인가되고 메모리 셀들(M01), (M02), (M03), 및 (M04)에 관련되는 서브 비트 라인들이 모두 감지 전압(Vsen)으로 챠아지되어 있기 때문에 그것들의 전류 통로가 형성되지 않는다. 따라서, 이와 같은 방법으로 데이터를 감지할 경우 오프-셀의 센싱 마진을 확보할 수 있고, 이로 인해 고속 데이터 센싱(high speed data sensing)을 구현할 수 있다.
제 2 실시예
단일 비트 데이터를 저장하기 위한 NOR형 메모리 셀들을 구비한 어레이에 관련된 데이터 독출 동작시 발생되는 누설 전류를 차단하기 위한 장치 및 방법에 대해서 앞의 예를 통해 상세히 설명되었다. 이하 설명될 NOR형 반도체 메모리 장치, 즉 마스크 롬은 다중 비트 데이터를 저장하기 위한 메모리 셀들을 구비한 어레이에 관련되는 데이터 독출 동작에 관한 장치 및 방법에 관한 것이다. 4 가지의 가능한 드레솔드 전압들을 갖는 메모리 셀의 독출 동작은 통상적으로 단일 비트 데이터를 독출하기 위한 도 2의 비트 라인 프리 챠아지 구간(①) 및 데이터 감지 구간(②)을 3 번 반복 수행하게 된다. 이때, 선택되는 워드 라인 상으로 인가되는 선택 전압을 최대 레벨에서 최소 레벨까지 또는 최소 레벨에서 최대 레벨까지 소정 간격으로 순차로 변화시킴으로써 선택되는 메모리 셀의 다중 비트 데이터를 독출하게 된다.
하지만, 본 실시예의 경우, 워드 라인과 메인 비트 라인들로 인가되는 전압은 앞의 예와 마찬가지로 감지 전압(Vsen)을 인가하고 선택되는 메인 비트 라인에 관련되는 인접한 메인 비트 라인(또는 소오스 라인)으로 최소 레벨(예를 들면 0볼트)에서 최대 레벨까지 소정 간격으로 순차로 변화되는 전압을 관련되는 동작 구간들 동안 인가함으로써 다중 비트 데이터를 독출할 수 있도록 디바이스를 구현하였다. 이와 반대로 최대 레벨에서 최소 레벨까지 변화되는 전압을 인가하더라도 동일한 결과를 얻을 수 있음은 이 기술 분야의 통상적인 지식을 가진 자들에게 있어 자명하다. 이를 실현하기 위한 바람직한 실시예로서 마스크 롬의 블럭도가 도 8에 도시되어 있다.
도 8를 참조하면, 어레이(100)는, 도면에는 도시되지 않았지만 다중 비트 데이터를 저장하기 위한 NOR형 메모리 셀들을 구비하며, 열 방향으로 나눠지는 복수 개의 어레이 블럭들(110)로 이루어져 있다. 어드레스 버퍼 회로(200), 제 1 전압 발생 회로(300), 블럭 및 워드 라인 선택 회로(400), 열 선택 회로(500), 그리고 열 선택 스위칭 회로(600)의 기능은 앞의 예에서 설명된 그것과 동일하다. 따라서, 설명의 중복을 피하기 위해 그것들의 기능 설명은 생략한다.
제 2 전압 발생 회로(800)는 제어 신호들(D1) 및 (D2)에 응답하여 선택되는 메모리 셀에 관련되는 소오스 라인 상으로 인가되는 소오스 전압(Vsource)을 발생하기 위한 것으로서, 소오스 전압(Vsource)은 접지 전압으로부터 소정 간격으로 순차로 변화되는 전압이다.(도 12의 동작 타이밍도 참조) 본 예에서 데이터 독출 동작 동안 프리 챠아지 구간(①)과 데이터 감지 구간(②)이 3 번 반복된다.
그리고, 감지 및 프리 챠아지 회로(700)는 비트 라인 선택 신호들(BS0)∼(BSi)에 응답하여 비트 라인 프리 챠아지 동작 동안에 모든 메인 비트 라인들(MBL0)∼(MBLi)을 감지 전압(Vsen)으로 프리 챠아지하고, 데이터 감지 동작 동안에 선택되는 메인 비트 라인과 비선택된 메인 비트 라인들로 감지 전압(Vsen)을 공급한다. 아울러, 선택되는 메인 비트 라인에 관련되는 인접한 메인 비트 라인(또는 소오스 라인)으로 소오스 전압(Vsource)을 공급하여 데이터 감지 시점(data sensing point)에서 선택되는 메모리 셀의 드레솔드 전압을 감지하는 역할을 수행한다.
도 9는 제 2 실시예에 따른 NOR형 반도체 메모리 장치의 어레이 블럭과 주변 블럭들의 연결을, 그리고 도 10은 감지 및 프리 챠아지 회로를 각각 보여준다. 도 9 및 도 10에 각각 도시된 어레이 블럭(110)의 구조와 열 선택 스위칭 회로(600)는 앞의 예의 그것과 동일하다. 따라서, 설명의 중복을 피하기 위해, 어레이 블럭의 구성 및 열 선택 스위칭 회로에서 동일한 부분에 대한 설명은 생략한다.
다시, 도 9를 참조하면, 제 1 전압 발생 회로(300)는 전원 전압을 분배하여 그 결과에 따른 감지 전압(Vsen)을 발생하고, 제 2 전압 발생 회로(800)는 제어 신호들(D1) 및 (D2)에 응답하여 선택되는 메모리 셀에 관련되는 소오스 라인 상으로 인가되는 소오스 전압(Vsource)을 발생한다. 감지 및 프리 챠아지 회로(700)는 감지 전압(Vsen)과 소오스 전압(Vsource)을 입력받고 비트 라인 선택 신호들(BS0)∼(BSi)에 응답하여 선택되는 메모리 셀에 대한 감지 동작을 수행한다.
도 10에 도시된 바와같이, 감지 및 프리 챠아지 회로(700)는 짝수번째 데이터 라인들(DL0), (DL2), ··, (DL14)을 제어하기 위한 제 1 구동 회로들(701)과 홀수번째 데이터 라인들(DL1), (DL3), ··, (DL15)을 제어하기 위한 제 2 구동 회로들(710)과 3 개의 감지 증폭 회로들(720), (720a), 및 (720b)로 구성되어 있다. 제 1 및 제 2 구동 회로들(701) 및 (710)의 각 구성은 앞의 예의 그것과 동일하며, 앞의 예에서 제 1 구동 회로들(701)로 인가되던 접지 전압이 제 2 전압 발생 회로(800)로부터 출력되는 소오스 전압(Vsource)으로 인가되는 것이 상이하다. 그리고, 3 개의 감지 증폭 회로들(720), (720a), 및 (720b)은 각각 대응하는 선택 신호들(Ss1), (Ss2), 및 (Ss3)에 의해서 순차로 하나씩 활성화되도록 제어되며, 감지 증폭 회로들(720), (720a), 및 (720b)이 감지 라인(SL)을 통해 제 2 구동 회로들(710)에 공통으로 접속되어 있다.
그러므로, 짝수번째 데이터 라인들(DL0), (DL2), ··, (DL14)은 대응하는 비트 라인 선택 신호들에 의해서 감지 전압(Vsen)과 소오스 전압(Vsource) 중 하나를 인가받고, 홀수번째 데이터 라인들(DL1), (DL3), ··, (DL15)은 대응하는 비트 라인 선택 신호들에 의해서 감지 전압(Vsen)을 인가받거나 감지 라인(SL)을 통해 감지 증폭 회로들(720), (720a), 및 (720b)로 접속된다. 따라서, 도 10에서 알 수 있듯이, 하나의 데이터 라인이 선택되면 그것에 관련되는 인접한 짝수번째 데이터 라인은 소오스 전압(Vsource)이 인가되고, 그것 이외의 데이터 라인들은 모두 감지 전압(Vsen)이 인가된다.
도 11은 제 2 실시예에 따른 제 2 전압 발생 회로를 보여준다.
도 11에서, 제 2 전압 발생 회로(800)는 신호 Vref와 제어 신호들(D1) 및 (D2)에 응답하여 접지 전압부터 소정 간격으로 순차로 변하는 소오스 전압(Vsource)을 발생하며, 기준 전압 발생 회로(801)와 PMOS 트랜지스터(836)와 비교기로서 동작하는 차동 증폭 회로(802)와 저항 분할 방식을 이용하여 소오스 전압(Vsource)을 클램프하기 위한 회로(804)와 인버터(830)와 NMOS 트랜지스터(834)로 구성되어 있다.
차동 증폭 회로(802)는 신호 Vref와 신호 Vdiv를 입력받고 제어 신호(D1)에 응답하여 두 신호들(Vref) 및 (Vdiv)의 전압 레벨을 비교하고 그 결과에 따른 신호 Vcomp를 발생하며, PMOS 트랜지스터들(806) 및 (808)과 NMOS 트랜지스터들(810), (812), (814), 및 (816)로 구성되어 있다. 노드 (807)에 드레인이 접속된 PMOS 트랜지스터(806)는 소오스로 전원 전압이 인가되고 노드 (805)에 게이트가 접속되어 있다. 노드 (805)에 드레인이 접속된 PMOS 트랜지스터(808)는 소오스로 전원 전압이 인가되고 노드 (805)에 그것의 게이트가 접속되어 있다. NMOS 트랜지스터들(810), (814), 및 (816)은 노드 (807)와 접지 사이에 전류 통로들이 순차로 직렬로 형성되며, 상기 트랜지스터들(810) 및 (814)의 게이트들로 신호 Vref가 인가되고 상기 트랜지스터(816)의 게이트로 제어 신호(D1)가 인가된다. 그리고, NMOS 트랜지스터(812)의 전류 통로가 노드 (805)와 노드 (809) 사이에 형성되며, 그것의 게이트가 클램프 회로(804)의 출력 단자(813)에 접속되어 있다.
PMOS 트랜지스터(836)는 신호 Vcomp가 하이 레벨일 때 비활성화되고 로우 레벨일 때 활성화되어 소오스 전압(Vsource)을 구동하며, 그것의 전류 통로가 전원 전압과 노드 (811) 사이에 접속되고 그것의 게이트가 노드 (807), 즉 신호 Vcomp가 인가된다.
클램프 회로(804)는 저항들(818), (824), 및 (826)과 인버터(820)와 NMOS 트랜지스터들(822) 및 (826)로 구성되어 있다. 저항들(818) 및 (824)는 노드 (811)과 노드 (813)인 출력 단자 사이에 순차로 직렬로 접속되며, 저항(824)의 양단에 전류 통로가 접속된 NMOS 트랜지스터(822)의 게이트는 제어 신호(D2)의 위상을 반전시키기 위한 인버터(820)의 출력 단자에 접속되어 있다. 저항 (826)의 일단자가 노드 (813)에 접속되며, 저항 (826)의 타단자와 접지 사이에 전류 통로가 접속된 NMOS 트랜지스터(828)의 게이트로 제어 신호(D1)가 인가된다. 노드 (811)과 접지 사이에 전류 통로가 접속된 PMOS 트랜지스터(834)의 게이트는 제어 신호(D1)의 위상을 반전시키기 위한 인버터(830)의 출력 단자에 접속되어 있다.
상기한 구성을 갖는 제 2 전압 발생 회로(800)는 제어 신호들(D1) 및 (D2)의 전압 레벨에 따라 클램프 회로(804) 내의 저항들(R1) 및 (R2)의 비(ratio)에 의해서 필요로 하는 레벨의 소오스 전압(Vsource)을 얻을 수 있다. 제어 신호들(D1) 및 (D2)의 상태에 따른 소오스 전압(Vsource)의 변화는 이하 설명될 도 12에 잘 도시되어 있다.
도 12는 제 2 실시예에 따른 다중 비트 데이터의 저장이 가능한 마스크 롬의 메모리 셀에 관련되는 독출 동작을 위한 타이밍도이다. 도 12에 의거하여, 제 2 실시예에 따른 독출 동작이 도 8 내지 도 11를 참조하면서 이하 설명될 것이다. 도 12의 동작 타이밍도는 선택되는 메모리 셀에 대해서 3 번에 걸쳐 다중 비트 데이터를 센싱하는 것을 일 예로 한 것이다.
통상적으로 다중 비트의 데이터를 갖는 메모리 셀의 드레솔드 전압은 4 가지의 가능한 제 1 내지 제 4 드레솔드 전압들 중 하나의 그것을 가지게 된다. (여기서, 제 1 드레솔드 전압 < 제 2 드레솔드 전압 < 제 3 드레솔드 전압 < 제 4 드레솔드 전압) 그리고, 데이터 감지 동작은 선택되는 메모리 셀이 4 가지의 드레솔드 전압들 중 어느 드레솔드 전압을 갖는지를 검출하기 위한 것이다.
다시, 도 12를 참조하면, 데이터 독출 동작은 제 1 내지 제 3 사이클들(S1), (S2), 및 (S3)이 순차로 진행되며, 각 사이클은 프리 챠아지 구간(①)과 데이터 감지 구간(②)으로 각각 나뉘어 수행된다. 각 사이클(S1), (S2), 및 (S3)이 모두 수행되면, 마지막으로 데이터 출력 구간(③)에서 감지된 데이터를 외부로 출력하게 된다. 이하, 도 9의 어레이 블럭(110) 내의 메모리 셀들(Mmn) 중 메모리 셀 (M00)에 의해서 유지되는 데이터를 독출하는 것을 예로서 설명한다.
먼저, 제 1 사이클(S1) 동안 제어 신호들(D1) 및 (D2)과 소오스 전압(Vsource)은 접지 전압으로 유지된다. 비트 라인 프리 챠아지 구간(①)에서는 메인 비트 라인들(MBL0)∼(MBLi)과 워드 라인들(WL0)∼(WLm) 및 뱅크 선택 신호들(SEj) 및 (SOj)로 각각 감지 전압(Vsen)과 접지 전압이 인가됨에 따라 모든 메인 비트 라인들(MBL0)∼(MBLi)을 감지 전압(Vsen)으로 프리 챠아지하게 된다.
계속해서, 데이터 감지 구간(②)에서는 메인 비트 라인들(MBL0)∼(MBLi)에 대한 프리 챠아지가 중지됨과 아울러 블럭 및 워드 라인 선택 회로(400)에 의해서 선택되는 어레이 블럭(110) 내의 워드 라인 (WL0)이 로우 레벨에서 감지 전압(Vsen)으로 구동된다. 뿐만아니라, 블럭 및 워드 라인 선택 회로(400)의 뱅크 선택 회로들(450) 중 짝수번째 구동 회로를 통해 짝수번째 뱅크 선택 신호 (SEj)가 접지 전압에서 전원 전압으로 인가된다.
이와 동시에, 열 선택 회로(500)부터 출력되는 비트 라인 선택 신호들(BS0)∼(BSi)에 의해서 선택되는 메인 비트 라인 (MBL1)에는 감지 전압(Vsen)이 인가된 상태에서 감지 증폭 회로(720)를 통해 로드 전류가 인가되고 상기 선택된 메인 비트 라인(MBL1)에 관련되는 인접한 메인 비트 라인, 즉 소오스 라인 (MBL0)은 소오스 전압(Vsource), 즉 접지 전압이 인가된다. 이외의 다른 메인 비트 라인들은 모두 감지 전압(Vsen)이 인가된다.
이때, 도 12의 데이터 감지 시점(data sensing point)에서 선택된 메모리 셀(M00)의 데이터를 감지하게 된다. 만약, 선택된 메모리 셀(M00)의 드레솔드 전압이 제 4 드레솔드 전압보다 낮은 경우, 선택된 메인 비트 라인(MBL1)에서 선택된 메모리 셀(M00)을 통해 인접한 소오스 라인(MBL0)으로 로드 전류가 흐르게 되어 선택된 메인 비트 라인(MBL1)의 전압이 내려가게 된다. 반면에 선택된 메모리 셀(M00)의 드레솔드 전압이 제 4 드레솔드 전압일 경우, 선택된 메인 비트 라인(MBL1)은 감지 전압(Vsen)을 유지하게 된다. 이때, 도 12에 도시된 바와같이, 하이 레벨의 제 1 감지 신호(Ss1)가 인가됨에 따라 제 1 감지 증폭 회로(720)가 활성화되어 선택된 메인 비트 라인(MBL1)을 감지하게 된다.
다음으로, 제 2 사이클(S2) 동안 제어 신호 (D1)은 하이 레벨로 천이되고 제어 신호 (D2)는 접지 전압을 유지함에 따라 제 2 전압 발생 회로(800)를 통해 소오스 전압(Vsource)은 제 1 전압으로 천이된다. 여기서, 제 1 전압은 (감지 전압-제 2 드레솔드 전압)보다 낮고 (감지 전압 - 제 3 드레솔드 전압)보다 높은 전압 레벨을 갖는다. 비트 라인 프리 챠아지 구간(①)에서는 제 1 사이클(S1)과 동일한 방법으로 모든 메인 비트 라인들(MBL0)∼(MBLi)을 감지 전압(Vsen)으로 프리 챠아지 한다.
계속해서, 데이터 감지 구간(②)에서 선택된 워드 라인(WL0)과 짝수번째 뱅크 선택 신호 (SEj)는 제 1 사이클(S1)의 그것들과 동일하게 바이어스된다. 이와 동시에, 선택된 메인 비트 라인 (MBL1)에는 감지 전압(Vsen)이 인가된 상태에서 감지 증폭 회로(720)를 통해 로드 전류가 인가되고 상기 선택된 메인 비트 라인(MBL1)에 관련되는 인접한 소오스 라인 (MBL0)은 소오스 전압(Vsource), 즉 제 1 전압이 인가된다. 이외의 다른 메인 비트 라인들은 모두 감지 전압(Vsen)이 인가된다.
이때, 데이터 감지 시점에서 선택된 메모리 셀(M00)의 데이터를 감지하게 된다. 만약, 선택된 메모리 셀(M00)의 드레솔드 전압이 제 3 드레솔드 전압보다 높으면 오프-셀이고, 선택된 메모리 셀의 드레솔드 전압이 제 3 드레솔드 전압보다 낮으면 온-셀이 된다. 이때, 도 12에 도시된 바와같이, 하이 레벨의 제 2 감지 신호 (Ss2)가 인가됨에 따라 제 2 감지 증폭 회로(720a)가 활성화되어 선택된 메인 비트 라인(MBL1)을 감지하게 된다.
마지막으로, 제 3 사이클(S3) 동안 제어 신호들(D1) 및 (D2)이 하이 레벨로 천이됨에 따라 제 2 전압 발생 회로(800)를 통해 소오스 전압(Vsource)은 제 2 전압으로 천이된다. 여기서, 제 2 전압은 (감지 전압-제 2 드레솔드 전압)보다 낮고 (감지 전압 - 제 1 드레솔드 전압)보다 높은 전압 레벨을 갖는다. 비트 라인 프리 챠아지 구간(①)에서는 제 1 및 제 2 사이클들(S1) 및 (S2)과 동일한 방법으로 모든 메인 비트 라인들(MBL0)∼(MBLi)을 감지 전압(Vsen)으로 프리 챠아지 한다.
계속해서, 데이터 감지 구간(②)에서 선택된 워드 라인(WL0)과 짝수번째 뱅크 선택 신호 (SEj)는 제 2 사이클(S2)의 그것들과 동일하게 바이어스된다. 이와 동시에, 선택된 메인 비트 라인 (MBL1)에는 감지 전압(Vsen)이 인가된 상태에서 감지 증폭 회로(720)를 통해 로드 전류가 인가되고 상기 선택된 메인 비트 라인(MBL1)에 관련되는 인접한 소오스 라인 (MBL0)은 소오스 전압(Vsource), 즉 제 2 전압이 인가된다. 이외의 다른 메인 비트 라인들은 모두 감지 전압(Vsen)이 인가된다.
이때, 데이터 감지 시점에서 선택된 메모리 셀(M00)의 데이터를 감지하게 된다. 만약, 선택된 메모리 셀(M00)의 드레솔드 전압이 제 2 드레솔드 전압보다 높으면 오프-셀이고, 선택된 메모리 셀의 드레솔드 전압이 제 2 드레솔드 전압보다 낮으면 온-셀이 된다. 이때, 도 12에 도시된 바와같이, 하이 레벨의 제 3 감지 신호 (Ss3)가 인가됨에 따라 제 3 감지 증폭 회로(720b)가 활성화되어 선택된 메인 비트 라인(MBL1)을 감지하게 된다.
상기한 방법으로 다중 비트 데이터를 센싱할 경우, 종래 데이터 독출 방법에서 문제시 되었던, 오프-셀 센싱시 원하지 않는 누설 전류에 의해서 데이터 센싱 마진이 저하되는 것을 방지할 수 있다. 즉, 독출하고자 하는 메모리 셀에 관련되는 워드 라인 (WL0)과 i번째 메인 비트 라인 (MBLi)으로 감지 전압(Vsen)을 인가하고, 선택된 i번째 메인 비트 라인(MBLi)에 인접한 (i-1)번째 메인 비트 라인(MBLi-1), 즉 소오스 라인(MBLi-1)으로 소오스 전압(Vsource)을 인가함과 아울러 소오스 라인 이외의 모든 메인 비트 라인들로 감지 전압(Vsource)을 인가함으로써, 동일한 워드 라인(WL0) 상에 접속되며, 선택된 메모리 셀(오프-셀)에 인접한 메모리 셀들이 온-셀이라 할지라도 그것들의 전류 통로들은 형성되지 않는다. 또한, 이와 같이 소오스 라인을 제어하여 다중 비트 데이터를 독출하는 방법은 워드 라인을 제어하는 그것보다 안정되고 빠른 데이터 액세스(access)를 수행할 수 있다.
상기한 바와같이, 데이터 독출 동작 동안 선택되는 메모리 셀에 관련된 워드 라인과 소오스 라인을 제외한 메인 비트 라인들로 동일한 전압 또는 워드 라인보다 높은 전압을 메인 비트 라인들로 인가함으로써 오프-셀 센싱시 센싱 마진을 확보할 수 있을 뿐만아니라, 센싱 속도를 향상시킬 수 있다.
Claims (16)
- 복수 개의 그룹들의 어레이와;행 방향으로 신장하는 복수 개의 워드 라인들과;열 방향으로 신장하는 복수 개의 제 1 비트 라인들과;상기 각 그룹은 상기 워드 라인들에 각각 대응하고 상기 제 1 비트 라인들 사이에 병렬로 접속되는 복수 개의 메모리 셀들을 구비하며;열 방향으로 신장하는 복수 개의 제 2 비트 라인들과;상기 제 2 비트 라인들과 각각 대응되는 복수 개의 데이터 라인들과;제 1 선택 신호가 인가되는 게이트들 및 상기 제 1 비트 라인들의 일측 끝과 상기 대응되는 제 2 비트 라인들 사이에 각각 형성되는 전류 통로들을 갖는 NMOS 트랜지스터들로 구성되며, 상기 제 1 선택 신호에 응답하여 상기 그룹들 중 짝수번째의 그것들을 선택하기 위한 제 1 그룹 선택 수단들과;제 2 선택 신호가 인가되는 게이트들 및 상기 제 1 비트 라인들의 타측 끝과 상기 대응되는 제 2 비트 라인들 사이에 각각 접속되는 전류 통로들을 갖는 NMOS 트랜지스터들로 구성되며, 상기 제 2 선택 신호에 응답하여 상기 그룹들 중 홀수번째의 그것들을 선택하기 위한 제 2 그룹 선택 수단들과;외부로부터 인가되는 전원 전압을 분압하여 소정 레벨의 제 1 전압을 발생하는, 상기 제 1 전압은 상기 전원 전압에서 상기 NMOS 트랜지스터들의 각 드레솔드 전압을 감한 전압 레벨과 동일하거나 낮은 레벨을 갖는, 전압 발생 수단과;외부로부터 인가되는 TTL 레벨의 외부 어드레스 신호를 입력받아 CMOS 레벨의 행 및 열 어드레스 신호들로 변환하는 어드레스 버퍼와;상기 행 어드레스 신호를 입력받아 상기 워드 라인들 중 하나의 그것을 선택하고, 상기 제 1 전압을 입력받아 상기 선택된 워드 라인으로 공급하며 상기 그룹들 중 짝수번째와 홀수번째의 그것들을 선택하기 위한 상기 제 1 및 제 2 선택 신호들을 선택적으로 출력하는 행 선택 수단과;상기 열 어드레스 신호를 입력받아 열 선택 신호와 비트 라인 선택 신호들을 발생하며, 상기 어레이의 열들을 선택하기 위한 열 선택 수단과;상기 열 선택 신호에 응답하여 상기 제 2 비트 라인들과 상기 데이터 라인들을 전기적으로 연결시키기 위한 스위칭 수단 및;상기 비트 라인 선택 신호들에 응답하여 상기 선택된 워드 라인과 상기 비트 라인 선택 신호들에 의해서 선택되는 제 2 비트 라인에 관련되는 메모리 셀의 데이터를 감지하는 수단을 포함하며;상기 감지 수단은,상기 비트 라인 선택 신호들에 응답하여, 비트 라인 프리 챠아지 동작 동안에 상기 전압 발생 수단으로부터 인가되는 상기 제 1 전압을 상기 제 2 비트 라인들로 공급하고, 데이터 감지 동작 동안에 상기 제 2 비트 라인들로 상기 제 1 전압을 공급함과 아울러 상기 선택된 제 2 비트 라인에 인접한 적어도 하나 이상의 제 2 비트 라인으로 제 2 전압을 공급하는 NOR형 반도체 메모리 장치.
- 제 1 항에 있어서,상기 메모리 셀들은 각각 대응되는 워드 라인들에 접속되는 게이트들과 상기 워드 라인들과 상기 제 1 비트 라인들이 교차하는 영역 사이에 각각 접속되는 소오스-드레인 채널들을 갖는 NMOS 트랜지스터들로 구성되는 NOR형 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 선택 신호들은 상기 전원 전압의 레벨을 갖는 NOR형 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 2 전압은 접지 전압의 레벨을 갖는 NOR형 반도체 메모리 장치.
- 복수 개의 그룹들의 어레이와;행 방향으로 신장하는 복수 개의 워드 라인들과;열 방향으로 신장하는 복수 개의 제 1 비트 라인들과;상기 각 그룹은, 상기 워드 라인들에 각각 대응되고 상기 제 1 비트 라인들 사이에 병렬로 접속되는 복수 개의 메모리 셀들을 구비하며;열 방향으로 신장하는 복수 개의 제 2 비트 라인들과;제 1 선택 신호가 인가되는 게이트들 및 상기 제 1 비트 라인들의 일측 끝과 상기 대응되는 제 2 비트 라인들 사이에 각각 접속되는 전류 통로들을 갖는 NMOS 트랜지스터들로 구성되며, 상기 제 1 선택 신호에 응답하여 상기 그룹들 중 짝수번째의 그것들을 선택하기 위한 제 1 그룹 선택 수단들과;제 2 선택 신호가 인가되는 게이트들 및 상기 제 1 비트 라인들의 타측 끝과 상기 대응되는 제 2 비트 라인들 사이에 각각 접속되는 전류 통로들을 갖는 NMOS 트랜지스터들로 구성되며, 상기 제 2 선택 신호에 응답하여 상기 그룹들 중 홀수번째의 그것들을 선택하기 위한 제 2 그룹 선택 수단들과;외부로부터 인가되는 전원 전압을 분압하여 소정 레벨의 제 1 전압을 발생하는, 상기 제 1 전압은 상기 전원 전압에서 상기 NMOS 트랜지스터들의 각 드레솔드 전압을 감한 전압 레벨과 동일하거나 낮은 레벨을 갖는, 제 1 수단과;독출 동작 동안에 외부로부터 행 어드레스 신호를 입력받아 상기 워드 라인들 중 하나의 그것을 선택하고, 상기 제 1 전압을 입력받아 상기 선택된 워드 라인으로 공급하며 상기 그룹들 중 짝수번째와 홀수번째의 그것들을 선택하기 위한 제 1 및 제 2 선택 신호들을 선택적으로 출력하는 제 2 수단과;독출 동작 동안에 외부로부터 인가되는 열 어드레스 신호에 의해서 선택되는 제 2 비트 라인과 상기 선택된 워드 라인에 관련되는 메모리 셀의 데이터를 감지하기 위해, 상기 제 2 수단으로부터 인가되는 상기 제 1 전압을 상기 제 2 비트 라인들로 공급함과 아울러 상기 선택된 제 2 비트 라인에 인접한 적어도 하나 이상의 그것으로 제 2 전압을 공급하는 제 3 수단을 포함하는 NOR형 반도체 메모리 장치.
- 제 5 항에 있어서,상기 제 1 및 제 2 선택 신호들은 상기 전원 전압의 레벨을 갖는 NOR형 반도체 메모리 장치.
- 제 5 항에 있어서,상기 제 2 전압은 접지 전압의 레벨을 갖는 NOR형 반도체 메모리 장치.
- 복수 개의 그룹들의 어레이와;행 방향으로 신장하는 복수 개의 워드 라인들과;열 방향으로 신장하는 복수 개의 제 1 비트 라인들과;상기 각 그룹은 상기 워드 라인들에 각각 대응되고 상기 제 1 비트 라인들 사이에 병렬로 접속되며 적어도 4 가지의 가능한 상태들에 각각 대응하는 제 1 내지 제 4 드레솔드 전압들 중의 하나를 갖는 복수 개의 메모리 셀들을 구비하며;열 방향으로 신장하는 복수 개의 제 2 비트 라인들과;소정의 제 1 선택 신호에 응답하여, 상기 그룹들 중 짝수번째의 그것들을 선택하기 위한 복수 개의 제 1 선택용 NMOS 트랜지스터들과;소정의 제 2 선택 신호에 응답하여, 상기 그룹들 중 홀수번째의 그것들을 선택하기 위한 복수 개의 제 2 선택용 NMOS 트랜지스터들과;외부로부터 인가되는 전원 전압을 분압하여 소정 레벨의 제 1 전압을 발생하는 제 1 수단과;외부로부터 인가되는 제어 신호들에 응답하여 소정 레벨의 제 2 전압으로부터 소정의 간격으로 순차로 변하되, 적어도 3 개의 레벨들을 갖는 제 3 전압을 발생하는 제 2 수단과;독출 동작 동안에 외부로부터 행 어드레스 신호를 입력받아 상기 워드 라인들 중 하나의 그것을 선택하고, 상기 제 1 전압을 입력받아 상기 선택된 워드 라인으로 공급하는 제 3 수단과;독출 동작 동안에 외부로부터 인가되는 열 어드레스 신호에 의해서 선택되는 제 2 비트 라인과 상기 선택된 워드 라인에 관련되는 메모리 셀의 데이터를 감지하기 위해, 상기 제 2 비트 라인들로 상기 제 1 전압을 공급함과 아울러 상기 선택된 제 2 비트 라인에 인접한 적어도 하나 이상의 그것으로 상기 제 3 전압을 공급하는 제 4 수단을 포함하는 NOR형 반도체 메모리 장치.
- 제 8 항에 있어서,상기 제 1 전압은 상기 전원 전압에서 상기 NMOS 트랜지스터들의 각 드레솔드 전압을 감한 레벨과 동일하거나 낮은 레벨을 갖는 NOR형 반도체 메모리 장치.
- 제 8 항에 있어서,상기 제 2 전압은 접지 전압의 레벨을 갖는 NOR형 반도체 메모리 장치.
- 제 8 항에 있어서,상기 제 3 전압의 3 개의 레벨들 중 제 1 레벨은 접지 전압이고, 제 2 레벨은 (제 1 전압 - 제 2 드레솔드 전압)보다 낮고 (제 1 전압 - 제 3 드레솔드 전압)보다 높은 레벨이며, 제 3 레벨은 (제 1 전압 - 제 2 드레솔드 전압)보다 낮고 (제 1 전압 - 제 1 드레솔드 전압)보다 높은 레벨을 갖는 NOR형 반도체 메모리 장치.
- 복수 개의 그룹들의 어레이와; 복수 개의 워드 라인들과; 복수 개의 서브 비트 라인들과; 복수 개의 메인 비트 라인들과; 상기 각 그룹은 상기 서브 비트 라인들 사이에 병렬로 접속되는 복수 개의 메모리 셀들을 구비하며; 상기 그룹들 중 짝수번째의 그것들을 선택하기 위한 복수 개의 제 1 선택용 NMOS 트랜지스터들과; 상기 그룹들 중 홀수번째의 그것들을 선택하기 위한 복수 개의 제 2 선택용 NMOS 트랜지스터들과; 전원 전압을 분압하여 소정 레벨의 제 1 전압을 발생하는 전압 발생 회로와; 외부로부터 행 어드레스 신호를 입력받아 상기 워드 라인들 중 하나의 그것을 선택하기 위한 행 선택 회로와; 외부로부터 인가되는 열 어드레스 신호를 입력받아 상기 어레이의 열을 선택하기 위한 열 선택 회로와; 상기 선택된 워드 라인과 상기 선택된 메인 비트 라인에 관련되는 메모리 셀의 데이터를 감지하기 위한 감지 증폭 회로를 포함하는 NOR형 반도체 메모리 장치의 데이터 독출 방법에 있어서,상기 메인 비트 라인들을 상기 제 1 전압의 레벨로 프리 챠아지하는 단계와;상기 메인 비트 라인들과 상기 선택된 워드 라인으로 상기 제 1 전압을 공급하고, 상기 열 어드레스 신호에 의해서 선택되는 메인 비트 라인에 인접한 적어도 하나 이상의 그것으로 제 2 전압을 공급하여, 상기 선택된 워드 라인과 상기 선택된 메인 비트 라인에 관련되는 메모리 셀의 데이터를 감지하는 단계를 포함하는 것을 특징으로 하는 NOR형 반도체 메모리 장치의 데이터 독출 방법.
- 제 12 항에 있어서,상기 제 1 전압은 상기 전원 전압에서 상기 NMOS 트랜지스터들의 각 드레솔드 전압을 감한 전압 레벨과 동일하거나 낮은 레벨인 것을 특징으로 하는 NOR형 반도체 메모리 장치의 데이터 독출 방법.
- 제 12 항에 있어서,상기 제 2 전압은 접지 전압의 레벨을 갖는 특징으로 하는 NOR형 반도체 메모리 장치의 데이터 독출 방법.
- 제 12 항에 있어서,상기 NOR형 반도체 메모리 장치는,외부로부터 인가되는 제어 신호들에 응답하여 상기 제 2 전압으로부터 소정의 간격으로 순차로 변하되 적어도 3 개의 레벨들을 갖는 제 3 전압을 발생하는 전압 발생 수단을 부가적으로 포함하여, 상기 데이터 독출 단계들을 적어도 3 번 이상 정해진 횟수만큼 반복 수행하여 적어도 4 가지의 가능한 상태들에 각각 대응하는 제 1 내지 제 4 드레솔드 전압들 중의 하나를 갖는 메모리 셀들에 저장된 다중 비트 데이터를 독출하는 것을 특징으로 NOR형 반도체 메모리 장치의 데이터 독출 방법.
- 제 15 항에 있어서,상기 제 3 전압의 3개의 레벨들 중 제 1 레벨은 접지 전압이고, 제 2 레벨은 (제 1 전압 - 제 2 드레솔드 전압)보다 낮고 (제 1 전압 - 제 3 드레솔드 전압)보다 높은 레벨이며, 제 3 레벨은 (제 1 전압 - 제 2 드레솔드 전압)보다 낮고 (제 1 전압 - 제 1 드레솔드 전압)보다 높은 레벨을 갖는 것을 특징으로 하는 NOR형 반도체 메모리 장치의 데이터 독출 방법.
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| TW087104611A TW379330B (en) | 1997-04-12 | 1998-03-27 | No or pattern semiconductor memory cell and method of reading the data |
| JP09552398A JP3891683B2 (ja) | 1997-04-12 | 1998-04-08 | ノア（ｎｏｒ）型半導体メモリ装置及びそのデータ読出方法 |
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