KR20010071596A

KR20010071596A - 비휘발성 반도체 기억장치

Info

Publication number: KR20010071596A
Application number: KR1020007014756A
Authority: KR
Inventors: 마루야마다카후미; 고지마마코토
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 1999-04-23
Filing date: 2000-04-21
Publication date: 2001-07-28
Also published as: EP1091359A1; WO2000065601A1; EP1091359A4; DE60033104D1; JP2001006377A; IL140510A0; DE60033104T2; ATE352842T1; JP3359615B2; AU3842500A; KR100598289B1; EP1091359B1; IL140510A

Abstract

센스앰프(SA0)의 한쪽 입력단자와 주비트선(MBL0)을 통하여 접속되는 제 1 메모리셀 블록(1Oa)은, 각각이 직렬로 접속되고 워드선(TWL0)∼(TWL3)과 각각 접속되는 4개의 메모리셀(Ma0)∼(Ma3)과, 더미 워드선(TDWL0)과 접속되는 더미셀(DMa0)로 구성된다. 각 메모리셀(Ma0)∼(Ma3)의 드레인은 부비트선(SBL0)을 통하여 제 1 선택 게이트(TS1)와 접속되고, 더미셀(DMa0)의 드레인도 제 1 선택 게이트(TS1)와 접속되어 있다. 또한 센스앰프(SA0)의 다른 쪽 입력단자와 주비트상보선(MBL1)을 통하여 접속되는 제 2 메모리셀 블록(10b)도 더미 워드선(TDWL0)과 접속되는 더미셀(DMb0)을 갖고 있다.

Description

비휘발성 반도체 기억장치{NONVOLATILE SEMICONDUCTOR MEMORY}

최근 고속성이 요구되는 비휘발성 반도체 기억장치에 대하여, 다이내믹 랜덤 액세스 메모리(DRAM) 등에서 이용되는 반환 비트선 방식이 제안되고 있다. 반환 비트선 방식은 비트선과 더미 비트선을 센스앰프에 대하여 병렬로 접속하고, 비트선과 접속된 메모리셀의 정보와, 더미 비트선과 접속된 더미셀의 기준정보를 서로 비교하여 그 차분전위를 증폭함으로써 판독동작을 행하는 방법으로, 일본국 특개평 6-290591호 공보나 일본국 특개평 8-203291호 공보 등에도 개시되어 있다.

이 반환 비트선 방식은 종래의 개방형 비트선 방식에 비하여, 내잡음성 및 저전력특성이 우수하기 때문에, 동작의 고속성이 요구되는 회로에서는 특히 효과가 있다.

본원 발명자들은 상기 종래의 반환 비트선 방식을 이용한 비휘발성 반도체 기억장치에 대하여 여러가지로 검토한 결과, 다음과 같은 문제점을 발견하였다. 즉 종래의 반환 비트선 방식에서는 메모리셀로부터 데이터를 판독할 때 비트선과 더미비트선 사이에 용량의 불균형이 생기게 되어 고속동작이나 정확한 판독동작이 어려워지는 문제점이 있다.

도 7은 일본국 특개평 8-203291호 공보에 개시되어 있는 반환 비트선 구조를 갖는 비휘발성 반도체 기억장치의 회로구성을 도시한다. 도 7에 도시된 바와 같이, 센스앰프(30)와, 일단이 센스앰프(30)와 전송 게이트(33)를 통하여 접속되고, 타단이 프리차지용 전송 게이트(11P)와 접속된 비트선(BL)과, 일단이 센스앰프(30)와 전송 게이트(34)를 통하여 접속되고, 타단이 프리차지용 전송 게이트(21P)와 접속된 비트상보선(BLB)을 갖고 있다. 비트선(BL)에는 제 1 선택 게이트(11S)를 통하여 제 1 메모리셀 블록(110a)이 접속되고, 비트상보선(BLB)에는 제 2 선택 게이트(22S)를 통하여 제 2 메모리셀 블록(120a)이 접속되어 있다.

제 1 메모리셀 블록(110a)은 각각이 직렬로 접속되고 워드선(WL1a∼WL4a)과 각각 접속되는 4개의 메모리셀(M11a∼M14a)로 이루어지며, 제 2 메모리셀 블록(120a)은 각각이 직렬로 접속되고 워드선(WL1a∼WL4a)과 각각 접속되는 4개의 메모리셀(M21a∼M24a)로 구성된다. 또한 제 1 메모리셀 블록(110a)과 동일한 구성의 제 3 메모리셀 블록(110b)이 제 3 선택 게이트(12S)를 통하여 비트선(BL)과 접속되고, 제 2 메모리셀 블록(120a)과 동일구성의 제 4 메모리셀 블록(120b)이 제 4 선택 게이트(23S)를 통하여 비트상보선(BLB)과 접속되어 있다.

또 제 1 메모리셀 블록(110a)과 동일한 구성의 제 1 더미셀 블록(110D)이 제 1 더미 선택 게이트(11D)를 통하여 비트선(BL)과 접속되는 것과 아울러, 제 1 더미셀 블록(110D)과 동일한 구성의 제 2 더미셀 블록(120D)이 제 2 더미 선택게이트(21D)를 통하여 비트상보선(BLB)과 접속되어 있다.

이하 이러한 구성을 채용하는 비휘발성 반도체 기억장치의 판독 동작을 간단히 설명하기로 한다.

예컨대 복수의 메모리셀 중, 제 3 메모리셀 블록(110b)의 메모리셀(M14b)에서 상기 메모리셀(M14b)이 보유하는 정보를 판독한다고 하자. 이 때의 기준정보(기준전위)는 더미셀(M21D, M22D)로부터 센스앰프(30)에 공급된다. 여기에서 메모리셀(M14b)의 정보는 기입상태, 즉 메모리셀의 임계값 전압이 1V와 2V 사이에 있게 되며, 드레인 소스간 전류가 80㎂ 정도의 상태로 한다. 또 메모리셀의 소거상태는 임계값 전압이 8V 이상이며 드레인 소스간 전류가 0㎂의 상태로 한다. 한편 더미셀(M21D) 등의 기준정보는 소거상태의 메모리셀과 기입상태의 메모리셀의 중간상태에 있다고 한다.

우선 비트선(BL) 및 비트상보선(BLB)이 프리차지용 전송 게이트(11P, 21P)를 통하여, 예컨대 전원전위(VDD)의 2분의 1의 전위에 프리차지한다. 그 후 메모리셀(M14b)의 제어 게이트와 접속되어 있는 워드선(WL4b)을 고레벨로 하고, 제 3 선택 게이트(12S)의 게이트에 인가되는 선택신호(SG2)를 고레벨로 하여 상기 제 3 선택 게이트(12S)를 도통상태로 함으로써, 메모리셀(M14b)의 정보가 비트선(BL)에 전해진다. 이 때 제 3 메모리셀 블록(110b)의 용량성분이 비트선(BL)에 부가된다. 또한 이것과 동시에 선택신호(SG2)는 제 2 선택 게이트(22S)까지도 도통시키기 때문에 제 2 메모리셀 블록(120a)의 용량성분이 비트상보선(BLB)에 부가된다.

한편 메모리셀(M14b)의 정보를 판정하기 위한 기준전위를 생성하는더미셀(M21D, M22D)은 상기 더미셀(M21D, M22D)의 제어 게이트와 각각 접속되어 있는 더미 워드선(DWL1, DWL2)을 고레벨로 하고, 제 2 더미 선택 게이트(21D)의 게이트에 인가되는 더미 선택신호(DSG2)를 고레벨로 하여 제 2 더미 선택 게이트(21D)를 도통상태로 함으로써 비트상보선(BLB)에 더미셀(M21D, M22D)에서의 기준정보를 전한다. 이 때 제 2 더미셀 블록(120D)의 용량성분이 제 2 더미 선택 게이트(21D)를 통하여 비트상보선(BLB)에 부가된다.

도 8은 도 7의 반도체 기억장치를 판독할 때의 비트선(BL) 및 비트상보선(BLB)에 부가되는 각 용량성분을 모식적으로 나타내고 있다. 도 8에서 도 7에 도시된 구성요소와 동일한 구성요소에는 동일한 부호를 부여한다. 도 8에 도시된 바와 같이, 비트선(BL)과 접속되어 있는 메모리셀을 판독하는 경우에, 센스앰프(30)는 비트선(BL)으로부터 상기 비트선(BL)의 배선용량성분 및 확산용량성분(CBL)과 제 3 메모리셀 블록(110b)의 용량성분(C110b)을 감지하여, 비트상보선(BLB)으로부터 상기 비트상보선(BLB)의 배선용량 및 확산용량성분(CBLB)과 제 2 메모리셀 블록(120a)의 용량성분(C120a)과 제 2 더미셀 블록(120D)의 용량성분(C120D)을 감지한다. 여기에서는 용량성분 C110b 이나 C120D에는 각 셀의 확산용량 및 각 셀의 드레인과 선택 게이트를 접속하는 부비트선의 배선용량 등이 포함된다.

도 8로부터 알 수 있는 바와 같이, 판독시에 있어서는 비트선(BL)과 비트상보선(BLB)에 부가되는 각 용량성분에 차가 발생하고 있다. 예컨대 제 2 메모리셀 블록(120a), 제 3 메모리셀 블록(110b) 및 제 2 더미셀 블록(120D)이 동일한 메모리셀수로 구성되어 있다고 하면, 비트선(BL) 및 비트상보선(BLB)의 각 용량성분(CBL, CBLB) 사이에는 큰 차가 없기 때문에, 비트상보선(BLB)에 대하여 더미셀 블록(120D)의 용량성분(C120D)만큼 여분의 부하용량이 부가된다. 이 여분의 부하용량(C120D)이 판독시간에 크게 영향을 준다.

차동형 센스앰프(30)를 이용하여 판독동작을 하는 경우는, 비트선(BL) 및 비트상보선(BLB)에 충전된 전하를 메모리셀(M14b)과 더미셀(M21D, M22D)의 각각의 셀전류에 의해 방전함으로써 비트선(BL)과 비트상보선(BLB) 사이에 전위차를 발생시키고, 발생한 전위차를 증폭하고 있다.

여기에서 더미셀(M21D, M22D)이 접속된 비트상보선(BLB)에서의 전위변화는 비트선(BL)에 소거상태의 메모리셀이 접속된 경우의 전위변화와, 기입상태의 메모리셀이 접속된 경우의 전위변화의 정확히 중간이 되는 것이 바람직하다. 예컨대 메모리셀(M14b)의 셀전류가 일정하고, 더미셀(M21D, M22D)의 전류가 메모리셀(M14b)의 셀전류의 반의 값을 갖는 경우에는, 비트선(BL) 및 비트상보선(BLB)의 각각의 부하용량이 동일하다면, 방전하기 시작하고 나서 소정시간(△t)이 경과한 시점에서의 전위변화(△V)는 I=C(dV/dt)의 관계에서 이하의 수학식 1로 나타낼 수 있다.

△V=(△t/C)·I

여기에서, V는 전압을 나타내고, I는 전류를 나타내고, C는 용량을 나타내며, t는 시간을 나타낸다.

수학식 1에서, 전위변화(△V)는 용량 C에 반비례하는 것을 알 수 있고, 또한시간변화(△t)는 용량 C에 비례하는 것을 알 수 있다. 이 관계에서, 비트상보선(BLB)에 여분인 부하용량(C120D)이 부가되면, 비트상보선(BLB)에 소정의 전위변화가 생기기까지의 시간이 증가되어 판독시간이 쓸데없게 걸리게 된다.

도 9는 도 8에 도시된 회로의 방전파형을 도시하고 있고, 가로축에 시간을 나타내고, 세로축에 비트선(BL)의 전위를 나타낸다. VPC는 프리차지 전위의 1/2 VDD를 나타낸다. 도 9에 도시된 바와 같이 부호 "1"로 표시되는 기입상태의 메모리셀은 소정의 드레인 소스간 전류가 흐르기 때문에, 시간이 경과됨에 따라 전위가 내려간다. 한편 부호 "0"으로 표시되는 소거상태의 메모리셀은 드레인 소스간 전류가 흐르지 않기 때문에 시간이 경과되어도 그 전위는 내려가지 않는다. 여기에서 기준전위 Vref는 비트상보선(BLB)에 더미셀(M21D, M22D)이 접속된 경우의 방전파형으로서, 이상적인 경우 Vref0과, 부하용량(C120D)이 큰 경우 Vref1과, 부하용량(C120D)이 작은 경우 Vref2의 각 상태를 나타낸다. 이 결과로부터 부하용량(C120D)이 부가되는 것에 의해, 비트상보선(BLB)의 방전파형은 이상적인 방전파형(Vref0)의 천이상태로부터 일탈해 버린다. 이것은 비트선(BL)과 비트상보선(BLB) 사이에 용량의 불균형이 생겨 있기 때문이다. 그 때문에 이상적인 기준전위(Vref0)를 생성할 수 없어, 판독 가능한 소정전위차에 도달하기까지의 시간이 쓸데없게 걸리므로, 그 결과 고속의 판독동작이 저해된다.

본 발명은 비휘발성 반도체 기억장치에 관한 것으로, 특히 차동형 센스앰프를 구비한 플래시 메모리장치 등을 구성하는 비휘발성 반도체 기억장치에 관한 것이다.

도 1은 본 발명에 관한 비휘발성 반도체 기억장치의 동작원리를 도시한 모식구성도이다.

도 2는 본 발명의 제 1 실시예에 관한 비휘발성 반도체 기억장치를 도시한 회로도이다.

도 3은 본 발명의 제 1 실시예에 관한 비휘발성 반도체 기억장치의 동작 타이밍도이다.

도 4는 본 발명의 제 2 실시예에 관한 비휘발성 반도체 기억장치를 도시한 회로도이다.

도 5는 본 발명의 제 2 실시예에 관한 비휘발성 반도체 기억장치에서의 하나의 셀 어레이를 도시한 회로도이다.

도 6은 본 발명의 제 2 실시예에 관한 비휘발성 반도체 기억장치의 동작 타이밍도이다.

도 7은 종래의 반환 비트선 구조를 갖는 비휘발성 반도체 기억장치를 도시한 회로도이다.

도 8은 종래의 비휘발성 반도체 기억장치에서의 부하용량성분을 도시한 모식도이다.

도 9는 종래의 반환 비트선 구조에 의한 방전파형을 나타내는 그래프이다.

본 발명은 상기 종래의 문제를 해결하고, 비휘발성 반도체 기억장치에서 확실하고 고속의 판독동작을 행할 수 있도록 하는 것을 목적으로 한다.

상기의 목적을 달성하기 위해, 본 발명은 비휘발성 반도체 기억장치에서의 더미셀을 메모리셀 블록마다 배치하여, 데이터의 판독시에 비트선과 비트상보선의 용량의 불균형을 없애는 구성으로 한다. 또 비트선 및 비트상보선에 접속되는 메모리셀 블록을 각각 다른 제어신호에 의해 동작시키는 구성으로 한다.

구체적으로, 본 발명에 관한 비휘발성 반도체 기억장치는, 제 1 워드선 및 제 2 워드선과, 제 1 워드선 및 제 2 워드선과 각각 교차하는 제 1 비트선 및 제 2 비트선과, 각각이 제 1 워드선과 접속되는 적어도 1개의 메모리셀을 포함하는 제 1 메모리셀 블록 및 제 2 메모리셀 블록과, 각각이 제 2 워드선과 접속되는 적어도 1개의 메모리셀을 포함하는 제 3 메모리셀 블록 및 제 4 메모리셀 블록과, 제 1 비트선과 제 1 메모리셀 블록을 제 1 제어신호에 의해 접속하는 제 1 접속수단과, 제 2 비트선과 제 2 메모리셀 블록을 제 2 제어신호에 의해 접속하는 제 2 접속수단과, 제 1 비트선과 제 3 메모리셀 블록을 제 3 제어신호에 의해 접속하는 제 3 접속수단과, 제 2 비트선과 제 4 메모리셀 블록을 제 4 제어신호에 의해 접속하는 제 4 접속수단과, 제 1 비트선 및 제 2 비트선에 대하여 입출력동작을 행하는 증폭기를 구비하고, 각 메모리셀 블록은 각각이 적어도 1개의 더미셀을 갖고 있다.

본 발명의 비휘발성 반도체 기억장치에 의하면, 제 1 비트선과 접속되는 제 1 메모리셀 블록과 제 3 메모리셀 블록 및 제 2 비트선과 접속되는 제 2 메모리셀 블록과 제 4 메모리셀 블록의 각각에 적어도 1개의 더미셀을 설치하여, 제 1 비트선 또는 제 2 비트선과 접속되는 메모리셀 블록의 구성을 서로 동일하게 함으로써, 증폭기가 감지하는 제 1 비트선 및 제 2 비트선의 부하용량을 동등하게 할 수 있다. 그 위에 제 1∼제 4의 각 메모리셀 블록이, 제 1∼제 4의 각 제어신호에 의해 각각 동작하는 제 1∼제 4의 접속수단에 의해 접속되기 때문에, 증폭기에 대하여 반환 비트선 방식과 비슷한 의사반환 비트선 방식을 채용할 수 있으므로 제 1 비트선 및 제 2 비트선에 영향을 주는 노이즈성분을 줄일 수 있고, 그 결과 증폭기의 고감도화 및 판독 시간의 단축을 도모할 수 있다.

본 발명의 비휘발성 반도체 기억장치에 있어서, 각 메모리셀 블록은 서로의 용량이 같아지도록 설치되어 있는 것이 바람직하다. 이와 같이 하면 증폭기에 의해 감지되는 제 1 비트선 및 제 2 비트선의 부하용량을 확실하게 동등한 값으로 할 수 있다.

본 발명의 비휘발성 반도체 기억장치에 있어서, 제 1 비트선과 제 1 메모리셀 블록 또는 제 3 메모리셀 블록의 증폭기에 대한 부하용량과, 제 2 비트선과 제 2 메모리셀 블록 또는 제 4 메모리셀 블록과의 증폭기에 대한 부하용량은 실질적으로 같은 것이 바람직하다.

본 발명의 비휘발성 반도체 기억장치에 있어서, 제 1 비트선과 접속되는 메모리셀의 데이터를 증폭기로 판독할 때, 판독 대상의 메모리셀을 포함하는 메모리셀 블록의 근방에 배치되고 제 2 비트선과 접속되는 메모리셀 블록에 포함되는 더미셀이 선택되는 것이 바람직하다. 이와 같이 하면 판독 대상의 메모리셀과 더미셀이 상대적으로 가까운 위치에 배치되어 있기 때문에, 제 2 비트선에 대한 신호의 지연이나 잡음의 혼입을 줄일 수 있고, 고속이고 확실한 판독 동작을 행할 수 있다.

본 발명의 비휘발성 반도체 기억장치에 있어서, 제 1 비트선과 접속되는 메모리셀의 데이터를 제 1 워드선 또는 제 2 워드선을 활성화함으로써 증폭기로 판독할 때, 판독 대상의 메모리셀과 다른 워드선과 접속되고 제 2 비트선과 접속되는 메모리셀 블록에 포함되는 더미셀이 선택되는 것이 바람직하다. 이와 같이 하면, 판독 대상의 메모리셀의 기준전위를 증폭기에 공급하는 더미셀은 이 판독 대상의 메모리셀을 포함하는 메모리셀 블록 근방의 메모리셀 블록으로부터 선택할 수 있기 때문에, 판독 대상의 메모리셀과 더미셀을 상대적으로 가까운 위치에 배치할 수 있다. 그 결과 제 2 비트선에 대한 신호의 지연이나 잡음의 혼입을 줄일 수 있고, 고속이고 확실한 판독 동작을 행할 수 있다.

본 발명의 비휘발성 반도체 기억장치는, 각각이 제 1 메모리셀 블록, 제 2 메모리셀 블록, 제 3 메모리셀 블록 및 제 4 메모리셀 블록을 포함하는 복수의 셀 어레이 유니트를 추가로 구비하고, 복수의 셀 어레이 유니트 중 하나의 셀 어레이 유니트에서의 제 1 비트선과 접속되는 메모리셀의 데이터를 제 1 워드선 또는 제 2 워드선을 활성화함으로써 증폭기에 판독할 때, 하나의 셀 어레이 유니트에 포함되는 메모리셀 블록으로서, 판독 대상의 메모리셀과 다른 워드선과 접속되고 제 2 비트선과 접속되는 메모리셀 블록에 포함되는 더미셀이 선택되는 것이 바람직하다. 이와 같이 하면, 판독 대상의 메모리셀의 기준전위를 증폭기에 공급하는 더미셀은 제 1∼제 4 메모리셀 블록을 포함하는 셀 어레이 유니트를 복수개 구비하는 경우에도 상기 판독 대상의 메모리셀을 포함하는 메모리셀 블록 근방의 메모리셀 블록으로부터 확실히 선택할 수 있게 된다.

이 경우에 각 메모리셀 블록이 각각 복수의 더미셀을 갖고, 더미셀을 선택할 때에는 복수의 더미셀 중 제 2 비트선과의 사이의 배선길이와, 제 1 비트선 및 상기 제 1 비트선과 접속된 판독 대상의 메모리셀 사이의 배선길이가 거의 같아지는 더미셀이 선택되는 것이 바람직하다.

또한 이 경우에 각 메모리셀 블록이 각각 복수의 더미셀을 갖고, 더미셀을 선택할 때에는 복수의 더미셀 중 제 1 비트선과 접속된 판독 대상의 메모리셀과 가까운 위치에 배치된 더미셀이 선택되는 것이 바람직하다.

본 발명의 비휘발성 반도체 기억장치에 있어서, 각 메모리셀 블록이 각 워드선 중 홀수행째에 배치되어 있는 워드선과 접속되는 제 1 더미셀과, 짝수행째에 배치되어 있는 워드선과 접속되는 제 2 더미셀을 갖고, 홀수행째에 배치된 워드선과 접속되는 메모리셀을 선택할 때는 제 1 더미셀이 선택되고, 짝수행째에 배치된 워드선과 접속되는 메모리셀을 선택할 때는 제 2 더미셀이 선택되는 것이 바람직하다. 이와 같이 하면, 프로세스 조건 등에 의해, 짝수행째의 워드선과 접속되는 메모리셀과 홀수행째의 워드선과 접속되는 메모리셀의 특성이 다른 경우 등에도 짝수행째의 워드선 또는 홀수행째의 워드선과 대응하도록 각각 더미셀을 설치할 수 있기 때문에, 메모리셀과 더미셀의 전기적 특성을 갖출 수 있으므로 더미셀은 메모리셀의 특성에 따른 기준전위를 발생할 수 있다. 그 결과, 판독시의 기준전위의 정밀도가 향상되므로 증폭기의 고감도화 및 판독 시간의 고속화를 도모할 수 있다.

본 발명의 비휘발성 반도체 기억장치에 있어서, 더미셀이 각 메모리셀 블록에 있어서의 비트선이 연장되는 방향측의 서로 대향하는 단부측에 배치되어 있는것이 바람직하다. 이와 같이 하면, 선택된 메모리셀과 선택된 더미셀의 각 비트선을 통한 증폭기까지의 배선길이의 차를 작게 할 수 있기 때문에, 신호지연이 생기기 어려워지며 동시에, 잡음이 혼입되기 어려워진다. 또 제 1 제어신호와 제 4 제어신호를 동일한 신호로 하고, 제 2 제어신호와 제 3 제어신호를 동일한 신호로 하는 것도 용이해지므로, 신호배선의 배선면적을 줄일 수 있고, 회로구성을 간단하게 할 수 있다.

본 발명의 비휘발성 반도체 기억장치에 있어서, 제 1 제어신호와 제 4 제어신호가 동일하고, 제 2 제어신호와 제 3 제어신호가 동일한 것이 바람직하다. 이와 같이 하면, 제 1 제어신호와 제 4 제어신호의 발생 타이밍 및 제 2 제어신호와 제 3 제어신호의 발생 타이밍의 동기를 용이하게 일치시킬 수 있기 때문에 제어신호의 동기조정이 간단하게 된다.

우선 본 발명의 비휘발성 반도체 기억장치의 개요를 설명하기로 한다. 비휘발성 반도체 기억장치에 설치되는 메모리셀은, 기판과 제어 게이트 사이에 끼워진 플로팅(부유) 게이트를 갖는 구성이 잘 알려져 있고, 플로팅 게이트에 전자가 축적되어 있는지의 여부에 따라 2가지 값의 정보를 보유한다. 플로팅 게이트에 전자가 축적되어 있는 경우에는 제어 게이트에 인가되는 게이트전압의 임계값이 높아지기 때문에, 소정의 게이트전압을 인가하더라도 메모리셀에는 실질적으로 전류가 흐르지 않는다. 이 상태를 "0"이 기억되어 있다고 한다. 반대로 전자가 축적되지 않은 경우에는 게이트전압의 임계값이 낮아지기 때문에, 제어 게이트에 소정의 게이트전압을 인가하면 메모리셀에 전류가 흐른다. 이 상태를 "1"이 기억되어 있다고 한다. 여기에서는 전자가 축적되지 않은 상태를 기입 상태 "1"로 하고, 전자가 축적되어있는 상태를 소거상태 "0"로 한다.

도 1은 본 발명의 비휘발성 반도체 기억장치의 동작원리를 설명하기 위한 개략적인 블록구성을 도시하고 있다. 도 1에 도시된 바와 같이, 비휘발성 반도체 기억장치는 센스앰프(1)와, 센스앰프(1)와 접속된 주비트선(BL0) 및 센스앰프(1)의 동작시에는 주비트선(BL0)과 상보적인 전위를 갖는 주비트상보선(BL1)과, 제 1 부비트선(SB0)과 각각 병렬에 접속된 적어도 1개의 메모리셀(2) 및 적어도 1개의 더미셀(3)을 포함하는 제 1 메모리셀 블록(MAR0)과, 제 2 부비트선(SB1)과 병렬로 접속된 적어도 1개의 메모리셀(4) 및 적어도 1개의 더미셀(5)을 포함하는 제 2 메모리셀 블록(MAR1)을 갖고 있다.

제 1 메모리셀 블록(MAR0)과 주비트선(BL0)은 제 1 제어신호를 받는 제 1 접속수단(7)을 통하여 접속된다. 한편 제 2 메모리셀 블록(MAR1)과 주비트상보선(BL1)은 제 2 제어신호를 받는 제 2 접속수단(8)을 통하여 접속된다. 또 도시하지 않았지만, 센스앰프(1), 메모리셀(2), 메모리셀(4), 더미셀(3) 및 더미셀(5)을 제어하는 제어선은 각각 독립적으로 설치되어 있다.

이와 같이, 본 발명에 관한 비휘발성 반도체 기억장치는 메모리셀 블록(MAR0, MAR1)마다 더미셀(3, 5)을 설치하고 있기 때문에, 메모리셀(2, 4)로부터 데이터를 판독할 때 센스앰프(1)가 감지하는 주비트선(BL0) 및 주비트상보선(BL1)의 각 부하용량이 거의 같아진다. 이런 이유로 더미셀(3, 5)을 메모리셀 블록(MAR0, MAR1)의 외부에 설치한 경우에 생기는 주비트선(BL0)과 주비트상보선(BL1) 사이의 용량성분의 불균형을 해소할 수 있다.

또 여기에서는 내노이즈성 등이 개선된 반환 비트선 방식을 설명하였지만, 개방형 비트선 방식이라도 같은 효과를 얻을 수 있다.

(제 1 실시예)

이하 본 발명의 제 1 실시예에 대하여 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 제 1 실시예에 관한 비휘발성 반도체 기억장치의 회로구성을 도시하고 있다. 여기에서는 1개의 센스앰프(SA0)와 접속되는 메모리셀 블록(10a∼10d)만을 나타내지만, 실제로는 복수의 센스앰프(SA0)가 열형상으로 설치되어 있다. 도 2에 도시된 바와 같이, 일단이 센스앰프(SA0)와 제 1 컬럼 게이트(Y0)를 통하여 접속되는 제 1 비트선으로서의 주비트선(MBL0)과, 타단이 센스앰프(SA0)와 제 2 컬럼 게이트(Y1)를 통하고 주비트선(MBL0)과 병렬로 접속되는 제 2 비트선으로서의 주비트상보선(MBL1)을 구비하고 있다. 여기에서 제 1 컬럼 게이트(Y0)는 게이트에 제 1 컬럼 게이트 제어신호(YG0)를 받고, 제 2 컬럼 게이트(Y1)는 게이트에 제 2 컬럼 게이트 제어신호(YG1)를 받는다.

주비트선(MBL0)에는 제 1 선택신호(제 1 제어신호)(TSG1)를 받는 제 1 접속수단으로서의 제 1 선택 게이트(TS1)를 통하여 제 1 메모리셀 블록(10a)이 접속되어 있다. 한편 주비트상보선(MBL1)에는 제 2 선택신호(제 2 제어신호)(TSG0)를 받는 제 2 접속수단으로서의 제 2 선택 게이트(TS0)를 통하여 제 2 메모리셀 블록(10b)이 접속되어 있다.

마찬가지로 주비트선(MBL0)에는 제 3 선택신호(제 3 제어신호)(BSG0)를 받는 제 3 접속수단으로서의 제 3 선택 게이트(BS0)를 통하여 제 3 메모리셀 블록(10c)이 접속되고, 주비트상보선(MBL1)에는 제 4 선택신호(제 4 제어신호)(BSG1)를 받는 제 4 접속수단으로서의 제 4 선택 게이트(BS1)를 통하여 제 4 메모리셀 블록(10d)이 접속되어 있다.

이와 같이, 제 1∼제 4 메모리셀 블록(10a∼10d)에 의해, 제 1 셀 어레이 유니트(UNIT_A0)가 구성되어 있다. 본 실시예에서는 도시하지는 않지만, 제 1 셀 어레이 유니트(UNIT_A0) 외에, 이것과 동일의 구성을 갖는 셀 어레이 유니트(UNIT_B0∼UNIT_D0)를 추가로 구비하고 있다.

제 1 메모리셀 블록(10a)은 각각이 직렬로 접속되고 워드선(TWL0∼TWL3)과 각각 접속되는 4개의 메모리셀(Ma0∼Ma3)과, 더미 워드선(TDWL0)과 접속되는 더미셀(DMa0)로 구성되어 있다. 각 메모리셀(Ma0∼Ma3)의 드레인은 부비트선(SBL0)을 통하여 제 1 선택 게이트(TS1)와 접속되고, 각 소스는 소스선(TSL0, TSL1)과 접속되어 있다. 더미셀(DMa0)의 드레인도 제 1 선택 게이트(TS1)와 접속되고, 그 소스는 더미 소스선(TDSL0)과 접속되어 있다.

제 2 메모리셀 블록(10b)은 각각이 직렬로 접속되고 워드선(TWL0∼TWL3)과 각각 접속되는 4개의 메모리셀(Mb0∼Mb3)과, 더미 워드선(TDWL0)과 접속되는 더미셀(DMb0)로 구성되어 있다. 각 메모리셀(Mb0∼Mb3)의 드레인은 부비트선(SBL1)을 통하여 제 2 선택 게이트(TS0)와 접속되고, 각 소스는 소스선(TSL0, TSL1)과 접속되어 있다. 더미셀(DMa0)의 드레인도 제 2 선택 게이트(TS0)와 접속되고, 그 소스는 더미 소스선(TDSL0)과 접속되어 있다.

주비트선(MBL0)와 접속되는 제 3 메모리셀 블록(10c)은 제 1 메모리셀블록(10a)과 동등한 구성이고, 주비트상보선(MBL1)과 접속되는 제 4 메모리셀 블록(10d)은 제 2 메모리셀 블록(10b)과 동등한 구성이다. 따라서 제 3 및 제 4 메모리셀 블록(10c, 10d)에 포함되는 더미셀(DMc0, DMd0)에 대해서만 설명하기로 한다.

제 3 메모리셀 블록(10c)에 포함되는 더미셀(DMc0)은 더미 워드선(BDWL0)과 접속되고, 그 드레인은 제 3 선택 게이트(BS0)와 접속되고, 그 소스는 더미 소스선(BDSL0)과 접속되어 있다.

제 4 메모리셀 블록(10d)에 포함되는 더미셀(DMd0)은 더미 워드선(BDWL0)과 접속되고, 그 드레인은 제 4 선택 게이트(BS1)와 접속되고, 그 소스는 더미 소스선(BDSL0)과 접속되어 있다.

센스앰프(SA0)는 2개의 CMOS 인버터가 서로의 입력단자와 출력단자를 교차접속하여 이루어지는 플립플롭형 센스앰프이다. 또한 센스앰프(SA0)는 센스앰프 활성화신호(SAE) 및 이것의 반전신호(SAEN)에 의해 제어된다. 여기에서는 신호 SAE가 고레벨이고 또한 SAEN이 저레벨일 때에 센스앰프(SA0)가 활성화된다.

주비트선(MBL0) 및 주비트상보선(MBL1)에서의 센스앰프(SA0)와 제 1 및 제 2 컬럼 게이트(Y0, Y1) 사이에는 주비트선(MBL0)과 주비트상보선(MBL1)과 프리차지전압을 인가하는 2개의 p형 MOS 트랜지스터를 포함하는 제 1 프리차지 회로(PreCHG0)와, 게이트에 제 1 이퀄라이즈 신호(EQ0)를 받아, 주비트선(MBL0)과 주비트상보선(MBL1)의 전위차를 해소하는 제 1 이퀄라이즈 트랜지스터(TEQ0)가 설치되어 있다.

또 주비트선(MBL0) 및 주비트상보선(MBL1)에서의 제 1 및 제 2 컬럼 게이트(Y0, Y1)와 제 1 셀 어레이 유니트(UNIT_A0) 사이에는 주비트선(MBL0)과 주비트상보선(MBL1)과 프리차지 전압을 인가하는 2개의 p형 MOS 트랜지스터를 포함하는 제 2 프리차지 회로(PreCHG1)와, 게이트에 제 2 이퀄라이즈 신호(EQ1)를 받고, 주비트선(MBL0)과 주비트상보선(MBL1)의 전위차를 해소하는 제 2 이퀄라이즈 트랜지스터(TEQ1)가 설치되어 있다.

제 1 및 제 2 프리차지 회로(PreCHG0, PreCHG1)는 제 1 및 제 2 프리차지 신호(PCN0, PCN1)에 의해 각각 제어되고 있고, 제 1 및 제 2 프리차지 회로(PreCHG0, PreCHG1)가 활성화될 때, 프리차지 신호(VPC)가 갖는 프리차지 전압, 예컨대 전원전압(VDD)의 2분의 1의 전압(1/2 VDD)이 주비트선(MBL0)과 주비트상보선(MBL1)에 대하여 공급된다.

이하 상기와 같이 구성된 비휘발성 반도체 기억장치의 동작에 대하여 타이밍차트를 참조하여 설명하기로 한다.

도 3은 본 실시예에 관한 비휘발성 반도체 기억장치의 판독동작의 타이밍차트를 도시하고 있다. 여기에서는 동작의 일례로서 도 2에 도시된, 주비트선(BL0)과 접속되는 제 1 메모리셀 블록(10a)의 메모리셀(Ma0)이 보유하는 데이터를 판독하는 경우를 나타낸다. 판독동작이나 기입동작이 행해지지 않는 대기상태에서는 주비트선(MBL0) 또는 주비트상보선(MBL1)과 접속되는 부비트선(SBL0∼SBL3)의 전위는 도시하지 않은 리세트 트랜지스터에 의해 접지전위로 되어 있다. 또한 판독동작시에도 소스선(TSL0, TSL1, BSL0, BSL1, TDSL0, BDSL0)은 각각 접지전위에 보유된다.

우선 외부에서 판독 명령이 입력되면, 도 3의 프리차지기간에 나타난 바와 같이, 도 2에 도시된 워드선(TWL0∼TWL3, BWL0∼BWL3), 더미 워드선(TDWL0, BDWL0), 제 1∼제 4 선택신호(TSG1, TSG0, BSG0, BSG1)를 저레벨의 비활성상태로 한 채로 제 1 및 제 2 프리차지 신호(PCN0, PCN1)를 고레벨에서 저레벨로 천이시킨다. 이에 따라 제 1 및 제 2 프리차지 회로(PreCHG0, PreCHG1)가 활성화되는 것에 의해, 주비트선(MBL0) 및 주비트상보선(MBL1)의 전위를 프리차지 전압인 1/2 VDD로 한다. 동시에 제 1 및 제 2 이퀄라이즈 신호(EQ0, EQ1)를 저레벨로 하여 제 1 및 제 2 이퀄라이즈 트랜지스터(TEQ0, TEG1)를 활성화시킴으로써 주비트선(MBL0) 및 주비트상보선(MBL1) 사이를 접속상태로 하여 주비트선(MBL0)과 주비트상보선(MBL1)의 전위차를 해소한다.

계속해서 주비트선(MBL0) 및 주비트상보선(MBL1)과 센스앰프(SA0)를 접속하는 제 1 컬럼 게이트 제어신호(YG0) 및 제 2 컬럼 게이트 제어신호(YG1)를 고레벨로 하여 각 컬럼 게이트(Y0, Y1)를 도통상태로 함으로써, 센스앰프(SA0)의 입출력부까지도 주비트선(MBL0)과 동일한 전위에 프리차지한다. 이 프리차지 기간을 설치함으로써 판독동작 전에 주비트선(MBL0)과 주비트상보선(MBL1)에 발생하고 있는 전위차를 해소할 수 있다.

이 때 제 1 및 제 2 컬럼 게이트 제어신호(YG0, YG1)를 고레벨로 하는 타이밍에서, 선택된 메모리셀(Ma0)을 포함하는 제 1 메모리셀 블록(10a)이 주비트선(MBL0)과 접속되도록 제 1 선택신호(TSG1)를 고레벨로 하고, 더미셀(DMd0)을 포함하는 제 4 메모리셀 블록(10d)이 주비트상보선(MBL1)과 접속되도록 제 4 선택신호(BSG1)를 고레벨로 한다. 또 제 1 선택신호(TSG1) 및 제 4 선택신호(BSG1)를 고레벨로 하는 타이밍은 제 1 및 제 2 컬럼 게이트 제어신호(YG0, YG1)가 고레벨이 되는 것과 동시라도 되고, 그 후라도 된다.

다음으로, 판독기간 직전에, 즉 선택된 메모리셀(Ma0)과 접속되어 있는 워드선(TWL0)을 고레벨로 천이하기 직전에 제 1 및 제 2 이퀄라이즈 신호(EQ0, EQ1)를 고레벨로 천이하여 주비트선(MBL0) 및 주비트상보선(MBL1) 사이의 접속을 분리시킨다. 이 때 제 1 프리차지 신호(PCN0)를 고레벨의 비활성상태로 하고, 한편 제 2 프리차지 신호(PCN1)는 저레벨의 활성상태인 채로 한다. 또 도 3에 점선으로 나타낸 바와 같이, 제 2 프리차지 신호(PCN1)도 제 1 프리차지 신호(PCN0)와 마찬가지로 고레벨의 비활성상태로 되돌려도 판독동작은 가능하다.

다음으로판독기간에 있어서, 프리차지 기간에 주비트선(MBL0) 및 주비트상보선(MBL1)에 각각 축적된 전하량을 선택된 메모리셀(Ma0)과 소정의 더미셀에 의해 방전상태를 판정함으로써 행한다.

본 실시예에서는 워드선(TWL0)을 고레벨로 함으로써 판독 대상의 메모리셀(Ma0)을 선택하는 동시에, 더미 워드선(BDWL0)을 고레벨로 함으로써 제 4 메모리셀 블록(10d)의 더미셀(DMd0)까지도 선택한다. 이와 같이 복수의 더미셀(DMa0∼DMd0) 중 기준전위를 센스앰프(SA0)에 공급하는 더미셀을 선택된 메모리셀(Ma0)을 포함하는 제 1 메모리셀 블록(10a)이 속하는 제 1 셀 어레이 유니트(UNIT_A0) 중에서 선택하는 것을 특징으로 한다. 다시 말하면, 제 1 메모리셀 블록(10a) 가까이에 위치하고, 주비트상보선(MBL1)과 접속되고 제 1 메모리셀블록(10a)과 다른 워드선과 접속되는 제 4 메모리셀 블록(10d)에 포함되는 더미셀(DMd0)을 선택한다.

상술한 바와 같이, 본 실시예서는 판독동작시에 제 1 메모리셀 블록(10a)의 메모리셀(Ma0)이 선택되는 경우에는 제 1 메모리셀 블록(10a)과 동일한 제 1 셀 어레이 유니트(UNIT_A0)에 속하는 제 4 메모리셀 블록(10d)에 포함되는 더미셀(DMd0)이 선택되도록, 제 4 선택신호(BSG1)와 더미 워드선(BDWL0)이 고레벨이 된다. 그 결과, 선택가능한 복수의 더미셀 중, 판독 대상의 메모리셀(Ma0)과 가장 가까운 더미셀(DMd0)이 선택되게 된다. 이에 따라, 선택된 메모리셀과 상대적으로 떨어진 위치의 더미셀이 선택되는 경우에는 판독 동작시에 서로 분리됨에 따라 쉽게 발생하는 신호의 지연이나 잡음성분의 혼입을 방지할 수 있다.

이와 같이 본 실시예에서는 제 1 셀 어레이 유니트(UNIT_A0)와 동일한 구성의 제 2∼제 4 셀 어레이 유니트(UNIT_B0, UNIT_C0 및 UNIT_D0)를 구비하고 있어도, 판독시의 메모리셀과 그 기준전위를 공급하는 더미셀은 셀 어레이 유니트마다 선택된다.

일반적으로 센스앰프(SA0)와 같은, 판독 전류를 센스하는 방식의 증폭기는 프리차지된 비트선의 전위가, 선택된 메모리셀을 흐르는 전류에 의해 방전하는지의 여부를 선택된 더미셀과 비교함으로써 판정한다. 여기에서 선택된 메모리셀이 기입 상태 "1"이라면, 주비트선(MBL0)의 전위는 접지전위로의 전류 패스가 형성되기 때문에 방전하여 강하된다. 한편 선택된 메모리셀이 소거상태가 "0"이라면, 전류 패스가 형성되지 않기 때문에 프리차지 레벨 정도의 상태를 유지한다. 이 때 더미셀과 접속되어 있는 주비트상보선(MBL1)의 전위도 더미셀의 셀전류에 의해 방전되어 강하하기는 하지만, 그 방전파형은 소거상태의 메모리셀과 접속되는 주비트선(MBL0)의 방전파형과, 기입상태의 메모리셀과 접속되는 주비트선(MBL0)의 방전파형의 정확히 중간 레벨이 되도록 설정한다.

다음으로, 주비트선(MBL0)과 주비트상보선(MBL1)의 전위차를 센스앰프(SA0)에 의해 판정할 수 있는 상태가 된 후, 센스앰프 활성화신호(SAE)를 고레벨로 하고, 그 반전신호(SAEN)를 저레벨로 하여 센스앰프(SA0)를 활성화함으로써, 주비트선(MBL0)과 주비트상보선(MBL1)의 전위차를 차동증폭하여 외부로의 판독동작을 시작한다. 계속해서 센스앰프 활성화신호(SAE)를 고레벨로 하는 것과 동시이거나 또는 그 후에 제 1 및 제 2 컬럼 게이트 제어신호(YG0, YG1)를 저레벨로 하여 제 1 및 제 2 컬럼 게이트(Y0, Y1)를 비도통상태로 함으로써, 센스앰프(SA0)와 주비트선(MBL0) 및 주비트상보선(MBL1)을 비도통상태로 한다.

이상 설명한 바와 같이, 본 실시예에서는 메모리셀로부터의 데이터 판독시에 선택된 메모리셀의 데이터 판정용 기준전위를 센스앰프(SA0)에 공급하는 더미셀(DMa0, DMb0, DMc0, DMd0)을 제 1∼제 4 메모리셀 블록(10a, 10b, 10c, 10d)의 각각에 배치하고, 비트선(MBL0) 또는 주비트상보선(MBL1)과 접속되는 각 메모리셀 블록(10a∼10d)의 회로구성을 동일한 것으로 한다. 이에 따라, 판독시에 선택되는 메모리 블록이 주비트선(MBL0) 및 주비트상보선(MBL1)에서 동일한 구성이 되기 때문에 주비트선(MBL0)과 주비트상보선(MBL1)의 각 부하용량을 실질적으로 같게 할 수 있다. 따라서 각 메모리셀 블록(10a∼10d)의 구성이 서로 동일한 경우에는더미셀(DMa0, DMb0, DMc0, DMd0) 끼리의 서로의 용량이 실질적으로 같은 것이 바람직하다.

본 실시예의 비휘발성 반도체 기억장치는 1개의 셀 어레이 유니트의 메모리셀 블록마다 더미셀을 설치하는 것 뿐만 아니라, 추가로 2개의 특징을 갖고 있다.

제 1 특징은, 각 더미셀(DMa0∼DMd0)을 각 메모리셀 블록(10a∼10d)에서의 주비트선(MBL0) 및 주비트상보선(MBL1)이 연장되는 방향측의 서로 대향하는 단부에 배치하고 있는 점이다. 또 본 실시예에서는 제 1 메모리셀 블록(10a)과 제 3 메모리셀 블록(10c) 사이에 제 1 및 제 3 선택 게이트(TS1, BS0)를 배치하는 것과 아울러, 제 2 메모리셀 블록(10b)과 제 4 메모리셀 블록(10d) 사이에 제 2 및 제 4 선택 게이트(TS1, BS0)를 배치하고 있다. 이에 따라, 예컨대 제 1 더미셀(DMa0)은 그 자체가 속하는 제 1 메모리셀 블록(10a)의 주비트선(MBL0)과의 접속을 제어하는 제 1 선택 게이트(TS1)와 인접하여 배치할 수 있고, 다른 더미셀(DMb0∼DMd0)도 같은 배치가 가능해진다.

이와 같이 더미셀(DMa0∼DMd0) 끼리를 각 메모리셀 블록(10a∼10d)의 주비트선(MBL0, MBL1)이 연장되는 방향측의 서로 대향하는 단부에 배치하고 있기 때문에, 본 장치의 제조시에는 서로 접근하여 형성되므로 더미셀에서의 임계값 전압 등의 동작특성 프로세스에 의한 격차를 억제할 수 있다.

또한 선택된 메모리셀과 선택된 더미셀의 각 주비트선(MBL0, MBL1)을 통한 센스앰프(SA0)까지의 배선길이의 차를 작게 할 수 있다. 일례를 나타내면, 선택된 제 1 메모리셀 블록(10a)의 메모리셀(Ma0)은 복수의 메모리셀 중 센스앰프(SA0)와가장 가까운 위치에 배치되어 있지만, 주비트선(MBL0)과는 블록 내에서 부비트선(SBL0)을 가장 길게 경유하여 제 1 선택 게이트(TS1)와 접속되어 있다. 한편 선택된 제 4 메모리셀 블록(10d)의 더미셀(DMd0)은 제 4 메모리셀 블록(10d)이 센스앰프(SA0)에 대하여 제 2 메모리셀 블록(10b)을 막아 배치되어 있지만, 주비트상보선(MBL1)과는 블록 내에서 부비트선(SBL3)을 최단으로 경유하여 제 4 선택 게이트(BS1)와 접속되어 있다. 따라서 선택된 메모리셀과 선택된 더미셀의 센스앰프(SA0)까지의 배선길이는 센스앰프(SA0)의 근방에 배치되어 있는지의 여부에 의존하지 않게 된다.

이와 같이 주비트선(MBL0)과 접속되는 제 1 및 제 3 선택 게이트(TS1, BS0)와, 주비트상보선(MBL1)과 접속되는 제 2 및 제 4 선택 게이트(TS0, BS1)를 각 메모리셀 블록(10a∼10d) 사이에 배치하고 있기 때문에 선택된 메모리셀과 선택된 더미셀의 센스앰프(SA0)까지의 배선길이의 차가 작아지므로 신호지연이 생기기 어려워지는 동시에, 잡음이 혼입되기 어렵게 된다.

또 제 1∼제 4 선택 게이트(TS1, TS0, BS0, BS1)를 메모리셀 블록(10a∼10d) 사이에 인접하여 배치되어 있기 때문에, 제 1 선택 게이트신호(TSG1)와 제 4 선택 게이트 신호(BSG1)를 동일한 신호로 하고, 제 2 선택 게이트신호(TSG0)와 제 3 선택 게이트신호(BSG0)를 동일한 신호로 하는 것도 용이해진다. 그 결과, 각 신호의 발생 타이밍의 동기조정이 용이해지는 동시에, 신호배선의 배선면적을 줄일 수 있고, 회로구성을 간단하게 할 수 있다.

제 2 특징은 종래의 반환 비트선 방식과는 다른 의사반환 비트선 방식을 채용하고 있는 점이다.

이하 본 실시예에 관한 의사반환 비트선 방식을 자세히 설명하기로 한다.

우선 DRAM 장치에 이용되는 공지의 비트선 반환 방식을 간단히 설명하기로 한다. DRAM에서의 비트선 반환 방식은 복수의 워드선과 이것과 교차하는 복수의 비트선이 배치되어 있는 구성에 있어서, 서로 인접하는 비트선 및 비트상보선으로 이루어지는 비트선쌍을 1개의 센스앰프의 입력선으로 하는 비트선의 배선방식이다. 비트선 반환방식의 이점은, 특히 차동형 센스앰프를 이용한 경우에 비트선쌍에 혼입되는 잡음성분이 레이아웃의 대칭성때문에 센스앰프에 있어서 거의 동상의 성분으로서 감지되기 때문에, 센스앰프는 그 입력신호에 혼입되는 잡음성분의 배제능력이 높아지는 점이다.

DRAM은 일반적으로 메모리셀이 1개의 커패시터와 1개의 스위치 트랜지스터로 이루어지고, 비트선과 접속되어 있는 하나의 메모리셀과 비트상보선과 접속되어 있는 다른 메모리셀은 1개의 워드선에 접속되는 일은 없다. 그 결과, 비트선쌍에서는 1개의 메모리셀만이 활성화되므로 반환 비트선 방식이 가능해진다.

한편 비휘발성 반도체 기억장치는, 워드선과 비트선이 서로 교차하는 배치를 채용하면, 비트선쌍 사이에서 인접하는 메모리셀은 1개의 워드선에 의해 동시에 활성화되기 때문에, DRAM에서 채용되는 반환 비트선 방식을 그대로 채용할 수는 없다.

따라서 본 실시예에서는 이하에 나타내는 구성의 의사반환 비트선 방식을 채용하고 있다.

(1) 주비트선 및 주비트상보선을 반환 비트선 방식으로 한다.

(2) 셀 어레이 유니트를 복수의 메모리셀 블록으로 분할하고, 분할한 메모리셀 블록에 부비트선을 설치한다.

(3) 각 메모리셀 블록의 부비트선마다 기준전위 생성용 더미셀을 설치하고, 메모리셀 블록마다 주비트선 또는 주비트상보선과 접속되는 선택 게이트를 설치한다.

(4) 메모리셀이 선택되었을 때, 선택된 메모리셀이 속하는 하나의 메모리셀 블록과 다른 워드선에서, 다른 주비트선과 접속되어 있는 다른 메모리셀 블록에 속하는 더미셀을 선택한다.

본 실시예에 관한 의사반환 비트선 방식은 이하와 같은 효과를 얻는다.

(a) 주비트선 및 주비트상보선의 반환 비트선 방식에 의해 동상잡음에 대한 내성이 커진다.

(b) 각 메모리셀 블록의 부비트선은 개방 비트선 구성을 갖기 때문에 배선길이를 짧게 할 수 있고, 하나의 부비트선과 쌍을 이루는 다른 부비트선, 예컨대 제 1 및 제 4 부비트선(SBL0, SBL1) 또는 제 2 및 제 3 부비트선(SBL1, SBL2)은 서로 접근하여 배치할 수 있으므로, 차동입력이 되는 잡음의 영향을 받기 어렵게 된다.

(c) 제 1 특징에서 설명한 바와 같이, 선택된 더미셀의 센스앰프까지의 배선길이와, 선택된 메모리셀의 센스앰프까지의 배선길이의 차가 작아지는 등의 배치를 채용할 수 있다. 이 차는 최대라도 부비트선의 길이 정도가 된다. 또한 부비트선끼리라도 그 차는 부비트선길이의 2배 이하가 된다.

(d) 제 1 특징에서 설명한 바와 같이, 각 선택 게이트를 제어하는 제어신호의 타이밍생성이 용이하다.

이러한 의사반환 비트선 방식을 채용함으로써, 비휘발성 반도체 기억장치라도 DRAM의 반환 비트선 방식과 거의 동등한 내잡음성을 얻을 수 있다. 그 결과, 기준전위의 고정밀도화 및 센스앰프의 고감도화를 실현할 수 있고, 판독시간의 고속화를 도모할 수 있다.

또 본 실시예에 관한 더미셀(DMa0∼DMd0)은 1개의 메모리셀로 하였지만, 2개의 메모리셀을 직렬로 접속하거나, 또는 더미셀전류가 기입상태시의 메모리셀 전류와 소거상태시의 메모리셀 전류의 거의 반이 되도록 임계값 전압을 조정하여도 된다. 즉 도 9에 도시된 점선의 기준전위(Vref0)를 얻을 수 있는 등의 더미셀 전류를 발생시키는 구성이면 되고, 따라서 메모리셀에 한정되지 않고 2개의 n형 MOS 트랜지스터를 직렬접속한 구성으로 해도 된다.

(제 2 실시예)

이하 본 발명의 제 2 실시예에 대하여 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 제 2 실시예에 관한 비휘발성 반도체 기억장치의 회로구성을 도시한다. 제 2 실시예는 제 1 실시예의 구성을 확장한 것이고, 따라서 도 4에서는 도 2에 도시된 구성요소와 동일한 구성요소에는 동일 부호를 부여함으로써 설명을 생략하기로 한다. 도 4에 도시된 바와 같이, 본 실시예에 관한 비휘발성 반도체 기억장치에서의 제 1 셀 어레이 유니트(UNIT_A1)는 주비트선(MBL0)과 각각 병렬로 접속되는 제 1∼제 4 메모리셀 블록(20a∼23a)을 갖는 제 1 셀 어레이(ARYa)와,주비트상보선(MBL1)과 각각 병렬로 접속되는 제 1∼제 4 메모리셀 블록(20b∼23b)을 갖는 제 2 셀 어레이(ARYb)와, 주비트선(MBL0)과 각각 병렬로 접속되는 제 1∼제 4 메모리셀 블록(20c∼23c)을 갖는 제 3 셀 어레이(ARYc)와, 주비트상보선(MBL1)과 병렬로 접속되는 제 1∼제 4 메모리셀 블록(20d∼23d)을 갖는 제 4 셀 어레이(ARYd)를 구비하고 있다. 또 도시하지는 않지만 제 2∼제 4 셀 어레이 유니트(UNIT_B1∼UNIT_D1)도 제 1 셀 어레이 유니트(UNIT_A1)와 동일한 구성이다.

도 5에 제 1 셀 어레이(ARYa)의 회로구성을 도시한다. 도 5에 도시된 바와 같이, 제 1 셀 어레이(ARYa)에 포함되는 제 1 메모리셀 블록(20a)은 각각이 직렬로 접속되고 워드선(TWL0∼TWL3)과 각각 접속되는 4개의 메모리셀(Ma00∼Ma03)과, 각각이 직렬로 접속되고 더미 워드선(TDWL0, TDWL1)과 각각 접속되는 더미셀(DMa00, DMa01)로 구성되어 있다. 각 메모리셀(Ma00∼Ma03) 및 각 더미셀(DMa00, DMa01)의 드레인은 제 1 부비트선(SBL00) 및 제 1 선택 트랜지스터(TSa20)를 통하여 게이트에 제 1 선택신호(TSG10)를 받는 제 1 선택 게이트(TS10)와 접속되어 있다. 또한 각 메모리셀(Ma00∼Ma03)의 소스는 소스선(TSL0, TSL1)과 접속되고, 각 더미셀(DMa00, DMa01)의 소스는 더미 소스선 TDSL0과 접속되어 있다.

마찬가지로, 제 2 메모리셀 블록(21a)은 각각이 직렬로 접속되고 워드선(TWL0∼TWL3)과 각각 접속되는 4개의 메모리셀(Ma10∼Ma13)과, 각각이 직렬로 접속되고 더미 워드선(TDWL0, TDWL1)과 각각 접속되는 더미셀(DMa10, DMa11)로 구성되어 있다. 각 메모리셀(Ma10∼Ma13) 및 각 더미셀(DMa10, DMa11)의 드레인은제 2 부비트선(SBL01) 및 제 2 선택 트랜지스터(TSa21)를 통하여 제 1 선택 게이트(TS10)와 접속되어 있다. 또한 각 메모리셀(MaL0∼Ma13)의 소스는 소스선(TSL0, TSL1)과 접속되고, 각 더미셀(DMal0, DMa11)의 소스는 더미 소스선(TDSL0)과 접속되어 있다. 여기에서 제 3 및 제 4 메모리셀 블록(22a, 23a)도 역시 제 1 및 제 2 메모리셀 블록(20a, 21a)과 같은 구성이기 때문에 설명을 생략하기로 한다.

제 1 선택 게이트(TS10)와 제 1 메모리셀 블록(20a)을 선택적으로 접속하는 제 1 선택 트랜지스터(TSa20)는 제 1 어레이내 선택신호(TSG20)를 받는다. 이것과 마찬가지로, 제 1 선택 게이트(TS10)와 제 2∼제 4 메모리셀 블록(21a∼23a)을 각각 선택적으로 접속하는 제 2∼제 4 선택 트랜지스터(TSa21∼TSa23)는 제 2∼제 4 어레이내 선택신호(TSG21∼TSG23)를 받는다.

또 도 4에 도시된 바와 같이, 제 2∼제 4 셀 어레이(ARYb∼ARYd)는 제 1 셀 어레이(ARYa)와 같은 회로구성이고, 또 제 1 셀 어레이(ARYa)의 각 메모리셀 블록(20a∼23a)에서의 더미셀(DMa00∼DMa31)과, 제 3 셀 어레이(ARYc)의 각 메모리셀 블록(20c∼23c)에서의 더미셀(DMc00∼DMc31)은 주비트선(MBL0)이 연장되는 방향측의 서로 대향하는 단부에 배치되어 있다. 마찬가지로, 제 2 셀 어레이(ARYb)의 더미셀(DMb00∼DMb31)과, 제 4 셀 어레이(ARYd)의 더미셀(DMd00∼DMd31)은 주비트상보선(MBL1)이 연장되는 방향측의 서로 대향하는 단부에 배치되어 있다.

도 6은 본 실시예에 관한 비휘발성 반도체 기억장치의 판독 동작의 타이밍차트를 도시하고 있다. 여기에서는 도 4에 도시된, 주비트선(BL0)과 접속되는 제 1 셀 어레이(ARYa)에서의 제 1 메모리셀 블록(20a)의 메모리셀(Ma00)에 대한 판독동작을 나타내고 있다.

우선 본 실시예와 제 1 실시예의 구성상의 차이를 설명하기로 한다. 도 2에 도시된 제 1 실시예에 관한 반도체 기억장치는, 예컨대 워드선(TWL0)이 활성화되었을 때에는 2개의 메모리셀(Ma0, Mb0)이 동시에 활성화되는 구성이다. 한편 본 실시예에 관한 반도체 기억장치는 도 5에 도시된 바와 같이, 워드선(TWL0)이 활성화되었을 경우에는 4개의 메모리셀(Ma00∼Ma30)이 동시에 활성화되는 구성이다. 이것은 더미셀에 대해서도 마찬가지이다.

또 본 실시예에 관한 반도체 기억장치는, 제 1 셀 어레이(ARYa)를 예로 들면 1개의 셀블록당 2개의 더미 워드선이 설치되어 있다. 구체적으로는 짝수행째에 배치되고 4개의 더미셀(DMa00∼DMa30)과 접속되는 더미 워드선(TDWL0)과, 홀수행째에 배치되고 4개의 더미셀(DMa01∼DMa31)과 접속되는 더미 워드선(TDWL1)이 설치되어 있다. 단, 워드선의 짝수행 또는 홀수행의 구별은 부호의 첨자로 구별하고 있다. 이와 같이, 메모리셀 및 더미셀의 배치가 서로 다르기 때문에 본 실시예에서는 메모리셀(Ma00)의 판독 동작시에 센스앰프(SA0)에 판독용 기준전위를 공급하는 더미셀이 어떻게 선택되는지를 중심으로 설명하기로 한다. 또 본 실시예에서는 더미셀의 선택순서를 「압축」이라고 한다.

우선 외부로부터 제 1 셀 어레이 유니트(UNIT_A1)에서의 제 1 셀어레이(ARYa)의 제 1 메모리셀 블록(20a)에 속하는 메모리셀(Ma00)에 대한 판독하고 명령이 입력되면, 도 6의 프리차지 기간에 도시된 바와 같이, 도 4에 도시된 워드선(TWL0∼TWL3, BWL0∼BWL3), 더미 워드선(TDWL0, TDWL1, BDWL0, BDWL1), 제 1∼제 4 선택신호(TSG10, TSG11, BSG10, BSG11)가 저레벨의 비활성상태에서, 제 1 및 제 2 프리차지 신호(PCN0, PCN1)를 고레벨로부터 저레벨로 천이시킨다. 이 때 제 1 및 제 2 이퀄라이즈 신호(EQ0, EQ1)를 저레벨로 하여 제 1 및 제 2 이퀄라이즈 트랜지스터(TEQ0, TEG1)를 활성화시킨다.

이어서 주비트선(MBL0) 및 주비트상보선(MBL1)과 센스앰프(SA0)를 접속하는 제 1 컬럼 게이트 제어신호(YG0) 및 제 2 컬럼 게이트 제어신호(YG1)를 고레벨로 하여 각 컬럼 게이트(Y0, Y1)를 도통상태로 함으로써, 센스앰프(SA0)의 입출력까지도 주비트선(MBL0)과 동일한 전위로 프리차지한다.

이 때 선택된 제 1 메모리셀 블록(20a)을 포함하는 제 1 셀 어레이(ARYa)가 주비트선(MBL0)과 접속되도록 제 1 선택신호(TSG10)를 고레벨로 한다. 이것과 동시에, 선택된 메모리셀(Ma00)이 제 1 선택 게이트(TS10)와 접속되도록 제 1 어레이내 선택신호(TSG20)를 고레벨로 한다. 여기에서는 더미셀을 제 4 셀 어레이(ARYd)에서 선택한다. 따라서 제 4 셀 어레이(ARYd)가 주비트상보선(MBL1)과 접속되도록 제 4 선택신호(BSG11)를 고레벨로 하고, 제 1 어레이내 선택신호(BSG20)를 고레벨로 한다.

다음 판독 기간은 제 1 실시예와 마찬가지다.

이하 제 4 셀 어레이(ARYd)에서의 제 1 어레이내 선택신호(BSG20)가 선택되어 활성화되는 순서를 차례로 설명하기로 한다.

(제 1 압축 공정)

우선 제 1 셀 어레이(ARYa)의 가까이에 위치하는 셀 어레이, 즉 제 1 셀 어레이 유니트(UNIT_A1)에 속하는 셀 어레이 중, 주비트상보선(MBL1)과 접속되고 제 1 셀 어레이(ARYa)와 다른 워드선과 접속되어 있는 제 4 셀 어레이(ARYd)를 선택한다. 이에 따라 제 4 셀 어레이(ARYd)에 속하는 제 1∼제 4 메모리셀 블록(20d∼23d)에 포함되는 8개의 더미셀(DMd00∼DMd31)이 선택후보가 된다.

(제 2 압축 공정)

다음으로, 선택후보의 8개의 더미셀(DMd00∼DMd31) 중에서 주비트선(MBL0) 및 선택된 제 1 메모리셀 블록(20a)의 배선길이와, 주비트상보선(MBL1) 및 선택후보의 더미셀을 포함하는 메모리셀 블록의 배선길이의 차가 작아지도록 더미셀을 압축한다. 여기에서는 선택된 제 1 메모리셀 블록(20a)이 주비트선(MBL0)과 인접하지 않고 있기 때문에 제 4 셀 어레이(ARYd)에서도 주비트상보선(MBL1)과 인접하지 않는 제 1 메모리셀 블록(20d) 및 제 4 메모리셀 블록(23d)의 4개의 더미셀(DMd00, DMD01, DMd30, DMD31)로 압축한다.

이 공정에 의해, 판독시에는 선택된 메모리셀(Ma00)에서의 주비트선(MBL0) 및 제 1 부비트선(SBL00)의 배선길이와, 선택후보의 더미셀(DMd00, DMD01, DMd30, DMD31)에서의 주비트상보선(MBL1) 및 제 1 부비트선(SBL12) 또는 주비트상보선(MBL1) 및 제 4 부비트선(SBL15)의 배선길이의 차가 작아지기 때문에, 주비트선(MBL0) 및 주비트상보선(MBL1)의 각각의 부비트선(SBL00, SBL12, SBL15)을포함하는 배선끼리의 사이에 작용하는 커플링 용량을 갖출 수 있다. 그 결과, 판독시의 주비트선(MBL0) 및 주비트상보선(MBL1) 사이의 배선용량의 격차를 줄일 수 있다.

(제 3 압축 공정)

제 3 압축 공정은 1개의 셀 어레이에 복수의 더미 워드선이 설치되어 있는 경우에 유효하게 된다. 즉 본 반도체 기억장치의 제조시에 있어서, 복수의 워드선이 짝수행째에 배치되는 경우와 홀수행째에 배치되는 경우에 생기는 메모리셀 및 더미셀의 셀 특성의 차를 억제할 수 있다.

구체적으로는, 제 2 압축공정에 있어서의 선택후보의 더미셀(DMd00, DMD01, DMd30, DMD31) 중 판독 대상의 메모리셀(Ma00)이 짝수행째의 워드선(TWL0)과 접속되어 있기 때문에 제 4 셀 어레이(ARYd)에서도 짝수행째의 더미 워드선(BDWL0)과 접속되어 있는 2개의 더미셀(DMd00, DMd30)로 압축한다. 이것은 도 6에 도시된 판독기간에 있어서, 워드선(TWL0)과 동시에 더미 워드선(BDWL0)이 고레벨로 천이하는 것과 해당하고 있다. 반대로 판독 대상의 메모리셀이 홀수행째의 워드선, 예컨대 워드선(TWL1)과 접속되어 있는 경우에는 제 4 셀 어레이(ARYd)에서 홀수행째의 더미 워드선(BDWL1)과 접속되어 있는 2개의 더미셀(DMd01, DMd31)에 압축한다.

다음으로, 2개로 압축된 선택후보의 더미셀(DMd00, DMd30)로부터 1개의 더미셀을 임의로 선택한다. 여기에서는 제 4 메모리셀 블록(23d)에 속하는 더미셀(DMd30)로 한다.

또 이들 제 1∼제 3 압축 공정은 설계순서를 차례로 나타내고 있고, 실제의반도체 기억장치에 있어서는 판독 동작시에 이들의 순서가 매회 반복되는 것은 아니고, 각 메모리셀에서의 어드레스의 인코드 및 디코드와 동시에 한번에 결정되도록 미리 설정(프로그래밍)되어 있다.

이상 설명한 바와 같이, 본 실시예에 의하면 제 1 실시예와 같은 효과를 얻을 수 있고, 제조시의 프로세스 조건으로서, 복수행의 메모리셀 중 짝수행째에 형성되는 메모리셀 및 홀수행째에 형성되는 메모리셀에 대하여, 예컨대 반도체기판에 대한 불순물의 주입조건 등에 의해 인접하는 메모리셀끼리의 특성이 서로 다른 경우 등에도, 선택되는 메모리셀과 선택되는 더미셀 사이에서 셀 특성을 가지런히 할 수 있다.

또 각 셀 어레이(ARYa∼ARYd)의 구성이 동일한 경우에는 더미셀끼리의 서로의 용량이 실질적으로 같은 것이 바람직하다.

또한 본 실시예에서는 주비트선(MBL0) 또는 주비트상보선(MBL1)과 병렬로 접속되고 1개의 워드선에 의해 활성화되는 메모리셀을 4개로 설정하였지만, 이것에 한정되지 않고, 기억 용량이나 수단 등을 감안하여 적당한 개수를 설정하면 된다.

또한 이상의 설명에서는 용도를 한정하지 않았지만, 본 발명은 차동형 센스앰프를 구비하는 EEPROM 장치 또는 플래시 EEPROM 장치 등의 각종 메모리 집적회로나, 이들 메모리 집적회로를 내장하는 마이크로 컴퓨터 등의 집적회로장치 등에 특히 유효하다.

Claims

제 1 워드선 및 제 2 워드선과,

상기 제 1 워드선 및 제 2 워드선과 각각 교차하는 제 1 비트선 및 제 2 비트선과,

각각이 상기 제 1 워드선과 접속되는 적어도 1개의 메모리셀을 포함하는 제 1 메모리셀 블록 및 제 2 메모리셀 블록과,

각각이 상기 제 2 워드선과 접속되는 적어도 1개의 메모리셀을 포함하는 제 3 메모리셀 블록 및 제 4 메모리셀 블록과,

상기 제 1 비트선과 상기 제 1 메모리셀 블록을 제 1 제어신호에 의해 접속하는 제 1 접속수단과,

상기 제 2 비트선과 상기 제 2 메모리셀 블록을 제 2 제어신호에 의해 접속하는 제 2 접속수단과,

상기 제 1 비트선과 상기 제 3 메모리셀 블록을 제 3 제어신호에 의해 접속하는 제 3 접속수단과,

상기 제 2 비트선과 상기 제 4 메모리셀 블록을 제 4 제어신호에 의해 접속하는 제 4 접속수단과,

상기 제 1 비트선 및 제 2 비트선에 대하여 입출력동작을 하는 증폭기를 구비하고,

상기 각 메모리셀 블록은 각각이 적어도 1개의 더미셀을 갖고 있는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제 1 항에 있어서,

상기 각 메모리셀 블록은 서로의 용량이 같아지도록 설치되어 있는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제 1 항에 있어서,

상기 증폭기에 대한 상기 제 1 비트선과 상기 제 1 비트선과 접속된 상기 제 1 메모리셀 블록 또는 제 3 메모리셀 블록의 부하용량과,

상기 증폭기에 대한 상기 제 2 비트선과 상기 제 2 비트선과 접속된 상기 제 2 메모리셀 블록 또는 제 4 메모리셀 블록의 부하용량은 실질적으로 같은 것을 특징으로 하는 비휘발성 반도체 기억장치.
제 1 항에 있어서,

상기 제 1 비트선과 접속되는 메모리셀의 데이터를 상기 증폭기에 판독할 때, 판독 대상의 메모리셀을 포함하는 메모리셀 블록의 근방에 배치되고 상기 제 2 비트선과 접속되는 메모리셀 블록에 포함되는 더미셀이 선택되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제 1 항에 있어서,

상기 제 1 비트선과 접속되는 메모리셀의 데이터를 상기 제 1 워드선 또는 상기 제 2 워드선을 활성화함으로써 상기 증폭기에 판독할 때, 판독 대상의 메모리셀과 다른 워드선과 접속되고 상기 제 2 비트선과 접속되는 메모리셀 블록에 포함되는 더미셀이 선택되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
청구항 1 기재의 비휘발성 반도체 기억장치는,

각각이 상기 제 1 메모리셀 블록, 제 2 메모리셀 블록, 제 3 메모리셀 블록 및 제 4 메모리셀 블록을 포함하는 복수의 셀 어레이 유니트를 추가로 구비하고,

상기 복수의 셀 어레이 유니트 중 하나의 셀 어레이 유니트에서의 제 1 비트선과 접속되는 메모리셀의 데이터를 상기 제 1 워드선 또는 상기 제 2 워드선을 활성화함으로써 상기 증폭기에 판독할 때, 상기 하나의 셀 어레이 유니트에 포함되는 메모리셀 블록으로서, 판독 대상의 메모리셀과 다른 워드선과 접속되고 상기 제 2 비트선과 접속되는 메모리셀 블록에 포함되는 더미셀이 선택되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제 6 항에 있어서,

상기 각 메모리셀 블록은 복수의 더미셀을 갖고,

더미셀의 선택시에는, 상기 복수의 더미셀 중 상기 제 2 비트선과의 사이의 배선길이와, 상기 제 1 비트선 및 상기 제 1 비트선과 접속된 판독 대상의 메모리셀 사이의 배선길이가 거의 같아지는 더미셀이 선택되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제 6 항에 있어서,

상기 각 메모리셀 블록은 각각 복수의 더미셀을 갖고,

더미셀의 선택시에는, 상기 복수의 더미셀 중 상기 제 1 비트선과 접속된 판독 대상의 메모리셀과 가까운 위치에 배치된 더미셀이 선택되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제 1 항에 있어서,

상기 각 메모리셀 블록은 상기 각 워드선 중 홀수행째에 배치되어 있는 워드선과 접속되는 제 1 더미셀과, 짝수행째에 배치되어 있는 워드선과 접속되는 제 2 더미셀을 갖고,

홀수행째에 배치된 워드선과 접속되는 메모리셀을 선택할 때는 상기 제 1 더미셀이 선택되고, 짝수행째에 배치된 워드선과 접속되는 메모리셀을 선택할 때는 상기 제 2 더미셀이 선택되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제 1 항에 있어서,

상기 더미셀은 상기 각 메모리셀 블록에서의 비트선이 연장되는 방향측의 서로 대향하는 단부측에 배치되어 있는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제 1 항에 있어서,

상기 제 1 제어신호와 상기 제 4 제어신호는 동일하고, 상기 제 2 제어신호와 상기 제 3 제어신호는 동일한 것을 특징으로 하는 비휘발성 반도체 기억장치.