JP6088751B2 - 半導体メモリ - Google Patents

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Description

本発明の実施形態は、半導体メモリに関する。
近年、フラッシュメモリは、ＨＤＤ、ＣＤ／ＤＶＤなどとともに、主要なストレージデバイスとして、様々な電子機器に用いられている。
例えば、データの入出力の高速化、動作の信頼性の向上、製造コストの低減などが、フラッシュメモリには求められている。
特表２００９−５２８６５１号公報
半導体メモリの信頼性の向上を図る技術を提案する。
本実施形態の半導体メモリは、電流経路が直列接続され、ｉビット（ｉは２以上の整数
）のデータを書き込み可能な複数のメモリセルを含むメモリセルユニットと、前記メモリ
セルのゲートにそれぞれ接続された複数のワード線と、前記メモリセルユニットの一端に
接続されたソース線と、前記メモリセルユニットの他端に接続されたビット線と、前記メ
モリセルユニットの動作を制御する制御回路と、を具備し、複数のワード線のうち、ｋ位
データ（ｋ＝ｉ）の書き込み対象として選択された選択ワード線の選択セルに対する書き
込み時において、前記選択ワード線に対して前記ソース線側に隣接するワード線を第１非
選択ワード線、前記選択ワード線に対して前記ビット線側に隣接するワード線を第２非選
択ワード線とすると、前記制御回路は、前記第１非選択ワード線に接続された第１非選択
セルの読み出し結果に基づいて前記第１非選択ワード線に印加される第１非選択電圧の大
きさを補正し、前記第２非選択ワード線に接続された第２非選択セルの読み出し結果に基
づいて前記第２非選択ワード線に印加される第２非選択電圧の大きさを補正し、補正され
た前記第１非選択電圧および前記第２非選択電圧を前記第１非選択ワード線および前記第
２非選択ワード線にそれぞれ印加し、且つ、読み出し電圧を前記選択ワード線に印加して
、前記選択セルから（ｋ−１）位データを読み出し、読み出された前記（ｋ−１）位デー
タと書き込むべき前記ｋ位データに基づいて、前記ｋ位データを書き込む。
実施形態に係る半導体メモリの回路構成の一例を示すブロック図。 メモリセルアレイの内部構成の一例を示す等価回路図。 メモリセルアレイ近傍の回路の内部構成の一例を示す図。 データとメモリセルのしきい値との対応関係の一例を示す図。 半導体メモリの動作の一例を説明するための図。 実施形態の半導体メモリの動作例を示すフローチャート。 第１の実施形態の半導体メモリの動作例を説明するための波形図。 第２の実施形態の半導体メモリの動作例を説明するための波形図。 第３の実施形態の半導体メモリの動作例を説明するための波形図。 実施形態の半導体メモリの変形例を説明するための図。 実施形態の半導体メモリの変形例を説明するための図。 実施形態の半導体メモリの変形例を説明するための図。
［実施形態］
以下、図１乃至図１１を参照しながら、実施形態に係る半導体メモリについて詳細に説明する。以下において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
（１） 第１の実施形態
図１乃至図８を参照して、第１の実施形態の半導体メモリについて、説明する。
（ａ） 構成
図１乃至図８を用いて、本実施形態の半導体メモリの構成及び機能について、説明する。
図１は、本実施形態の半導体メモリの構成の主要部を示すブロック図である。本実施形態の半導体メモリは、例えば、不揮発性半導体メモリであって、より具体的な一例としては、フラッシュメモリである。
本実施形態のフラッシュメモリ１００は、フラッシュメモリ１００のチップの外部に設けられたメモリコントローラ１２０又はホストデバイス１２０などの外部装置から供給される信号を受信し、メモリコントローラ１２０又はホストデバイス１２０に対して信号を送信する。フラッシュメモリ１００とメモリコントローラ１０１又はホストデバイス１２０との間において、制御信号（コマンド又はステータス）は制御信号入出力端子１０Ａを介して入出力され、データはデータ入出力端子１０Ｂを介して入出力され、アドレス信号はアドレス入出力端子１０Ｃを介して入出力される。本実施形態のフラッシュメモリ１００とメモリコントローラ／ホストデバイス１２０とによって、メモリシステム２００が、形成される。
本実施形態のフラッシュメモリ１００は、データを記憶するためのメモリセルアレイ１を含んでいる。メモリセルアレイ１は、複数のメモリセルを有している。
図１に示されるフラッシュメモリが、例えば、ＮＡＮＤ型フラッシュメモリである場合、メモリセルアレイ１は、複数のブロックを有する。このブロックＢＬＫとは、消去の最小単位を示している。
ここで、図１に加えて、図２を用いて、図１のメモリセルアレイ１の内部構成について説明する。図２は、１つのブロックＢＬＫの回路構成を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリにおいて、１つのブロックＢＬＫは、ｘ方向（第１の方向、ロウ方向）に並んだ複数のメモリセルユニット（以下では、ＮＡＮＤセルユニットともよぶ）ＭＵから形成される。１つのブロックＢＬＫ内に、例えば、ｑ個のメモリセルユニットＭＵが設けられている。
１つのメモリセルユニットＭＵは、複数（例えば、ｐ個）のメモリセルＭＣ１〜ＭＣｐから形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第１のセレクトトランジスタＳＴＳ（以下、ソース側セレクトトランジスタとよぶ）と、メモリセルストリングの他端に接続された第２のセレクトトランジスタＳＴＤ（以下、ドレイン側セレクトトランジスタとよぶ）とを含んでいる。メモリセルストリングにおいて、メモリセルＭＣ１〜ＭＣｐの電流経路が、ｙ方向（第２の方向、カラム方向）に沿って直列接続されている。
メモリセルユニットＭＵの一端（ソース側）、より具体的には、ソース側セレクトトランジスタＳＴＳの電流経路の一端には、ソース線ＳＬが接続される。メモリセルユニットＭＵの他端（ドレイン側）、すなわち、ドレイン側セレクトトランジスタＳＴＤの電流経路の一端に、ビット線ＢＬが接続されている。
尚、１つのメモリセルユニットＭＵを構成するメモリセルの個数は、２個以上であればよく、例えば、１６個、３２個あるいは６４個以上でもよい。以下では、メモリセルＭＣ１〜ＭＣｐを区別しない場合には、メモリセルＭＣと表記する。
メモリセルＭＣは、電荷蓄積層（例えば、浮遊ゲート電極、又は、トラップ準位を含む絶縁膜）を有する電界効果トランジスタである。ｙ方向に隣接する２つのメモリセルＭＣはソース／ドレインが接続されている。これによって、メモリセルＭＣの電流経路が直列接続され、メモリセルストリングが形成される。
ソース側セレクトトランジスタＳＴＳのドレインは、メモリセルＭＣ１のソースに接続される。ソース側セレクトトランジスタＳＴＳのソースは、ソース線ＳＬに接続される。ドレイン側セレクトトランジスタのソースは、メモリセルＭＣｐのドレインに接続される。ドレイン側セレクトトランジスタＳＴＤのドレインは、複数のビット線ＢＬ１〜ＢＬｑのうち一本のビット線に接続される。ビット線ＢＬ１〜ＢＬｑの本数は、ブロックＢＬＫ内のメモリセルユニットＭＵの個数と同じである。
ワード線ＷＬ１〜ＷＬｐはｘ方向に延在し、各ワード線ＷＬ１〜ＷＬｐはｘ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。１つのメモリセルユニットＭＵにおいて、ワード線の本数は、１つのメモリセルストリングを構成するメモリセルの個数と、同じである。
ドレイン側セレクトゲート線ＳＧＤＬはｘ方向に延び、ｘ方向に沿って配列された複数のドレイン側セレクトトランジスタＳＴＤのゲートに共通に接続される。ソース側セレクトゲート線ＳＧＳＬはｘ方向に延び、ｘ方向に沿って配列された複数のソース側セレクトトランジスタＳＴＳのゲートに共通に接続される。
以下では、各ビット線ＢＬ１〜ＢＬｑを区別しない場合には、ビット線ＢＬと表記し、各ワード線ＷＬ１〜ＷＬｐを区別しない場合には、ワード線ＷＬと表記する。
ロウ制御回路２は、メモリセルアレイ１のロウを制御する。ロウ制御回路２は、メモリセルアレイ１内に設けられたワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬに接続されている。ロウ制御回路２は、ロウデコーダ及びドライバを有し、アドレスバッファ９から転送されたアドレス信号に基づいて、ブロックＢＬＫ及びページＰＧを選択し、ワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬの動作（電位）を制御する。
ソース線制御回路４は、メモリセルユニットＭＵに接続されたソース線ＳＬの電位を制御する。ウェル制御回路５は、メモリセルアレイ１内のウェル領域の電位を制御する。
電位生成回路６は、データの書き込み（プログラム）時、データの読み出し時及び消去時に、各ワード線ＷＬに印加される書き込み電圧、読み出し電圧（判定電圧）、非選択電圧（書き込みパス電圧及び読み出しパス電圧）を生成する。電位生成回路６は、例えば、セレクトゲート線ＳＧＤＬ，ＳＧＳＬに印加される電位も生成する。電位生成回路６によって生成された電位は、ロウ制御回路２に入力され、選択ワード線及び非選択ワード線、セレクトゲート線にそれぞれ印加される。電位生成回路６は、ソース線ＳＬに印加される電位及びウェル領域に印加される電位を生成する。電位生成回路６は、ソース線制御回路５及びウェル制御回路６に、生成した電位を転送する。
データ入出力バッファ７は、データの入出力のインターフェイスとなる。データ入出力バッファ７は、データ入出力端子１０Ｂを介して入力された外部からのデータを、一時的に保持し、所定のタイミングで、保持しているデータをメモリセルアレイ１へ出力する。データ入出力バッファ７は、メモリセルアレイ１から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータをデータ入出力端子１０Ｂへ出力する。
アドレスバッファ９は、アドレス信号端子１０Ｃを介して入力されたアドレス信号を、一時的に保持する。外部からのアドレス信号は、物理アドレスを示し、物理ロウアドレス及び物理カラムアドレスを含んでいる。
内部制御回路（ステートマシン又はシーケンサともよばれる）８は、フラッシュメモリ全体の動作を管理する。内部制御回路８は、制御信号入出力端子１０Ａから入力された制御信号（コマンド）を受信する。この制御信号は、例えば、メモリコントローラ１２０やホストデバイス１２０から出力される。例えば、内部制御回路８は、コマンドインターフェイスを含んでいる。例えば、内部制御回路８は、フラッシュメモリ１００の内部の動作状況を示す制御信号（ステータス）を、制御信号入出力端子１０Ａを介して、メモリコントローラ１２０又はホストデバイス１２０へ、送信する。これによって、フラッシュメモリ１００の動作状況が、フラッシュメモリ１００の外部のメモリコントローラ１２０又はホストデバイス１２０に通知される。
カラム制御回路３は、メモリセルアレイ１のカラムを制御する。カラム制御回路３は、センスアンプ回路３０、データラッチ回路３１及びカラムデコーダ３５を含んでいる。
センスアンプ回路３０は、メモリセルアレイ１内に設けられたビット線ＢＬに接続されている。センスアンプ回路３０は、データの読み出し時（メモリセルアレイ１からのデータの出力時）、ビット線ＢＬの電位変動を検知及び増幅し、メモリセルＭＣが記憶しているデータを判別する。センスアンプ回路３０は、データの書き込み時（メモリセルアレイ１に対するデータの入力時）、ビット線ＢＬを充電又は放電させる。
データラッチ回路３１は、メモリセルアレイ１内から読み出されたデータ及びメモリセルアレイ１内に書き込むデータを、一時的に記憶する。
カラムデコーダ３５は、メモリセルアレイ１のカラムに対して設定された制御単位の選択及び活性化を行う。
図３は、メモリセルアレイ１内のビット線、センスアンプ回路３０内のセンスユニット及びデータラッチ回路３１内のラッチユニットの接続関係を説明するための模式図である。
図３に示されるように、センスアンプ回路３０は、複数のセンスアンプユニット３０１を含んでいる。１つのセンスアンプユニット３０１は、例えば、１本のビット線ＢＬに接続される。センスアンプユニット３０１は、データの書き込み時、センスアンプ回路３０及び内部制御回路８の制御によって、所定のビット線ＢＬを充電及び放電させる。センスアンプユニット３０１は、データの読み出し時、所定のビット線ＢＬの電位変動を増幅及び検知する。センスアンプユニット３０１は、ラッチ（バッファ）としての機能を有していてもよい。
尚、ビット線ＢＬのセンス方式に応じて、１つのセンスアンプユニット３０１は、互いに隣接する偶数ビット線と奇数ビット線とで共有されてもよい。センスアンプユニット３０１が２つのビット線で共有される場合、センスアンプユニット３０１を共有する偶数及び奇数ビット線は、動作に応じて異なるタイミングで、センスアンプユニット３０１に接続される。
データラッチ回路３１は、複数のラッチユニット３１１を含んでいる。１つのラッチユニット３１１は、センスアンプユニット３０１（センスアンプ回路３０）を経由して、１本のビット線ＢＬに接続される。ラッチユニット３１１は、メモリセルに書き込むデータ、メモリセルから読み出されたデータ及びメモリセルに対する動作を示す設定情報（フラグ）などを、一時的に保持する。ラッチユニット３１１は、例えば、センスアンプユニット３０１からの信号又は外部からの信号を増幅する機能を有する。
ラッチユニット３１１は、複数のラッチを含んでいる。ラッチユニット３０２は、例えば、メモリセルが２ビットのデータを記憶する場合、下位の１ビットのデータを保持する下位データラッチ９０と上位の１ビットのデータを保持する上位データラッチ９１とを含んでいる。例えば、ラッチユニット３１１は、キャッシュ読み出し用のラッチ９２、動作モードを示すフラグ又はベリファイの結果又はフェイルビットの判定結果を保持するラッチ９３などをさらに含んでいてもよい。
例えば、８本のビット線（８個のメモリセルユニット）ＢＬ１〜ＢＬ８、及び、それらのビット線ＢＬ１〜ＢＬ８に対応する８個のセンスユニット３０１及び８個のラッチユニット３１１が、１つの制御単位ＣＵを形成する。以下では、８本のビット線及び８個のセンスユニット及び８個のラッチユニットによって形成される制御単位のことを、カラムユニットＣＵとよぶ。この場合、１ページのデータにおける１つのカラムユニットＣＵは、８ビット（１バイト）のデータに対応する。但し、１つのカラムユニット（ＣＯＬともよぶ）ＣＵに含まれるビット線ＢＬの本数、センスユニット３０１の個数、及び、ラッチユニット３１１の個数は、８つに限定されない。
各カラムユニットＣＵは、カラムユニットＣＵの選択スイッチとしての電界効果トランジスタ３１９を介して、カラムデコーダ３５及びデータバスに接続されている。以下では、各カラムユニットＣＵの選択及び活性化に用いられる選択スイッチ３１９のことを、カラム選択スイッチ３１９ともよぶ。
各メモリセルＭＣは、トランジスタのしきい値電圧の大きさ（しきい値電圧の分布）とデータとが対応づけられることによって、外部からのデータを記憶する。
各メモリセルＭＣは、２値（１ビット）、又は、３値（２ビット）以上のデータを記憶する。例えば、２値のデータを記憶するメモリセルＭＣは、２値メモリ（又はＳＬＣ）とよばれ、３値（２ビット）以上のデータを記憶するメモリセルＭＣは、多値メモリ（又はＭＬＣ）とよばれる。このように、メモリセルＭＣは、ｉ値（ｉは２以上の整数）のデータを書き込むことができる。
データは、同一のワード線ＷＬに接続されたメモリセルＭＣに対して、一括して書き込まれる、又は、読み出される。データの書き込み／読み出しの制御単位は、ページＰＧとよばれる。
多値メモリのデータは、下位ビット毎又は上位ビット毎に書き込まれ、また読み出される。したがって、メモリセルＭＣが２ビットデータを保持している場合には、１本のワード線ＷＬあたり、２つのページＰＧが割り当てられていることになる。以下では、下位ビットについて一括して書き込み又は読み出されるページは、下位ページとよび、上位ビットについて一括して書き込み又は読み出されるページは、上位ページとよぶ。
多値メモリに対するデータの書き込み時において、隣接するワード線間及び隣接するメモリセル間の相互干渉（例えば、隣接干渉効果）を抑制するために、メモリセルのしきい値電圧とデータとの割り付け、ページの書き込み順序などを工夫した書き込み方法が、用いられている。例えば、フラッシュメモリの書き込み方法の１つとして、ＬＭ（Lower at Middle）モードがある。
図４及び図５を用いて、本実施形態のフラッシュメモリに用いられるＬＭモードについて説明する。
図４は、４値データとメモリセルに設定される複数のしきい値電圧の分布との対応関係の一例を示す図である。
図４に示されるように、１ビット（“１”又は“０”）の下位データ（下位ビット）は、２つのしきい値分布に割り付けられている。
“１”の下位データは、消去状態（“Ｅ”レベル）に対応するしきい値分布に割り付けられている。“１”の下位データは、メモリセルＭＣの初期状態（書き込み前の状態）を示している。例えば、消去状態のメモリセルＭＣは、負のしきい値電圧を有している。
そして、メモリセルＭＣにデータが書き込まれた場合、メモリセルＭＣのしきい値は、消去状態から“０”データが割り付けられたしきい値分布に、シフトされる。以下では、メモリセルＭＣのしきい値電圧が“０”データに対応するしきい値電圧になっている状態（しきい値分布内に存在する状態）のことを、ＬＭ状態とよぶ。
１ビット（“１”又は“０”）の上位データ（上位ビット）は、下位データが書き込まれたメモリセルＭＣのしきい値をシフトさせることによって、メモリセルＭＣに書き込まれる。
メモリセルＭＣに上位データ及び下位データが書き込まれた場合、２ビット（“１１”、“０１”、“００”、“１０”）の下位データ及び上位データは、４つのしきい値分布にそれぞれ割り付けられている。
“１”の下位データのメモリセルＭＣに対して“１”の上位データが書き込まれる場合、消去状態（“Ｅ”レベル）のメモリセルＭＣのしきい値分布に対して、“１１”の上位／下位データが割り付けられる。
“１”の下位データのメモリセルＭＣに対して“０”の上位データが書き込まれる場合、消去状態のメモリセルＭＣのしきい値電圧が、“０１”の上位／下位データが割り付けられた“Ａ”レベルのしきい値分布に、シフトされる。
“０”の下位データのメモリセルＭＣに対して“０”の上位データが書き込まれる場合、ＬＭ状態のメモリセルＭＣのしきい値電圧が、“００”の上位／下位データが割り付けられた“Ｂ”レベルのしきい値分布に、シフトされる。
“０”の下位データのメモリセルＭＣに対して“１”の上位データが書き込まれる場合、ＬＭ状態のメモリセルＭＣのしきい値電圧が、“１０”の上位／下位データが割り付けられた“Ｃ”レベルのしきい値分布に、シフトされる。
尚、ＬＭ状態のしきい値分布は、“０１”が割り付けられているしきい値分布と“００”が割り付けられているしきい値分布との間に設定されている。ＬＭ状態のしきい値分布は、“０１”が割り付けられているしきい値分布の範囲、及び、“００”が割り付けられているしきい値分布の範囲よりも広い粗書き状態であると言える。
このように、２ビットのデータを記憶可能なメモリセルＭＣに対して１ビットのデータを記憶させる場合、メモリセルＭＣは、１ビットのデータを下位データとして、記憶する。２ビットのデータを記憶可能なメモリセルＭＣに２ビットのデータを記憶させる場合、下位データがメモリセルＭＣに書き込まれた後に、上位データがメモリセルＭＣに書き込むことができる。
メモリセルＭＣのしきい値状態は、各しきい値分布間に設定された判定電圧ＶＡ，ＶＢ，ＶＣを用いて、判定（読み出し）される。例えば、判定電圧ＶＡがメモリセルＭＣのゲートに印加された場合、“Ｅ”レベルのメモリセルＭＣは、オンし、“Ａ”、“Ｂ”及び“Ｃ”レベルのメモリセルＭＣは、オフする。これによって、“Ｅ”レベルのメモリセルＭＣが、判別できる。判定電圧ＶＢがメモリセルＭＣのゲートに印加された場合、“Ｅ”及び“Ａ”レベルのメモリセルＭＣはオンし、“Ｂ”及び“Ｃ”レベルのメモリセルＭＣはオフする。２つの判定電圧ＶＡ，ＶＢによって、電圧ＶＡの印加時にオンし、且つ、電圧ＶＢの印加時にオフしたメモリセルＭＣが、“Ａ”レベルのメモリセルＭＣであることが、判定できる。これと同様に、判定電圧ＶＢと判定電圧ＶＣとを用いて、“Ｂ”レベルのメモリセルＭＣを判別できる。判定電圧ＶＣによってオンしなかったメモリセルＭＣは、“Ｃ”レベルのメモリセルＭＣである。
メモリセルＭＣのしきい値状態が、消去状態であるかＬＭ状態であるかを判定する場合には、判定電圧（以下では、ＬＭ読み出し電圧ともよぶ）ＶＬＭが用いられる。例えば、ＬＭ状態の判定のための判定電圧ＶＬＭの値は、“Ｂ”レベルの判定のための判定電圧ＶＢ以下の値に設定されている。
例えば、各しきい値分布の下限値に、書き込みベリファイ時に所定のデータが書き込まれたか否かを判定するためのベリファイ電圧が、設定されている。例えば、図４の（ａ）及び（ｂ）に示すように、４つのしきい値分布のそれぞれに対して、ベリファイ電圧ＶＬＭＶ，ＶＡＶ，ＶＢＶ，ＶＣＶがそれぞれ設けられている。
例えば、フラッシュメモリの外部に対するデータの読み出し時において、メモリセルＭＣに記憶されているデータが、下位データのみであるか、下位及び上位データの両方であるかは、ＬＭモードを示すフラグを用いて、判別することができる。
図５は、ＬＭモードにおける各ページに対する下位及び上位データの書き込み順序の一例を説明するための図である。
図５において、複数のワード線ＷＬのうち、ワード線ＷＬｎに割り付けられたページが下位データの書き込み対象のページとして選択され、この選択ワード線ＷＬｎに接続されたメモリセルＭＣに下位データが書き込まれる（書き込み順序＜１＞）。次に、ワード線ＷＬｎに対してソース線側（メモリセルユニットのソース側）に隣接するワード線ＷＬ（ｎ−１）のページが、書き込み対象として選択される。例えば、ワード線ＷＬ（ｎ−１）に接続されたメモリセルＭＣは下位データが書き込み済みであり、ワード線ＷＬ（ｎ−１）に接続されたメモリセルＭＣに、上位データが書き込まれる（書き込み順序＜２＞）。
次に、ワード線ＷＬｎが選択されずに、ワード線ＷＬｎに対してビット線側（メモリセルユニットのドレイン側）に隣接するワード線ＷＬ（ｎ＋１）のページが、書き込み対象のページとして選択され、ワード線ＷＬ（ｎ＋１）に接続されたメモリセルＭＣに下位データが書き込まれる（書き込み順序＜３＞）。
ワード線ＷＬ（ｎ＋１）が下位データの書き込みのために選択された後、ワード線ＷＬｎが選択され、ワード線ＷＬｎに接続されたメモリセルＭＣに、上位データが書き込まれる（書き込み順序＜４＞）。このように、ワード線ＷＬｎに対応するページに下位データ及び上位データが、非連続な順序で書き込まれる。
ワード線ＷＬｎに割り付けられた２つのページに対する下位及び上位データの書き込み後において、ワード線ＷＬ（ｎ＋２）に接続されたメモリセルＭＣに下位データが書き込まれ（書き込み順序＜５＞）、ワード線ＷＬ（ｎ＋１）に接続されたメモリセルＭＣに、上位データが書き込まれる（書き込み順序＜６＞）。
外部からのコマンドに基づくフラッシュメモリのデータの読み出しにおいて、各ワード線のページの読み出しは、下位及び上位データの書き込みと実質的に同じ順序で、ワード線（ページ）が順次選択される。
ＬＭモードにおけるデータの書き込みにおいて、図５に示される順序（アドレス）で、各ワード線に接続されるメモリセルＭＣに多値データがそれぞれ書き込まれることによって、隣接するメモリセルＭＣ間の隣接干渉効果が抑制される。
以下では、ワード線ＷＬｎを選択ワード線として扱い、選択ワード線ＷＬｎのソース線側に隣接する非選択ワード線ＷＬ（ｎ−１）を、ソース線側隣接ワード線ＷＬ（ｎ−１）と表記し、選択ワード線ＷＬｎのビット線側に隣接する非選択ワード線ＷＬ（ｎ＋１）を、ビット線側隣接ワード線ＷＬ（ｎ＋１）と表記する。隣接ワード線に接続されたメモリセル（非選択セル）ＭＣのことを、隣接セルとよぶ。
上位データの書き込みシーケンスにおいて、上位ページに書き込まれる外部からのデータが、データラッチ３１１内にロードされ、上位データの書き込み対象として選択されたワード線ＷＬｎの下位ページに記憶された下位データが、データラッチ３１１内にロードされる（読み出される）。
ロードされた上位データと下位データとの演算結果に基づいて、選択ワード線ＷＬｎに接続されたメモリセルＭＣのしきい値電圧を、どのしきい値分布内にシフトさせるか、決定される。
以下では、上位データの書き込み時において、フラッシュメモリの内部で下位データをロードする動作のことを、下位データ読み出し、又は、ＬＭ読み出しとよぶ。下位データのみを記憶しているメモリセルに対する下位データ読み出しには、判定電圧ＶＬＭが用いられる。
本実施形態において、上位データの書き込みシーケンスにおける下位データのロードの前に、選択ワード線ＷＬｎに隣接するワード線（隣接ワード線）に割り付けられたページのデータが、あらかじめ読み出される。以下では、上位データの書き込みシーケンスにおける下位データのロードの前に、隣接ワード線に割り付けられたページ（隣接ワード線に接続されたメモリセル）のデータをあらかじめ読み出す（先読みする）動作のことを、事前読み出し又はＬＭ ＤＬＡ（Direct Look Ahead）とよぶ。
第１の実施形態のフラッシュメモリ１００は、内部制御回路８の制御によって、上位データの書き込みシーケンスにおいて、図６及び図７に示されるように、上位データの書き込み対象の選択ワード線ＷＬｎに対する下位データの読み出し前に、選択ワード線ＷＬｎのソース線側に隣接するワード線ＷＬ（ｎ−１）に対する事前読み出しを、実行する。
選択ワード線ＷＬｎのページに対する上位データの書き込み時、ソース線側隣接ワード線ＷＬ（ｎ−１）に上位データが書き込まれている場合を想定する。尚、選択ワード線ＷＬｎのメモリセルＭＣに対する上位データの書き込み時、ソース線側隣接ワード線ＷＬ（ｎ−１）のメモリセルＭＣ内に上位データが書き込まれず、ソース線側隣接ワード線ＷＬ（ｎ−１）のメモリセルＭＣに下位データのみが書き込まれる場合もある。
ここで、本実施形態において、ソース線側隣接ワード線ＷＬ（ｎ−１）のページ（メモリセル）に対する事前読み出しは、判定電圧ＶＡ，ＶＢ，ＶＣを用いて実行される。ソース線側隣接ワード線ＷＬ（ｎ−１）に対する事前読み出しに用いられる読み出し電圧（事前読み出し電圧）ＶＤＲ＿Ｓは、各判定電圧ＶＡ，ＶＢ，ＶＣの電圧値を含む階段状の電圧パルスである。
これによって、ソース線側隣接ワード線ＷＬ（ｎ−１）に接続された各メモリセルＭＣのデータの書き込み状態（しきい値電圧の状態）が判別される。
事前読み出しの結果に基づいて、選択セルの下位データの読み出し時にソース線側隣接ワード線ＷＬ（ｎ−１）に印加される読み出しパス電圧（非選択電圧）に関して、メモリセル間の相互干渉を考慮した補正値が、制御回路８によって計算、あらかじめのシミュレーション結果、又は、ダイソートテストによる結果に基づいて設定される。この補正値は、不揮発性半導体メモリの管理領域内、又は、コントローラ１２０内、又は、ホストデバイス１２０内に記憶することができる。その補正値が、選択セルの下位データの読み出し時にソース線側隣接ワード線ＷＬ（ｎ−１）に印加される読み出しパス電圧に、反映される。
そして、上位データの書き込みシーケンスにおける選択ワード線ＷＬｎのページから下位データをロードする際に、内部制御回路８の制御によって、事前読み出しの結果に基づいて補正された読み出しパス電圧（以下では、補正読み出しパス電圧とよぶ）ＶＣＲ＿Ｓが、ソース線側隣接ワード線ＷＬ（ｎ−１）に、印加される。
本実施形態において、上述のラッチユニット３１１内に、事前読み出し又はＬＭ読み出しのための１以上のラッチが、追加されてもよい。または、事前読み出し又はＬＭ読み出しによって内部読み出されたデータは、ラッチユニット３１１内の既存のラッチに格納されてもよい。
本実施形態のフラッシュメモリ１００は、隣接ワード線に補正読み出しパス電圧が印加された状態で、内部制御回路８の制御によって、選択ワード線に接続されたメモリセルＭＣに対する下位データの読み出しを実行する。以下では、隣接ワード線に補正読み出しパス電圧が印加された状態で、選択ワード線に接続されたメモリセルＭＣに対する下位データの読み出しが実行されることを、補正読み出しとも呼ぶ。
例えば、図５を用いて説明したように、選択ワード線ＷＬｎのメモリセルＭＣに対する上位データの書き込み時、ソース線側隣接ワード線ＷＬ（ｎ−１）のメモリセルＭＣに対して下位及び上位データが書き込まれているため、ソース線側隣接ワード線ＷＬ（ｎ−１）の複数のメモリセルＭＣにおいて、各メモリセルＭＣのしきい値状態（しきい値電圧）は、４つのしきい値状態（しきい値分布）のうちいずれか１つになっている。
そのため、図７に示されるように、選択ワード線ＷＬｎのメモリセルＭＣに対するＬＭ読み出し（下位データの読み出し）時において、内部制御回路８によりソース線側隣接ワード線ＷＬ（ｎ−１）に、４つの電圧値ＶＤＥ，ＶＤＡ，ＶＤＢ，ＶＤＣを含む電圧パルスが、補正読み出しパス電圧ＶＣＲ＿Ｓとして、印加される。以下では、ソース線側隣接ワード線ＷＬ（ｎ−１）に印加される補正読み出しパス電圧ＶＣＲ＿Ｓのことを、ソース線側読み出しパス電圧ＶＣＲ＿Ｓともよぶ。
補正読み出しパス電圧ＶＣＲ＿Ｓの各電圧値ＶＤＥ，ＶＤＡ，ＶＤＢ，ＶＤＣは、読み出し非選択電圧（読み出しパス電圧）Ｖｒｅａｄに対して各レベルに対応した補正値を引いた値又は加算した値に相当する。
補正読み出しパス電圧ＶＣＲ＿Ｓの電圧値ＶＤＥは、“Ｅ”レベルのメモリセルＭＣに対する補正値を含み、例えば、補正されない読み出しパス電圧Ｖｒｅａｄの電圧値より小さい。補正読み出しパス電圧ＶＣＲ＿Ｓの電圧値ＶＤＡは、“Ａ”レベルのメモリセルＭＣに対する補正値を含み、例えば、読み出しパス電圧Ｖｒｅａｄの電圧値より小さい。例えば、補正読み出しパス電圧ＶＣＲ＿Ｓの電圧値ＶＤＢは、“Ｂ”レベルのメモリセルＭＣに対する補正値を含み、例えば、読み出しパス電圧Ｖｒｅａｄの電圧値より大きい。例えば、補正読み出しパス電圧ＶＣＲ＿Ｓの電圧値ＶＤＣは、“Ｃ”レベルのメモリセルＭＣに対する補正値を含み、例えば、読み出しパス電圧Ｖｒｅａｄの電圧値より大きい。電圧値ＶＤＥ，ＶＤＡ，ＶＤＢ，ＶＤＣの一つが、読み出しパス電圧Ｖｒｅａｄと同じ大きさになる場合もある。
補正読み出しパス電圧ＶＣＲ＿Ｓの各電圧値ＶＤＥ，ＶＤＡ，ＶＤＢ，ＶＤＣと読み出しパス電圧Ｖｒｅａｄとの大小関係は、ここで例示した関係に限定されない。但し、各電圧値ＶＤＥ，ＶＤＡ，ＶＤＢ，ＶＤＣの大小関係は、ＶＤＥ＜ＶＤＡ＜ＶＤＢ＜ＶＤＣである。または、電圧値ＶＤＡと電圧値ＶＤＢの印加順序が入れ替わり、各電圧値の大小関係において、ＶＤＥ＜ＶＤＢ＜ＶＤＡ＜ＶＤＣの関係になる場合がある。これは、“Ｅ”レベルから“Ａ”レベルへのしきい値分布の移動量及びＬＭ状態から“Ｃ”レベルへのしきい値分布の移動量が、ＬＭ状態から“Ｂ”レベルへのしきい値分布の移動量よりも大きい場合があるからである。なお、しきい値分布の移動量が最も少ないのは、“Ｅ（１）”レベルから“Ｅ（１１）”レベルである。各電圧値がＶＤＥ＜ＶＤＢ＜ＶＤＡ＜ＶＤＣの関係の場合、読み出し順序（電圧値が変化する順序）を、図７の例から変更することもできる。例えば、電圧値ＶＤＥ、電圧値ＶＤＢ、電圧値ＶＤＡ、最後に、電圧値ＶＤＣの順序に設定することが可能である。
ソース線側隣接ワード線ＷＬ（ｎ−１）に接続されるメモリセルＭＣが、記憶する下位／上位データに応じて、４つのレベルのうち１つ又は２つのレベルを含まない場合がある。この場合、３つ又は２つの電圧値を含む電圧パルスが、ソース線側読み出しパス電圧ＶＣＲ＿Ｓとして用いられてもよい。また、ソース線側隣接ワード線ＷＬ（ｎ−１）に接続される全てのメモリセルＭＣのしきい値電圧が、１つのレベルである場合、ソース線側読み出しパス電圧ＶＣＲ＿Ｓは、一定の電圧値を有する電圧パルスとなってもよい。
例えば、事前読み出しの結果、ソース線側隣接ワード線ＷＬ（ｎ−１）に接続された複数のメモリセルＭＣが、“Ｅ”レベル及び“Ｂ”レベルのメモリセルＭＣを含まないと判定された場合、補正読み出しパス電圧は、電圧値ＶＤＡと電圧値ＶＤＣとの２段階に変化する電圧パルスでもよい。
フラッシュメモリのＬＭモードにおいて、上位データを書き込む前における選択ワード線のメモリセルに対する下位データの読み出しは、ソース線側隣接ワード線のメモリセルのしきい値状態（データ保持状態）の影響を受ける可能性がある。
例えば、互いに隣接する複数のメモリセルにおいて、データの書き込みによってあるメモリセルのしきい値電圧が上昇すると、それに隣接するメモリセルのしきい値電圧が、隣接干渉効果に起因して、本来の大きさより上昇又は低下した状態で検知される場合がある。
補正されない一定の電圧値の読み出し電圧Ｖｒｅａｄが隣接ワード線に印加された状態で、選択ワード線ＷＬｎの下位データがロード（ＬＭ読み出し）された場合において、隣接ワード線のメモリセルのしきい値電圧の影響に起因して、“１”のデータが“０”のデータと誤判定（誤読み出し）される可能性がある。この誤判定された下位データに基づいてメモリセルに上位データが書き込まれた場合、例えば、“０１”と書き込まれるべきデータが、“００”としてメモリセルに書き込まれたり、“１１”と書き込まれるべきデータが、“１０”と書き込まれたりする。
このような隣接セルの影響を受けたメモリセルの下位データの誤判定が原因で、メモリセルアレイ１００内の不良ビットが増加する可能性がある。
隣接干渉効果の影響は、メモリセルの微細化に伴って増大する傾向がある。メモリセルの微細化の結果として、隣接干渉効果に起因したデータの誤判定が、増加し、メモリセルアレイ内の不良ビットの増加が顕著になる可能性がある。
本実施形態のフラッシュメモリ１００は、内部制御回路８の制御によって、選択ワード線ＷＬｎに対する上位データの書き込みシーケンスにおいて、選択ワード線ＷＬｎに接続されたメモリセル（選択セル）ＭＣに対する下位データの読み出し（ＬＭ読み出し）を実行する前に、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬ（ｎ−１）に割り付けられたページのデータを読み出し、隣接ワード線ＷＬ（ｎ−１）に接続されたメモリセル（隣接セル）のしきい値状態を判別する。
そして、本実施形態のフラッシュメモリ１００は、上位データの書き込みのための選択セルＭＣに対する下位データの読み出し時に、隣接セルのデータの読み出し結果に基づいた補正読み出しパス電圧ＶＣＲ＿Ｓを、隣接ワード線ＷＬ（ｎ−１）に印加する。
補正読み出しパス電圧ＶＣＲ＿Ｓが隣接ワード線ＷＬ（ｎ−１）に印加されることによって、隣接ワード線ＷＬ（ｎ−１）に接続されたメモリセルＭＣの見かけ上のしきい値電圧の上昇分がキャンセルされる。尚、補正読み出しパス電圧ＶＣＲ＿Ｓの各電圧値ＶＤＥ，ＶＤＡ，ＶＤＢ，ＶＤＣは、補正値によって、隣接セルの見かけ上のしきい値上昇分をキャンセルする程度に調整されている。
このように補正読み出しパス電圧ＶＣＲ＿Ｓが隣接ワード線ＷＬ（ｎ−１）に印加された状態で、選択ワード線ＷＬｎに接続されたメモリセルＭＣに対する下位データの読み出しが実行されることによって、本実施形態のフラッシュメモリ１００は、上位データを書き込むべき選択セルＭＣにおける下位データの誤判定を、低減できる。下位データの誤判定を低減できる結果として、本実施形態のフラッシュメモリ１００は、下位／上位データの誤書き込みを抑制できる。
したがって、第１の実施形態の半導体メモリは、メモリの信頼性を向上できる。
（ｂ） 動作
図６及び図７を参照して、第１の実施形態のフラッシュメモリの動作（制御方法／データの書き込み方法）について、説明する。尚、以下では、図６及び図７に加えて、図１乃至図５も適宜用いて、本実施形態のフラッシュメモリの動作について説明する。
ここでは、説明の明確化のため、選択ワード線としてのワード線ＷＬｎに着目して、本実施形態のフラッシュメモリの動作について、説明する。
例えば、図１のフラッシュメモリ１００において、メモリコントローラ１２０又はホストデバイス１２０からの制御信号（コマンド）が、制御信号入出力端子１０Ａを介して、フラッシュメモリ１００の内部に、入力される。メモリコントローラ１２０又はホストデバイス１２０からアドレス信号が、アドレス入出力端子１０Ｃを介して、フラッシュメモリ１００の内部に入力される。
メモリコントローラ１２０又はホストデバイス１２０が、フラッシュメモリ１００に対してデータの書き込みを指示している場合、データ入出力端子１０Ｂを介して、書き込むべきデータが、フラッシュメモリ１００の内部に、入力される。
外部からのアドレス信号は、アドレスバッファ９に入力される。尚、入力されたコマンドに基づいて、フラッシュメモリ１００の内部制御回路８が、アドレス信号を生成する場合もある。
アドレス信号は、アドレスバッファ９から、ロウ制御回路２、カラム制御回路３及び内部制御回路８に、それぞれ出力される。
内部制御回路８は、コマンド及びアドレス信号に基づいて、要求された動作を実行するために、フラッシュメモリ内部の各回路を駆動する。ロウ制御回路２は、アドレス信号に基づいたブロック及びページ（ワード線）を駆動するための準備を行う。また、電位生成回路６は、ワード線ＷＬ、セレクトゲート線ＳＧＬ、ソース線ＳＬ及びウェル領域に印加する電位の生成を開始する。
下位データの書き込み時、書き込むべきデータ（“１”又は“０”）が、図４に示されるデータラッチのうち、下位データラッチ９０に格納される。下位データラッチ９０に格納されたデータに応じて、センスユニット３０１は、ビット線ＢＬを充電又は放電させる。
図６に示されるように、アドレス信号が示すページに対応するワード線ＷＬｎに、下位データが書き込まれる（ステップＳＴ０）。下位データの書き込み対象として選択されたワード線ＷＬｎのページに書き込むべき下位データ（“０”又は“１”）が、外部からデータラッチ回路３１内のラッチユニット３１１の下位データラッチ９０に転送（ロード）される。
選択ワード線ＷＬｎに接続されたメモリセルＭＣに、“０”データが書き込まれる場合、すなわち、メモリセルのしきい値電圧を消去状態から“０”データに対応するしきい値電圧（ＬＭ状態）にシフトさせる場合、選択ワード線ＷＬｎに、２０Ｖ程度の書き込み電圧（プログラム電圧）Ｖｐｇｍが印加される。選択ワード線ＷＬｎに印加された書き込み電圧ＶｐｇｍとメモリセルＭＣのチャネル領域との間の電位差によって、メモリセルＭＣの電荷蓄積層に電子が注入される。“０”データが書き込まれるメモリセルＭＣが接続されたビット線ＢＬは、例えば、接地電圧（０Ｖ）になっている。例えば、図４に示されるように、メモリセルＭＣのしきい値電圧が、消去状態から書き込むべきデータに対応するしきい値分布内にシフトするまで、周知の書き込み方法を用いた書き込み電圧の印加とベリファイとが繰り返し実行される。
選択ワード線ＷＬｎに接続されたメモリセルＭＣに、“１”データを書き込む場合（消去状態を維持する場合）、そのメモリセルＭＣのチャネル領域の電位が、充電状態のビット線ＢＬから転送された電位（例えば、３Ｖ〜５Ｖ程度）によって、書き込み電圧Ｖｐｇｍの印加時にブーストアップされ、選択ワード線ＷＬｎとチャネル領域との間の電位差が小さくされる。これによって、選択ワード線ＷＬｎに接続されたメモリセルＭＣの電荷蓄積層に対する電子の注入が防止される。
また、選択ワード線以外の非選択ワード線に対して、書き込み電圧より小さい非選択電圧（書き込みパス電圧）Ｖｐａｓｓが印加される。これによって、非選択ワード線に接続されたメモリセルＭＣに対するデータの書き込み（電荷蓄積層に対する電子の注入）は、防がれる。尚、書き込みパス電圧Ｖｐａｓｓは、非選択のメモリセルＭＣの電荷蓄積層に対する電荷の注入が生じない大きさに設定されている。
選択セルＭＣに対するデータの書き込み時、ソース線側のセレクトトランジスタＳＴＳは、オフされ、ビット線側のセレクトトランジスタＳＴＤのゲート（セレクトゲート線）に、トランジスタのオン電圧（しきい値電圧以上の電圧）が印加されている。
ＬＭモードのデータの書き込みにおいて、図５に示される順序に基づいて、ワード線ＷＬｎの下位データの書き込みの次に、ワード線ＷＬｎのソース線側に隣接するワード線ＷＬ（ｎ−１）のメモリセルＭＣに、上位データが書き込まれる。ワード線ＷＬ（ｎ−１）の上位ページに対するデータの書き込み後、ワード線ＷＬｎのビット線側に隣接するワード線ＷＬ（ｎ＋１）のメモリセルＭＣに、下位データが書き込まれる。
ソース側及びビット線側隣接ワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）にそれぞれデータが書き込まれた後、ワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）間のワード線ＷＬｎのページが選択され、ワード線ＷＬｎに接続されたメモリセルＭＣに対する上位データの書き込みシーケンスが実行される。
図６に示されるように、上位データの書き込み対象として選択されたワード線ＷＬｎのページに書き込むべき上位データ（“０”又は“１”）が、外部からデータラッチ回路３１内のラッチユニット３１１の上位データラッチ９１に転送（ロード）される（ステップＳＴ１）。
ワード線ＷＬｎに接続されたメモリセルＭＣに対する上位データの書き込みシーケンスにおいて、選択ワード線ＷＬｎのページに対する上位データが、選択ワード線ＷＬｎに接続されたメモリセルＭＣからロードされた下位データと演算され、選択ワード線ＷＬｎのメモリセルＭＣに書き込まれるべきデータ（シフトすべきしきい値状態）が、決定される。
図５に示されるように、ソース線側のビット線側に向かってデータの書き込みが進行するため、ワード線ＷＬｎの上位ページにデータが書き込まれる前に、ソース線側ワード線ＷＬ（ｎ−１）の下位／上位ページにデータが書き込まれている。
ワード線ＷＬｎの上位ページの書き込み時において、ワード線ＷＬｎに接続されたメモリセルＭＣは、ソース線側隣接ワード線ＷＬ（ｎ−１）に接続されたメモリセルＭＣのしきい値電圧の影響を受ける。それゆえ、ワード線ＷＬｎに接続されたメモリセルＭＣからの下位データのロード時、下位データの誤判定が生じる可能性がある。
図６及び図７に示されるように、本実施形態において、選択ワード線ＷＬｎのページから下位データを内部読み出しする前に、内部制御回路８の制御によって、ソース線側隣接ワード線ＷＬ（ｎ−１）に接続されたメモリセルＭＣに対するデータの内部読み出し（事前読み出し／ＬＭ ＤＬＡ）が実行される（ステップＳＴ２）。
上位データに対して設定された判定電圧に対応する電圧値ＶＡ，ＶＢ，ＶＣを含む事前読み出し電圧ＶＤＲ＿Ｓを用いて、ソース線側隣接ワード線ＷＬ（ｎ−１）に接続された複数のメモリセルＭＣが、どのデータを記憶しているか（どのしきい値状態であるか）判別される。
ソース線側隣接ワード線ＷＬ（ｎ−１）に対する事前読み出し電圧ＶＤＲ＿Ｓが、ソース線側隣接ワード線ＷＬ（ｎ−１）に、印加されることによって、ソース線側隣接ワード線ＷＬ（ｎ−１）に接続された複数のメモリセルＭＣに関して、上位データを記憶しているメモリセルＭＣのしきい値電圧が、“Ｅ”、“Ａ”、“Ｂ”及び“Ｃ”レベルのうちどのしきい値分布に存在しているか、判定される。
図７に示されるように、隣接ワード線ＷＬ（ｎ−１）に接続された非選択セルＭＣに対する事前読み出し時において、選択ワード線ＷＬｎ及び隣接ワード線ＷＬ（ｎ−１）を除く非選択ワード線ｏｔｈｅｒＷＬに、補正されない一定の電圧値の読み出し非選択電圧（読み出しパス電圧）Ｖｒｅａｄが、印加されている。
ソース線側隣接ワード線ＷＬ（ｎ−１）に接続されたメモリセルＭＣに対する事前読み出しの結果（メモリセルＭＣが記憶しているデータ）が、例えば、ラッチユニット３１１のラッチに、格納される。
ソース線側隣接ワード線ＷＬ（ｎ−１）に対する事前読み出しの結果に基づいて、内部制御回路８は、ソース線側隣接ワード線ＷＬ（ｎ−１）の補正読み出しパス電圧ＶＣＲ＿Ｓに設定される補正値を決定する。
選択ワード線ＷＬｎの下位ページに対するデータの読み出し時（ＬＭ読み出し）が、内部制御回路８の制御によって、実行される（ステップＳＴ３）。
ＬＭ読み出し時において、選択ワード線ＷＬｎに、ＬＭ読み出し電圧ＶＬＭが印加される。ＬＭ読み出し電圧ＶＬＭの印加によって、下位データを記憶している選択セルＭＣがオンするか否かに応じて、プリチャージされたビット線ＢＬの充電状態（“Ｈ”レベル）が維持される、又は、放電状態（“Ｌ”レベル）に変化する。ビット線ＢＬの電位の変化に基づいて、選択セルＭＣが記憶する下位データ（しきい値電圧の状態）が、データラッチ回路３１内のラッチユニット３１１の下位データラッチ９０内に、格納される。
ＬＭ読み出し時、ラッチユニット３１１には、選択ワード線ＷＬｎのメモリセルＭＣに記憶すべき上位データ、選択ワード線ＷＬｎの選択セルＭＣから読み出された下位データが格納されている。例えば、選択ワード線の選択セルに対する下位／上位データは、ラッチユニット３１１内の下位／上位データラッチ９０，９１内に格納される。尚、ＬＭ読み出しによって選択セルＭＣから読み出された下位データは、ＬＭ読み出し用に設けられたラッチに格納されてもよい。
また、ＬＭ読み出し時、隣接ワード線ＷＬ（ｎ−１）の隣接セルＭＣから事前読み出しされた上位／下位データが、ラッチユニット３１１内に格納されていてもよい。例えば、隣接セルＭＣから事前読み出しされた上位／下位データは、フラグ／ベリファイ結果の保持用又は事前読み出し用のラッチ９２，９３に格納される。
本実施形態において、ＬＭ読み出し時における選択ワード線ＷＬｎにＬＭ読み出し電圧ＶＬＭが印加されている期間において、事前読み出しの結果に基づいて、ソース線側隣接ワード線ＷＬ（ｎ−１）に、補正読み出しパス電圧ＶＣＲ＿Ｓが印加されている。
すなわち、補正読み出しパス電圧ＶＣＲ＿Ｓがソース線側隣接ワード線ＷＬ（ｎ−１）に印加された状態で、選択セルＭＣに対するＬＭ読み出しが実行され、選択ワード線ＷＬｎの選択セルＭＣのしきい値状態（消去状態又はＬＭ状態）が判定される。
ソース線側隣接ワード線ＷＬ（ｎ−１）以外の非選択ワード線ｏｔｈｅｒ ＷＬに、読み出しパス電圧Ｖｒｅａｄが、印加されている。ＬＭ読み出し時において、隣接ワード線以外の非選択ワード線ｏｔｈｅｒ ＷＬに印加される読み出しパス電圧Ｖｒｅａｄは、非選択ワード線ｏｔｈｅｒ ＷＬに接続されたメモリセル（非選択セル）のしきい値電圧の状態を考慮した補正値を、含まない。
補正読み出しパス電圧ＶＣＲ＿Ｓの電圧値ＶＤＥ，ＶＤＡ，ＶＤＢ，ＶＤＣの各印加期間において、選択ワード線ＷＬｎに接続された選択セルＭＣのしきい値電圧が判別される。なお、制御回路８は、ラッチユニット３１１に記憶された事前読み出し結果から、ソース線側隣接ワード線ＷＬ（ｎ−１）に補正読み出しパス電圧ＶＣＲ＿Ｓとしての電圧値ＶＤＥ，ＶＤＡ，ＶＤＢ，ＶＤＣを印加する。
但し、ソース線側隣接ワード線ＷＬ（ｎ−１）のメモリセルＭＣのしきい値状態に応じて、各選択セルＭＣに対するＬＭ読み出しが、選択的に実行されてもよい。
例えば、補正読み出しパス電圧ＶＣＲ＿Ｓの電圧値ＶＤＥの期間において、“Ｅ”レベルのメモリセルＭＣに隣接する選択セルＭＣの下位データが読み出され、“Ｅ”レベルのメモリセルＭＣに隣接する選択セルＭＣ以外の下位データの読み出しは停止されている。補正読み出しパス電圧ＶＣＲ＿Ｓの電圧値ＶＤＡの印加期間において、“Ａ”レベルのメモリセルＭＣに隣接する選択セルＭＣの下位データが読み出され、“Ａ”レベルのメモリセルＭＣに隣接する選択セルＭＣ以外の下位データの読み出しは、停止されている。
これと同様に、補正読み出しパス電圧ＶＣＲ＿Ｓの電圧値ＶＤＢ，ＶＤＣの印加期間において、“Ｂ”又は“Ｃ”レベルのメモリセルＭＣに隣接する選択セルＭＣの下位データが読み出され、“Ｂ”又は“Ｃ”レベルのメモリセルＭＣに隣接する選択セルＭＣ以外の下位データの読み出しは、停止されている。
事前読み出しの結果に基づいて、しきい値電圧の上昇分（又は低下分）が考慮された電圧値ＶＤＥ，ＶＤＡ，ＶＤＢ，ＶＤＣを含む補正読み出しパス電圧ＶＣＲ＿Ｓが、ソース線側隣接ワード線ＷＬ（ｎ−１）に印加されることによって、選択セルＭＣとソース線側隣接セルＭＣとの間の隣接干渉効果がほぼキャンセルされる。その結果として、上位データの書き込み対象のページが割り付けられた選択ワード線ＷＬｎのメモリセルＭＣにおいて、メモリセルＭＣの下位データの読み出しの精度を、向上できる。
データの書き込みが図５の書き込み順序に従わない場合においても、ソース線側隣接ワード線ＷＬ（ｎ−１）のＬＭ状態／消去状態の隣接セルに起因する隣接干渉効果を、事前読み出し及び事前読み出しの結果を反映した補正読み出しによって、緩和することができる。
ＬＭ読み出しによって選択セルＭＣの下位データが、ラッチユニット３１１に読み出された後、内部制御回路８の制御下において、選択セルＭＣに書き込むべき上位データと選択セルＭＣから読み出された下位データとが、演算され、選択セルＭＣが記憶すべき下位及び上位データに対応するしきい値電圧が、決定される。下位データ及び上位データの演算結果に基づいて、選択ワード線ＷＬｎに接続された選択セルＭＣに、上位データの書き込みが実行される（ステップＳＴ４）。
決定されたしきい値状態／分布に選択セルＭＣのしきい値電圧をシフトさせるために、選択ワード線ＷＬｎに書き込み電圧Ｖｐｇｍが印加され、選択セルＭＣに対するデータの書き込みが実行される。ソース線側隣接ワード線ＷＬ（ｎ−１）及び他の非選択ワード線ｏｔｈｅｒＷＬに、書き込みパス電圧（書き込み非選択電圧）Ｖｐａｓｓが、印加される。
選択ワード線ＷＬｎに対する書き込み電圧Ｖｐｇｍの印加中において、例えば、選択ワード線ＷＬｎに接続された各選択セルＭＣのしきい値電圧が書き込むべきデータに対応する所定の範囲（しきい値分布）内に収まるように、各ビット線ＢＬの電位が制御される。
例えば、データの書き込みは、選択セルＭＣのしきい値電圧が所定のしきい値状態になるまで、周知の書き込み方法によって書き込みベリファイと書き込み電圧とが繰り返し実行される。尚、図７において、図示の簡略化のため、書き込み電圧Ｖｐｇｍとして、矩形状の電圧パルスが示されている。書き込み電圧Ｖｐｇｍは、各選択セルＭＣのしきい値電圧が書き込むべきデータに対応する所定のしきい値分布に収まるように、書き込み電圧Ｖｐｇｍの大きさ及びパルス幅が、選択ワード線ＷＬｎに対する書き込み電圧Ｖｐｇｍの印加中に、調整されてもよい。
これによって、上位及び下位データの演算結果（論理合成の結果）に基づいて、ワード線ＷＬｎに接続された選択セルＭＣのしきい値電圧が、記憶すべきデータに対応したしきい値状態（レベル）にされる。
以上の動作によって、選択ワード線ＷＬｎに対するデータ書き込みが、実行される。
この後、外部からのアドレスに基づいて、図５に示される順序で、下位データの書き込み、図６及び図７に示される上位データの書き込みが、順次実行される。
本実施形態のフラッシュメモリ１００のデータの書き込みにおいて、選択ワード線ＷＬｎに接続された選択セルＭＣに対する上位データの書き込みシーケンスにおいて、選択ワード線ＷＬｎに対してソース線側に隣接する非選択ワード線ＷＬ（ｎ−１）に接続されたメモリセルＭＣに対するデータの内部読み出しが、選択セルＭＣの下位データの内部読み出し（ＬＭ読み出し）前に、事前に実行される。
これによって、隣接ワード線ＷＬ（ｎ−１）に接続された各メモリセルＭＣのしきい値状態が、選択ワード線ＷＬｎのメモリセルＭＣに対する下位データの読み出し前に、判別される。
選択セルＭＣに対する上位データの書き込みシーケンスにおいて、選択ワード線ＷＬｎの選択セルＭＣに対する下位データの読み出しは、事前読み出しの結果を反映した補正読み出しパス電圧ＶＣＲ＿Ｓがソース線側隣接ワード線ＷＬ（ｎ−１）に印加された状態で、実行される。
選択セルＭＣの下位データ読み出し時において、補正読み出しパス電圧ＶＣＲ＿Ｓが隣接ワード線ＷＬ（ｎ−１）に印加されていることによって、選択セルＭＣとソース線側隣接セルＭＣとの間に生じる隣接干渉効果がほぼキャンセルされる。
それゆえ、本実施形態のフラッシュメモリ及びそのデータの書き込み方法によれば、選択セルＭＣに対する上位データの書き込みシーケンスにおいて、隣接セルのしきい値電圧の影響を考慮しない読み出しパス電圧Ｖｒｅａｄが隣接ワード線に印加された状態で選択セルから下位データが読み出される場合に比較して、選択セルＭＣの下位データを精度よく読むことができる。
この結果として、本実施形態のフラッシュメモリ及びそのデータの書き込み方法によれば、上位データの書き込みシーケンスにおける選択セルＭＣに記憶された下位データの誤判定を低減でき、選択セルＭＣに対する下位／上位データの誤書き込みを抑制できる。
以上のように、第１の実施形態のフラッシュメモリ及びその動作によれば、メモリの信頼性を向上できる。
（２） 第２の実施形態
図８を用いて、第２の実施形態の半導体メモリ（例えば、フラッシュメモリ）及びその動作（制御方法／データの書き込み方法）について、説明する。尚、第２の実施形態において、第１の実施形態の半導体メモリと共通の構成、共通の機能及び共通の動作に関する説明は、必要に応じて行う。
選択ワード線ＷＬｎの選択セルＭＣとソース線側隣接ワード線ＷＬ（ｎ−１）のメモリセルＭＣとの間の干渉とともに、選択ワード線ＷＬｎの選択セルＭＣと選択ワード線ＷＬｎに対してビット線側の非選択ワード線ＷＬ（ｎ＋１）のメモリセルＭＣとの間に、干渉が生じる可能性がある。
図５に示される順序でデータの書き込みが実行された場合、選択ワード線ＷＬｎに接続された選択セルＭＣに対する上位データの書き込みシーケンス時、ビット線側隣接ワード線ＷＬ（ｎ＋１）のメモリセル（隣接セル）ＭＣのしきい値状態は、消去状態（“Ｅ”レベル）又はＬＭ状態である。
すなわち、選択ワード線ＷＬｎに接続された選択セルＭＣは、ソース線側隣接ワード線ＷＬ（ｎ−１）に対する上位データの書き込みによる隣接干渉効果だけでなく、ビット線側隣接ワード線ＷＬ（ｎ＋１）に対する下位データの書き込みによる隣接干渉効果を受けている。例えば、ビット線側隣接ワード線ＷＬ（ｎ＋１）のメモリセルＭＣが、“Ｅ”レベルである場合、選択ワード線ＷＬｎのメモリセル（選択セル）ＭＣのしきい値電圧が、本来のしきい値電圧より低く判定される可能性がある。
そのため、ソース線側隣接ワード線ＷＬ（ｎ−１）だけでなく、ビット線側隣接ワード線ＷＬ（ｎ＋１）のメモリセルＭＣに起因する隣接干渉効果を考慮することが好ましい。
図８に示されるように、第２の実施形態のフラッシュメモリ及びそのデータ書き込み方法において、選択ワード線ＷＬｎに接続されたメモリセルＭＣに対する上位データの書き込みシーケンス時、選択セルＭＣに対する下位データの内部読み出し動作（ＬＭ読み出し）の前に、ビット線側隣接ワード線ＷＬ（ｎ＋１）に接続されたメモリセル（非選択セル／隣接セル）ＭＣに対するデータの内部読み出し（事前読み出し／ＬＭ ＤＬＡ）が、実行される（ステップＳＴ２）。
そして、ビット線側隣接ワード線ＷＬ（ｎ＋１）に接続された非選択セルＭＣに対するデータの読み出し結果に基づいて、内部制御回路８は、ビット線側隣接ワード線ＷＬ（ｎ＋１）に対する補正読み出しパス電圧ＶＣＲ＿Ｂが設定される補正値を決定する。
選択セルＭＣに対するＬＭ読み出し時（ステップＳＴ３）、ビット線側補正読み出しパス電圧ＶＣＲ＿Ｂがビット線側隣接ワード線ＷＬ（ｎ＋１）に印加された状態で、選択ワード線ＷＬｎの選択セルＭＣの下位データが読み出される。
図５に示されるように、ビット線側隣接ワード線ＷＬ（ｎ＋１）のメモリセルＭＣに対する上位データの書き込みは、選択ワード線ＷＬｎの選択セルＭＣに対する上位データの書き込み後に、実行される。
そのため、ビット線側隣接ワード線ＷＬ（ｎ＋１）のメモリセルＭＣは、消去状態（“１”データの記憶状態）又はＬＭ状態（“０”データの記憶状態）のいずれか一方である。
それゆえ、図８に示されるように、ビット線側隣接ワード線ＷＬ（ｎ＋１）のメモリセルＭＣに対する事前読み出しのための読み出し電圧ＶＤＲ＿Ｂとして、ＬＭ読み出し電圧ＶＬＭが用いられる。ビット線側隣接ワード線ＷＬ（ｎ＋１）のメモリセルＭＣに対する事前読み出し時、ＬＭ読み出し電圧ＶＬＭが、ビット線側隣接ワード線ＷＬ（ｎ＋１）に印加される。
尚、ビット線側隣接ワード線ＷＬ（ｎ＋１）のメモリセルＭＣに対する事前読み出し時において、選択ワード線ＷＬｎ及びビット線側隣接ワード線ＷＬ（ｎ＋１）以外の非選択ワード線ｏｔｈｅｒＷＬに、読み出しパス電圧Ｖｒｅａｄが印加されている。
事前読み出しの結果に基づいて決定されたビット線側補正読み出しパス電圧ＶＣＲ＿Ｂは、例えば、２つの電圧値を含む。ビット線側補正読み出しパス電圧ＶＣＲ＿Ｂにおいて、一方の電圧値ＶＤＥは、メモリセルＭＣの消去状態（“１”データ保持状態）に対応する補正値を含み、他方の電圧値ＶＤＬＭは、メモリセルＭＣのＬＭ状態（“０”データ保持状態）に対応する補正値を含む。
例えば、補正読み出しパス電圧ＶＣＲ＿Ｂの電圧値ＶＤＬＭは、“ＬＭ”状態のメモリセルＭＣに対する補正値を含み、例えば、読み出しパス電圧Ｖｒｅａｄの電圧値より大きい。
尚、ビット線側隣接ワード線ＷＬ（ｎ＋１）のメモリセルＭＣに対する事前読み出し（ＬＭ ＤＬＡ）の結果、ビット線側隣接ワード線ＷＬ（ｎ＋１）に接続されたメモリセルＭＣの全てが、消去状態である場合、ビット線側補正読み出しパス電圧ＶＣＲ＿Ｂは、電圧値ＶＤＥにおいて一定にされた電圧パルスでもよい。また、事前読み出しの結果、ビット線側隣接ワード線ＷＬ（ｎ＋１）に接続されたメモリセルＭＣの全てが、ＬＭ状態である場合、ビット線側補正読み出しパス電圧ＶＣＲ＿Ｂは、電圧値ＶＤＬＭで一定の電圧パルスでもよい。
選択ワード線ＷＬｎのメモリセルＭＣに対するＬＭ読み出し時において、読み出し選択電圧（ＬＭ読み出し電圧）が選択ワード線ＷＬｎに印加され、２段階に電圧値が変化するビット線側補正読み出しパス電圧ＶＣＲ＿Ｂが、ビット線側隣接ワード線ＷＬ（ｎ＋１）に印加される。
例えば、補正読み出しパス電圧ＶＣＲ＿Ｂの電圧値ＶＤＥ，ＶＤＬＭの各印加期間において、選択ワード線ＷＬｎに接続された全ての選択セルＭＣのしきい値電圧が判別される。
尚、補正読み出しパス電圧ＶＣＲ＿Ｂの電圧値ＶＤＥの期間において、“Ｅ”レベルのメモリセルＭＣに隣接する選択セルＭＣに対してのみ下位データの読み出しが実行され、補正読み出しパス電圧ＶＣＲ＿Ｂの電圧値ＶＤＬＭの期間において、“ＬＭ”レベルのメモリセルＭＣに隣接する選択セルＭＣに対してのみ下位データの読み出しが実行されてもよい。
ＬＭ読み出し時において、ビット線側隣接ワード線ＷＬ（ｎ＋１）以外の非選択ワード線ｏｔｈｅｒＷＬに、読み出しパス電圧ＶＲＥＡＤが印加されている。
ＬＭ読み出しの結果に基づいて、選択ワード線ＷＬｎの選択セルＭＣに対する上位データの書き込みが、実行される。
本実施形態において、ビット線側の隣接セルのしきい値状態を考慮したビット線側補正読み出しパス電圧ＶＣＲ＿Ｂが、ビット線側隣接ワード線ＷＬ（ｎ＋１）に印加された状態で、選択ワード線ＷＬｎの選択セルの記憶している下位データの内部読み出しが、実行される。
この結果として、本実施形態のフラッシュメモリ１００において、選択ワード線ＷＬｎのメモリセルＭＣに対する上位データの書き込みシーケンスにおいて、選択セルＭＣとビット線側隣接ワード線ＷＬ（ｎ＋１）のメモリセルＭＣとの間の干渉が緩和され、選択セルの下位データの誤判定が、低減される。
それゆえ、選択ワード線ＷＬｎに接続されたメモリセルＭＣに対する下位／上位データの誤書き込みを低減できる。
したがって、第２の実施形態のフラッシュメモリ及びその動作によれば、第１の実施形態と同様に、メモリの信頼性を向上できる。
（３） 第３の実施形態
図９を用いて、第３の実施形態の半導体メモリ（例えば、フラッシュメモリ）及びその動作（制御方法／データの書き込み方法）について、説明する。尚、第３の実施形態において、第１及び第２の実施形態の半導体メモリ及びその動作と共通の構成、共通の機能及び共通の動作に関する説明は、必要に応じて行う。
第１及び第２の実施形態のフラッシュメモリにおいて、選択ワード線ＷＬｎのメモリセルＭＣに対する上位データの書き込みシーケンス時、選択ワード線ＷＬｎに対するソース線側及びビット線側の隣接ワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）のいずれか一方に関して、ワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）に接続されたメモリセルＭＣに対して事前読み出しが実行される。そして、その事前読みだし結果に基づいて生成された補正読み出しパス電圧（補正非選択電圧）がソース線側及びビット線側の隣接ワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）のいずれか一方に印加された状態で、選択ワード線ＷＬｎのメモリセルＭＣに対する下位データの内部読み出しが行われる例が、示されている。
但し、フラッシュメモリの動作時において、選択ワード線ＷＬｎに接続された選択セルＭＣは、ソース線側及びビット線側隣接ワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）に接続されたメモリセルＭＣの両方のしきい値状態の影響を受ける。
第３の実施形態のフラッシュメモリは、図９に示されるように、選択ワード線ＷＬｎのメモリセルＭＣに対する上位データの書き込みシーケンス時、内部制御回路８の制御によって、選択データ線ＷＬｎのメモリセルＭＣに対するＬＭ読み出しを実行する前に、選択ワード線ＷＬｎに対するソース線側及びビット線側の隣接ワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）の両方のメモリセルＭＣに対して、事前読み出しを実行する。
図９に示されるように、例えば、ソース線側ワード線ＷＬ（ｎ−１）に接続された各メモリセルＭＣに対する事前読み出しが実行された後、ビット線側ワード線ＷＬ（ｎ＋１）に接続された各メモリセルＭＣに対する事前読み出しが実行される。
但し、ビット線側ワード線ＷＬ（ｎ＋１）のメモリセルＭＣに対する事前読み出しが実行された後、ソース線側ワード線ＷＬ（ｎ−１）のメモリセルＭＣに対する事前読み出しが実行されてもよい。
そして、本実施形態のフラッシュメモリ１００は、ソース線側及びビット線側隣接ワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）の両方に対して補正読み出しパス電圧ＶＣＲ＿Ｓ，ＶＣＲ＿Ｂが印加された状態で、選択ワード線ＷＬｎのメモリセルＭＣに対する下位データのＬＭ読み出しを、実行する。
ＬＭ読み出しが実行されている期間において、ソース線側補正読み出しパス電圧ＶＣＲ＿Ｓが、ソース線側隣接ワード線ＷＬ（ｎ−１）に印加されるのと同時に、ビット線側補正読み出しパス電圧ＶＣＲ＿Ｂが、ビット線側隣接ワード線ＷＬ（ｎ＋１）に印加される。
例えば、ソース線側補正読み出しパス電圧ＶＣＲ＿Ｓが電圧値ＶＤＥの期間において、ビット線側補正読み出しパス電圧ＶＣＲ＿Ｂは、電圧値ＶＤＥ及び電圧値ＶＬＭに設定されている。これと同様に、ソース線側補正読み出しパス電圧ＶＣＲ＿Ｓが電圧値ＶＤＡ、電圧値ＶＤＢ及び電圧値ＶＤＣに設定されている各期間において、ビット線側補正読み出しパス電圧ＶＣＲ＿Ｂは、電圧値ＶＤＥ及び電圧値ＶＬＭに設定されている。この場合において、選択ワード線ＷＬｎに対するＬＭ読み出しの期間において、ビット線側補正読み出しパス電圧ＶＣＲ＿Ｂは、電圧値ＶＤＥと電圧値ＶＬＭとに交互に切り替わるパルス形状を有している。
例えば、ソース線側及びビット線側の隣接ワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）の両方の事前読み出しの結果を一時的に格納するために、ラッチユニット３１１内のラッチの個数が、１つ以上増加させて対応することができる。
以上のように、本実施形態において、選択ワード線ＷＬｎのメモリセルＭＣに対する上位データの書き込みシーケンス時、選択ワード線ＷＬｎに対するソース線側及びビット線側の隣接ワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）の両方に対して、隣接セルの事前読み出しが実行される。そして、事前読み出しの結果に基づいて補正された読み出しパス電圧ＶＣＲ＿Ｓ，ＶＣＲ＿Ｂがソース線側及びビット線側隣接するワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）の両方に印加された状態で、選択セルＭＣのしきい値状態が判別され、選択セルＭＣの記憶する下位データが読み出される。
これによって、本実施形態のフラッシュメモリ及びそのデータの書き込み方法は、選択ワード線ＷＬｎの選択セルＭＣに対する上位データの書き込みシーケンスにおける選択セルＭＣのしきい値状態の判定の精度をさらに向上でき、ＬＭ読み出しにおける選択セルＭＣの下位データの誤判定を、低減できる。
この結果として、本実施形態のフラッシュメモリ及びそのデータの書き込み方法は、選択セルＭＣに対する下位／上位データの書き込み時に発生する誤書き込みを、抑制できる。
したがって、第３の実施形態の半導体メモリ及びその動作によれば、第１及び第２の実施形態と同様に、メモリの信頼性を向上できる。
（４）変形例
図１０乃至図１２を参照して、第１乃至第３の実施形態の半導体メモリ（例えば、フラッシュメモリ）及びその動作の変形例について、説明する。
＜変形例１＞
図１０を用いて、実施形態のフラッシュメモリ及びそのデータ書き込み方法の変形例１について、説明する。
図１０の変形例は、図７における補正読み出しパス電圧ＶＣＲ＿Ｓを、下位データの書き込みから上位データの書き込みによるしきい値分布の移動量を考慮して、補正値を統合した例を示している。図１０に示される例は、“Ｅ”レベルから“Ａ”レベルへのしきい値分布の変動量とＬＭ状態から“Ｃ”レベルへのしきい値分布の移動量とが大きく、“Ｅ（１）”レベルから“Ｅ（１１）”レベルへのしきい値分布への変動量とＬＭ状態から“Ｂ”レベルへのしきい値分布の移動量とが小さい、とした場合を述べている。
そこで、図１０に示すように、電圧値ＶＤＥと電圧値ＶＤＢの補正量をほぼ同じとみなし、電圧値ＶＤＥ-Ｂに統合している。また、電圧値ＶＤＡと電圧値ＶＤＣの補正量をほぼ同じとし、電圧値ＶＤＥ-Ｄに統合している。
その結果として、階段状の補正読み出しパス電圧ＶＣＲ＿Ｓのステップ数が減り、下位データのロード時間を短くすることができる。
＜変形例２＞
図１１を用いて、実施形態のフラッシュメモリ及びそのデータ書き込み方法の変形例２について、説明する。
図５に示される書き込み順序で下位及び上位データの書き込みが実行された場合、選択ワードＷＬｎに対する上位データの書き込みシーケンス時、ソース線側隣接ワード線ＷＬ（ｎ−１）に割り付けられた下位及び上位ページに対して、下位及び上位データの書き込みが完了している。そのため、ソース線側隣接ワード線ＷＬ（ｎ−１）に接続されたメモリセルＭＣは、“Ｅ”、“Ａ”、“Ｂ”及び“Ｃ”レベルのうち１つのしきい値状態を有している。上述の実施形態では、４値のデータを記憶するメモリセルに対する補正読み出しパス電圧ＶＣＲ＿Ｓは、各レベルに対応した４つの電圧値ＶＤＥ，ＶＤＡ，ＶＤＢ，ＶＤＣを含む。
例えば、図１０に示されるように、“Ｅ”レベル及び“Ｂ”レベルの場合と“Ａ”レベル及び“Ｃ”レベルの場合とに場合分けすることによって、２段階に変化する電圧パルスを、４値のデータを記憶するメモリセルＭＣに対する補正読み出しパス電圧ＶＣＲ＿Ｓとして用いて、選択ワード線ＷＬｎに接続された選択セルＭＣの下位データの読み出しを、実行してもよい。
図１１に示されるように、メモリセル（隣接セル）ＭＣのしきい値電圧が“Ｅ”及び“Ｂ”レベルの場合と“Ａ”及び“Ｃ”レベルの場合とに場合分けされた補正読み出しパス電圧ＶＣＲ＿Ｓは、“Ｅ”及び“Ｂ”レベルに対する補正値が反映された電圧値ＶＤＥ−Ｂ、及び、“Ａ”及び“Ｃ”レベルに対する補正値が反映された電圧値ＶＤＡ−Ｃを、含む。
これによって、選択ワード線ＷＬｎの選択セルＭＣに対するＬＭ読み出し時において、ステップ数の削減によりソース線側補正読み出しパス電圧ＶＣＲ＿Ｓのパルス幅を短くでき、ソース線側隣接ワード線ＷＬ（ｎ−１）に接続された隣接セルＭＣに対する事前読み出しの結果を反映したＬＭ読み出しの期間を短縮できる。
この結果として、フラッシュメモリの書き込みシーケンスのための期間を短縮できる。
図１１に示される例では、“Ｅ”及び“Ｂ”レベルの場合と“Ａ”及び“Ｃ”レベルの場合とに場合分けされた補正読み出しパス電圧ＶＣＲ＿Ｓは、ソース線側及びビット線側隣接ワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）の両方に補正読み出しパス電圧が印加される場合に用いられている。
但し、ソース線側隣接ワード線ＷＬ（ｎ−１）に本変形例の補正読み出しパス電圧ＶＣＲ＿Ｓが印加され、ビット線側隣接ワード線ＷＬ（ｎ＋１）に補正無しの読み出しパス電圧Ｖｒｅａｄが印加されてもよい。
尚、隣接セルＭＣが“Ｅ”及び“Ｂ”レベルを含まない場合、補正読み出しパス電圧ＶＣＲ＿Ｓは、“Ｅ”及び“Ｂ”レベルに対する補正値を含まなくともよいし、隣接セルＭＣが“Ａ”及び“Ｃ”レベルを含まない場合、補正読み出しパス電圧ＶＣＲ＿Ｓは、“Ａ”及び“Ｃ”レベルに対する補正値を含まなくともよい。
以上のように、図１１に示される実施形態の半導体メモリ及びその動作の変形例２において、第１乃至第３の実施形態と実質的に同じ効果が得られるとともに、半導体メモリの動作を高速化できる。
＜変形例３＞
図１２を用いて、実施形態のフラッシュメモリ及びそのデータ書き込み方法の変形例３について、説明する。
上述の各実施形態において、図５に示される順序（アドレス）で、データを書き込むべきページが割り付けられたワード線が選択され、下位データ及び上位データが書き込まれる場合について、説明した。但し、下位データ及び上位データを書き込むためのワード線の選択順序は、図５に示される例に限定されない。
例えば、図１２に示される順序で、ワード線ＷＬが順次選択され、各ワード線ＷＬに接続されたメモリセルＭＣに、下位及び上位データが、書き込まれてもよい。
図１２に示されるデータの書き込み順序（アドレスの順序）において、ソース線側のワード線ＷＬから順に下位データ及び上位データが連続して書き込まれる。
図１２に示されるように、あるワード線ＷＬｎに対してソース線側に隣接するワード線ＷＬ（ｎ−１）に関して、ワード線ＷＬ（ｎ−１）の下位ページに下位データが書き込まれ（書き込み順序＜１Ａ＞）、それに続いて、ワード線ＷＬ（ｎ−１）の上位ページに上位データが書き込まれる（書き込み順序＜２Ａ＞）。
ワード線ＷＬ（ｎ−１）に接続されたメモリセルＭＣに下位／上位データが記憶された状態で、ワード線ＷＬｎの下位ページに下位データが書き込まれ（書き込み順序＜３Ａ＞）、それに続いて、ワード線ＷＬｎの上位ページに上位データが書き込まれる（書き込み順序＜４Ａ＞）。
ワード線ＷＬｎに接続されたメモリセルＭＣに下位／上位データが書き込まれた後、そのワード線ＷＬｎに対してビット線側に隣接するワード線ＷＬ（ｎ＋１）の下位及び上位ページに対して、データの書き込みが実行される（書き込み順序＜５Ａ＞，＜６Ａ＞）。
図１２に示される例において、ワード線ＷＬｎに接続されたメモリセルＭＣに対する上位データの書き込みシーケンスにおいて、ビット線側隣接ワードＷＬ（ｎ＋１）に接続された全メモリセルＭＣのしきい値状態は、“Ｅ”レベルである。
図１２に示される順序でデータの書き込みが実行された場合においても、図５乃至図１０を用いて説明したように、選択ワード線ＷＬｎに対するソース線側及びビット線側のワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）のページの少なくとも一方に、選択ワード線ＷＬｎに対するＬＭ読み出し前の事前読み出しが、実行される。
そして、選択ワード線ＷＬｎに対するＬＭ読み出し時に、事前読み出しの結果が反映された補正読み出しパス電圧ＶＣＲ＿Ｓ，ＶＣＲ＿Ｂが、ソース線側及びビット線側隣接ワード線ＷＬ（ｎ−１），ＷＬ（ｎ＋１）の少なくとも一方に印加される。
これによって、選択ワード線ＷＬｎの選択セルＭＣに対する上位データの書き込みシーケンスにおいて、ＬＭ読み出し時における選択セルＭＣの下位データの誤判定を低減でき、選択セルＭＣに対する上位データの誤書き込みの発生を、抑制できる。
したがって、図１２に示される実施形態の半導体メモリ及びその動作の変形例３において、第１乃至第３の実施形態の半導体メモリと実質的に同じ効果が得られる。
［その他］
上述の各実施形態において、１つのメモリセルが４値（２ビット）のデータを記憶する場合について述べたが、１つのメモリセルが８値（３ビット）又は１６値（４ビット）のデータを記憶する場合においても、各実施形態で述べた構成及び動作を適用することができる。
尚、メモリセルにｉ値（ｉは２以上の整数）のデータを書き込み可能である場合、メモリセルは、ｉ値に関連付けられた第１、第２、・・・、第ｉのしきい値を含む。
ｊが、４以上、ｉ以下の整数であるとした場合、隣り合わないしきい値を、第（ｊ−３）のしきい値（しきい値分布）及び第（ｊ−１）のしきい値、第（ｊ−２）及び第ｊのしきい値と示すことができる。
また、ｉ値データを記憶するメモリセルにおいて、上位側のあるビット（又はデータ）を、ｋ位ビット（データ）と示す場合、そのｋ位ビットより１ビット下位のビット（又はデータ）を、（ｋ−１）位ビット（データ）と示すことができる。ｋは、２以上ｉ以下の整数である。
上述の実施形態における隣接ワード線に対する事前読み出しにおいて、最もソース線側に位置するワード線が上位データの書き込みに選択された場合、ビット線側隣接ワード線の隣接セルのみに、事前読み出しが実行されればよい。また、最もビット線側に位置するワード線が上位データの書き込みに選択された場合、ソース線側隣接ワード線の隣接セルのみに、事前読み出しのみが実行されればよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：メモリセルアレイ、２：ロウ制御回路、３：カラム制御回路、８：内部制御回路、３０：センスアンプ回路、３１：データラッチ回路、３５：カラムデコーダ。

Claims (4)

  1. 電流経路が直列接続され、ｉビット（ｉは２以上の整数）のデータを書き込み可能な複数のメモリセルを含むメモリセルユニットと、
    前記メモリセルのゲートにそれぞれ接続された複数のワード線と、
    前記メモリセルユニットの一端に接続されたソース線と、
    前記メモリセルユニットの他端に接続されたビット線と、
    前記メモリセルユニットの動作を制御する制御回路と、を具備し、
    複数のワード線のうち、ｋ位データ（ｋ＝ｉ）の書き込み対象として選択された選択ワード線の選択セルに対する書き込み時において、
    前記選択ワード線に対して前記ソース線側に隣接するワード線を第１非選択ワード線、
    前記選択ワード線に対して前記ビット線側に隣接するワード線を第２非選択ワード線とすると、
    前記制御回路は、
    前記第１非選択ワード線に接続された第１非選択セルの読み出し結果に基づいて前記第１非選択ワード線に印加される第１非選択電圧の大きさを補正し、前記第２非選択ワード線に接続された第２非選択セルの読み出し結果に基づいて前記第２非選択ワード線に印加される第２非選択電圧の大きさを補正し、
    補正された前記第１非選択電圧および前記第２非選択電圧を前記第１非選択ワード線および前記第２非選択ワード線にそれぞれ印加し、且つ、読み出し電圧を前記選択ワード線に印加して、前記選択セルから（ｋ−１）位データを読み出し、
    読み出された前記（ｋ−１）位データと書き込むべき前記ｋ位データに基づいて、前記ｋ位データを書き込み、
    前記第１非選択セルに対する読み出し電圧に含まれる電圧のレベル数は、前記第２非選択セルに対する読み出し電圧に含まれる電圧のレベル数よりも多い、
    ことを特徴とする半導体メモリ。
  2. 電流経路が直列接続され、ｉビット（ｉは２以上の整数）のデータを書き込み可能な複数のメモリセルを含むメモリセルユニットと、
    前記メモリセルのゲートにそれぞれ接続された複数のワード線と、
    前記メモリセルユニットの一端に接続されたソース線と、
    前記メモリセルユニットの他端に接続されたビット線と、
    前記メモリセルユニットの動作を制御する制御回路と、を具備し、
    複数のワード線のうち、ｋ位データ（ｋ＝ｉ）の書き込み対象として選択された選択ワード線の選択セルに対する書き込み時において、
    前記選択ワード線に対して前記ソース線側に隣接するワード線を第１非選択ワード線、
    前記選択ワード線に対して前記ビット線側に隣接するワード線を第２非選択ワード線とすると、
    前記制御回路は、
    前記第１非選択ワード線に接続された第１非選択セルの読み出し結果に基づいて前記第１非選択ワード線に印加される第１非選択電圧の大きさを補正し、前記第２非選択ワード線に接続された第２非選択セルの読み出し結果に基づいて前記第２非選択ワード線に印加される第２非選択電圧の大きさを補正し、
    補正された前記第１非選択電圧および前記第２非選択電圧を前記第１非選択ワード線および前記第２非選択ワード線にそれぞれ印加し、且つ、読み出し電圧を前記選択ワード線に印加して、前記選択セルから（ｋ−１）位データを読み出し、
    読み出された前記（ｋ−１）位データと書き込むべき前記ｋ位データに基づいて、前記ｋ位データを書き込み、
    前記第1非選択電圧は第１電圧値および第２電圧値を含み、前記第２非選択電圧値は第３電圧値および第４電圧値を含み、
    前記選択セルから（ｋ−１）位データを読み出す際に、
    前記第１電圧値が前記第１非選択ワード線に印加されている間に前記第３電圧値および前記第４電圧値が前記第２非選択ワード線に印加され、
    前記第２電圧値が前記第１非選択ワード線に印加されている間に前記第３電圧値および前記第４電圧値が前記第２非選択ワード線に印加される
    ことを特徴とする半導体メモリ。
  3. 前記制御回路は、前記第１非選択セルおよび前記第２非選択セルに対して連続して読み出しを行う、ことを特徴とする請求項１または請求項２に記載の半導体メモリ。
  4. 前記制御回路は、前記第１非選択セルに対して読み出しを行った後に前記第２非選択セルに対して読み出しを行う、ことを特徴とする請求項３に記載の半導体メモリ。
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