CN102483948B - 具有改进型存储器块切换的半导体存储器 - Google Patents

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Abstract

非易失性存储器内核包括一个或多个存储器隔间。每个存储器隔间包括一个或多个存储器块，所述存储器块包括一组非易失性存储元件。在一个实施例中，在特定存储器隔间中的存储器块共享一组读/写电路。在存储器操作期间，存储器块被转变为激活和非激活状态。将块从非激活状态转变为激活状态的过程包括在正进入激活状态的存储器块和先前处于激活状态的另一个存储器块之间共享电荷。电荷共享改进了存储器系统的性能和/或降低了存储器系统的能耗。

Description

具有改进型存储器块切换的半导体存储器
技术领域
本发明涉及数据存储技术。
背景技术
非易失性存储器广泛应用于各种电子设备中，例如移动电话、数码相机、个人数字助理、移动计算设备及非移动计算设备。即使当电子设备未与电源(例如电池)连接时，非易失性存储器也允许存储并保留信息。非易失性存储器设备的三个特性包括：设备的价格、能耗和性能。非易失性存储器设备的性能特性包括将信息写入存储器设备所需的时间以及从存储器设备读出信息所需的时间。
许多可商购的非易失性存储器(例如，NAND flash存储器卡，即NAND闪速存储器卡)包含非易失性存储器单元的二维阵列。二维阵列内的存储器单元形成单层存储器阵列，并通过X方向和Y方向上的控制线选择存储器单元。二维阵列通常形成于硅衬底上方。相反地，单片式三维阵列内的存储器单元形成存储器单元的多个“垂直对齐的”层，并通过X方向、Y方向和Z方向上的控制线选择存储器单元。在单片式三维阵列中，多个存储器单元层形成于无中间衬底的单个衬底上方。如果形成存储器单元的多个“垂直对齐的”层的附加成本小于形成更宽或更大数量的二维阵列的成本(即，如果垂直构建存储器层的成本小于水平构建存储器层的成本)，则制造存储器单元的三维阵列可比制造存储器单元的二维阵列便宜。
通过垂直排列二维交叉点存储器阵列，已可形成具有多于一层存储器单元的三维存储器阵列。在交叉点存储器阵列中，存储器单元被设置在第一组控制线和垂直的第二组控制线的交叉点。在Johnson的第6,034,882号美国专利″Vertically Stacked Field Programmable Nonvolatile Memory and Method ofFabrication″及Zhang的第5,835,396号美国专利″Three-Dimensional Read-OnlyMemory Array″中记载了示例性三维存储器阵列。
附图说明
图1是存储器系统的一个实施例的结构图。
图2A是存储器内核的一个实施例的逻辑视图。
图2B是存储器隔间的一个实施例的逻辑视图。
图2C是存储器块的一个实施例的逻辑视图。
图3A是包括共享的和分开的解码器的存储器隔间的一个实施例的逻辑视图。
图3B是一个实施例的简化示意图，在该实施例中，在存储器阵列之间共享字线。
图3C是一个实施例的简化示意图，在该实施例中，在存储器阵列之间共享字线和位线。
图4A是三维存储器阵列的一部分的简化透视图。
图4B示出了三维存储器的一个实施例的层的子集。
图5示出了能够读或写存储器状态的电路。
图6示出了包括处于激活状态的存储器块的存储器隔间的一个实施例。
图7A是描述用于在读操作期间实施存储器块切换技术的过程的一个实施例的流程图。
图7B是描述用于在写操作期间实施存储器块切换技术的过程的一个实施例的流程图。
图8示出了用于实施存储器块切换技术的存储器隔间部分的一个实施例。
图9A是用于产生存储器块使能信号的电路的一个实施例的简化示意图。
图9B是示出用于操作图8和9A中所示电路的过程的一个实施例的时序图。
图10示出了用于实施存储器块切换技术的存储器隔间部分的一个实施例。
具体实施方式
非易失性存储器设备的一个示例包括一个或多个存储器隔间(或其它分组)。每个存储器隔间(或其它分组)包括一个或多个存储器块，存储器块包括非易失性存储元件分组。除了块，也可使用其它结构。在一个实施例中，特定存储器隔间中的存储器块共享一组读/写电路。在存储器操作期间，存储器块被转变为激活或非激活状态。将块从非激活状态转变为激活状态的过程包括：使得在进入激活状态的存储器块和先前处于激活状态的另一个存储器块之间实现电荷共享。该电荷共享为存储器系统改进了性能和/或降低了能耗。
图1是示出存储器系统100的一个实施例的结构图，该存储器系统100能够实施本文所描述的存储器块切换技术。存储器系统100包括主机106(例如，个人电脑或移动电话)和存储器卡101。存储器卡101包括存储器芯片控制器105和存储器芯片102。存储器芯片控制器105(可包括一个或多个状态机、页面寄存器、SRAM或其它用于控制存储器芯片102操作的其它控制逻辑)从主机106接收数据和命令并向主机106提供数据。在一个实施例中，存储器芯片控制器105和存储器芯片102被布置在单个集成电路上。在其它实施例中，存储器芯片控制器105和存储器芯片102被布置在不同的集成电路上。存储器芯片102包括存储器内核控制电路104和存储器内核103。存储器内核控制电路104可包括用于控制存储器块选择的逻辑、用于当将特定存储器块偏置到读或写状态时控制对电压参考进行调节的逻辑或用于产生行地址和列地址的逻辑。存储器内核103可包括二维或三维存储器单元阵列。在一个实施例中，存储器内核控制电路104和存储器内核103布置在单个集成电路上。在其它实施例中，存储器内核控制电路104和存储器内核103布置在不同的集成电路上。
参考图1，当主机106向存储器芯片控制器105发送指令以表明要从存储器卡101读取数据或向存储器卡101写入数据时，启动存储器卡操作。在写操作事件中，主机106将向存储器芯片控制器105发送写命令和待写数据。待写数据可由存储器芯片控制器105进行缓冲，且可产生与待写数据对应的纠错码(Error Correcting Code，ECC)。ECC数据允许检测和/或纠正在传输和存储期间发生的数据错误，ECC数据可被写入存储器内核103或者存储于存储器芯片控制器105内的非易失性存储器中。在一个实施例中，通过存储器芯片控制器105内的电路产生ECC数据并纠正数据错误。
再参考图1，在对来自主机106的指令进行解码之后，存储器芯片控制器105将控制存储器芯片102的操作。例如，在向存储器芯片102发布写操作之前，存储器芯片控制器105可检查状态寄存器，以确保存储器芯片102能够接受待写数据。在另一个示例中，在向存储器芯片102发布读操作之前，存储器芯片控制器105可预读与待读数据相关的开销信息。开销信息可包括ECC数据或指向新的存储器位置的重定向指针。一旦存储器芯片控制器105启动了读或写操作，存储器内核控制电路104将为存储器内核103内的字线和位线产生偏置电压，还产生适当的存储器块、行地址和列地址。
图2A示出了具有两个存储器隔间330的存储器内核103的逻辑结构图。对于不同实施方式，每个存储器内核的存储器隔间的数目可不同。一些实施例可采用每个存储器内核仅一个存储器隔间。在存储器内核的一个实施例中，有16个存储器隔间。
图2B示出了包括存储器块310和读/写电路306的存储器隔间330的一个示例的逻辑结构图。尽管图2B表示了存储器隔间中有三个存储器块，但是可使用多于三个或少于三个的存储器块。在一个实施例中，每个存储器隔间330有32个存储器块。尽管读/写电路306在图2B中被示为在三个存储器块310下方，但是这不表示物理布局。读/写电路306包括用于对存储器块310内的存储器单元进行读和写的电路。如图2B中所示，读/写电路306可在存储器隔间内的多个存储器块上共享。由于单组读/写电路306可支持多个存储器块，这允许减小芯片面积。然而，在一些实施例中，在特定时间仅应该将单个存储器块电耦合至读/写电路306，以避免信号冲突。
图2C示出了包括存储器阵列301、行解码器304和列解码器302的存储器块310的一个示例的逻辑结构图。存储器阵列301包括连续的非易失性存储器单元组，所述非易失性单元具有通常未被诸如用于解码字线或位线的电路所阻断的连续的位线和字线。存储器阵列301可包括一个或多个存储器单元层(例如，4个存储器层)。行解码器304对行地址解码并在适当时机(例如，当对存储器阵列301的存储器单元进行读或写时)在存储器阵列301中选择出特定字线。列解码器302对列地址解码并在存储器阵列301中选择出特定的一组字线以电耦合至读/写电路。在一个实施例中，每个存储器层的字线数目为4K、每个存储器层的位线数目为1K，且存储器层的数目为4，提供了包含16M个存储器单元的存储器阵列301。
图2A-2C示出了存储器内核结构的一个实施例，该存储器内核结构包括具有多个存储器隔间的存储器内核，每个存储器隔间具有多个存储器块。尽管揭露了其中存储器隔间包括存储器块且存储器块包括非易失性存储器单元组的存储器内核结构，但其它结构或分组也可与本文所描述的技术一起使用。
在一些实施例中，在存储器阵列之间可以共享行解码器304和/或列解码器302或者分开。图3A中所示的存储器隔间332的一个实施例包括共享的行解码器349和两个存储器阵列352和354。与图2B中所示的存储器隔间330相比，存储器隔间332具有两组读/写电路340和342，且两个存储器阵列352和354共享行解码器349。行解码器349控制存储器阵列352和354二者中的字线(即，由行解码器349驱动的字线是共享的)。行解码器348和349是分开的，从而行解码器348驱动偶字线而行解码器349驱动奇字线。列解码器344和346是分开的，从而列解码器346驱动偶位线而列解码器344驱动奇位线。由列解码器344控制的被选位线可电耦合至读/写电路340。由列解码器346控制的被选位线可电耦合至读/写电路342。当列解码器分开时分开读/写电路允许实现更高效的布图。
图3B中示出了与存储器隔间332对应且包括字线和位线的简化示意图。字线WL1、WL3和WL5由存储器阵列352和354共享且由图3A中所示的行解码器349控制。字线WL0、WL2、WL4和WL6从存储器阵列352的左侧被驱动且由图3A中所示的行解码器348控制。字线WL1、WL3和WL5从存储器阵列352的右侧被驱动且由图3A中所示的行解码器349控制。位线BL0、BL2和BL4从存储器阵列352的底部被驱动且由图3A中所示的列解码器346控制。位线BL1、BL3和BL5从存储器阵列352的顶部被驱动且由图3A中所示的列解码器344控制。
图3C示出了存储器阵列的布置，其中，在存储器块上共享字线和位线，且行解码器和列解码器分开。在存储器阵列406和408之间共享字线WL1、WL3和WL5。在存储器阵列406和402之间共享位线BL1、BL3和BL5。由于单个行解码器和/或列解码器可用于支持两个存储器阵列，所以共享字线和/或位线有助于减小布图面积。行解码器是分开的，从而从存储器阵列406的左侧驱动字线WL0、WL2、WL4和WL6且从存储器阵列406的右侧驱动字线WL1、WL3和WL5。列解码器是分开的，从而从存储器阵列406的底部驱动位线BL0、BL2、BL4和BL6且从存储器阵列406的顶部驱动位线BL1、BL3和BL5。将行和/或列解码器分开有助于解除布图约束(例如，由于分开的列解码器仅需要每隔一个位线进行驱动，而不需要驱动每个位线，所以列解码器间距可缓解2倍)。
图2C中所示的存储器块310可包括二维或三维存储器阵列。图4A是单片式三维存储器阵列201的一部分的简化透视图，该单片式三维存储器阵列201包括位于第二存储器级220下方的第一存储器级218。位线206和210沿第一方向布置而字线208沿与位线垂直的第二方向布置。第一存储器级218的上导体可用作位于该第一存储器级上方的第二存储器级220的下导体。在带有附加的存储器单元层的存储器阵列中，会存在附加的位线和字线层。在一些实施例中，存储器级可如第6,952,030号美国专利“High-Density Three-Dimensional MemoryCell”所记载那样形成，该美国专利通过引用而全部并入本文中。关于三维存储器的合适实施例的信息可在下面的美国专利中找到：第6,879,505、7,286,439、6,856,572和7,359,279号美国专利，其通过引用而全部将这些专利并入本文中。
存储器阵列201包括多个存储器单元200。存储器单元200可以是一次性写入存储器单元或者是可重写存储器单元。对于第一存储器级218，存储器单元200在一组位线206和一组字线208之间并与该组位线206和该组字线208连接。对于第二存储器级220，存储器单元220在一组位线210和一组字线208之间并与该组位线210和该组字线208连接。在一个实施例中，每个存储单元包括控向元件(例如，二极管)和状态改变元件。在一个实施例中，第一存储器级218的二极管可以是如箭头A1所示朝上指向的二极管(例如，p区在二极管的底部)，而第二存储器级220的二极管可以是如箭头A2所示朝下指向的二极管(例如，n区在二极管的底部)，或者反之。在另一个实施例中，每个存储器单元仅包括状态变化元件。可使用许多不同类型的存储器单元。
在一个实施例中，存储器单元200是可重写的。例如，公开号为2006/0250836的美国专利申请记载了包括与可逆电阻切换元件串联耦合的可重写非易失性存储器，该美国专利申请通过引用而全部并入本文中。可逆电阻切换元件包括可逆电阻率切换材料，该材料具有可在两个或更多状态之间可逆切换的电阻率。在一些实施例中，可逆电阻切换材料可由金属氧化物形成。可采用各种不同的金属氧化物。在一个示例中，采用氧化镍。在第6,034,882、6,525,953、6,952,043、6,420,215、6,951,780及7,081,377号美国专利中可找到各种存储器单元的示例。实施本文所揭示的存储器块切换技术并不要求特定类型的存储器单元。
在读操作的一个实施例中，通过将字线组中的一个字线(即，被选字线)偏压至读模式中的被选字线电压(例如，0V)，读出多个存储器单元200之一所存储的数据。采用读电路将连接至被选存储器单元的位线偏压至读模式中的被选位线电压(例如，2V)。对于本文，连接可以是直接连接或者是间接连接(例如，通过另一个部件的连接)。为了避免感测到从被选位线到许多未被选字线的漏电流，将未被选字线偏压至与被选位线相同的电压(例如，2V)。为了避免从未被选位线到被选字线的漏电流，可将未被选位线偏压至与被选字线相同的电压(例如，0V)。然后，读电路(例如，通过随着时间对连接至被选存储器单元的预充电节点的电压与参考电压进行比较)感测流经被选存储器单元的电流量。
在读操作的另一个实施例中，将被选字线偏压至-1.6V，将被选位线偏压至0V，将未被选字线偏压至0V，并将未被选位线偏压至-1.6V。然后，读电路感测由被选存储器单元传导的电流量。
在写操作的一个实施例中，将存储器单元元件的电阻从高电阻率状态切换到低电阻率状态的过程被称为“设置”(SET)可逆电阻切换元件。将存储器单元元件的电阻从低电阻率状态切换到高电阻率状态的过程被称为“重置”(RESET)可逆电阻切换元件。高电阻率状态与二进制数据“0”相关而低电阻率状态与二进制数据“1”相关。在其它实施例中，设置和重置和/或数据编码可相反设置。在一些实施例中，第一次设置电阻切换元件需要比正常电压高的电压，此称为“形成”(FORMING)操作。
在写操作的一个实施例中，可逆电阻切换材料在制造后可处于初始高电阻率状态，在施加第一电压和/或电流时可切换为低电阻率状态。施加第二电压和/或电流可使可逆电阻切换材料返回至高电阻率状态。可替选地，可逆电阻切换材料在制造后可处于初始低电阻状态，在施加合适的电压和/或电流时该低电阻状态可逆地切换为高电阻状态。当在存储器单元中使用时，一个电阻状态可表示二进制数据“0”，而另一个电阻状态可表示二进制数据“1”。然而，可使用多于两个的数据/电阻状态。
在写操作的一个实施例中，通过将被选字线偏压至设置模式中的被选字线电压(例如，-0.6V)来设置多个存储器单元200之一的电阻切换元件。采用写电路将连接至被选存储器单元的位线偏压至设置模式中的被选位线电压(例如，7.4V)。因此，设置模式中的被选存储器单元被正向偏置，除了具有更大的电压范围之外其与读操作类似。未被选字线被偏压至6.8V，未被选位线被偏压至0V。与在被选存储器单元两端施加8V相比，在与未被选字线和未被选位线的交叉点相关的未被选存储器单元两端施加6.8V电压减小了通过未被选存储器单元的漏电流量。也可采用其它设置偏置方案(例如，在被选存储器单元两端施加5V电压，而非8V)。
在写操作的一个实施例中，通过将被选字线偏压至-8V、将被选位线偏压至0V、将未被选字线偏压至0V以及将未被选位线偏压至-8V，设置多个存储器单元200之一的电阻切换元件。
在写操作的一个实施例中，通过将被选字线偏压至重置模式中的被选字线电压(例如，7V)来重置多个存储器单元200之一的电阻切换元件。采用写电路将连接至被选存储器单元的位线偏压至重置模式中的被选位线电压(例如，-7V)。因此，重置模式中的被选存储器单元被反向偏置。未被选字线被偏压至0V，而未被选位线被偏压至0V。与上面描述的设置操作相比，在重置操作期间将未被选字线和未被选位线偏压至相同电压减小了通过未被选存储器单元的漏电流量。
图4B示出了三维存储器的一个实施例的存储器阵列和路由层的子集。存储器阵列层位于衬底上方。存储器阵列层包括位线层BL0、BL1、BL2及字线层WL0、WL1。在其它实施例中，也可实现附加的位线和字线。在衬底表面上配置支持电路(例如，行解码器、列解码器及读/写电路)，在该支持电路上方制作存储器阵列层。实现三维存储器的集成电路还可包括多个金属层，用于在支持电路的不同元件之间以及在支持电路与存储器阵列的位线、字线之间路由信号。这些路由层可配置在实现于衬底表面上且位于存储器阵列层下面的支持电路上方。
图4B示出了用于路由的两个金属层R1和R2；然而，其它实施例可包括多于或少于两个金属层。在一个示例中，这些金属层R1和R2由钨(每平方约1欧姆)形成。可在存储器阵列上方设置一个或多个金属层，用于在集成电路的不同元件之间路由信号。图4B示出了在存储器阵列上方的这样一个金属层，标记为上金属层。在一个示例中，上金属层由铜或铝(每平方约0.05欧姆)形成，其与金属层R1和R2相比每单位面积可提供更小的电阻。金属层R1和R2可不采用与用于上金属层相同的材料来实现，这是因为用于金属层R1和R2的金属需要经受住在金属层R1和R2上方制造存储器阵列的处理步骤。
在一个实施例中，如图1中所示的存储器内核103包含局部数据线，该局部数据线实现于存储器阵列层下方的一个或多个下金属层中。下金属层每单位面积具有相对高的电阻和电容。在一个或多个上金属层中实现全局数据线，所述上金属层每单位面积具有比下金属层相对更低的电阻和电容。
可采用通孔在相邻路由层之间形成连接。可采用多层通孔在多于2层之间形成连接。在美国专利6,034,882中有关于每层使用少于一个掩蔽步骤的多层通孔的信息。
尽管较大的存储器阵列具有更大的面积效率，但是它们的尺寸可能由于各种原因受到限制。例如，在大阵列中，由字线和位线的电阻和电容引起的沿着字线和位线的信号延迟(即，RC延迟)可能非常明显。通过将较大的阵列分为一组较小的子阵列，从而减小每个字线和/或每个位线的长度，可减小这些RC延迟。作为另一个示例，与存取一组存储器单元相关的功率会规定在给定存储器操作期间可同时存取的存储器单元的数量的上限。因此，可将大存储器阵列分为更小的子阵列，以减小同时存取的存储器单元的数目。
图5示出了与存储器阵列的一部分一起以读模式操作的读/写电路502的一个示例。读/写电路502与图2B中示出的一组读/写电路306之一对应。读/写电路502还与图3A中所示的一组读/写电路340和342之一对应。存储器阵列的该部分包括许多位线中的两个(即，标记为“被选BL”的一个被选位线及标记为“未被选BL”的一个未被选位线)及许多字线中的两个(标记为“被选WL”的一个被选字线及标记为“未被选WL”的一个未被选字线)。将被选位线和未被选字线偏压至2V。将被选字线和未被选位线偏压至0V。对被选存储器单元550施加2V正向偏压。对未被选存储器单元556施加2V反向偏压。由于半选存储器单元552和554各自在存储器单元两端施加相同的电压，因此半选存储器单元552和554既未被正向偏置也未被反向偏置。
参考图5中所示的读/写电路，读/写电路502的SELB节点通过列解码器504而电耦合至被选位线。列解码器504与图2C中所示的列解码器302对应。晶体管562将节点SELB耦合至Vsense节点。钳位控制电路564控制晶体管562。Vsense节点被连接至参考电流Iref及感测放大器566的一个输入。感测放大器566的另一个输入接收Vref-read，Vref-read是用于在读模式中与Vsense节点电压比较的电压电平。将感测放大器566的输出连接至数据输出端子和数据锁存器568。将写电路560连接至节点SELB、数据输入端子和数据锁存器568。
在读操作期间，读/写电路502将被选位线偏压至2V(即，读模式中的被选位线电压)。在感测数据之前，读/写电路502会将Vsense节点预充电至4V。当感测数据时，读/写电路502试图通过源随器配置中的钳位控制电路564和晶体管562将SELB节点调节至2V。如果通过被选存储器单元550的电流大于读电流限制Iref，则随着时间过去，Vsense节点会降至Vref-read(例如，被设置为3V)之下而感测放大器566将读出数据“0”。输出数据“0”代表被选存储器单元550处于低电阻状态(例如，“设置”状态)。如果通过被选存储器单元550的电流小于Iref，则Vsense节点将保持在Vrf-read之上而感测放大器566将读出数据“1”。输出数据“1”代表被选存储器单元550处于高电阻状态(例如，“重置”状态)。在感测通过被选存储器单元的电流的一段时间(例如，400ns)后，数据锁存器568将锁存感测放大器566的输出。
在一个实施例中，在写操作期间，如果数据输入端子要求数据“0”写入被选存储器单元，则读/写电路502通过写电路560将SELB偏压至写模式中的被选位线电压(例如，用于“设置”操作的7.4V)。对存储器单元编程的持续时间可以是固定的时间段(例如，采用固定宽度编程脉冲)或可变的(例如，采用感测在编程时存储器单元是否已编程的写电路560)。关于可在对数据编程时进行感测的写电路的有关信息可在美国专利6,574,145中找到。如果数据输入端子要求写入数据“1”，则写电路560将SELB偏压至写模式中的未被选位线电压(例如，用于“设置“操作的0V)。
图6示出了包括处于激活状态的存储器块的存储器隔间600。存储器隔间600包括读/写电路606和存储器块601，存储器块601包括存储器阵列602、行解码器608和列解码器604。存储器阵列602包括字线694-696、位线691-693及可一次或多次编程的存储器单元620。行解码器608连接至一组字线，该组字线包括存储器阵列602的一个被选字线695和两个未被选字线694和696。列解码器604连接至一组位线，该组位线包括存储器阵列602的一个被选位线692和两个未被选位线691和693。被选位线692连接至由晶体管646和648形成并由节点XCS[2]控制的位线解码器。左边的未被选位线691连接至由晶体管642和644形成并由节点XCS[1]控制的位线解码器。右边的未被选位线693连接至由晶体管652和654形成并由节点XCS[3]控制的位线解码器。PMOS晶体管644、648和654连接至节点SELB[1]，该节点SELB[1]被连接至读/写电路606。NMOS晶体管642、646和652连接至节点VUB。
在一个实施例中，当存储器阵列602处于激活状态时，行解码器608选择单个位线而列解码器604选择单个位线(即，XCS[2]为低而XCS[1]和XCS[3]为高)。当存储器阵列602为激活时，列解码器604将被选位线692电耦合至SELB[1]节点，该SELB[1]节点被连接至读/写电路606。列解码器604还将未被选位线691和693偏压至用于位线的未被选电压VUB。尽管列解码器604中示出的部分针对每个存储器块601仅选择一个位线，但针对每个存储器块601可选择多于一个的位线。在一个实施例中，列解码器604关于每个存储器块选择32个位线。例如，列解码器604控制32个位线子集并将来自32个位线子集中的每个子集中的一个位线电耦合至SELB节点(即，电耦合至SELB[31:0]之一)。在一个实施例中，未被选位线可被偏压至一个或多个未被选位线电压(例如，在读操作中，该一个或多个未被选位线电压可包括-1.6V、-1.5V和-1.7V)。在另一个实施例中，未被选字线可被偏压至一个或多个未被选字线电压(例如，在“设置”操作中，该一个或多个未被选字线电压可包括6.8V、6.7V和6.9V)。
在一个实施例中，当存储器阵列602处于激活状态时，行解码器608将所有字线(即，不存在被选字线)偏压至未被选字线电压。列解码器604将所有位线(即，不存在被选位线)偏压至未被选位线电压。在另一个实施例中，行解码器608浮置所有字线而列解码器604浮置所有位线。在一个实施例中，存储器隔间600包括16个存储器块，这16个存储器块之一处于激活状态而其它15个存储器块处于非激活状态。
图7A是用于在读操作期间实施存储器块切换技术的过程的一个实施例的流程图。图7A的过程可在一个存储器隔间上执行或在多个存储器隔间上同时执行。在步骤701中，图1所示的存储器芯片控制器105对来自主机的读命令解码。在步骤702中，识别存储器隔间及该存储器隔间内的包含要读取的所请求数据的一组存储器块。除了识别与待读数据相关的该组存储器块外，存储器芯片控制器105还可确定存储器块激活的顺序。在步骤703中，在存储器隔间内部，第一存储器块被设置为读状态且第二存储器块被设置为非激活状态。在步骤704中，从第一存储器块中读出数据并将其存储到页面寄存器中。在一个实施例中，页面寄存器物理上位于图4B所示的存储器阵列层之下。在另一个实施例中，页面寄存器物理上位于图1所示的存储器内核103的外面。在步骤705中，第二存储器块开始从非激活状态转变为读状态而第一存储器块开始从读状态转变为非激活状态。在步骤706中，在第一和第二存储器块之间使能电荷共享。在这个步骤期间，将与第一存储器块相关的一组控制线(例如，位线或字线)和与第二存储器块相关的第二组控制线电耦合。在步骤707中，第二存储器块完成从非激活状态到读状态的转移而第一存储器块完成从读状态到非激活状态的转移。在步骤708中，从第二存储器块读出数据并将其存储在页面寄存器中。在步骤709中，存储器芯片控制器105将从第一和第二存储器块中读出的数据输出给主机。应注意，也可使用除图7A所示之外的其它步骤顺序。
图7B是用于在写操作期间实施存储器块切换技术的过程的一个实施例的流程图。图7B所示的过程可在一个存储器隔间上执行或在多个存储器隔间上同时执行。在步骤751中，接收来自主机的写命令和待写入的数据。来自主机的写命令被图1所示的存储器芯片控制器105解码。在步骤752中，识别存储器隔间及该存储器隔间内的待写入所接收数据的一组存储器块。在步骤753中，在存储器隔间内，第一存储器块被设置为写状态(例如，用于执行“设置”或“重置”操作的写状态)且第二存储器块被设置为非激活状态。在步骤754中，将待写数据的子集写入第一存储器块中。在步骤755中，第二存储器块开始从非激活状态转变为写状态而第一存储器块开始从写状态转变为非激活状态。在步骤756中，在第一和第二存储器块之间使能电荷共享。在这个步骤期间，将与第一存储器块相关的一组控制线(例如，位线或字线)和与第二存储器块相关的第二组控制线电耦合。在步骤757中，第二存储器块完成从非激活状态到写状态的转移且第一存储器块完成从写状态到非激活状态的转移。应注意，也可使用除图7B所示之外的其它步骤顺序。
图8示出了用于实施存储器块切换技术的存储器隔间部分800的一个实施例。存储器隔间部分800包括第一块部分880、第二块部分882及电荷转移电路840。第一块部分880包括第一存储器阵列部分802和第一列解码器部分806。第一存储器阵列802包括两个未被选字线891和893、被选字线892、未被选位线894及可一次或多次编程的存储器单元820。如图8中所示，存储器单元820位于第一存储器阵列802中的字线891-893和未被选位线894的交叉点。第一列解码器部分806包括由晶体管842和844组成并由节点XCS[1]控制的位线解码器。完整的列解码器包括多个位线解码器。第一存储器阵列802中的未被选位线894连接至由晶体管842和844组成的位线解码器。PMOS晶体管844将节点SELB[1]耦合至第一存储器阵列802中的未被选位线894。NMOS晶体管842将节点NVUB[1]耦合至第一存储器阵列802中的未被选位线894。
第二块部分882包括第二存储器阵列部分804和第二列解码器部分808。第二存储器阵列804包括字线896-898、位线895及可一次或多次编程的存储器单元820。如图8中所示，存储器单元820位于第二存储器阵列804中的字线896-898和位线895的交叉点。当第二存储器阵列804处于非激活状态时，将位线895浮置。第二列解码器部分808包括由晶体管852和854组成且由节点XCS[18]控制的位线解码器。第二存储器阵列804中的位线895连接至由晶体管852和854组成的位线解码器。PMOS晶体管854将节点SELB[2]耦合至第二存储器阵列804中的位线895。NMOS晶体管852将NVUB[2]耦合至第二存储器阵列804中的位线895。
在一个实施例中，第一存储器阵列802和第二存储器阵列804包括多个字线和多个位线。在另一个实施例中，第一列解码器部分806和第二列解码器部分808包括多个位线解码器。第二存储器阵列804的字线896-898可被偏压至未被选字线电压或被浮置。第二存储器阵列804的位线895可被偏压至非激活未被选电压(例如，0V)或被浮置。参考图3C，由于WL3在存储器阵列406和408之间被共享，如果存储器阵列406处于激活状态而存储器阵列408处于非激活状态，则WL3可被偏压至未被选字线电压。类似地，未被选字线891和893可被第一存储器阵列802和第二存储器阵列804二者共享。
电荷转移电路840包括NMOS晶体管866、862和864。NMOS晶体管866将偏压至未被选位线电压的节点VUB耦合至节点VUB_TRI，该节点VUB_TRI可被偏压至特定电压或被浮置。NMOS晶体管862将节点NVUB[1]耦合至VUB_TRI且NMOS晶体管862由BLKEN[1]控制。NMOS晶体管864将节点NVUB[2]耦合至VUB_TRI且NMOS晶体管864由BLKEN[2]控制。NMOS晶体管866将节点VUB耦合至VUB_TRI且NMOS晶体管866由XBLKSW控制。
在存储器操作期间，第一存储器阵列802初始处于激活状态且其未被选位线被偏压至未被选位线电压。第二存储器阵列804初始处于非激活状态且其位线浮置。将第二存储器阵列804转变到激活状态的过程包括：使晶体管866截止并同时使晶体管862和864导通。同时导通晶体管862和864在节点NVUB[1]和NVUB[2]之间产生导电通路。随着列解码器部分806为其未被选位线选择NVUB[1]以及列解码器部分808为其未被选位线选择NVUB[2]，在第一存储器阵列802中的未被选位线和第二存储器阵列804中的未被选位线之间形成导电通路且发生电荷共享。在电荷共享发生之后，第一存储器阵列802被置于非激活状态而第二存储器阵列804被置于激活状态。
图9A示出了用于产生块使能信号(例如，BLKEN[1]和BLKEN[2])的BLKEN锁存电路900的一个实施例，该块使能信号用作图8所示的电荷转移电路840的输入。包括NAND栅极的块解码器902将块地址BLKADD[4:0]作为输入，块解码器902的输出被耦合至锁存器904的一个输入。由一对交叉耦合的NAND栅极形成的锁存器904输出块使能信号BLKEN，并包括耦合至BLKSW的第二输入。如果在存储器块地址BLKADD[4:0]改变前升高BLKSW，则BLKEN将保持高位直至BLKSW被降低。在图9A的实施例中，当BLKADD[4:0]＝11111时，BLKEN锁存电路900将导致BLKEN升高。在其它实施例中，块解码器902被配置为使得当给定特定块地址(例如，BLKADD[4:0]＝00010)时驱使BLKEN变高。
图9B中所示的时序图示出了用于操作存储器隔间部分800(见图8)和BLKEN锁存电路900(见图9)的过程的一个实施例。BLKADD[4:0]代表给定的块地址并且是BLKEN锁存电路900的输入。BLKSW是高电平有效块切换信号并且是BLKEN锁存电路900的输入。XBLKSW是低电平有效块切换信号并且是图8所示的电荷转移电路840的输入。BLKEN[1]是用于具有块地址BLK[1]的第一块的块使能信号，并与图8所示的第一块部分880对应。BLKEN[2]是用于具有块地址BLK[2]的第二块的块使能信号，并与图8所示的第二块部分882对应。如图8中所示，NVUB[1]是用于第一块的NVUB节点。如图8所示，NVUB[2]是用于第二块的NVUB节点。VUB_TRI是连接至图8中的晶体管862、864和866的三态节点。
在一个实施例中，在处于激活状态的第一存储器块中的未被选位线和未被选字线之间的电容为数毫微法。参考图3C，如果存储器阵列406是处于激活状态的第一存储器块的一部分，则连接至未被选位线的电容所存储的能量进一步包括与存储器阵列402共享位线有关的电容(例如，位线BL1、BL3和BL5可电容性耦合至字线WL7-WL13和/或位线BL14、BL16、BL18和BL20)。因此，处于激活状态的第一存储器块存储了相当多的能量。由于当第二存储器块从非激活状态转变到激活状态时需要相当多的能量对第二存储器块中的未被选位线进行充电，因此第一存储器块所存储的能量有助于给第二存储器块充电。存储器块切换技术允许在第一存储器块中的未被选位线和从非激活状态转变到激活状态的第二存储器块中的未被选位线之间共享电荷，该技术可用于降低能耗。在将一个激活的存储器块切换到另一个激活的存储器块的过程中，该存储器块切换技术还可改善性能和/或降低功率。
在存储器操作期间，与第一块部分880对应的第一存储器阵列802初始处于激活状态(例如，处于读状态或写状态)且其未被选位线被偏压至用于位线的未被选电压。与第二块部分882对应的第二存储器阵列804初始处于激活状态。如图9B所示，当具有块地址BLK[1]的第一块在T1之前激活时，BLKSW为低、XBLKSW为高、且BLKEN[1]为高。由于XCS[1]、BLKEN[1]和XBLKSW都为高，因此图8中所示的未被选位线被偏压至VUB。在T1，通过设置BLKSW为高，这使得在存储器块地址BLKADD[4:0]在T2发生改变之前锁存BLKEN[1]，从而开始第一块至第二块的转移。在T2，随着存储器块地址的改变，XBLKSW被置为低，从而将VUB_TRI浮置并阻止VUB电耦合至未被选位线。在T3，BLKEN[2]升高且存储器块使能信号BLKEN[1]和BLKEN[2]重叠。随着列解码器部分806为其未被选位线选择NVUB[1]以及列解码器部分808为其未被选位线选择NVUB[2]，在第一块中的未被选位线和第二块中的未被选位线之间形成导电通路，且发生电荷共享。通过第一块中的未被选控制线和第二块中的未被选控制器使能的电荷共享对应于图7中的步骤706。电荷共享使得在节点NVUB[1]的电压较低而在节点NVUB[2]的电压较高。在时间T4，BLKSW下降，导致BLKEN[1]在T5下降，因此防止在第一块和第二块之间电荷共享。在时间T6，XBLKSW升高，导致NVUB[2]被偏压至VUB。NVUB[1]经过放电通路(在图8中未示出)被拉为更低。
参考图9B，BLKSW在T1升高，T1是存储器块地址在T2发生改变之前的时间。在存储器块地址改变之后，由于通过BLKEN锁存电路的延迟，BLKEN[2]在T3变高。由于BLKSW先于块地址改变而升高，因此BLKEN[1]和BLKEN[2]都为高，在第一存储器块和第二存储器块中的未被选位线之间产生电荷共享通路。为了防止发生信号冲突，在BLKEN[2]在T3升高之前XBLKSW在T2降低，从而在电荷共享之前将VUB_TRI浮置。类似地，在XBLKSW升高之前BLKEN[1]在T5降低。
图10示出了用于实施存储器块切换技术的存储器隔间部分1000。存储器隔间部分1000包括第一块部分1080、第二块部分1082和电荷转移电路1040。第一块部分1080包括第一存储器阵列1002和第一行解码器部分1006。第一存储器阵列1002包括位线1091-1093、未被选字线1094和可一次或多次编程的存储器单元1020。第一行解码器部分1006包括由晶体管1042和1044形成并由节点RSEL[1]控制的字线解码器。完整的行解码器包括多个字线解码器。NMOS晶体管1044将节点XSELW[1]耦合至第一存储器阵列1002中的未被选字线1094。PMOS晶体管1042将节点NVUW[1]耦合至第一存储器阵列1002中的未被选字线1094。
第二块部分1082包括第二存储器阵列1004和第二行解码器部分1008。第二存储器阵列1004包括位线1096-1098、字线1095及可一次或多次编程的存储器单元1020。当第二存储器阵列1004处于非激活状态时字线1095被浮置。第二行解码器部分1008包括由晶体管1052和1052形成并由节点RSEL[17]控制的字线解码器。NMOS晶体管1054将节点XSELW[2]耦合至第二存储器阵列1004中的字线1095。PMOS晶体管1052将节点NVUW[2]耦合至第二存储器阵列1004中的字线1095。在一个实施例中，第一存储器阵列1002和第二存储器阵列1004包括多个字线和多个位线。在另一个实施例中，第一行解码器部分1006和第二行解码器部分1008包括多个字线解码器。第二存储器阵列1004的位线1096-1098可被偏压至未被选位线电压或被浮置。第二存储器阵列1004的字线1095可被偏压至非激活未被选电压或被浮置。参考图3C，由于BL3在存储器阵列406和402之间共享，所以，如果存储器阵列406处于激活状态而存储器阵列402处于非激活状态，则BL3可被偏压至未被选位线电压。类似地，未被选位线1091和1093可由第一存储器阵列1002和第二存储器阵列1004二者共享。
电荷转移电路1040包括PMOS晶体管1066、1062和1064。PMOS晶体管1066将偏压至未被选字线电压的节点VUM耦合至节点VUW_TRI，节点VUW_TRI可被偏压至特定电压或被浮置。PMOS晶体管1062将NVUM[1]耦合至VUW_TRI，且PMOS晶体管1062由XBLKEN[1]控制。PMOS晶体管1064将节点NVUW[2]耦合至VUW_TRI，且PMOS晶体管1064由XBLKEN[2]控制。PMOS晶体管1066将节点VUW耦合至VUW_TRI，且PMOS晶体管1066由BLKSW控制。
在存储器操作期间，与第一块部分1080对应的第一存储器阵列1002初始处于激活状态(例如，处于读状态或写状态)且其未被选字线被偏压至用于字线的未被选电压。与第二块部分1082对应的第二存储器阵列1004初始处于非激活状态。电荷转移电路1040可以与图8所示的电荷转移电路840类似的方式操作，从而使得在存储器块的连续激活之间发生电荷共享。当BLKSW为高时，防止用于字线的未被选电压VUW对VUW_TRI偏置。一旦XBLKEN[1]和XBLKEN[2]二者交叠为低，将在存储器阵列1002和1004中的未被选字线之间发生电荷共享。随后，XBLKEN[1]升高且阻止存储器阵列1002和1004中的未被选字线的电耦合。
在一个实施例中，图10所示的存储器阵列1002和1004分别与图3C所示的存储器阵列406和408对应。如果存储器阵列406处于激活状态，则由于交错，因为字线WL1、WL3和WL5被存储器阵列406和408二者共享，所以大概一半的字线已经被偏压至存储器阵列408中的未被选字线电压。
一个实施例包括：将第一组非易失性存储元件设置为激活状态；将第二组非易失性存储元件设置为非激活状态，其中第二组非易失性存储元件的子集的每个非易失性存储元件被耦合至多个第二控制线之一；以及将第二组非易失性存储元件从非激活状态转变为激活状态。将第一组非易失性存储元件设置为激活状态包括：将多个第一控制线偏压至一个或多个未被选电压。每个第一控制线被耦合至第一组非易失性存储元件的子集。所述转变过程包括在多个第一控制线和多个第二控制线之间共享电荷。
一个实施例包括：对来自主机的读命令解码、识别包含要读取的所请求数据的一组存储器块、将第一存储器块设置为读状态、将第二存储器设置为非激活状态以及从第一存储器块读数据。该实施例进一步包括将第一存储器块转变为非激活状态并将第二存储器块转变为读状态、从第二存储器块读数据以及将读出的数据输出给主机。所述转变过程包括：在第一存储器块和第二存储器块之间共享电荷。
一个实施例包括：偏置多个第一控制线，其中每个第一控制线被耦合至第一多个非易失性存储元件的相应子集；将多个第二控制线浮置，其中每个第二控制线被耦合至第二多个非易失性存储元件的相应子集；以及为第二多个非易失性存储元件建立读条件。建立读条件包括：在多个第一控制线和多个第二控制线之间共享电荷。
一个实施例包括非易失性存储元件、多个第一控制线、多个第二控制线和电荷转移电路，其中，非易失性存储元件包括第一组非易失性存储元件和第二组非易失性存储元件，每个第一控制线被耦合至第一组非易失性存储元件的相应子集，每个第二控制线被耦合至第二组非易失性存储元件的相应子集。电荷转移电路被耦合至多个第一控制线及多个第二控制线二者。电荷转移电路包括第一开关，当为第二组非易失性存储器元件建立读条件时，第一开关控制在多个第一控制线和多个第二控制线之间的电荷共享。
一个实施例包括第一存储器块、第二存储器块和电荷转移电路，其中，第一存储器块包括多个第一控制线，第一存储器块被设置为读状态，第二存储器块包括多个第二控制线，第二存储器块被设置为非激活状态，电荷转移电路被耦合至所述多个第一控制线和所述多个第二控制线二者。在第二存储器块从非激活状态转变为读状态期间，电荷转移电路控制在所述多个第一控制线和所述多个第二控制线之间的电荷共享。
出于图解和说明目的，提供了以上关于本发明的详细描述。本文并未旨在穷尽或将本发明限制为所公开的具体形式。根据以上教导，可得到诸多修改和变型。为了最好地解释本发明技术的原理及其实际应用，选取了所描述的实施例，由此使得本领域技术人员能够以各种实施例以及适于所想到的特定用途的各种修改而最佳地利用本发明。本发明的范围要由所附的权利要求限定。

Claims (13)

1.一种操作非易失性存储系统的方法，包括：
将第一组非易失性存储元件设置为激活状态，所述将第一组非易失性存储元件设置为激活状态包括将多个第一控制线偏压至一个或多个未被选电压，每个第一控制线被耦合至所述第一组非易失性存储元件的子集，所述多个第一控制线包括第一多个位线，所述一个或多个未被选电压包括一个或多个未被选位线电压；
将第二组非易失性存储元件设置为非激活状态，所述第二组非易失性存储元件的子集的每个非易失性存储元件被耦合至多个第二控制线之一，所述多个第二控制线包括第二多个位线；以及
将所述第二组非易失性存储元件从所述非激活状态转变为所述激活状态，所述转变包括：在所述多个第一控制线和所述多个第二控制线之间共享电荷。
2.根据权利要求1所述的方法，进一步包括：
当所述第二组非易失性存储元件处于所述非激活状态时，浮置所述多个第二控制线；
当所述第二组非易失性存储元件处于所述激活状态时，从所述第二组非易失性存储元件读数据；及
将所读出的数据输出至主机。
3.根据权利要求1或2所述的方法，其中：
所述激活状态是读状态。
4.根据权利要求1所述的方法，其中：
所述转变包括控制电荷转移电路，所述电荷转移电路被耦合至所述多个第一控制线和所述多个第二控制线二者，所述电荷转移电路包括开关，所述转变包括在电荷共享期间关断所述开关，以防止所述一个或多个未被选位线电压耦合至所述多个第一控制线。
5.根据权利要求1所述的方法，其中：
所述第一组非易失性存储元件是第一存储器块的一部分；
所述第二组非易失性存储元件是第二存储器块的一部分，所述第一存储器块和所述第二存储器块在共同的存储器隔间中。
6.根据权利要求1所述的方法，其中：
所述转变包括锁存第一块使能信号，所述第一块使能信号是电荷转移电路的输入，所述电荷转移电路被耦合至所述多个第一控制线及所述多个第二控制线，所述第一块使能信号在所述转变期间控制所述多个第一控制线与所述多个第二控制线的电耦合；且
所述转变包括将所述第一组非易失性存储元件从所述激活状态改变为所述非激活状态。
7.根据权利要求1所述的方法，其中：
所述转变包括锁存第一块使能信号，所述第一块使能信号控制第一开关，所述第一开关控制所述多个第一控制线与中间节点的电耦合；且
所述转变包括产生第二块使能信号，所述第二块使能信号控制第二开关，所述第二开关控制所述多个第二控制线与所述中间节点的电耦合，所述转变包括：所述第一块使能信号接通所述第一开关，同时所述第二块使能信号接通所述第二开关。
8.一种非易失性存储系统，包括：
非易失性存储元件，包括所述非易失性存储元件的第一集合和所述非易失性存储元件的第二集合；
多个第一控制线，每个第一控制线被耦合至非易失性存储元件的所述第一集合的相应子集；
多个第二控制线，每个第二控制线被耦合至非易失性存储元件的所述第二集合的相应子集；及
耦合至所述多个第一控制线和所述多个第二控制线的电荷转移电路，所述电荷转移电路包括第一开关，在为非易失性存储元件的所述第二集合建立读条件时，所述第一开关控制在所述多个第一控制线和所述多个第二控制线之间的电荷共享，所述多个第一控制线包括第一多个位线，所述第一多个位线在所述建立读条件之前被偏压至一个或多个未被选位线电压，所述多个第二控制线包括第二多个位线，在所述建立读条件之前浮置所述多个第二位线。
9.根据权利要求8所述的非易失性存储系统，其中：
所述电荷转移电路包括第二开关，所述第二开关在电荷共享期间关断，以防止所述一个或多个未被选位线电压与所述多个第一控制线的电耦合。
10.根据权利要求8或9所述的非易失性存储系统，其中：
非易失性存储元件的所述第一集合是第一存储器块的一部分；
非易失性存储元件的所述第二集合是第二存储器块的一部分，所述第一存储器块和所述第二存储器块是共同的存储器隔间的一部分。
11.根据权利要求10所述的非易失性存储系统，进一步包括：
锁存器，在所述建立读条件期间所述锁存器锁存与所述第一存储器块相关的第一块使能信号，所述第一块使能信号控制所述第一开关。
12.根据权利要求8所述的非易失性存储系统，其中：
所述非易失性存储元件被配置在单片式三维存储器阵列中。
13.一种非易失性存储系统，包括：
非易失性存储元件；
用于对来自主机的读命令解码的装置；
用于识别所述非易失性存储元件的存储器块集合的装置，所述存储器块集合包含要读取的所请求的数据；
用于将所述集合的第一存储器块设置为读状态的装置，所述第一存储器块包括第一多个位线，当所述第一存储器块处于所述读状态时所述第一多个位线被偏压至一个或多个未被选位线电压；
用于将所述集合的第二存储器块设置为非激活状态的装置，所述第二存储器块包括第二多个位线，当所述第二存储器块处于所述非激活状态时浮置所述多个第二位线；
用于从所述第一存储器块读数据的装置；
用于将所述第一存储器块转变为非激活状态且将所述第二存储器块转变为读状态的装置，所述转变包括在所述第一多个位线和所述第二多个位线之间共享电荷；
用于从所述第二存储器块读数据的装置；及
用于将读出的数据输出给所述主机的装置。
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