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Die vorliegende Erfindung betrifft das Gebiet von Halbleiterspeichervorrichtungen mit einem Speicherzellenfeld.
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Für Operationen, die das Speichern in einem Speicherfeld und das Abrufen aus einem Speicherfeld (beispielsweise Lesen/Schreiben/Löschen) betreffen, und insbesondere bei nicht flüchtigen Speichern, ist das Decodieren einer Adresse und das Aktivieren einer Auswahlleitung (beispielsweise einer Wortleitung) eine Grundanforderung. Beispielsweise werden durch Ändern der Wortleitungsadresse eine Wortleitung deaktiviert und eine neue Wortleitung aktiviert.
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Das Aktivieren einer Wortleitung beinhaltet das Laden der Leitung (mit einer gegebenen Kapazität) auf einen spezifischen Spannungspegel. Für einige Speicher kann diese Ladung direkt von der externen Versorgung bereitgestellt werden. Bei anderen Speichertypen wird sie mit einer bestimmten Effizienz durch eine Ladungspumpe bereitgestellt (d.h. die von der Pumpe gelieferte Ladung „kostet“ mehr Ladung als jene, die von der Versorgung zugeführt wird).
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Unabhängig vom Ursprung dieser Ladung bedeutet das Wechseln der Adresse der Auswahlleitung typischerweise das Entladen der aktiven Auswahlleitung auf Masse (das „Verwerfen“ von Ladung) und anschließend das „Verbrauchen“ der für das Aktivieren der neuen Auswahlleitung benötigten Ladung. Das Deaktivieren einer Auswahlleitung kann auch beinhalten, dass sie über eine negative externe Versorgung oder mit einer internen negativen Ladungspumpe entladen wird.
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Im spezifischeren Fall eines HS3P-Flash-Speichers besteht eine Lösung für die Steuer-Gate-Wortleitungsauswahl darin, nicht auf Masse zu entladen, sondern auf eine höhere Spannung. Dies kann jedoch langfristig die auf dem Floating-Gate gespeicherte Ladung beeinflussen. Die Auswahl-Gate-Wortleitung muss jedoch immer auf Masse entladen werden.
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Aus der
US 2009/0022004 A1 ist eine Treiberschaltung bekannt, welche einen ersten Schalter, einen ersten Treiber und einen zweiten Treiber umfasst. Der erste Schalter hat einen ersten Anschluss, der mit einer ersten Spannung verbunden ist. Der erste Treiber umfasst einen zweiten Schalter und einen dritten Schalter. Der zweite Schalter hat einen ersten Anschluss, der mit einem zweiten Anschluss des ersten Schalters verbunden ist, und einen zweiten Anschluss, der mit einem ersten Kondensator verbunden ist. Der dritte Schalter hat einen ersten Anschluss, der mit dem zweiten Anschluss des zweiten Schalters verbunden ist, und einen zweiten Anschluss, der mit einer zweiten Spannung verbunden ist. Der zweite Treiber umfasst einen vierten Schalter und einen fünften Schalter. Der vierte Schalter hat einen ersten Anschluss, der mit dem zweiten Anschluss des ersten Schalters verbunden ist, und einen zweiten Anschluss, der mit einem zweiten Kondensator verbunden ist. Der fünfte Schalter hat einen ersten Anschluss, der mit dem zweiten Anschluss des vierten Schalters verbunden ist, und einen zweiten Anschluss, der mit der zweiten Spannung verbunden ist.
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Aus der
EP 2 465 116 B1 ist ein Verfahren zum Betreiben eines nichtflüchtigen Speichersystems bekannt. Das Verfahren umfasst: Versetzen einer ersten Gruppe von nichtflüchtigen Speicherelementen in einen aktiven Zustand, wobei das Versetzen einer ersten Gruppe von nichtflüchtigen Speicherelementen in den aktiven Zustand das Abwählen mehrerer erster Steuerleitungen durch Vorspannen der mehreren ersten Steuerleitungen auf eine oder mehrere Spannungen von abgewählten Steuerleitungen beinhaltet, wobei jede erste Steuerleitung an eine Untermenge der ersten Gruppe von nichtflüchtigen Speicherelementen gekoppelt ist; Versetzen einer zweiten Gruppe von nichtflüchtigen Speicherelementen in einen inaktiven Zustand, wobei jedes nichtflüchtige Speicherelement einer Untermenge der zweiten Gruppe von nichtflüchtigen Speicherelementen an eine mehrerer zweiter Steuerleitungen gekoppelt ist; und Überführen der zweiten Gruppe von nichtflüchtigen Speicherelementen vom inaktiven Zustand in den aktiven Zustand, wobei das Überführen das Teilen von Ladung zwischen den mehreren ersten Steuerleitungen und den mehreren zweiten Steuerleitungen beinhaltet.
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Eine Aufgabe der vorliegenden Erfindung besteht darin, ein verbessertes Konzept für das Aktivieren einer neuen Auswahlleitung an der Halbleiterspeichervorrichtung bereitzustellen.
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Diese Aufgabe wird durch eine Halbleiterspeichervorrichtung gelöst, welche Folgendes umfasst:
- ein Speicherzellenfeld mit mehreren Zeilen, welche Speicherzellen und eine mit den Speicherzellen der jeweiligen Zeile verbundene Auswahlleitung umfassen,
- wobei die Speicherzellen jeder Zeile durch Laden der Auswahlleitung der jeweiligen Zeile ausgewählt werden können und durch Entladen der Auswahlleitung der jeweiligen Zeile abgewählt werden können, und
- eine Adressdecodiervorrichtung mit mehreren Decodern, wobei jeder Decoder der Decoder aktivierbar ist, so dass, wenn der Decoder aktiviert wird, jeder andere Decoder der Decoder deaktiviert wird,
- wobei jeder Decoder der Decoder wenigstens einer ausgewählten Leitung der Auswahlleitungen zugewiesen ist, wobei kein anderer Decoder der Decoder der wenigstens einen Auswahlleitung zugewiesen ist, wobei jeder Decoder der Decoder einen Ausgang aufweist, der dafür ausgelegt ist, die wenigstens eine Auswahlleitung, welcher der Decoder zugewiesen ist, zu laden, wenn der Decoder aktiviert ist, und die wenigstens eine Auswahlleitung, welcher der Decoder zugewiesen ist, zu entladen, wenn der Decoder deaktiviert ist,
- wobei jeder Decoder der Decoder so ausgelegt ist, dass in dem Fall, dass ein erster Decoder der Decoder deaktiviert wird, nachdem er aktiviert wurde, und ein zweiter Decoder der Decoder aktiviert wird, nachdem er deaktiviert wurde, der Ausgang des ersten Decoders und der Ausgang des zweiten Decoders für ein vordefiniertes Zeitintervall mit einem gemeinsamen Knoten verbunden werden, so dass eine elektrische Ladung von der wenigstens einen Auswahlleitung, welcher der erste Decoder zugewiesen ist, auf die wenigstens eine Auswahlleitung übertragen werden kann, welcher der zweite Decoder zugewiesen ist, bevor der Ausgang des ersten Decoders mit einer Referenzspannung verbunden wird und der Ausgang des zweiten Decoders mit einer Versorgungsspannung verbunden wird.
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Die Erfindung sieht eine Halbleiterspeichervorrichtung vor, die zu einer Ladungsteilung in der Lage ist, die es ermöglicht, dass ein Teil der Ladung auf der Auswahlleitung des Decoders, der deaktiviert wird, „wieder verwendet“ wird und beim Laden der Auswahlleitung des Decoders, der aktiviert wird, verwendet wird.
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Die Erfindung sieht eine Verringerung des für Adressänderungen benötigten Stroms vor.
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Dies wird erreicht, indem die beiden Auswahlleitungen über den gemeinsamen Knoten kurz miteinander verbunden werden und während eines vordefinierten Zeitintervalls gewartet wird, um zu ermöglichen, dass die Ladungsteilung geschieht, bevor die neue Auswahlleitung mit der Versorgungsspannung verbunden wird. Die übertragene Ladung wird auf diese Weise eingespart, weil sie nicht wieder von einer externen Spannungsquelle oder Ladungspumpe bereitgestellt zu werden braucht.
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Im Fall einer Wortleitungs-Ladungsteilung kann es sogar keinen Zeitverlust geben, weil die Zeit möglicherweise in dem Zeitbudget absorbiert werden kann, das für das Vorladen des Bitleitungswegs erforderlich ist, was jedoch vom Messschema abhängt.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist jeder Decoder der Decoder so ausgelegt, dass alle Auswahlleitungen mit Ausnahme der wenigstens einen Auswahlleitung, welcher der erste Decoder zugewiesen ist, und mit Ausnahme der wenigstens einen Auswahlleitung, welcher der zweite Decoder zugewiesen ist, während des vordefinierten Zeitintervalls vom gemeinsamen Knoten getrennt sind.
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Durch diese Merkmale kann ein Ladungsverlust für die Auswahlleitung des Decoders, der nicht am Adressenänderungsprozess beteiligt ist, vermieden werden. Daher kann der Gesamtstromverbrauch minimiert werden.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist jeder Decoder der Decoder durch ein jeweiliges Adresssignal aktivierbar. Diese Merkmale verbessern die Kompatibilität der erfindungsgemäßen Halbleiterspeichervorrichtung mit existierenden Technologien.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist die Halbleiterspeichervorrichtung eine nicht flüchtige reprogrammierbare Halbleiterspeichervorrichtung. Solche Speichervorrichtungen werden häufig in mobilen Vorrichtungen in der Art von Tabletcomputern oder Mobiltelefonen, die von Akkumulatoren versorgt werden, verwendet. Wenn sie in solchen Vorrichtungen verwendet wird, kann die Erfindung zu einer längeren Betriebszeit der Vorrichtung führen, bevor die Akkumulatoren wiederaufgeladen werden müssen. Die nicht flüchtige reprogrammierbare Halbleiterspeichervorrichtung kann eine Flash-Speichervorrichtung sein.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist jeder Ausgang der Ausgänge der Decoder elektrisch mit der wenigstens einen Auswahlleitung verbunden, welchen der jeweilige Decoder zugewiesen ist. Diese Merkmale führen zu einer vereinfachten Implementation der Erfindung.
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Gemäß einer bevorzugten Ausführungsform der Erfindung wird die Versorgungsspannung durch eine externe Spannungsquelle bereitgestellt. Durch diese Merkmale kann die Erfindung leicht implementiert werden.
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Gemäß einer bevorzugten Ausführungsform der Erfindung wird die Versorgungsspannung durch eine interne Ladungspumpe bereitgestellt.
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In dem Fall, dass die Ladung für das Laden der neuen Auswahlleitung durch eine Ladungspumpe zugeführt wird, ist der Vorteil sogar noch größer als andernfalls, weil der Pumpeffizienzfaktor bei der Umsetzung der Einsparungen in den Versorgungsstrom berücksichtigt werden muss.
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Die Erfindung kann auch einen Flächenvorteil mit sich bringen, weil die Größe der Ladungspumpe durch die niedrigeren Stromanforderungen verringert werden kann, die sich aus der Implementation dieser Technik ergeben, falls alle anderen Faktoren als gleich angesehen werden.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist die Referenzspannung eine negative Versorgungsspannung.
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In dem Fall, in dem die Auswahlleitung auf eine negative Versorgungsspannung entladen wird, ergibt sich der zusätzliche Vorteil, dass eine Quelle, welche die negative Versorgungsspannung bereitstellt, nicht so sehr entladen zu werden braucht wie bei Lösungen aus dem Stand der Technik.
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Gemäß einer bevorzugten Ausführungsform der Erfindung wird die Referenzspannung durch eine negative interne Ladungspumpe bereitgestellt.
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In dem Fall, in dem die Auswahlleitung zu einer negativen Ladungspumpe entladen wird, ergibt sich der zusätzliche Vorteil, dass die negative Ladungspumpe nicht so sehr entladen zu werden braucht wie bei Lösungen aus dem Stand der Technik.
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Gemäß einer bevorzugten Ausführungsform der Erfindung umfasst jeder Decoder der Decoder eine Verzögerungsschaltung, die dafür ausgelegt ist, das vordefinierte Zeitintervall festzulegen. Diese Merkmale führen zu einer vereinfachten Implementation der Erfindung.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist jeder Decoder der Decoder dafür ausgelegt, ein Zeitsignal für das Festlegen des Zeitintervalls zu empfangen. Das Zeitsignal kann durch eine Verzögerungsschaltung außerhalb der Decoder bereitgestellt werden, so dass unabhängig von der Anzahl der Decoder nur eine erforderlich ist.
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Gemäß einer bevorzugten Ausführungsform der Erfindung umfasst das Speicherfeld wenigstens einen ersten Sektor und einen zweiten Sektor, wobei jeder Ausgang der Ausgänge der Decoder zumindest unter Verwendung eines Durchgangsgatters des ersten Sektors mit einer ersten Auswahlleitung von der wenigstens einen Auswahlleitung, welcher der jeweilige Decoder zugewiesen ist, verbindbar ist, wobei die eine erste Auswahlleitung innerhalb des ersten Sektors angeordnet ist und unter Verwendung eines Durchgangsgatters des zweiten Sektors mit einer zweiten Auswahlleitung der Auswahlleitungen, welcher der jeweilige Decoder zugewiesen ist, verbindbar ist, wobei die eine zweite Auswahlleitung innerhalb des zweiten Sektors angeordnet ist.
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Adressdecodiervorrichtungen werden häufig hierarchisch implementiert, um die Anzahl der erforderlichen Pegelschieber zu verringern, wodurch die Fläche verringert wird. Die vorstehenden Merkmale passen die Erfindung an diese Adressdecodiervorrichtungen an.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist das Durchgangsgatter des ersten Sektors unter Verwendung eines Pegelschiebers des ersten Sektors aktivierbar, wobei das Durchgangsgatter des zweiten Sektors unter Verwendung eines Pegelschiebers des zweiten Sektors aktivierbar ist.
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Die hierarchische Adressdecodiervorrichtung kann durch lokale (Sektor-) Pegelschieber aktivierte Durchgangsgatter verwenden. Die vorstehenden Merkmale passen die Erfindung für solche Adressdecodiervorrichtungen an. Diese Ausführungsform kann eine gemeinsame Decoderimplementation in einem eingebetteten Flash-Speicher reflektieren. Die Decoder können die gleichen wie gemäß Ausführungsformen ohne Hierarchie sein.
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Gemäß einer bevorzugten Ausführungsform der Erfindung umfasst jeder der Decoder einen Ausgangstreiber, wobei die Ausgangstreiber mit einem Spannungsversorgungsknoten verbunden sind, um die Versorgungsspannung den Ausgangstreibern zuzuführen, und wobei während des vordefinierten Zeitintervalls der Spannungsversorgungsknoten von der Versorgungsspannung getrennt ist und als der gemeinsame Knoten verwendet wird.
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Gemäß dieser Ausführungsform ist der gemeinsame Knoten der bereits existierende Spannungsversorgungsknoten der Ausgangstreiber. Dies macht einen zweiten Pegelschieber pro Decoder überflüssig, erfordert jedoch einen einzigen zusätzlichen Pegelschieber und Schalter zum Entkoppeln des gemeinsamen Knotens von der Versorgungsspannung während der Ladungsteilung. Dieser Schalter und dieser Pegelschieber sind jedoch typischerweise bereits dort, um zu ermöglichen, dass andere Ladungspumpen angeschlossen werden, und nur die erweiterte Steuerlogik für das Steuern des Schalters kostet zusätzliche Fläche.
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Insbesondere kann im Fall eines Lesevorgangs, wobei eine Ladungspumpe für das Versorgen der Auswahlleitungs-Pegelschieber und der Auswahlleitungen verwendet wird und die Adressen häufig geändert werden, der Versorgungsstromverbrauch erheblich verringert werden.
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Die Aufgabe der Erfindung wird ferner durch ein Verfahren zur Aufnahme der folgenden Schritte gelöst:
- Bereitstellen eines Speicherzellenfelds mit mehreren Zeilen, welche Speicherzellen und eine Auswahlleitung, die mit den Speicherzellen der jeweiligen Zeile verbunden ist, umfassen, wobei die Speicherzellen jeder Zeile durch Laden der Auswahlleitung der jeweiligen Zeile ausgewählt werden können und durch Entladen der Auswahlleitung der jeweiligen Zeile abgewählt werden können,
- Bereitstellen einer Adressdecodiervorrichtung, welche mehrere Decoder umfasst, wobei jeder Decoder der Decoder aktivierbar ist, so dass, wenn der Decoder aktiviert wird, jeder andere Decoder der mehreren Decoder deaktiviert wird, wobei jeder Decoder der Decoder wenigstens einer der Auswahlleitungen zugewiesen ist, wobei kein anderer Decoder der Decoder der wenigstens einen Auswahlleitung zugewiesen ist, wobei jeder Decoder der Decoder einen Ausgang aufweist, der dafür ausgelegt ist, die wenigstens eine dem Decoder zugewiesene Auswahlleitung zu laden, wenn der Decoder aktiviert ist, und die wenigstens eine dem Decoder zugewiesene Auswahlleitung zu entladen, wenn der Decoder deaktiviert ist,
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Verbinden, in dem Fall, dass ein erster Decoder der Decoder deaktiviert wird, nachdem er aktiviert wurde, und ein zweiter Decoder der Decoder aktiviert wird, nachdem er deaktiviert wurde, des Ausgangs des ersten Decoders und des Ausgangs des zweiten Decoders mit einem gemeinsamen Knoten für ein vordefiniertes Zeitintervall, so dass eine elektrische Ladung von der wenigstens einen Auswahlleitung, welcher der erste Decoder zugewiesen ist, auf die wenigstens eine Auswahlleitung, welcher der zweite Decoder zugewiesen ist, übertragen werden kann, bevor der Ausgang des ersten Decoders mit einer Referenzspannung verbunden wird und der Ausgang des zweiten Decoders mit einer Versorgungsspannung verbunden wird.
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Bevorzugte Ausführungsformen der Erfindung werden nachfolgend mit Bezug auf die anliegende Zeichnung erörtert. Es zeigen:
- 1 eine erste Ausführungsform einer Halbleiterspeichervorrichtung gemäß der Erfindung in einer schematischen Ansicht,
- 2 ein vereinfachtes Modell einer Adressdecodiervorrichtung einer Halbleiterspeichervorrichtung gemäß der Erfindung in einer schematischen Ansicht,
- 3a einen Decoder einer Halbleiterspeichervorrichtung gemäß der Erfindung in einer schematischen Ansicht,
- 3b eine Funktionalität des Decoders aus 3a,
- 4 eine zweite Ausführungsform der Halbleiterspeichervorrichtung gemäß der Erfindung in einer schematischen Ansicht,
- 5a eine zweite Ausführungsform der Halbleiterspeichervorrichtung gemäß der Erfindung in einer schematischen Ansicht,
- 5b einen in den Decodern der zweiten Ausführungsform der Halbleiterspeichervorrichtung gemäß der Erfindung verwendeten Pegelscheiber in einer schematischen Ansicht und
- 5c eine Funktionalität der Halbleiterspeichervorrichtung aus 5a.
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1 zeigt eine erste Ausführungsform der Halbleiterspeichervorrichtung 1 gemäß der Erfindung in einer schematischen Ansicht.
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Die Halbleiterspeichervorrichtung 1 umfasst Folgendes:
- ein Speicherzellenfeld 2 mit mehreren Zeilen 3a, 3b, 3c, die jeweils Speicherzellen 4aa-4ac; 4ba-4bc; 4ca-4cc und eine Auswahlleitung 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N, die mit den Speicherzellen 4aa-4ac; 4ba-4bc; 4ca-4cc der jeweiligen Zeile 3a, 3b, 3c verbunden ist, umfassen,
- wobei die Speicherzellen 4aa-4ac; 4ba-4bc; 4ca-4cc jeder Zeile 3a, 3b, 3c durch Laden der Auswahlleitung 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N der jeweiligen Zeile 3a, 3b, 3c ausgewählt werden können und durch Entladen der Auswahlleitung 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N der jeweiligen Zeile 3a, 3b, 3c abgewählt werden können, und
- eine Adressdecodiervorrichtung 6, welche mehrere Decoder 7a, 7b, 7c, 7N umfasst, wobei jeder Decoder 7a, 7b, 7c, 7N der Decoder 7a, 7b, 7c, 7N aktivierbar ist, so dass, wenn der Decoder 7a, 7b, 7c, 7N aktiviert wird, jeder andere Decoder 7a, 7b, 7c, 7N der Decoder 7a, 7b, 7c, 7N deaktiviert wird,
- wobei jeder Decoder 7a, 7b, 7c, 7N der Decoder 7a, 7b, 7c, 7N wenigstens einer der Auswahlleitungen 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N zugewiesen ist, wobei kein anderer Decoder 7a, 7b, 7c, 7N der Decoder 7a, 7b, 7c, 7N der wenigstens einen Auswahlleitung 5a, 5b, 5c zugewiesen ist, wobei jeder Decoder 7a, 7b, 7c, 7N der Decoder 7a, 7b, 7c, 7N einen Ausgang 8a, 8b, 8c aufweist, der dafür ausgelegt ist, die wenigstens eine dem Decoder 7a, 7b, 7c, 7N zugewiesene Auswahlleitung 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N zu laden, wenn der Decoder 7a, 7b, 7c, 7N aktiviert ist, und die wenigstens eine dem Decoder 7a, 7b, 7c, 7N zugewiesene Auswahlleitung 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N zu entladen, wenn der Decoder 7a, 7b, 7c, 7N deaktiviert ist,
- wobei jeder Decoder 7a, 7b, 7c, 7N der Decoder 7a, 7b, 7c, 7N so ausgelegt ist, dass in dem Fall, dass ein erster Decoder 7a der Decoder 7a, 7b, 7c, 7N deaktiviert wird, nachdem er aktiviert wurde, und ein zweiter Decoder 7b der Decoder 7a, 7b, 7c, 7N aktiviert wird, nachdem er deaktiviert wurde, der Ausgang 8a des ersten Decoders 7a und der Ausgang 8b des zweiten Decoders 7b für ein vordefiniertes Zeitintervall Δt mit einem gemeinsamen Knoten 9 verbunden werden, so dass eine elektrische Ladung von der wenigstens einen Auswahlleitung 5a, welcher der erste Decoder 7a zugewiesen ist, auf die wenigstens eine Auswahlleitung 5b, welcher der zweite Decoder 7b zugewiesen ist, übertragen werden kann, bevor der Ausgang 8a des ersten Decoders 7a mit einer Referenzspannung RV (reference voltage) verbunden wird und der Ausgang 8b des zweiten Decoders 7b mit einer Versorgungsspannung SV (supply voltage) verbunden wird.
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1 zeigt eine Halbleiterspeichervorrichtung 1 mit drei Decodern 7a, 7b und 7c. Es ist zu verstehen, dass die Anzahl der Decoder 7a, 7b und 7c bei realen Implementationen der Erfindung viel größer sein kann. Nachfolgend wird angenommen, dass zu Beginn ein Adressänderungsdecoder 7a aktiviert ist und alle anderen Decoder 7b, 7c deaktiviert sind, während am Ende der Adressänderungsdecoder 7b aktiviert ist und alle anderen Decoder 7a, 7b deaktiviert sind.
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Die Erfindung sieht eine Halbleiterspeichervorrichtung 1 vor, die zu einer Ladungsteilung in der Lage ist, die es ermöglicht, dass ein Teil der Ladung auf der Auswahlleitung 5a des Decoders 7a, der deaktiviert wird, „wieder verwendet“ wird und beim Laden der Auswahlleitung 5b des Decoders 7b, der aktiviert wird, verwendet wird.
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Die Erfindung sieht eine Verringerung des für Adressänderungen benötigten Stroms vor.
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Dies wird erreicht, indem die beiden Auswahlleitungen 5a und 5b über den gemeinsamen Knoten 9 kurz miteinander verbunden werden und während eines vordefinierten Zeitintervalls Δt (siehe 3b) gewartet wird, um zu ermöglichen, dass die Ladungsteilung geschieht, bevor die neue Auswahlleitung 5b mit der Versorgungsspannung SV verbunden wird. Die übertragene Ladung wird auf diese Weise eingespart, weil sie nicht wieder von einer externen Spannungsquelle oder Ladungspumpe bereitgestellt zu werden braucht.
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Im Fall einer Wortleitungs-Ladungsteilung kann es sogar keine Zeitverlust geben, weil die Zeit möglicherweise in dem Zeitbudget absorbiert werden kann, das für das Vorladen des Bitleitungswegs erforderlich ist, was jedoch vom Messschema abhängt.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist jeder Decoder 7a, 7b, 7c der Decoder 7a, 7b, 7c so ausgelegt, dass alle Auswahlleitungen 5a, 5b, 5c mit Ausnahme der wenigstens einen Auswahlleitung 5a, welcher der erste Decoder 7a zugewiesen ist, und mit Ausnahme der wenigstens einen Auswahlleitung 5b, welcher der zweite Decoder 7b zugewiesen ist, während des vordefinierten Zeitintervalls Δt vom gemeinsamen Knoten 9 getrennt sind.
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Durch diese Merkmale kann ein Ladungsverlust für die Auswahlleitung 5c des Decoders 7c, der nicht am Adressenänderungsprozess beteiligt ist, vermieden werden. Daher kann der Gesamtstromverbrauch minimiert werden.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist jeder Decoder 7a, 7b, 7c der Decoder 7a, 7b, 7c durch ein jeweiliges Adresssignal addra, addrb, addrc aktivierbar. Diese Merkmale verbessern die Kompatibilität der erfindungsgemäßen Halbleiterspeichervorrichtung 1 mit existierenden Technologien.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist die Halbleiterspeichervorrichtung 1 eine nicht flüchtige reprogrammierbare Halbleiterspeichervorrichtung 1. Solche Speichervorrichtungen 1 werden häufig in mobilen Vorrichtungen in der Art von Tabletcomputern oder Mobiltelefonen, die von Akkumulatoren versorgt werden, verwendet. Wenn sie in solchen Vorrichtungen verwendet wird, kann die Erfindung zu einer längeren Betriebszeit der Vorrichtung führen, bevor die Akkumulatoren wiederaufgeladen werden müssen. Die nicht flüchtige reprogrammierbare Halbleiterspeichervorrichtung 1 kann eine Flash-Speichervorrichtung sein.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist jeder Ausgang 8a, 8b, 8c der Ausgänge 8a, 8b, 8c der Decoder 7a, 7b, 7c elektrisch mit der wenigstens einen Auswahlleitung 5a, 5b, 5c verbunden, welchen der jeweilige Decoder 7a, 7b, 7c zugewiesen ist. Diese Merkmale führen zu einer vereinfachten Implementation der Erfindung.
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Gemäß einer bevorzugten Ausführungsform der Erfindung wird die Versorgungsspannung SV durch eine externe Spannungsquelle EVS bereitgestellt. Durch diese Merkmale kann die Erfindung leicht implementiert werden.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist die Referenzspannung RV eine negative Versorgungsspannung.
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In dem Fall, in dem die Auswahlleitung 5a auf eine negative Versorgungsspannung entladen wird, ergibt sich der zusätzliche Vorteil, dass eine Quelle, welche die negative Versorgungsspannung bereitstellt, nicht so sehr entladen zu werden braucht wie bei Lösungen aus dem Stand der Technik.
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Gemäß einer bevorzugten Ausführungsform der Erfindung wird die Referenzspannung RV durch eine negative interne Ladungspumpe bereitgestellt.
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In dem Fall, in dem die Auswahlleitung 5a zu einer negativen Ladungspumpe entladen wird, ergibt sich der zusätzliche Vorteil, dass die negative Ladungspumpe nicht so sehr entladen zu werden braucht wie bei Lösungen aus dem Stand der Technik.
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Ein Verfahren zum Betreiben der Halbleiterspeichervorrichtung 1, welches folgende Schritte umfasst:
- Bereitstellen eines Speicherzellenfelds 2 mit mehreren Zeilen 3a, 3b, 3c, welche Speicherzellen 4aa-4ac; 4ba-4bc; 4ca-4cc und eine Auswahlleitung 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N, die mit den Speicherzellen 4aa-4ac; 4ba-4bc; 4ca-4cc der jeweiligen Zeile 3a, 3b, 3c verbunden ist, umfassen, wobei die Speicherzellen 4aa-4ac, 4ba-4bc, 4ca-4cc jeder Zeile 3a, 3b, 3c durch Laden der Auswahlleitung 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N der jeweiligen Zeile 3a, 3b, 3c ausgewählt werden können und durch Entladen der Auswahlleitung 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N der jeweiligen Zeile 3a, 3b, 3c abgewählt werden können,
- Bereitstellen einer Adressdecodiervorrichtung 6, welche mehrere Decoder 7a, 7b, 7c, 7N umfasst, wobei jeder Decoder der Decoder 7a, 7b, 7c, 7N aktivierbar ist, so dass, wenn der Decoder 7a, 7b, 7c, 7N aktiviert wird, jeder andere Decoder 7a, 7b, 7c, 7N der mehreren Decoder 7a, 7b, 7c, 7N deaktiviert wird, wobei jeder Decoder 7a, 7b, 7c, 7N der Decoder 7a, 7b, 7c, 7N wenigstens einer der Auswahlleitungen 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N zugewiesen ist, wobei kein anderer Decoder 7a, 7b, 7c, 7N der Decoder 7a, 7b, 7c, 7N der wenigstens einen Auswahlleitung 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N zugewiesen ist, wobei jeder Decoder 7a, 7b, 7c, 7N der Decoder 7a, 7b, 7c, 7N einen Ausgang 8a, 8b, 8c aufweist, der dafür ausgelegt ist, die wenigstens eine dem Decoder 7a, 7b, 7c, 7N zugewiesene Auswahlleitung 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N zu laden, wenn der Decoder 7a, 7b, 7c, 7N aktiviert ist, und die wenigstens eine dem Decoder 7a, 7b, 7c, 7N zugewiesene Auswahlleitung 5a, 5b, 5c; 5aa, 5ab, 5ba, 5bb; 5N zu entladen, wenn der Decoder 7a, 7b, 7c, 7N deaktiviert ist,
- Verbinden, in dem Fall, dass ein erster Decoder 7a der Decoder 7a, 7b, 7c, 7N deaktiviert wird, nachdem er aktiviert wurde, und ein zweiter Decoder 7b der Decoder 7a, 7b, 7c, 7N aktiviert wird, nachdem er deaktiviert wurde, des Ausgangs 8a des ersten Decoders 7a und des Ausgangs 8b des zweiten Decoders 7b für ein vordefiniertes Zeitintervall Δt mit einem gemeinsamen Knoten 9, so dass eine elektrische Ladung von der wenigstens einen Auswahlleitung 5a, welcher der erste Decoder 7a zugewiesen ist, auf die wenigstens eine Auswahlleitung 5b, welcher der zweite Decoder 7b zugewiesen ist, übertragen werden kann, bevor der Ausgang 5a des ersten Decoders 7a mit einer Referenzspannung RV verbunden wird und der Ausgang 5b des zweiten Decoders 7b mit einer Versorgungsspannung SV verbunden wird.
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2 zeigt ein vereinfachtes Modell einer Adressdecodiervorrichtung 6 einer Halbleiterspeichervorrichtung 1 gemäß der Erfindung in einer schematischen Ansicht, wobei aus Gründen der Einfachheit die Decoder 7a und 7b dargestellt sind. In 2 ist ersichtlich, dass jede der Auswahlleitungen 5a und 5b, die mit den Ausgängen 8a und 8b der Decoder 7a und 7b verbunden ist, drei Wege aufweist: einen ersten zur Versorgungsspannung SV, einen zweiten zur Referenzspannung RV, welche an Masse gelegt ist, und einen dritten zum gemeinsamen Knoten 9. Infolge ihres Verhaltens sind die Auswahlleitungen 5a und 5b als Auswahlleitungskondensatoren CWL (select line capacitors) repräsentiert und ist der gemeinsame Knoten als Gemeinsamer-Knoten-Kondensator CC (common node capacitor) repräsentiert. Es kann die folgende Sequenz ausgeführt werden:
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In einem ersten Schritt ist die Adresse derart, dass die Auswahlleitung 5a aktiviert wird: Ein Ladeschalter 10a wird ausgewählt, so dass die Auswahlleitung 5a durch die Versorgungsspannung SV geladen wird, und ein Entadeschalter 11b wird ausgewählt, so dass die Auswahlleitung 5b entladen wird. Ein Ladeschalter 10b, ein Entladeschalter 11a und die Verbindungsschalter 12a und 12b werden abgewählt.
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In einem zweiten Schritt wird die Adresse geändert, so dass die Auswahlleitung 5b aktiviert werden muss und die Auswahlleitung 5a deaktiviert werden muss.
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In einem dritten Schritt werden der Ladeschalter 10a und der Entladeschalter 11b abgewählt und werden die Verbindungsschalter 12a und 12b kurz ausgewählt, so dass Ladung zwischen der Auswahlleitung 5a und der Auswahlleitung 5b geteilt wird.
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In einem vierten Schritt werden die Verbindungsschalter 12a und 12b ausgewählt und wird der Ladeschalter 10b ausgewählt, um die Auswahlleitung 5b ganz auf die Versorgungsspannung SV zu laden, und wird der Entladeschalter 11b ausgewählt, um die Auswahlleitung 5a ganz bis zur Referenzspannung zu entladen.
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3a zeigt einen Decoder 7b einer Halbleiterspeichervorrichtung 1 gemäß der Erfindung in einer schematischen Ansicht. Der Decoder 7b umfasst einen Eingangstreiber 13, der ein decodiertes Adresssignal dec (decoded address signal) anhand des Adresssignals addr erzeugt. Das decodierte Adresssignal dec wird einer Verzögerungsschaltung 14 zugeführt, die ein verzögertes decodiertes Adresssignal decdel (delayed decoded address signal) erzeugt, und einem UND-Gatter 15 zugeführt, dem auch das verzögerte decodierte Adresssignal decdel zugeführt wird. Die Ausgabe des UND-Gatters 15 ist ein positives Auswahlsignal selp (positive select signal). Das decodierte Adresssignal dec wird zusätzlich durch einen Invertierer 16 invertiert. Das verzögerte decodierte Adresssignal deldec wird zusätzlich durch einen zweiten Wandler 17 invertiert. Das Ausgangssignal der Invertierer 16 und 17 wird dann einem zweiten UND-Gatter 18 zugeführt, welches ein negatives Auswahlsignal sein (negative select signal) ausgibt.
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Das positive Auswahlsignal selp kann zu einem Pegelschieber 19 übertragen werden, und das negative Auswahlsignal sein kann zu einem zweiten Pegelschieber 20 übertragen werden. Eine nicht invertierte Ausgabe des Pegelschiebers 19, welche die gleichen Informationen enthält wie das positive Auswahlsignal selp, wird einem Transistor 21 zugeführt, der als ein Ladeschalter wirkt. Eine nicht invertierte Ausgabe des Pegelschiebers 20, welche die gleichen Informationen wie das negative Auswahlsignal sein enthält, wird einem Transistor 22 zugeführt, der als ein Entladeschalter wirkt.
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Eine invertierte Ausgabe selp-n des Pegelschiebers 19 wird einem Transistor 23 zugeführt, und eine invertierte Ausgabe seln-n des Pegelschiebers 20 wird einem Transistor 24 zugeführt. Die Transistoren 23 und 24 wirken als ein Verbindungsschalter.
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Eine mögliche Implementation der Erfindung besteht darin, das decodierte Adresssignal dec zu verzögern und die komplementären Ausgaben selp-n und seln-n mit n-Fet 23 und 24 in Reihe zu schalten, so dass ein gemeinsamer Knoten 9 (von allen Decodern 7a, 7b, 7c, 7N gemeinsam verwendet) nur die beiden umschaltenden Decoder 7a und 7b verbindet.
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Die Verzögerung Δt entspricht dem Zeitraum, der erforderlich oder zulässig ist, damit die Ladungsteilung wirksam wird. Der Decoder 7b könnte auch mit Pegelschiebern implementiert werden, falls die Auswahlleitung 5a eine Spannung benötigt, die höher als die Versorgungsspannung SV ist. Die Versorgungsspannung SV kann in Abhängigkeit von der Implementation durch eine externe Versorgung oder eine Ladungspumpe bereitgestellt werden. Die Verzögerung kann als eine synchrone oder asynchrone Schaltung implementiert werden, weil sie für das Ladungsteilungskonzept irrelevant ist.
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3b zeigt eine Funktionalität des Decoders aus 3a. Dargestellt sind das decodierte Adresssignal dec, das verzögerte decodierte Adresssignal decdel, das positive Auswahlsignal selp, das negative Auswahlsignal sein, das invertierte positive Auswahlsignal selp-n und das invertierte negative Auswahlsignal seln-n auf einer gemeinsamen Zeitachse. Alle erwähnten Signale sind Binärsignale, welche den Wert HI oder LO aufweisen.
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Bei t0 wird der Decoder 7b deaktiviert, weil das negative Auswahlsignal sein HI ist, und es wird demgemäß der Transistor 22 ausgewählt, so dass die Auswahlleitung 5b an Masse gelegt wird. Bei t1 ist das negative Auswahlsignal sein LO, und es wird demgemäß der Transistor 22 abgewählt, so dass die Auswahlleitung 5b von der Masse getrennt wird. Das positive Auswahlsignal selp ist zu dieser Zeit LO, so dass die Auswahlleitung 5b von der Versorgungsspannung SV getrennt ist. Das invertierte positive Auswahlsignal selp-n und das invertierte negative Auswahlsignal seln-n sind jedoch beide HI, so dass beide Transistoren 23 und 24 ausgewählt werden, so dass die Auswahlleitung 5b mit dem gemeinsamen Knoten 9 verbunden wird. Bei t2 ändert das positive Auswahlsignal selp seinen Wert, so dass die Auswahlleitung 5b mit der Versorgungsspannung SV verbunden wird. Gleichzeitig ändert das invertierte positive Auswahlsignal selp-n seinen Wert, so dass die Auswahlleitung 5b vom gemeinsamen Knoten 9 getrennt wird.
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Bei t3 wird der Decoder 7b abgewählt und somit die Auswahlleitung 5b von der Versorgungsspannung SV getrennt und wieder mit dem gemeinsamen Knoten 9 verbunden. Bei t4 wird die Auswahlleitung 5b vom gemeinsamen Knoten 9 getrennt und an Masse gelegt.
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Weil sich der andere Decoder 7a der umschaltenden Decoder 7a und 7b in der gleichen Weise verhält, geschieht im Zeitintervall Δt zwischen t1 und t2 und im Zeitintervall Δt zwischen t3 und t4 eine Ladungsteilung.
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4 zeigt eine zweite Ausführungsform der Halbleiterspeichervorrichtung 1 gemäß der Erfindung in einer schematischen Ansicht.
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Gemäß einer bevorzugten Ausführungsform der Erfindung umfasst das Speicherfeld 2 wenigstens einen ersten Sektor 25a und einen zweiten Sektor 25b, wobei jeder Ausgang 8a, 8b der Ausgänge 8a, 8b der Decoder 7a, 7b zumindest unter Verwendung eines Durchgangsgatters 26a des ersten Sektors 25a mit einer ersten Auswahlleitung 5aa, 5ba der wenigstens einen Auswahlleitung 5aa, 5ab, 5ba, 5bb, welcher der jeweilige Decoder 7a, 7b zugewiesen ist, verbindbar ist, wobei die erste Auswahlleitung 5aa, 5ba innerhalb des ersten Sektors 25a angeordnet ist, und unter Verwendung eines Durchgangsgatters 26b des zweiten Sektors 25b mit einer zweiten Auswahlleitung 5ab, 5bb der Auswahlleitungen 5aa, 5ab, 5ba, 5bb, welcher der jeweilige Decoder 7a, 7b zugewiesen ist, verbindbar ist, wobei die zweite Auswahlleitung 5ab, 5bb innerhalb des zweiten Sektors 25b angeordnet ist.
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Adressdecodiervorrichtungen 6 werden häufig hierarchisch implementiert, um die Anzahl der erforderlichen Pegelschieber zu verringern, wodurch die Fläche verringert wird. Die vorstehenden Merkmale passen die Erfindung an diese Adressdecodiervorrichtungen 6 an.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist das Durchgangsgatter 26a des ersten Sektors 25a unter Verwendung eines Pegelschiebers 27a des ersten Sektors 25a aktivierbar, wobei das Durchgangsgatter 26b des zweiten Sektors 25b unter Verwendung eines Pegelschiebers 27b des zweiten Sektors 25b aktivierbar ist.
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Die hierarchische Adressdecodiervorrichtung 6 kann durch lokale (Sektor-) Pegelschieber 27a, 27b aktivierte Durchgangsgatter 26a, 26b verwenden. Die vorstehenden Merkmale passen die Erfindung für solche Adressdecodiervorrichtungen 6 an. Diese Ausführungsform kann eine gemeinsame Decoderimplementation in einem eingebetteten Flash-Speicher reflektieren. Die Decoder 7a, 7b können die gleichen wie gemäß Ausführungsformen ohne Hierarchie sein.
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Gemäß einer bevorzugten Ausführungsform der Erfindung umfasst jeder Decoder 7a, 7b der Decoder 7a, 7b eine Verzögerungsschaltung 14, die dafür ausgelegt ist, das vordefinierte Zeitintervall Δt festzulegen. Diese Merkmale führen zu einer vereinfachten Implementation der Erfindung.
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5a zeigt eine zweite Ausführungsform der Halbleiterspeichervorrichtung gemäß der Erfindung in einer schematischen Ansicht.
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Gemäß einer bevorzugten Ausführungsform der Erfindung umfasst jeder Decoder 7a, 7b, 7N der Decoder 7a, 7b, 7N einen Ausgangstreiber 28a, 28b, 28N, wobei die Ausgangstreiber 28a, 28b, 28N mit einem Spannungsversorgungsknoten 29 verbunden sind, um die Versorgungsspannung SV den Ausgangstreibern 28a, 28b, 28N zuzuführen, und wobei während des vordefinierten Zeitintervalls Δt der Versorgungsspannungsknoten 29 von der Versorgungsspannung SV getrennt ist und als gemeinsamer Knoten 9 verwendet wird.
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Gemäß einer bevorzugten Ausführungsform der Erfindung wird die Versorgungsspannung SV durch eine interne Ladungspumpe 32 bereitgestellt.
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In dem Fall, dass die Ladung für das Laden der neuen Auswahlleitung durch eine Ladungspumpe zugeführt wird, ist der Vorteil sogar noch größer als andernfalls, weil der Pumpeffizienzfaktor bei der Umsetzung der Einsparungen in den Versorgungsstrom berücksichtigt werden muss.
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Die Erfindung kann auch einen Flächenvorteil mit sich bringen, weil die Größe der Ladungspumpe durch die niedrigeren Stromanforderungen verringert werden kann, die sich aus der Implementation dieser Technik ergeben, falls alle anderen Faktoren als gleich angesehen werden.
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Insbesondere kann im Fall eines Lesevorgangs, wobei eine Ladungspumpe 32 für das Versorgen der Auswahlleitungs-Pegelschieber 30a, 30b, 30N und der Auswahlleitungen 5a, 5b, 5N verwendet wird und die Adressen häufig geändert werden, der Versorgungsstromverbrauch erheblich verringert werden.
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Gemäß dieser Ausführungsform ist der gemeinsame Knoten 9 der vorab existierende Spannungsversorgungsknoten 29 der Ausgangstreiber 28a, 28b, 28N. Dies macht einen zweiten Pegelschieber pro Decoder 7a, 7b, 7N unnötig, erfordert jedoch einen einzigen zusätzlichen Pegelschieber 33 und Schalter 31 für das Entkoppeln des gemeinsamen Knotens 9 von der Versorgungsspannung SV während der Ladungsteilung. Dieser Schalter 31 und der Pegelschieber 33 sind jedoch typischerweise bereits vorhanden, um zu ermöglichen, dass andere Ladungspumpen angeschlossen werden, und nur die erweiterte Steuerlogik für das Steuern des Schalters kostet zusätzliche Fläche.
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Gemäß einer bevorzugten Ausführungsform der Erfindung ist jeder Decoder 7a, 7b, 7N der Decoder 7a, 7b, 7N dafür ausgelegt, ein Zeitsignal ts für das Festlegen des Zeitintervalls Δt zu empfangen. Das Zeitsignal ts kann durch eine Verzögerungsschaltung außerhalb der Decoder 7a, 7b, 7N bereitgestellt werden, so dass unabhängig von der Anzahl der Decoder 7a, 7b, 7N nur eine erforderlich ist.
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5b zeigt einen in den Decodern 7a, 7b und 7N der zweiten Ausführungsform der Halbleiterspeichervorrichtung 1 gemäß der Erfindung verwendeten Pegelschieber 30 in einer schematischen Ansicht. Der Pegelschieber 30 hat einen Eingang für das decodierte Adresssignal dec und einen Eingang für das Zeitsignal ts. Ferner ist der Pegelschieber 30 mit der Versorgungsspannung SV und der Referenzspannung verbunden, welche an Masse gelegt ist. Das decodierte Adresssignal dec und das Zeitsignal ts werden in ein ODER-Gatter 34 eingegeben. Überdies ist das decodierte Datensignal dec jenes des Transistors 35. Eine invertierte Ausgabe des ODER-Gatters 34 wird einem Transistor 36 zugeführt. Die Ausgänge der Transistoren 35 und 36 sind durch antiparallele NICHT-Gatter 37 und 38 verbunden. Der Ausgang des Pegelschiebers 30 ist mit dem Ausgang des Transistors 35 verbunden und trägt ein negatives Auswahlsignal sein.
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5c zeigt eine Funktionalität der Halbleiterspeichervorrichtung aus 5a. Bei t0 ist das Adresssignal addra für den Decoder 7a HI, so dass der Decoder 7a aktiviert wird, was dazu führt, dass die Auswahlleitung 5a mit der Versorgungsspannung SV verbunden wird, während das Adresssignal addrb für den Decoder 7b LO ist, so dass der Decoder 7b deaktiviert wird, was dazu führt, dass die Auswahlleitung 5b mit der Referenzspannung verbunden wird, die an Masse liegt. Bei t1 wird das Zeitsignal ts von LO auf HI gelegt, kurz nachdem die Adresssignale addra, addrb die Werte gewechselt haben, was bedeutet, dass der Decoder 7a abgewählt wird und der Decoder 7b gewählt wird. Dies führt dazu, dass die Auswahlleitung 5b von der Referenzspannung getrennt wird und mit dem Spannungsversorgungsknoten 29 verbunden wird, welcher gemäß dieser Ausführungsform der gemeinsame Knoten 9 ist. Der Spannungsversorgungsknoten 29 wird bei t1 durch Schalten des Transistors 31, das durch den Pegelschieber 33 ausgelöst wird, von der Versorgungsspannung SV getrennt.
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Zur Zeit t2 wird das Zeitsignal ts auf LO zurückgesetzt, so dass die Auswahlleitung 5a vom Spannungsversorgungsknoten 29 getrennt wird und mit der Referenzspannung verbunden wird, die an Masse liegt. Der Spannungsversorgungsknoten 29 wird bei t2 durch Schalten des Transistors 31, das durch den Pegelschieber 33 ausgelöst wird, wieder mit der Versorgungsspannung SV verbunden.
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Im Zeitintervall Δt zwischen t1 und t2 geschieht die Ladungsteilung.
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Bezugszeichenliste
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- 1
- Halbleiterspeichervorrichtung
- 2
- Speicherzellenfeld
- 3
- Zeile
- 4
- Speicherzelle
- 5
- Auswahlleitung
- 6
- Adressdecodiervorrichtung
- 7
- Decoder
- 8
- Ausgang
- 9
- gemeinsamer Knoten
- 10
- Ladeschalter
- 11
- Entladeschalter
- 12
- Verbindungsschalter
- 13
- Eingangstreiber
- 14
- Verzögerungsschaltung
- 15
- UND-Gatter
- 16
- Invertierer
- 17
- Invertierer
- 18
- UND-Gatter
- 19
- Pegelschieber
- 20
- Pegelschieber
- 21
- Transistor
- 22
- Transistor
- 23
- Transistor
- 24
- Transistor
- 25
- Sektor
- 26
- Durchgangsgatter
- 27
- Pegelschieber
- 28
- Ausgangstreiber
- 29
- Spannungsversorgungsknoten
- 30
- Pegelschieber
- 31
- Transistor
- 32
- interne Ladungspumpe
- 33
- Pegelschieber
- 34
- ODER-Gatter
- 35
- Transistor
- 36
- Transistor
- 37
- NICHT-Gatter
- 38
- NICHT-Gatter
- RV
- Referenzspannung
- SV
- Versorgungsspannung
- Δt
- Zeitintervall
- addr
- Adresssignal
- EVS
- externe Spannungsquelle
- ts
- Zeitsignal
- dec
- decodiertes Adresssignal
- decdel
- verzögertes decodiertes Adresssignal
- selp
- positives Auswahlsignal
- sein
- negatives Auswahlsignal
- selp-n
- invertiertes positives Auswahlsignal
- seln-n
- invertiertes negatives Auswahlsignal
