JP2018022544A - 不揮発性メモリ - Google Patents
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Abstract
【課題】磁気メモリのライトエラーレートを低減する。【解決手段】実施形態に係わる不揮発性メモリは、第1の部分E1、第2の部分E2、及び、これらの間の第3の部分E3を有する導電線11と、第1の磁性層FL、第2の磁性層RL、及び、これらの間の非磁性層TNを備え、第1の磁性層FLが第3の部分E3に接続される記憶素子MTJと、書き込み電流を前記第1及び第2の部分E1,E2間に流し、第1の電位を第2の磁性層RLに印加し、第2の磁性層RLを第1の電位から第2の電位に変えた後、第1及び第2の部分E1,E2間に流れる書き込み電流を遮断する回路と、を備える。【選択図】図1
Description
実施形態は、不揮発性メモリに関する。
現在、各種システムで使用されるワーキングメモリは、SRAM(static random access memory)、DRAM(dynamic random access memory)などの揮発性メモリが主流である。しかし、これらのメモリは消費電力が大きいという問題を有する。
そこで、各種システムで使用されるワーキングメモリ、さらには、ストレージメモリを高速、かつ、低消費電力の磁気メモリに置き換える試みが検討されている。しかし、磁気メモリを各種システムに適用するためにはライトエラーレートを低減する必要がある。
Digest of 2015 Symposium on VLSI Technology
H. Yoda, et al., IEDM Tech. Dig., 2012 pp. 259.
実施形態は、不揮発性メモリのライトエラーレートを低減する技術を提案する。
実施形態によれば、不揮発性メモリは、第1の部分、第2の部分、及び、これらの間の第3の部分を有する導電線と、第1の磁性層、第2の磁性層、及び、これらの間の非磁性層を備え、前記第1の磁性層が前記第3の部分に接続される記憶素子と、書き込み電流を前記第1及び第2の部分間に流し、第1の電位を前記第2の磁性層に印加し、前記第2の磁性層を前記第1の電位から前記第2の電位に変えた後、前記第1及び第2の部分間に流れる前記書き込み電流を遮断する回路と、を備える。
以下、図面を参照しながら実施例を説明する。
(第1の実施例)
図1は、第1の実施例に係わる磁気メモリを示している。
(第1の実施例)
図1は、第1の実施例に係わる磁気メモリを示している。
この磁気メモリは、いわゆるSOT(Spin-Orbit Torque)型磁気メモリである。
導電線11は、第1の部分E1、第2の部分E2、及び、それらの間の第3の部分E3を有する。例えば、第1及び第2の部分E1,E2は、導電線11が延びる方向における導電線11の2つの端部に対応し、第3の部分E3は、導電線11の中央部に対応する。
記憶素子MTJは、第1の端子及び第2の端子を有する2端子素子である。
例えば、記憶素子MTJは、磁気抵抗効果素子である。この場合、記憶素子MTJは、可変の磁化方向を有する第1の磁性層(第1の端子)FLと、不変の磁化方向を有する第2の磁性層(第2の端子)RLと、第1及び第2の磁性層FL,RL間の非磁性層(トンネルバリア層)TNと、を備え、第1の磁性層FLが第3の部分E3に接続される。
第1の回路12は、互いに逆向きの第1の電流Iw_ap及び第2の電流Iw_pのうちの1つを第1及び第2の部分E1,E2間に発生可能である。
例えば、第1の回路12は、ライトデータ(0又は1)に応じて、第1の電流Iw_ap及び第2の電流Iw_pのうちの1つを第1及び第2の部分E1,E2間に発生可能であるドライバ/シンカーD/S_A,D/S_Bと、トランスファーゲートTGと、を備える。
この場合、ライトデータが1のとき、例えば、ドライバ/シンカーD/S_Aは、Vdd_W1(正電位)を出力し、ドライバ/シンカーD/S_Bは、接地電位Vssを出力する。制御信号φ3がアクティブ(1)になると、トランスファーゲートTGがオンになり、ライトパルスWP_Aが発生する。従って、第1の電流Iwrite(=Iw_ap)が第1の部分E1から第2の部分E2に向かって流れる。
また、ライトデータが0のとき、例えば、ドライバ/シンカーD/S_Bは、Vdd_W1(正電位)を出力し、ドライバ/シンカーD/S_Aは、接地電位Vssを出力する。制御信号φ3がアクティブ(1)になると、トランスファーゲートTGがオンになり、ライトパルスWP_Bが発生する。従って、第2の電流Iwrite(=Iw_p)が第2の部分E2から第1の部分E1に向かって流れる。
第2の回路13は、ライト動作において、互いに異なる第1の電位V1及び第2の電位V2のうちの1つを記憶素子MTJの第2の磁性層(第2の端子)RLに印加可能である。また、第2の回路13は、リード動作において、リード電位Vreadを記憶素子MTJの第2の磁性層(第2の端子)RLに印加可能である。
例えば、第2の回路13は、制御信号φ1に基づいて、第1の電位V1、第2の電位V2、及び、リード電位Vreadうちの1つを出力するセレクタ14、例えば、マルチプレクサMUXを備える。セレクタ14から出力される電位は、記憶素子MTJの第2の磁性層(第2の端子)RLに印加される。
この場合、ライト動作では、制御信号φ1は、アクティブ(01)又はノンアクティブ(00)となる。制御信号φ1がアクティブ(01)のとき、例えば、セレクタ14は、第1の電位V1を選択する。第1の電位V1は、例えば、負電位である。第1の電位V1は、第1及び第2の部分E1,E2間に第1又は第2の電流Iwrite(Iw_ap又はIw_p)が流れているときの第3の部分E3の電位とは異なる。
即ち、第1の電位V1は、第1及び第2の部分E1,E2間に第1又は第2の電流Iwrite(Iw_ap又はIw_p)が流れているとき(ライト動作を行っているとき)に、記憶素子MTJの第2の磁性層RLと導電線11の第3の部分E3との間に、第1の磁性層FLの磁化反転をアシストする電圧を発生させるためのアシスト電位Vassistである。
また、制御信号φ1がノンアクティブ(00)のとき、例えば、セレクタ14は、第2の電位V2を選択する。第2の電位V2は、例えば、接地電位Vssである。第2の電位V2は、スタンバイ時、即ち、ライト動作及びリード動作を行っていないときの電位である。
また、リード動作では、制御信号φ1は、アクティブ(10)又はノンアクティブ(00)となる。制御信号φ1がアクティブ(10)のとき、例えば、セレクタ14は、リード電位Vreadを選択する。リード電位Vreadは、例えば、正電位である。
コントローラ15は、リード動作及びライト動作を制御する。
例えば、ライト動作において、コントローラ15は、制御信号φ1をアクティブ(01)/ノンアクティブ(00)にし、第1の電位V1又は第2の電位V2を記憶素子MTJの第2の磁性層RLに印加する。また、コントローラ15は、制御信号φ3をアクティブ/ノンアクティブにし、第1及び第2の部分E1,E2間に第1又は第2の電流Iwrite(Iw_ap又はIw_p)を発生させる。
この場合、コントローラ15は、以下の順序で、記憶素子MTJの第2の磁性層RLの電位、及び、第1又は第2の電流Iwrite(Iw_ap又はIw_p)を制御する。
まず、コントローラ15は、第1又は第2の電流Iwrite(Iw_ap又はIw_p)を第1及び第2の部分E1,E2間に流し、かつ、第1の電位V1を記憶素子MTJの第2の磁性層(第2の端子)RLに印加することにより、例えば、第1のデータ(1)又は第2のデータ(0)を記憶素子MTJにライトする。
例えば、第1の電流Iw_apを第1及び第2の部分E1,E2間に流す場合に、第1のデータが記憶素子MTJにライトされ、第2の電流Iw_apを第1及び第2の部分E1,E2間に流す場合に、第2のデータが記憶素子MTJにライトされる。
ここで、第1又は第2の電流Iwrite(Iw_ap又はIw_p)を第1及び第2の部分E1,E2間に流すタイミングt1と、第1の電位V1を記憶素子MTJの第2の磁性層RLに印加するタイミングt2とは、同じでもよいし、又は、異なっていてもよい。
例えば、図2に示すように、タイミングt1は、タイミングt2よりも前であってもよいし、図3に示すように、タイミングt1は、タイミングt2よりも後であってもよい。また、図4に示すように、タイミングt1とタイミングt2は、同じであってもよい。
次に、コントローラ15は、第1のデータを記憶素子MTJにライトした後、記憶素子MTJの第2の磁性層(第2の端子)RLを第1の電位V1から第2の電位V2に変える。この後、コントローラ15は、第1及び第2の部分E1,E2間の第1又は第2の電流Iwrite(Iw_ap又はIw_p)を遮断する。
即ち、例えば、図2乃至図4に示すように、記憶素子MTJの第2の磁性層RLを第1の電位V1から第2の電位V2に変えるタイミングt3は、第1及び第2の部分E1,E2間の第1又は第2の電流Iwrite(Iw_ap又はIw_p)を遮断するタイミングt4よりも前となる。
また、例えば、リード動作において、コントローラ15は、制御信号φ1をアクティブ(10)/ノンアクティブ(00)にし、リード電位Vreadを記憶素子MTJの第2の磁性層RLに印加する。リード動作では、リード電流は、記憶素子MTJの第2の磁性層RL及び導電線11の第3の部分E3間を流れる。
即ち、リード電流が流れる経路は、ライト電流としての第1又は第2の電流Iwrite(Iw_ap又はIw_p)が流れる経路と異なる。従って、リード電流を比較的に大きく設定しても、リード電流により誤ってライトが発生するといった事態を抑制できる。
また、この効果をさらに大きくするため、第2の電位V2は、第1の電位V1とリード電位Vreadの間にあるのが望ましい。これについては、後述する。
図1の磁気メモリにおいて、導電線11は、スピン軌道カップリング(Spin orbit coupling)又はラシュバ効果(Rashba effect)により、記憶素子MTJの第1の磁性層FLの磁化方向を制御可能な材料及び厚さを有するのが望ましい。例えば、導電線11は、タンタル(Ta)、タングステン(W)、プラチナ(Pt)などの金属を含み、かつ、5〜20nm(例えば、10nm程度)の厚さを有する。
この場合、第1又は第2の電流Iwrite(Iw_ap又はIw_p)を導電線11に流すと、SOT(Spin-Orbit Torque)が記憶素子MTJの第1の磁性層(記憶層)FLに作用するため、第1の磁性層(記憶層)FLの磁化方向を反転させることができる。この時、記憶素子MTJに上述のアシスト電圧を印加すると、電界効果により第1の磁性層FLの磁気特性が変調され、かつ、第1の磁性層FLの磁化方向を反転させるために必要な第1又は第2の電流Iwrite(Iw_ap又はIw_p)を小さくできる。
この様子を示したのが図5乃至図14である。
即ち、図5乃至図14に示すように、第1及び第2の磁性層FL,RLの磁化方向の関係がパラレル状態に設定されるかの境界を示す第1の閾値ラインTh_p、及び、第1及び第2の磁性層FL,RLの磁化方向の関係がアンチパラレル状態に設定されるかの境界を示す第2の閾値ラインTh_apは、第1及び第2の部分E1,E2間に流れる電流ISOをx軸とし、記憶素子MTJの第2の磁性層RLに印加される電位Vassistをy軸とするグラフ内において一定の傾きを有する。
例えば、図5乃至図9に示すように、記憶素子MTJの第2の磁性層RLにVassistとして負電位を印加したときに第1の磁性層FLの磁化方向を反転させるために必要な電流ISOが小さくなる、即ち、第1及び第2の閾値ラインTh_p,Th_apが上に開いた状態になる第1の場合(第1の特性)がある。
また、図10乃至図14に示すように、記憶素子MTJの第2の磁性層RLにVassistとして正電位を印加したときに第1の磁性層FLの磁化方向を反転させるために必要な電流ISOが小さくなる、即ち、第1及び第2の閾値ラインTh_p,Th_apが下に開いた状態になる第2の場合(第2の特性)がある。
但し、これら第1及び第2の場合において、第1及び第2の部分E1,E2間に流れる電流ISOが0であり、かつ、記憶素子MTJの第2の磁性層RLに印加される電位Vassistが0であるポイントXを初期状態と仮定する。また、本例においては、Vassistに起因する電圧アシスト効果のみを考え、Vassistに付随するSTT(Spin Transfer torque)効果は考慮しない。Vassistに付随するSTT効果については後述する。
また、Pは、第1及び第2の磁性層FL,RLの磁化方向の関係がパラレル状態に変化するエリアを示し、APは、第1及び第2の磁性層FL,RLの磁化方向の関係がアンチパラレル状態に変化するエリアを示す。P/APは、第1及び第2の磁性層FL,RLの磁化方向の関係がパラレル状態のときはパラレル状態を維持し、かつ、第1及び第2の磁性層FL,RLの磁化方向の関係がアンチパラレル状態のときはアンチパラレル状態を維持するエリアを示す。
また、パラレル状態とは、第1及び第2の磁性層FL,RLの磁化方向が互いに同じ方向である関係のことであり、アンチパラレル状態とは、第1及び第2の磁性層FL,RLの磁化方向が互いに逆方向である関係のことである。
そして、第1の場合(図5乃至図9)から分かることは、記憶素子MTJの第2の磁性層RLにVassistとして負電位を印加することにより、第1の磁性層FLの磁化方向を反転させるために必要な電流ISOを小さくできる、ということである。
例えば、図5に示すように、ライト動作において、熱擾乱などを考慮し、第1及び第2の閾値ラインTh_p、Th_apからのマージンΔw_p,Δw_apを確保する場合、Vassistが負電位であるときのライト電流Iw_p,Iw_apは、Vassistが0Vであるときのライト電流Iw_p’,Iw_ap’よりも小さくなる。即ち、ライトポイントWp,Wapは、ライトポイントWp’,Wap’よりも0寄りに設定できる。
この場合、例えば、図9に示すように、リード電位Vreadは、リード動作において、記憶素子MTJの第1の磁性層FLの磁化方向が反転し難くなる極性の電位とするのが望ましい。即ち、第1の場合(図5乃至図9)では、Vassistが正電位となる方向においてリードポイントRと第1及び第2の閾値ラインTh_p,Th_apとの距離Δrが広がるため、リード電位Vreadは、正電位とするのが望ましい。
従って、第2の電位(例えば、接地電位Vss)V2は、第1の電位(例えば、負電位))V1とリード電位(例えば、正電位)Vreadとの間の電位となる。
但し、リード電位Vreadは、第1の電位V1と第2の電位V2との間に設定することも可能である。
また、第2の場合(図10乃至図14)から分かることは、記憶素子MTJの第2の磁性層RLにVassistとして正電位を印加することにより、第1の磁性層FLの磁化方向を反転させるために必要な電流ISOを小さくできる、ということである。
例えば、図10に示すように、ライト動作において、熱擾乱などを考慮し、第1及び第2の閾値ラインTh_p、Th_apからのマージンΔw_p,Δw_apを確保する場合、Vassistが正電位であるときのライト電流Iw_p,Iw_apは、Vassistが0Vであるときのライト電流Iw_p’,Iw_ap’よりも小さくなる。即ち、ライトポイントWp,Wapは、ライトポイントWp’,Wap’よりも0寄りに設定できる。
この場合、例えば、図14に示すように、リード電位Vreadは、リード動作において、記憶素子MTJの第1の磁性層FLの磁化方向が反転し難くなる極性の電位とするのが望ましい。即ち、第2の場合(図10乃至図14)では、Vassistが負電位となる方向において、リードポイントRと第1及び第2の閾値ラインTh_p,Th_apとの距離Δrが広がるため、リード電位Vreadは、負電位とするのが望ましい。
従って、第2の電位(例えば、接地電位Vss)V2は、第1の電位(例えば、正電位))V1とリード電位(例えば、負電位)Vreadとの間の電位となる。
但し、リード電位Vreadは、第1の電位V1と第2の電位V2との間に設定することも可能である。
尚、第1及び第2の場合(図5乃至図14)、ライト動作において、第1及び第2の部分E1,E2間には第1又は第2の電流Iwrite(Iw_ap又はIw_p)が流れる。即ち、第1又は第2の電流Iwrite(Iw_ap又はIw_p)が流れている期間、第3の部分E3は、所定の電位(例えば、正電位)を有する。
従って、第1の電位V1は、第1又は第2の電流Iwrite(Iw_ap又はIw_p)が流れているときに第3の部分E3に発生する所定の電位を考慮し、記憶素子MTJに適切なアシスト電圧が印加されるように設定される。即ち、第1の場合において、第1の電位V1は、負電位ではなく、0V、又は、正電位でもよい場合もあり得る。また、第2の場合において、第1の電位V1は、正電位ではなく、0V、又は、負電位でもよい場合もあり得る。
第1の場合(図5乃至図9)でのライト動作(0−ライト)の開始は、図5に示すように、Vassistを第1の電位V1に設定し、かつ、ISOをライト電流Iw_pに設定することにより行う。その順序は、図5に示すように、Vassistを第1の電位V1に設定した後、ISOをライト電流Iw_pに設定してもよいし(ステップST01→ST02)、又は、ISOをライト電流Iw_pに設定した後、Vassistを第1の電位V1に設定してもよい(ステップST03→ST04)。
また、第1の場合でのライト動作(0−ライト)の終了は、図6に示すように、Vassistを第2の電位V2に設定した後、ISOを0に設定することにより行う(ステップST05→ST06)。なぜなら、同図に示すように、ステップST05からST06の経路を辿ることにより、その経路と第2の閾値ラインTh_apとの最小マージンがΔとなるからである。
この最小マージンΔは、例えば、ステップST07からST08の経路を辿る場合に、その経路と第2の閾値ラインTh_apとの最小マージンΔ’よりも大きくなる。従って、ライト動作(0−ライト)を終了するときに、熱擾乱などにより、誤って、1−ライトが発生することがなく、ライトエラーレートを低減できる。
但し、0−ライトは、記憶素子MTJをパラレル状態(低抵抗状態)にするライト動作を意味するものとする。
第1の場合(図5乃至図9)でのライト動作(1−ライト)の開始は、図7に示すように、Vassistを第1の電位V1に設定し、かつ、ISOをライト電流Iw_apに設定することにより行う。その順序は、図7に示すように、Vassistを第1の電位V1に設定した後、ISOをライト電流Iw_apに設定してもよいし(ステップST11→ST12)、又は、ISOをライト電流Iw_apに設定した後、Vassistを第1の電位V1に設定してもよい(ステップST13→ST14)。
また、第1の場合でのライト動作(1−ライト)の終了は、図8に示すように、Vassistを第2の電位V2に設定した後、ISOを0に設定することにより行う(ステップST15→ST16)。なぜなら、同図に示すように、ステップST15からST16の経路を辿ることにより、その経路と第1の閾値ラインTh_pとの最小マージンがΔとなるからである。
この最小マージンΔは、例えば、ステップST17からST18の経路を辿る場合に、その経路と第1の閾値ラインTh_pとの最小マージンΔ’よりも大きくなる。従って、ライト動作(1−ライト)を終了するときに、熱擾乱などにより、誤って、0−ライトが発生することがなく、ライトエラーレートを低減できる。
但し、1−ライトは、記憶素子MTJをアンチパラレル状態(高抵抗状態)にするライト動作を意味するものとする。
第1の場合(図5乃至図9)でのリード動作は、図9に示すように、Vassistをリード電位Vreadに設定することにより行う。リード動作では、ライト電流ISOは、0であるため、0−ライト又は1−ライトは、発生しない。但し、リード動作において、熱擾乱などを考慮し、リードポイントRと第1及び第2の閾値ラインTh_p,Th_apとのマージンΔrをできるだけ大きくするのが望ましい。
従って、リードポイントRは、第1及び第2の閾値ラインTh_p,Th_apが開く方向、即ち、第1及び第2の閾値ラインTh_p,Th_apの幅が広がる方向に設定するのが望ましい。本例では、リードポイントRは、リード電位Vreadが正電位となる方向に設定する。
第2の場合(図10乃至図14)でのライト動作(0−ライト)の開始は、図10に示すように、Vassistを第1の電位V1に設定し、かつ、ISOをライト電流Iw_pに設定することにより行う。その順序は、図10に示すように、Vassistを第1の電位V1に設定した後、ISOをライト電流Iw_pに設定してもよいし(ステップST21→ST22)、又は、ISOをライト電流Iw_pに設定した後、Vassistを第1の電位V1に設定してもよい(ステップST23→ST24)。
また、第2の場合でのライト動作(0−ライト)の終了は、図11に示すように、Vassistを第2の電位V2に設定した後、ISOを0に設定することにより行う(ステップST25→ST26)。なぜなら、同図に示すように、ステップST25からST26の経路を辿ることにより、その経路と第2の閾値ラインTh_apとの最小マージンがΔとなるからである。
この最小マージンΔは、例えば、ステップST27からST28の経路を辿る場合に、その経路と第2の閾値ラインTh_apとの最小マージンΔ’よりも大きくなる。従って、ライト動作(0−ライト)を終了するときに、熱擾乱などにより、誤って、1−ライトが発生することがなく、ライトエラーレートを低減できる。
第2の場合(図10乃至図14)でのライト動作(1−ライト)の開始は、図12に示すように、Vassistを第1の電位V1に設定し、かつ、ISOをライト電流Iw_apに設定することにより行う。その順序は、図12に示すように、Vassistを第1の電位V1に設定した後、ISOをライト電流Iw_apに設定してもよいし(ステップST31→ST32)、又は、ISOをライト電流Iw_apに設定した後、Vassistを第1の電位V1に設定してもよい(ステップST33→ST34)。
また、第2の場合でのライト動作(1−ライト)の終了は、図13に示すように、Vassistを第2の電位V2に設定した後、ISOを0に設定することにより行う(ステップST35→ST36)。なぜなら、同図に示すように、ステップST35からST36の経路を辿ることにより、その経路と第1の閾値ラインTh_pとの最小マージンがΔとなるからである。
この最小マージンΔは、例えば、ステップST37からST38の経路を辿る場合に、その経路と第1の閾値ラインTh_pとの最小マージンΔ’よりも大きくなる。従って、ライト動作(1−ライト)を終了するときに、熱擾乱などにより、誤って、0−ライトが発生することがなく、ライトエラーレートを低減できる。
第2の場合(図10乃至図14)でのリード動作は、図14に示すように、Vassistをリード電位Vreadに設定することにより行う。リード動作では、ライト電流ISOは、0であるため、0−ライト又は1−ライトは、発生しない。但し、リード動作において、熱擾乱などを考慮し、リードポイントRと第1及び第2の閾値ラインTh_p,Th_apとのマージンΔrをできるだけ大きくするのが望ましい。
従って、リードポイントRは、第1及び第2の閾値ラインTh_p,Th_apが開く方向、即ち、第1及び第2の閾値ラインTh_p,Th_apの幅が広がる方向に設定するのが望ましい。本例では、リードポイントRは、リード電位Vreadが負電位となる方向に設定する。
(第2の実施例)
図15は、第2の実施例に係わる磁気メモリを示している。
図15は、第2の実施例に係わる磁気メモリを示している。
この磁気メモリは、いわゆるSOT型磁気メモリである。
導電線11は、第1の部分E1、第2の部分E2、及び、それらの間の第3の部分E3を有する。例えば、第1及び第2の部分E1,E2は、導電線11が延びる方向における導電線11の2つの端部に対応し、第3の部分E3は、導電線11の中央部に対応する。
記憶素子MTJ1、MTJ2は、第1の端子及び第2の端子を有する2端子素子である。
例えば、記憶素子MTJ1、MTJ2は、磁気抵抗効果素子である。この場合、記憶素子MTJ1、MTJ2は、可変の磁化方向を有する第1の磁性層(第1の端子)FLと、不変の磁化方向を有する第2の磁性層(第2の端子)RLと、第1及び第2の磁性層FL,RL間の非磁性層(トンネルバリア層)TNと、を備え、第1の磁性層FLが第3の部分E3に接続される。
第1の回路12は、互いに逆向きの第1の電流Iw_ap及び第2の電流Iw_pのうちの1つを第1及び第2の部分E1,E2間に発生可能である。
例えば、第1の回路12は、ライトデータ(0又は1)に応じて、第1の電流Iw_ap及び第2の電流Iw_pのうちの1つを第1及び第2の部分E1,E2間に発生可能であるドライバ/シンカーD/S_A,D/S_Bと、トランスファーゲートTGと、を備える。
この場合、ライトデータが1のとき、例えば、ドライバ/シンカーD/S_Aは、Vdd_W1(正電位)を出力し、ドライバ/シンカーD/S_Bは、接地電位Vssを出力する。制御信号φ3がアクティブ(1)になると、トランスファーゲートTGがオンになり、ライトパルスWP_Aが発生する。従って、第1の電流Iwrite(=Iw_ap)が第1の部分E1から第2の部分E2に向かって流れる。
また、ライトデータが0のとき、例えば、ドライバ/シンカーD/S_Bは、Vdd_W1(正電位)を出力し、ドライバ/シンカーD/S_Aは、接地電位Vssを出力する。制御信号φ3がアクティブ(1)になると、トランスファーゲートTGがオンになり、ライトパルスWP_Bが発生する。従って、第2の電流Iwrite(=Iw_p)が第2の部分E2から第1の部分E1に向かって流れる。
第2の回路131,132は、ライト動作において、互いに異なる第1の電位V1、第2の電位V2、及び、第3の電位V3うちの1つを記憶素子MTJ1、MTJ2の第2の磁性層(第2の端子)RLに印加可能である。また、第2の回路131,132は、リード動作において、リード電位Vreadを記憶素子MTJの第2の磁性層(第2の端子)RLに印加可能である。
例えば、第2の回路131,132は、制御信号φ11,φ12に基づいて、第1の電位V1、第2の電位V2、第3の電位V3、及び、リード電位Vreadうちの1つを出力するセレクタ141,142、例えば、マルチプレクサMUXを備える。セレクタ141,142から出力される電位は、記憶素子MTJ1、MTJ2の第2の磁性層(第2の端子)RLに印加される。
この場合、ライト動作では、セレクタ141,142は、制御信号φ11,φ12に基づいて、第1の電位V1又は第3の電位V3を選択する。第1の電位V1は、ライト動作を可能にするアシスト電位、例えば、負電位である。第3の電位V3は、ライト動作を禁止する禁止電位、例えば、正電位である。第1及び第3の電位V1,V3は、第1及び第2の部分E1,E2間に第1又は第2の電流Iwrite(Iw_ap又はIw_p)が流れているときの第3の部分E3の電位とは異なる。
また、リード動作では、セレクタ14は、リード電位Vreadを選択する。リード電位Vreadは、例えば、正電位である。
尚、第2の電位V2は、スタンバイ時、即ち、ライト動作及びリード動作を行っていないときにセレクタ141,142が選択する電位である。
コントローラ15は、リード動作及びライト動作を制御する。
例えば、ライト動作において、記憶素子MTJ1をライト動作の対象とし、記憶素子MTJ2をライト動作の対象としない場合を考える。
この場合、コントローラ15は、制御信号φ11を第2の回路131に転送する。セレクタ141は、制御信号φ11に基づいて、第2の電位V2を記憶素子MTJ1の第2の磁性層RLに印加する。また、コントローラ15は、制御信号φ12を第2の回路132に転送する。セレクタ142は、制御信号φ12に基づいて、第3の電位V3を記憶素子MTJ2の第2の磁性層RLに印加する。
さらに、コントローラ15は、制御信号φ3を第1の回路12に転送する。第1の回路12は、制御信号φ3に基づいて、第1及び第2の部分E1,E2間に第1又は第2の電流Iwrite(Iw_ap又はIw_p)を発生させる。
そして、コントローラ15は、以下の順序で、記憶素子MTJ1,MTJ2の第2の磁性層RLの電位、及び、第1又は第2の電流Iwrite(Iw_ap又はIw_p)を制御する。
まず、コントローラ15は、第3の電位V3を記憶素子MTJ2の第2の磁性層RLに印加する。次に、コントローラ15は、第1又は第2の電流Iwrite(Iw_ap又はIw_p)を第1及び第2の部分E1,E2間に流す。この順序により、ライト対象でない記憶素子MTJ2に誤ってデータがライトされるのを禁止する。
一方、コントローラ15は、第1の電位V1を記憶素子MTJ1の第2の磁性層RLに印加する。第1の電位V1を記憶素子MTJ1の第2の磁性層RLに印加するタイミングは、図2乃至図4で説明したように、第1又は第2の電流Iwrite(Iw_ap又はIw_p)を第1及び第2の部分E1,E2間に流した後であってもよいし、第1又は第2の電流Iwrite(Iw_ap又はIw_p)を第1及び第2の部分E1,E2間に流す前であってもよい。
また、第1の電位V1を記憶素子MTJ1の第2の磁性層RLに印加するタイミングは、第1又は第2の電流Iwrite(Iw_ap又はIw_p)を第1及び第2の部分E1,E2間に流すタイミングと同じであってもよい。
そして、第1又は第2の電流Iwrite(Iw_ap又はIw_p)が第1及び第2の部分E1,E2間に流れ、かつ、第1の電位V1が記憶素子MTJ1の第2の磁性層RLに印加されることにより、例えば、第1のデータ(1)又は第2のデータ(0)が記憶素子MTJ1にライトされる。
次に、コントローラ15は、第1又は第2のデータが記憶素子MTJ1にライトされた後、記憶素子MTJ1の第2の磁性層RLを第1の電位V1から第2の電位V2に変える。この後、コントローラ15は、第1及び第2の部分E1,E2間の第1又は第2の電流Iwrite(Iw_ap又はIw_p)を遮断する。
即ち、ライト対象としての記憶素子MTJ1の第2の磁性層RLを第1の電位V1から第2の電位V2に変えるタイミングは、第1及び第2の部分E1,E2間の第1又は第2の電流Iwrite(Iw_ap又はIw_p)を遮断するタイミングよりも前となる。この順序により、ライト動作を終了するときに、記憶素子MTJ1に誤ってライトデータとは反対のデータが記憶されることを防止する。
また、コントローラ15は、第1又は第2のデータが記憶素子MTJ1にライトされた後、第1及び第2の部分E1,E2間の第1又は第2の電流Iwrite(Iw_ap又はIw_p)を遮断する。この後、コントローラ15は、記憶素子MTJ2の第2の磁性層RLを第3の電位V3から第2の電位V2に変える。
即ち、ライト対象でない記憶素子MTJ2の第2の磁性層RLを第3の電位V3から第2の電位V2に変えるタイミングは、第1及び第2の部分E1,E2間の第1又は第2の電流Iwrite(Iw_ap又はIw_p)を遮断するタイミングよりも後となる。この順序により、ライト動作を終了するときに、記憶素子MTJ2に誤ってライトデータが記憶されることを防止する。
尚、リード動作については、第1の実施例と同じであるため、ここでの説明を省略する。
(第3の実施例)
図16は、第3の実施例に係わる磁気メモリを示している。
図16は、第3の実施例に係わる磁気メモリを示している。
この磁気メモリは、SOT−MRAMである。
SOT−MRAM31は、インターフェース32、内部コントローラ33、メモリセルアレイ34、及び、ワード線デコーダ/ドライバ35を備える。メモリセルアレイ34は、n個のブロック(メモリコア)BK_1〜BK_nを備える。但し、nは、2以上の自然数である。
コマンドCMDは、インターフェース32を経由して、内部コントローラ33に転送される。コマンドCMDは、例えば、リードコマンド、ライトコマンドなど、を含む。
内部コントローラ33は、コマンドCMDを受けると、そのコマンドCMDを実行するため、例えば、制御信号WE1〜WEn,WE1/2,Wsel_1〜Wsel_nを出力する。これら制御信号の意味又は役割については、後述する。
アドレス信号Addrは、インターフェース32を経由して、内部コントローラ33に転送される。また、アドレス信号Addrは、インターフェース32において、ロウアドレスArowと、カラムアドレスAcol_1〜Acol_nに分けられる。ロウアドレスArowは、ワード線デコーダ/ドライバ35に転送される。カラムアドレスAcol_1〜Acol_nは、n個のブロックBK_1〜BK_nに転送される。
DA1〜DAnは、リード動作又はライト動作において送受信されるリードデータ又はライトデータである。
各ブロックBK_kは、サブアレイAsub_k、リード/ライト回路36、及び、カラムセレクタ37を備える。
カラムセレクタ37は、j個のカラム(jは、2以上の自然数)CoL1〜CoLjのうちの1つを選択し、選択された1つのカラムCoLp(pは、1〜jのうちの1つ)をリード/ライト回路36に電気的に接続する。
サブアレイAsub_kは、例えば、セルユニットCUijを備える。セルユニットCUijは、メモリセルMC1〜MC8、及び、トランジスタQS,QWを備える。トランジスタQS,QWは、例えば、NチャネルFET(Field effect transistor)である。
図17乃至図22は、図16のセルユニットCUijの例を示している。
導電線11は、第1の方向に延びる。セルユニットCUijは、導電線11に対応し、複数のメモリセルMC1〜MC8を含む。本例では、複数のメモリセルMC1〜MC8は、8個であるが、これに限定されることはない。例えば、複数のメモリセルMC1〜MC8は、2個以上であればよい。
複数のメモリセルMC1〜MC8は、それぞれ、記憶素子MTJ1〜MTJ8と、トランジスタT1〜T8と、を備える。
記憶素子MTJ1〜MTJ8は、それぞれ、磁気抵抗効果素子である。例えば、記憶素子MTJ1〜MTJ8の各々は、可変の磁化方向を有する第1の磁性層(記憶層)22と、不変の磁化方向を有する第2の磁性層(参照層)23と、第1及び第2の磁性層22,23間の非磁性層(トンネルバリア層)24と、を備え、第1の磁性層22は、導電線11に接触する。
この場合、導電線11は、スピン軌道カップリング又はラシュバ効果により、記憶素子MTJ1〜MTJ8の第1の磁性層の磁化方向を制御可能な材料及び厚さを有するのが望ましい。例えば、導電線11は、タンタル(Ta)、タングステン(W)、プラチナ(Pt)などの金属を含み、かつ、5〜20nm(例えば、10nm程度)の厚さを有する。
トランジスタT1〜T8は、例えば、それぞれ、NチャネルFET(Field effect transistor)である。トランジスタT1〜T8は、半導体基板の上部に配置され、かつ、チャネル(電流経路)が半導体基板の表面に交差する縦方向である、いわゆる縦型トランジスタであるのが望ましい。
記憶素子MTJd(dは、1〜8のうちの1つ)は、第1の端子(記憶層)及び第2の端子(参照層)を有し、第1の端子が導電線11に接続される。トランジスタTdは、第3の端子(ソース/ドレイン)、第4の端子(ソース/ドレイン)、第3及び第4の端子間のチャネル(電流経路)、及び、チャネルの発生を制御する制御電極(ゲート)を有し、第3の端子が第2の端子に接続される。
導電線WL1〜WL8は、例えば、第1の方向に延び、かつ、トランジスタT1〜T8の制御電極に接続される。導電線LBL1〜LBL8は、例えば、それぞれ、第1の方向に交差する第2の方向に延び、かつ、トランジスタT1〜T8の第4の端子に接続される。
トランジスタQSは、導電線11の第1の部分E1及び導電線SBL間に接続されるチャネル(電流経路)と、チャネルの発生を制御する制御端子(ゲート)と、を有する。トランジスタQWは、導電線11の第2の部分E2及び導電線WBL間に接続されるチャネル(電流経路)と、チャネルの発生を制御する制御端子(ゲート)と、を有する。
導電線SWLは、例えば、第1の方向に延び、かつ、トランジスタQS,QWの制御電極に接続される。導電線SBL,WBLは、例えば、それぞれ、第2の方向に延びる。
本例では、導電線11の第1の部分E1にトランジスタQSが接続され、導電線11の第2の部分E2にトランジスタQWが接続されるが、それらのうちの1を省略してもよい。
図17の例では、導電線11は、半導体基板41の上部に配置され、トランジスタQS,QWは、半導体基板41の表面領域内にいわゆる横型トランジスタ(FET)として配置される。ここで、横型トランジスタとは、チャネル(電流経路)が半導体基板41の表面に沿う方向であるトランジスタをいうものとする。
記憶素子MTJ1〜MTJ8は、導電線11上に配置され、トランジスタT1〜T8は、記憶素子MTJ1〜MTJ8上に配置される。トランジスタT1〜T8は、いわゆる縦型トランジスタである。また、導電線LBL1〜LBL8,SBLj,WBLjは、トランジスタT1〜T8上に配置される。
図18の例では、導電線11は、半導体基板41の上部に配置され、トランジスタQS,QW及び記憶素子MTJ1〜MTJ8は、導電線11上に配置される。トランジスタT1〜T8は、記憶素子MTJ1〜MTJ8上に配置される。トランジスタQS,QW及びトランジスタT1〜T8は、いわゆる縦型トランジスタである。
また、導電線LBL1〜LBL8は、トランジスタT1〜T8上に配置され、かつ、導電線SBLj,WBLjは、トランジスタQS,QW上に配置される。
図19の例では、導電線LBL1〜LBL8,SBLj,WBLjは、半導体基板41の上部に配置される。トランジスタT1〜T8は、導電線LBL1〜LBL8上に配置され、かつ、トランジスタQS,QWは、導電線SBLj,WBLj上に配置される。記憶素子MTJ1〜MTJ8は、トランジスタT1〜T8上に配置される。
また、導電線11は、トランジスタT1〜T8上、及び、トランジスタQS,QW上に配置される。トランジスタQS,QW及びトランジスタT1〜T8は、いわゆる縦型トランジスタである。
図17乃至図19の例において、第1及び第2の磁性層22,23は、半導体基板41の表面に沿う面内方向で、かつ、導電線11が延びる第1の方向に交差する第2の方向に、磁化容易軸(easy-axis of magnetization)を有する。
例えば、図20は、図17及び図19のメモリセルMC1のデバイス構造の例を示している。この例では、トランジスタT1は、第1及び第2の方向に交差する第3の方向、即ち、半導体基板41の表面に交差する方向に延びる半導体ピラー(例えば、シリコンピラー)25と、半導体ピラー25の側面を覆うゲート絶縁層(例えば、酸化シリコン)26と、半導体ピラー25及びゲート絶縁層26を覆う導電線WLiと、を備える。
図20の例では、第1及び第2の磁性層22,23の磁化容易軸は、第2の方向であるが、図21の例に示すように、第1の方向であってもよいし、又は、図22の例に示すように、第3の方向であってもよい。図20及び図21の記憶素子MTJ1は、面内磁化型の磁気抵抗効果素子と呼ばれ、図22の記憶素子MTJ1は、垂直磁化型の磁気抵抗効果素子と呼ばれる。
尚、図19のメモリセルMC1は、図20乃至図22のデバイス構造を上下逆にすればよい。
図20乃至図22のメモリセルMC1の特徴は、既に述べたように、リード動作において使用するリード電流Ireadの電流パスと、ライト動作において使用するライト電流Iwriteの電流パスと、が異なることにある。
例えば、リード動作において、リード電流Ireadは、導電線LBL1から導電線11に向かって、又は、導電線11から導電線LBL1に向かって流れる。これに対し、ライト動作において、ライト電流Iwriteは、導電線11内を右から左に向かって、又は、左から右に向かって流れる。
リード動作において使用するリード電流Ireadの電流パスと、ライト動作において使用するライト電流Iwriteの電流パスとが同じ場合、リード動作においてライト現象を発生させないために、熱擾乱耐性(thermal stability)を考慮して、リード電流Ireadとライト電流Iwriteのマージンを十分に確保しなければならない。
しかし、メモリセルの微細化などが原因し、リード電流Iread及びライト電流Iwriteは共に小さくなっており、両者のマージンを十分に確保するのが難しくなっている。
本例のSOT−MRAMによれば、リード電流Ireadの電流パスとライト電流Iwriteの電流パスとが異なるため、メモリセルの微細化などが原因し、リード電流Iread及びライト電流Iwriteが共に小さくなっても、熱擾乱耐性を考慮して、両者のマージンを十分に確保することができる。
また、第1及び第2の実施例(図1乃至図15)で説明したように、ライト動作において0/1−ライトを終了する場合、アシスト電位Vassistを第1の電位V1から第2の電位(初期状態)V2に戻した後に、ライト電流Iwriteを遮断することにより、ライトエラーレートを低減することができる。
図23は、図16のリード/ライト回路の例を示している。
リード/ライト回路36は、リード動作又はライト動作において、図15の内部コントローラ33からの指示に基づき、リード動作又はライト動作を実行する。
リード/ライト回路36は、リード回路と、ライト回路と、を備える。
但し、ここでは、説明を簡単にするため、リード/ライト回路36内のライト回路についてのみ説明する。第3の実施例においても、第1及び第2の実施例と同様に、ライトエラーレートを低減するためのライト動作に特徴を有するからである。
ライト回路は、ROM45,47、セレクタ(マルチプレクサ)46,49,511〜518、ライトドライバ/シンカーD/S_A,D/S_B、トランスファーゲートTG、データレジスタ48、電圧アシストドライバ501〜508、遅延回路D、及び、選択トランジスタ(例えば、NチャネルFET)TS,TUを含む。
ライトドライバ/シンカーD/S_A,D/S_Bは、互いに逆向きの第1の電流Iw_ap及び第2の電流Iw_pのうちの1つを、例えば、図17乃至図19の導電線11に発生させる機能を有する。
ここで、第1の電流Iw_apは、スピン軌道カップリング又はラシュバ効果により、例えば、図17乃至図19の記憶素子MTJ1〜MTJ8に1をライトする、即ち、図17乃至図19の記憶素子MTJ1〜MTJ8の第1及び第2の磁性層22,23の磁化方向の関係をアンチパラレル状態にするための電流である。
また、第2の電流Iw_pは、スピン軌道カップリング又はラシュバ効果により、例えば、図17乃至図19の記憶素子MTJ1〜MTJ8に0をライトする、即ち、図17乃至図19の記憶素子MTJ1〜MTJ8の第1及び第2の磁性層22,23の磁化方向の関係をパラレル状態にするための電流である。
ここでの第1の電流Iw_ap及び第2の電流Iw_pは、第1及び第2の実施例(図1乃至図15)における第1の電流Iw_ap及び第2の電流Iw_pに対応する。
電圧アシストドライバ501〜508は、第1の電流Iw_ap又は第2の電流Iw_pを用いたライト動作を許可/禁止する機能を有する。
例えば、ライト動作を許可する場合、電圧アシストドライバ501〜508は、ライト動作を行い易くする第1の電位V1を、アシスト電位Vassistとして、例えば、図17乃至図19の導電線LBL1〜LBL8に選択的に印加する。この場合、図17乃至図19の第1の磁性層(記憶層)22の磁化方向を不安定化させるアシスト電圧が記憶素子MTJ1〜MTJ8に発生するため、第1の磁性層22の磁化方向が反転し易くなる。
また、ライト動作を禁止する場合、電圧アシストドライバ501〜508は、ライト動作を行い難くする第3の電位V3を、禁止電位Vinhibitとして、例えば、図17乃至図19の導電線LBL1〜LBL8に選択的に印加する。この場合、図17乃至図19の第1の磁性層(記憶層)22の磁化方向を不安定化させるアシスト電圧が記憶素子MTJ1〜MTJ8に発生しないか、又は、第1の磁性層22の磁化方向を安定化させる禁止電圧が記憶素子MTJ1〜MTJ8に発生するため、第1の磁性層22の磁化方向が反転し難くなる。
尚、ライト動作を禁止する場合、電圧アシストドライバ501〜508は、禁止電位Vinhibitを導電線LBL1〜LBL8に印加することに代えて、導電線LBL1〜LBL8を電気的にフローティング状態にしてもよい。
次に、ライト動作の例を説明する。
・ライト動作
図16の内部コントローラ33は、例えば、ライトコマンドCMDを受けると、ライト動作を制御する。内部コントローラ33は、ライト動作を1回目のライト動作及び2回目のライト動作により実行する。
図16の内部コントローラ33は、例えば、ライトコマンドCMDを受けると、ライト動作を制御する。内部コントローラ33は、ライト動作を1回目のライト動作及び2回目のライト動作により実行する。
1回目のライト動作は、ライト対象としてのマルチビット(例えば、8ビット)に同一データ(例えば、1)をライトする動作である。
まず、図16のワード線デコーダ/ドライバ35により、導電線WL1〜WL8,SWLがアクティベートされる。
次に、図16の内部コントローラ33は、例えば、制御信号WE1/2を0に設定する。制御信号WE1/2は、1回目のライト動作及び2回目のライト動作のうちの1つを選択する信号であり、例えば、制御信号WE1/2が0のとき、1回目のライト動作が選択される。
この場合、図23のリード/ライト回路36において、セレクタ46は、ROM45からの1を選択し、これをROMデータ(1)として出力する。従って、ライトドライバ/シンカーD/S_Aは、例えば、ドライブ電位Vdd_W1をライトパルス信号として出力し、ライトドライバ/シンカーD/S_Bは、例えば、接地電位Vssを出力する。
また、ライト動作では、制御信号φ3がアクティブ(ハイレベル)になるため、トランスファーゲートTGは、オンである。
従って、ライトパルス信号は、トランスファーゲートTGを経由して、導電線SBLに印加され、接地電位Vssは、トランスファーゲートTGを経由して、導電線WBLに印加される。この時、例えば、図24に示すように、ライト電流(第1のライト電流)Iwriteは、導電線SBLjから導電線WBLjに向かって、即ち、導電線11内において左から右に向かって流れる。
また、図23のリード/ライト回路36において、セレクタ49は、ROM47内に記憶されたデータを選択し、これをROMデータ(11111111)として出力する。
従って、複数の電圧アシストドライバ501〜508の全ては、例えば、アシスト電位V1を複数の導電線LBL1〜LBL8に出力する。
即ち、例えば、図24に示すように、複数の導電線LBL1〜LBL8の全てにアシスト電位V1が印加された状態において、ライト電流(第1のライト電流)Iwriteが導電線SBLから導電線WBLに向かって流れる。
結果として、1回目のライト動作では、ライト対象としてのマルチビット(例えば、8ビット)の全てに同一データがライトされる。但し、ここでは、1回目のライト動作において、1をライトする、即ち、複数の記憶素子MTJ1〜MTJ8の全てをアンチパラレル状態にするものとする。
2回目のライト動作は、ライト対象としてのマルチビット(例えば、8ビット)にライトされた同一データ(例えば、1)を、ライトデータに応じて、保持(例えば、ライトデータが1の場合)、又は、1から0に変化(例えば、ライトデータが0の場合)させる動作である。
まず、図16のワード線デコーダ/ドライバ35により、導電線WL1〜WL8,SWLは、アクティベートされた状態が保持される。
次に、図16の内部コントローラ33は、例えば、制御信号WE1/2を1に設定する。例えば、制御信号WE1/2が1のとき、2回目のライト動作が選択される。
この場合、図23のリード/ライト回路36において、セレクタ46は、ROM45からの0を選択し、これをROMデータ(0)として出力する。従って、ライトドライバ/シンカーD/S_Bは、例えば、ドライブ電位Vdd_W1をライトパルス信号として出力し、ライトドライバ/シンカーD/S_Aは、例えば、接地電位Vssを出力する。
ライトパルス信号は、トランスファーゲートTGを経由して、導電線WBLに印加され、接地電位Vssは、トランスファーゲートTGを経由して、導電線SBLに印加される。この時、例えば、図25に示すように、ライト電流(第2のライト電流)Iwriteは、導電線WBLから導電線SBLに向かって、即ち、導電線11内において右から左に向かって流れる。
また、図23のリード/ライト回路36において、セレクタ49は、データレジスタ48内に記憶されたライトデータ(例えば、01011100)を選択し、ライトデータの反転信号(例えば、10100011)を出力する。ライトデータは、2回目のライト動作が行われる前に、予め、データレジスタ48内に記憶される。
従って、複数の電圧アシストドライバ501〜508の各々は、例えば、ライトデータの反転信号が1の場合、第1の電位V1をアシスト電位Vassistとして出力し、ライトデータの反転信号が0の場合、第3の電位V3を禁止電位Vinhibitとして出力する。
即ち、例えば、図25に示すように、ライトデータの反転信号が10100011の場合、導電線LBL1,LBL3,LBL7,LBL8に第1の電位V1が印加され、かつ、導電線LBL2,LBL4,LBL5,LBL6に第3の電位V3が印加された状態において、ライト電流(第2のライト電流)Iwriteが導電線WBLjから導電線SBLjに向かって流れる。
結果として、2回目のライト動作では、ライト対象としてのマルチビット(例えば、8ビット)のうち、記憶素子MTJ1,MTJ3,MTJ7,MTJ8のデータは、1から0に変化される、即ち、0がライトされる。また、ライト対象としてのマルチビット(例えば、8ビット)のうち、記憶素子MTJ2,MTJ4,MTJ5,MTJ6のデータは、1が保持される、即ち、1がライトされる。
但し、ここでは、2回目のライト動作において、複数の記憶素子MTJ1〜MTJ8に選択的に0をライトする、即ち、複数の記憶素子MTJ1〜MTJ8を選択的にアンチパラレル状態からパラレル状態に変化させるものとする。
図26は、上述のライト動作での主要信号の波形図を示している。
この波形図から分かることは、ライト動作(1回目)においては、マルチビット(8ビット)の全てに1をライトする。この時、ライト動作の終了において、電圧アシストを遮断した後、ライト電流Iwriteを遮断する。これは、既に述べたように、1−ライトにおいて、誤って、0−ライトが発生することを防止するためである。
また、ライト動作(2回目)においては、マルチビット(8ビット)に選択的に0をライトする。この時、0−ライトの対象となる選択ビットに対しては、ライト動作の終了において、電圧アシストを遮断した後、ライト電流Iwriteを遮断する。これにより、0−ライトにおいて、誤って、1−ライトが発生することを防止する。
また、0−ライトの対象とならない非選択ビットに対しては、ライト動作の開始において、電圧アシストを印加した後、ライト電流Iwriteを発生させる。また、ライト動作の終了において、ライト電流Iwriteを遮断した後、電圧アシストを遮断する。これにより、0−ライトにおいて、誤って、0−ライトが発生することがなく、ライト動作(1回目)にライトされた1をそのまま保持できる。
非選択ビットの0−ライトにおいて、ライト動作の開始/終了における電圧アシストとライト電流Iwriteとの関係(印加/遮断の順序)については、その理由も含めて、第4及び第5の実施例で詳述する。
このように、選択ビットと非選択ビットとで、電圧アシスト及びライト電流Iwriteの印加/遮断のタイミングが異なる。図23の制御信号φ1、遅延回路D、トランジスタTS,TU、及び、セレクタ511〜518は、図26のタイミングを実現するための要素である。
例えば、図23において、ライト動作(1回目)では、セレクタ511〜518は、制御信号φ21〜φ28により、S(select)を選択する。この場合、アシスト電位VassistがV1からV2に変化するポイントは、ライト電流Iwriteが遮断されるポイントよりも前となる。
また、ライト動作(2回目)では、セレクタ511〜518は、制御信号φ21〜φ28により、選択的に、S(select)又はU(unselect)を選択する。例えば、0−ライトの対象となる選択ビットに対応するセレクタ511〜518は、S(select)を選択する。また、0−ライトの対象とならない非選択ビットに対応するセレクタ511〜518は、U(unselect)を選択する。
この場合、選択ビットについては、ライト動作(1回目)と同様に、アシスト電位VassistがV1からV2に変化するポイントは、ライト電流Iwriteが遮断されるポイントよりも前となる。
また、非選択ビットについては、ライト動作の開始において、アシスト電位VassistがV2からV1に変化するポイントは、ライト電流Iwriteが印加されるポイントよりも前となる。また、非選択ビットについては、ライト動作の終了において、アシスト電位VassistがV1からV2に変化するポイントは、ライト電流Iwriteが遮断されるポイントよりも後となる。
(第4の実施例)
図27は、第4の実施例に係わる磁気メモリの特性を示している。
図27は、第4の実施例に係わる磁気メモリの特性を示している。
例えば、同図の上図に示すように、SOT効果及び電圧アシスト効果を考慮した磁気メモリの磁化反転特性は、第1及び第2の閾値ラインTh_p,Th_apが上に開いた状態になる。また、第1及び第2の閾値ラインTh_p,Th_apは、ISO=0を中心に、概ね、左右対称となる。
しかし、アシスト電位Vassistを記憶素子の第2の磁性層RLに印加すると、第1の記憶層FL内に、垂直方向、即ち、第1及び第2の磁性層FL,RLが積層される方向の電子の流れが生じ、STT効果が発生する。
例えば、アシスト電位Vassistが導電線11の第3の部分E3の電位よりも大きくなればなるほど、即ち、アシスト電位Vassistが大きくなればなるほど、第1の記憶層FLから第2の記憶層RLに向かって流れる電子によるSTT効果が顕著となる。この場合、第2の磁性層RLの磁化方向と逆向きのスピンを持つ電子は、第1の記憶層FL内にスピントルクを発生させるため、第1及び第2の記憶層FL,RLの磁化方向は、アンチパラレル状態になり易くなる。
従って、図27の中図に示すように、STT効果を考慮した磁気メモリの磁化反転特性は、第2の磁性層RLに印加する電位VSTTが大きくなればなるほど、第1及び第2の閾値ラインTh_p,Th_apが左側にシフトする、即ち、アンチパラレル状態になり易く、かつ、パラレル状態になり難い状態が発生する。
同様に、アシスト電位Vassistが導電線11の第3の部分E3の電位よりも小さくなればなるほど、即ち、アシスト電位Vassistが小さくなればなるほど、第2の記憶層RLから第1の記憶層FLに向かって流れる電子によるSTT効果が顕著となる。この場合、第2の磁性層RLの磁化方向と同じ向きのスピンを持つ電子は、第1の記憶層FL内にスピントルクを発生させるため、第1及び第2の記憶層FL,RLの磁化方向は、パラレル状態になり易くなる。
従って、図27の中図に示すように、STT効果を考慮した磁気メモリの磁化反転特性は、第2の磁性層RLに印加する電位VSTTが小さくなればなるほど、第1及び第2の閾値ラインTh_p,Th_apが右側にシフトする、即ち、パラレル状態になり易く、かつ、アンチパラレル状態になり難い状態が発生する。
以上より、図27の下図に示すように、SOT効果、電圧アシスト効果、及び、STT効果を考慮した磁気メモリの磁化反転特性は、ISO(x軸)−Vassist(y軸)のグラフ内において、パラレル状態になるか否かの境界を示す第1の閾値ラインTh_pの傾きが小さく、かつ、アンチパラレル状態になるか否かの境界を示す第2の閾値Th_apの傾きが大きくなる。
これは、Vassistを大きくすると、第1及び第2の磁性層FL,RLがパラレル状態になり難いことを意味する。即ち、0−ライト(パラレル状態にするライト動作)において、第1の閾値ラインTh_pの傾きを利用して、選択ビットと非選択ビットの切り替えを制御することが容易となる。一方、1−ライト(アンチパラレル状態にするライト動作)においては、選択ビットと非選択ビットの切り替えが難しくなる。
従って、例えば、第3の実施例で説明したライト動作において、ライト動作(1回目)を1−ライトとすることにより、マルチビット(8ビット)の全てに1をライトするのが望ましい。また、ライト動作(2回目)を0−ライトとすることにより、図27の第1の閾値ラインTh_pの傾きを利用して、マルチビット(8ビット)に選択的に0をライトすることができる。
結果として、第3の実施例のライト動作において、ライトエラーレートがさらに低減される。また、STT効果をさらに顕著とし、ビット選択性を向上させる(第1の閾値ラインTh_pの傾きをさらに小さくする)ために、例えば、記憶素子MTJの素子抵抗(RA:resistance-area product)を低減したり、第1及び第2の磁性層FL,RLのスピン偏極率を増加させたりするなど、の手法を併用してもよい。
尚、STT効果については、上述の説明とは異なり、電子が第1の磁性層FLから第2の磁性層RLに向かって流れるとき、パラレル状態になり易く、電子が第2の磁性層RLから第1の磁性層FLに向かって流れるとき、アンチパラレル状態になり易くなる場合もあり得る。
この場合、図27の中図は、VSTTが大きくなればなるほど、パラレル状態になり易く、かつ、VSTTが小さくなればなるほど、アンチパラレル状態になり易くなる特性に変化する。結果として、図27の下図は、第1の閾値ラインTh_pの傾きが大きく、かつ、第2の閾値ラインTh_apの傾きが小さくなる特性に変化する。
従って、このような場合には、ライト動作(1回目)を0−ライトとし、ライト動作(2回目)を1−ライトとすればよい。
STT効果が上記2つの場合のいずれの傾向を示すかは、例えば、第1の磁性層FLに使用する磁性材料の3d軌道へのバンドフィリングなどに依存する。
ライト動作の例を説明する。
[1回目のライト動作(全ビット:1−ライト)]
1回目のライト動作では、マルチビット(全ビット)に対して1−ライトを実行する。
1回目のライト動作では、マルチビット(全ビット)に対して1−ライトを実行する。
ライト動作(1−ライト)の開始は、図28に示すように、Vassistを第1の電位V1に設定し、かつ、ISOをライト電流Iw_apに設定することにより行う。その順序は、図28に示すように、Vassistを第1の電位V1に設定した後、ISOをライト電流Iw_apに設定してもよいし(ステップST11→ST12)、又は、ISOをライト電流Iw_apに設定した後、Vassistを第1の電位V1に設定してもよい(ステップST13→ST14)。
また、ライト動作(1−ライト)の終了は、図29に示すように、Vassistを第2の電位V2に設定した後、ISOを0に設定することにより行う(ステップST15→ST16)。なぜなら、同図に示すように、ステップST15からST16の経路を辿ることにより、その経路と第1の閾値ラインTh_pとの最小マージンがΔとなるからである。
この最小マージンΔは、例えば、ステップST17からST18の経路を辿る場合に、その経路と第1の閾値ラインTh_pとの最小マージンΔ’よりも大きくなる。従って、ライト動作(1−ライト)を終了するときに、熱擾乱などにより、誤って、0−ライトが発生することがなく、ライトエラーレートを低減できる。
[2回目のライト動作:選択ビット]
2回目のライト動作において、0−ライトを行う選択ビットについては、以下の順序により0−ライトを実行する。
2回目のライト動作において、0−ライトを行う選択ビットについては、以下の順序により0−ライトを実行する。
ライト動作(0−ライト)の開始は、図30に示すように、Vassistを第1の電位V1に設定し、かつ、ISOをライト電流Iw_pに設定することにより行う。その順序は、図30に示すように、Vassistを第1の電位V1に設定した後、ISOをライト電流Iw_pに設定してもよいし(ステップST01→ST02)、又は、ISOをライト電流Iw_pに設定した後、Vassistを第1の電位V1に設定してもよい(ステップST03→ST04)。
また、ライト動作(0−ライト)の終了は、図31に示すように、Vassistを第2の電位V2に設定した後、ISOを0に設定することにより行う(ステップST05→ST06)。なぜなら、同図に示すように、ステップST05からST06の経路を辿ることにより、その経路と第2の閾値ラインTh_apとの最小マージンがΔとなるからである。
この最小マージンΔは、例えば、ステップST07からST08の経路を辿る場合に、その経路と第2の閾値ラインTh_apとの最小マージンΔ’よりも大きくなる。従って、ライト動作(0−ライト)を終了するときに、熱擾乱などにより、誤って、1−ライトが発生することがなく、ライトエラーレートを低減できる。
[2回目のライト動作:非選択ビット]
2回目のライト動作において、0−ライトを行わない非選択ビットについては、以下の順序により0−ライトを実行する。
2回目のライト動作において、0−ライトを行わない非選択ビットについては、以下の順序により0−ライトを実行する。
ライト動作(0−ライト)の開始は、図32に示すように、Vassistを第3の電位V3に設定し、かつ、ISOをライト電流Iw_pに設定することにより行う。その順序は、図32に示すように、Vassistを第3の電位V3に設定した後、ISOをライト電流Iw_pに設定する(ステップST21→ST22)。
ポイントYは、エリアP/AP内に位置するため、0−ライトが行われることはない。
しかし、ISOをライト電流Iw_pに設定した後、Vassistを第3の電位V3に設定すると、ポイントXからポイントYへ移動する過程において、第1の閾値ラインTh_pに近いか、又は、それを超えるポイントZを経由することとなり、誤って、0−ライトが発生してしまう場合がある(ステップST23→ST24)。
従って、ライト動作(0−ライト)の開始においては、非選択ビットの0−ライトの発生を確実に禁止するため、Vassistを第3の電位V3に設定した後、ISOをライト電流Iw_pに設定するのが望ましい。
また、ライト動作(0−ライト)の終了は、図33に示すように、ISOを0に設定した後、Vassistを第2の電位V2に設定することにより行う(ステップST25→ST26)。なぜなら、同図に示すように、ステップST25からST26の経路を辿ることにより、その経路が第1の閾値ラインTh_pを超えることがないからである。
これに対し、例えば、Vassistを第2の電位V2に設定した後、ISOを0に設定すると、ポイントYからポイントXへ移動する過程において、第1の閾値ラインTh_pに近いか、又は、それを超えるポイントZを経由することとなり、誤って、0−ライトが発生してしまう(ステップST27→ST28)。
従って、ライト動作(0−ライト)の終了においては、非選択ビットの0−ライトの発生を確実に禁止するため、ライト電流Iw_pを遮断した後、Vassistを第2の電位V2に設定するのが望ましい。
以上により、非選択ビットについて、誤って、0−ライトが発生することがなく、ライトエラーレートを低減できる。
(第5の実施例)
図34は、第5の実施例に係わる磁気メモリの特性を示している。
図34は、第5の実施例に係わる磁気メモリの特性を示している。
例えば、同図の上図に示すように、SOT効果及び電圧アシスト効果を考慮した磁気メモリの磁化反転特性は、第1及び第2の閾値ラインTh_p,Th_apが下に開いた状態になる。また、第1及び第2の閾値ラインTh_p,Th_apは、ISO=0を中心に、概ね、左右対称となる。
しかし、アシスト電位Vassistを記憶素子の第2の磁性層RLに印加すると、第1の記憶層FL内に、垂直方向、即ち、第1及び第2の磁性層FL,RLが積層される方向の電子の流れが生じ、STT効果が発生する。
例えば、アシスト電位Vassistが導電線11の第3の部分E3の電位よりも大きくなればなるほど、即ち、アシスト電位Vassistが大きくなればなるほど、第1の記憶層FLから第2の記憶層RLに向かって流れる電子によるSTT効果が顕著となる。この場合、第2の磁性層RLの磁化方向と逆向きのスピンを持つ電子は、第1の記憶層FL内にスピントルクを発生させるため、第1及び第2の記憶層FL,RLの磁化方向は、アンチパラレル状態になり易くなる。
従って、図34の中図に示すように、STT効果を考慮した磁気メモリの磁化反転特性は、第2の磁性層RLに印加する電位VSTTが大きくなればなるほど、第1及び第2の閾値ラインTh_p,Th_apが左側にシフトする、即ち、アンチパラレル状態になり易く、かつ、パラレル状態になり難い状態が発生する。
同様に、アシスト電位Vassistが導電線11の第3の部分E3の電位よりも小さくなればなるほど、即ち、アシスト電位Vassistが小さくなればなるほど、第2の記憶層RLから第1の記憶層FLに向かって流れる電子によるSTT効果が顕著となる。この場合、第2の磁性層RLの磁化方向と同じ向きのスピンを持つ電子は、第1の記憶層FL内にスピントルクを発生させるため、第1及び第2の記憶層FL,RLの磁化方向は、パラレル状態になり易くなる。
従って、図34の中図に示すように、STT効果を考慮した磁気メモリの磁化反転特性は、第2の磁性層RLに印加する電位VSTTが小さくなればなるほど、第1及び第2の閾値ラインTh_p,Th_apが右側にシフトする、即ち、パラレル状態になり易く、かつ、アンチパラレル状態になり難い状態が発生する。
以上より、図34の下図に示すように、SOT効果、電圧アシスト効果、及び、STT効果を考慮した磁気メモリの磁化反転特性は、ISO(x軸)−Vassist(y軸)のグラフ内において、パラレル状態になるか否かの境界を示す第1の閾値ラインTh_pの傾きが大きく、かつ、アンチパラレル状態になるか否かの境界を示す第2の閾値Th_apの傾きが小さくなる。
これは、Vassistを小さくすると、第1及び第2の磁性層FL,RLがアンチパラレル状態になり難いことを意味する。即ち、1−ライト(アンチパラレル状態にするライト動作)において、第2の閾値ラインTh_apの傾きを利用して、選択ビットと非選択ビットの切り替えを制御することが容易となる。一方、0−ライト(パラレル状態にするライト動作)においては、選択ビットと非選択ビットの切り替えが難しくなる。
従って、例えば、第3の実施例で説明したライト動作において、ライト動作(1回目)を0−ライトとすることにより、マルチビット(8ビット)の全てに0をライトするのが望ましい。また、ライト動作(2回目)を1−ライトとすることにより、図35の第2の閾値ラインTh_apの傾きを利用して、マルチビット(8ビット)に選択的に1をライトすることができる。
結果として、第3の実施例のライト動作において、ライトエラーレートがさらに低減される。また、STT効果をさらに顕著とし、ビット選択性を向上させる(第2の閾値ラインTh_apの傾きをさらに小さくする)ために、例えば、記憶素子MTJの素子抵抗(RA)を低減したり、第1及び第2の磁性層FL,RLのスピン偏極率を増加させたりするなど、の手法を併用してもよい。
尚、STT効果については、上述の説明とは異なり、電子が第1の磁性層FLから第2の磁性層RLに向かって流れるとき、パラレル状態になり易く、電子が第2の磁性層RLから第1の磁性層FLに向かって流れるとき、アンチパラレル状態になり易くなる場合もあり得る。
この場合、図34の中図は、VSTTが大きくなればなるほど、パラレル状態になり易く、かつ、VSTTが小さくなればなるほど、アンチパラレル状態になり易くなる特性に変化する。結果として、図34の下図は、第1の閾値ラインTh_pの傾きが小さく、かつ、第2の閾値ラインTh_apの傾きが大きくなる特性に変化する。
従って、このような場合には、ライト動作(1回目)を1−ライトとし、ライト動作(2回目)を0−ライトとすればよい。
STT効果が上記2つの場合のいずれの傾向を示すかは、例えば、第1の磁性層FLに使用する磁性材料の3d軌道へのバンドフィリングなどに依存する。
ライト動作の例を説明する。
[1回目のライト動作(全ビット:0−ライト)]
1回目のライト動作では、マルチビット(全ビット)に対して0−ライトを実行する。
1回目のライト動作では、マルチビット(全ビット)に対して0−ライトを実行する。
ライト動作(0−ライト)の開始は、図35に示すように、Vassistを第1の電位V1に設定し、かつ、ISOをライト電流Iw_pに設定することにより行う。その順序は、図35に示すように、Vassistを第1の電位V1に設定した後、ISOをライト電流Iw_pに設定してもよいし(ステップST01→ST02)、又は、ISOをライト電流Iw_pに設定した後、Vassistを第1の電位V1に設定してもよい(ステップST03→ST04)。
また、ライト動作(0−ライト)の終了は、図36に示すように、Vassistを第2の電位V2に設定した後、ISOを0に設定することにより行う(ステップST05→ST06)。なぜなら、同図に示すように、ステップST05からST06の経路を辿ることにより、その経路と第2の閾値ラインTh_apとの最小マージンがΔとなるからである。
この最小マージンΔは、例えば、ステップST07からST08の経路を辿る場合に、その経路と第2の閾値ラインTh_apとの最小マージンΔ’よりも大きくなる。従って、ライト動作(0−ライト)を終了するときに、熱擾乱などにより、誤って、1−ライトが発生することがなく、ライトエラーレートを低減できる。
[2回目のライト動作:選択ビット]
2回目のライト動作において、1−ライトを行う選択ビットについては、以下の順序により1−ライトを実行する。
2回目のライト動作において、1−ライトを行う選択ビットについては、以下の順序により1−ライトを実行する。
ライト動作(1−ライト)の開始は、図37に示すように、Vassistを第1の電位V1に設定し、かつ、ISOをライト電流Iw_apに設定することにより行う。その順序は、図37に示すように、Vassistを第1の電位V1に設定した後、ISOをライト電流Iw_apに設定してもよいし(ステップST11→ST12)、又は、ISOをライト電流Iw_apに設定した後、Vassistを第1の電位V1に設定してもよい(ステップST13→ST14)。
また、ライト動作(1−ライト)の終了は、図38に示すように、Vassistを第2の電位V2に設定した後、ISOを0に設定することにより行う(ステップST15→ST16)。なぜなら、同図に示すように、ステップST15からST16の経路を辿ることにより、その経路と第1の閾値ラインTh_pとの最小マージンがΔとなるからである。
この最小マージンΔは、例えば、ステップST17からST18の経路を辿る場合に、その経路と第1の閾値ラインTh_pとの最小マージンΔ’よりも大きくなる。従って、ライト動作(1−ライト)を終了するときに、熱擾乱などにより、誤って、0−ライトが発生することがなく、ライトエラーレートを低減できる。
[2回目のライト動作:非選択ビット]
2回目のライト動作において、1−ライトを行わない非選択ビットについては、以下の順序により1−ライトを実行する。
2回目のライト動作において、1−ライトを行わない非選択ビットについては、以下の順序により1−ライトを実行する。
ライト動作(1−ライト)の開始は、図39に示すように、Vassistを第3の電位V3に設定し、かつ、ISOをライト電流Iw_apに設定することにより行う。その順序は、図39に示すように、Vassistを第3の電位V3に設定した後、ISOをライト電流Iw_apに設定する(ステップST31→ST32)。
ポイントYは、エリアP/AP内に位置するため、1−ライトが行われることはない。
しかし、ISOをライト電流Iw_apに設定した後、Vassistを第3の電位V3に設定すると、ポイントXからポイントYへ移動する過程において、第2の閾値ラインTh_apに近いか、又は、それを超えるポイントZを経由することとなり、誤って、1−ライトが発生してしまう場合がある(ステップST33→ST34)。
従って、ライト動作(1−ライト)の開始においては、非選択ビットの1−ライトの発生を確実に禁止するため、Vassistを第3の電位V3に設定した後、ISOをライト電流Iw_apに設定するのが望ましい。
また、ライト動作(1−ライト)の終了は、図40に示すように、ISOを0に設定した後、Vassistを第2の電位V2に設定することにより行う(ステップST35→ST36)。なぜなら、同図に示すように、ステップST35からST36の経路を辿ることにより、その経路が第2の閾値ラインTh_apを超えることがないからである。
これに対し、例えば、Vassistを第2の電位V2に設定した後、ISOを0に設定すると、ポイントYからポイントXへ移動する過程において、第2の閾値ラインTh_apに近いか、又は、それを超えるポイントZを経由することとなり、誤って、1−ライトが発生してしまう(ステップST37→ST38)。
従って、ライト動作(1−ライト)の終了においては、非選択ビットの1−ライトの発生を確実に禁止するため、ライト電流Iw_apを遮断した後、Vassistを第2の電位V2に設定するのが望ましい。
以上により、非選択ビットについて、誤って、1−ライトが発生することがなく、ライトエラーレートを低減できる。
(むすび)
以上、実施形態によれば、磁気メモリのライトエラーレートを低減できる。
以上、実施形態によれば、磁気メモリのライトエラーレートを低減できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
11: 導電線、 12: 第1の回路、 13: 第2の回路、 14: セレクタ、 15: コントローラ。
Claims (6)
- 第1の部分、第2の部分、及び、これらの間の第3の部分を有する導電線と、
第1の磁性層、第2の磁性層、及び、これらの間の非磁性層を備え、前記第1の磁性層が前記第3の部分に接続される記憶素子と、
書き込み電流を前記第1及び第2の部分間に流し、第1の電位を前記第2の磁性層に印加し、前記第2の磁性層を前記第1の電位から前記第2の電位に変えた後、前記第1及び第2の部分間に流れる前記書き込み電流を遮断する回路と、
を備える不揮発性メモリ。 - 第1の部分、第2の部分、及び、これらの間の第3の部分を有する導電線と、
第1の端子及び第2の端子を有し、前記第1の端子が前記第3の部分に接続される記憶素子と、
書き込み電流を前記第1及び第2の部分間に流し、第1の電位を前記第2の端子に印加し、前記第2の端子を前記第1の電位から前記第2の電位に変えた後、前記第1及び第2の部分間に流れる前記書き込み電流を遮断する回路と、
を備える不揮発性メモリ。 - 第1の部分、第2の部分、これらの間の第3の部分、並びに前記第2及び第3の部分間の第4の部分を有する導電線と、
第1の端子及び第2の端子を有し、前記第1の端子が前記第3の部分に接続される第1の記憶素子と、
第3の端子及び第4の端子を有し、前記第3の端子が前記第4の部分に接続される第2の記憶素子と、
書き込み電流を前記第1及び第2の部分間に流し、第1の電位を前記第2の端子に印加し、前記第2の端子を前記第1の電位から前記第2の電位に変えた後、前記第1及び第2の部分間に流れる前記書き込み電流を遮断する回路と、
を備える不揮発性メモリ。 - 前記回路は、
前記書き込み電流が前記第1及び第2の部分間に流れている間、前記第1及び第2の電位とは異なる第3の電位を前記第4の端子に印加する、又は、前記第4の端子をフローティング状態にする、
請求項3に記載の不揮発性メモリ。 - 前記回路は、
前記書き込み電流を前記第1及び第2の部分間に流す前に、前記第3の電位を前記第4の端子に印加する、又は、前記第4の端子を前記フローティング状態にする、
請求項4に記載の不揮発性メモリ。 - 前記回路は、
前記第1及び第2の部分間の前記書き込み電流を遮断した後、前記第4の端子を前記第3の電位又は前記フローティング状態から前記第2の電位に変える、
請求項4又は5に記載の不揮発性メモリ。
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