TWI725780B - 具有多個1TnR結構的電阻式隨機存取記憶體 - Google Patents

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Abstract

本發明涉及一種具有多個1電晶體n電阻(one-transistor n-resistor ; 1TnR)結構的電阻式隨機存取記憶體。在一個方面中，本發明提供一種包括多個1TnR結構的電阻式隨機存取記憶體，所述多個1TnR結構包括第一1TnR結構，第一1TnR結構包括：第一電晶體，具有第一閘極端、第一汲極端及第一源極端，第一閘極端連接到第一字線，第一源極端連接到源極線，其中源極線連接到所述多個1TnR結構中的每一者；以及第一n個並聯電阻群組，包括第一電阻及第二電阻，第一電阻與第二電阻連接到第一汲極端且彼此並聯連接，其中第一電阻連接到第一位元線，第二電阻連接到第二位元線，且n是大於1的整數。

Description

具有多個1TnR結構的電阻式隨機存取記憶體
本發明涉及一種具有多個1TnR結構的電阻式隨機存取記憶體(resistive random-access memory，RRAM)。
電阻式隨機存取記憶體是一種新興的非揮發性記憶體技術，所述非揮發性記憶體技術表現出高的單元密度(cell density)及低的待機功率(standby power)。RRAM晶片通常被用作可被封裝成積體電路(integrated circuit，IC)的非揮發性記憶體器件(non-volatile storage memory device)。RRAM晶片可為插入到另一電子器件中的獨立器件或可移動器件的一部分，或者可為與微處理器、微控制器等一起進行操作的積體電路(IC)的一部分。最近的RRAM架構已採用1電晶體1電阻(one-transistor-one-resistor，1T1R)架構、1TnR架構、或二者的組合，其中n是大於1的整數。為進一步增大RRAM的密度，1TnR陣列的面積可通過改變電路級(circuit level)或器件佈局級(device layout level)而進一步微型化。
因此，本發明涉及一種具有多個1TnR(1TnR)結構的電阻式隨機存取記憶體。
在一個方面中，本發明涉及一種包括多個1TnR結構的電阻式隨機存取記憶體，所述多個1TnR結構包括第一1TnR結構，所述第一1TnR結構包括：第一電晶體，包括第一閘極端、第一汲極端及第一源極端，所述第一閘極端連接到第一字線，所述第一源極端連接到源極線，其中所述源極線連接到所述多個1TnR結構中的每一者；以及第一n個並聯電阻群組，包括第一電阻及第二電阻，所述第一電阻與所述第二電阻連接到所述第一汲極端且彼此並聯連接，其中所述第一電阻連接到第一位元線，所述第二電阻連接到第二位元線，且N是大於1的整數。
在一個方面中，本發明涉及一種包括多個1TnR結構的電阻式隨機存取記憶體，所述多個1TnR結構包括第一1TnR結構及並聯連接到所述第一1TnR結構的第二1TnR結構，其中所述第一1TnR結構包括：第一電晶體，包括第一閘極端、第一汲極端及第一源極端，所述第一閘極端連接到第一字線，所述第一源極端連接到源極線，其中所述源極線連接到所述第二1TnR結構；以及第一n個並聯電阻群組，包括第一電阻及第二電阻，所述第一電阻與所述第二電阻連接到所述第一汲極端且彼此並聯連接，其中所述第一電阻連接到第一位元線，所述第二電阻連接到第二位元線，且n是大於1的整數。
100:RRAM
101、601:第一1TnR結構
201:第一1T4R結構
202:第二1T4R結構
301:源極線
302、WL2、WL3:字線
303:第一金屬層M1/M1線
401、801:1T4R結構
602:第二1TnR結構
701:SL
BL1:第一位元線/位元線
BL2:第二位元線/位元線
BL3、BL4、BL7、BL8:位元線
BL5:第三位元線/位元線
BL6:第四位元線/位元線
BLn:第n位元線
BLEN*YSB:位元線致能信號
Figure 109108947-A0305-02-0017-25
:位元線致能反相信號
BLVSS、DL:信號
CR:電阻接觸件
CT:電晶體接觸件
D:汲極端
G:閘極端
gnd、Gnd、Vread、Vset、Vreset、Vreset/0:值
M2:第二金屬層
R1:第一電阻/電阻
R2:第二電阻/電阻
R3:第三電阻/電阻
R4:第四電阻/電阻
R5:第五電阻/電阻
R6:第六電阻/電阻
Rn:第n電阻/電阻
SL:源極線
T1:第一電晶體
T2:第二電晶體
SLEN*YSB:源極線致能信號
Figure 109108947-A0305-02-0018-26
:源極線致能反相信號
WL0:第一字線/字線
WL1:第二字線/字線
V2:通孔
YSA0:第一選擇信號/選擇信號
YSA1:第二選擇信號/選擇信號
YSA2、YSA3、YSB0、
Figure 109108947-A0305-02-0018-28
、YSB1、
Figure 109108947-A0305-02-0018-27
:選擇信號
本文包括附圖以提供對本發明的進一步理解，且所述附圖被併入本說明書中並構成本說明書的一部分。圖式示出本發明的實施例，且與本說明一起用於闡釋本發明的原理。
圖1示出根據本發明的其中一個示例性實施例的具有多個1TnR結構的RRAM。
圖2示出根據本發明的第一示例性實施例的具有多個1T4R結構的RRAM。
圖3示出根據本發明的第一示例性實施例的多個1T4R結構的佈局的實例。
圖4示出根據本發明的第一示例性實施例的具有由控制結構控制的多個1TnR結構的RRAM。
圖5示出根據本發明的第一示例性實施例使用控制結構來實施各種預充電模式。
圖6示出根據本發明的第二示例性實施例的具有多個1T4R結構的RRAM。
圖7示出根據本發明的第二示例性實施例的多個1T4R結構的佈局的實例。
圖8示出根據本發明的第二示例性實施例的具有由控制結構控制的多個1TnR結構的RRAM。
本發明提出一種RRAM，所述RRAM利用1TnR架構以便通過減小RRAM單元面積的大小來進一步實現器件微型化，且還提高其性能。圖1將多個1TnR結構示出為每一1TnR結構包括1個電晶體以及代表n個物理位元群組或n個不同的存儲單元的n個電阻群組。舉例來說，第一1TnR結構101的第一電晶體T1包括閘極端、源極端及汲極端，閘極端連接到第一字線WL0、源極端連接到源極線SL，汲極端連接到n個電阻群組。n個電阻群組中的每一電阻可為單元、連接到不同的位元線、且可存儲具有邏輯1或邏輯0的二進位值。
在圖1的實例中，第一位元線BL1連接到第一電阻R1，第二位元線BL2連接到第二電阻R2，第n位元線BLn連接到第n電阻Rn等等。不同位元線(BL1、BL2、...、BLn)中的每一條、不同字線(WL0、WL1、WL2、WL3)中的每一條可被控制成通過沿著電阻創建低阻抗路徑來選擇所述電阻(R1、R2、...、Rn)中的一者或多者，或者通過沿著電阻創建高阻抗路徑來取消選擇所述電阻(R1、R2、...、Rn)中的一者或多者。舉例來說，通過為讀取操作選擇對應於R1電阻的存儲單元，字線WL0的電壓可被配置成拉高(pull high)以接通電晶體T1的閘極端，且源極線SL的電壓可被拉高以為R1電阻創建低阻抗狀態，以讀取存儲在R1電阻中的二進位值。
本發明將提供RRAM的兩個不同的實施例，每一實施例利用稍微不同的1TnR架構。第一示例性實施例涉及共用平行於多條位元線的源極線的多個1TnR結構。第二示例性實施例涉及共用 垂直於多條位元線的共用源極線的多個1TnR結構。將進一步詳細闡明示例性實施例中的每一者的操作原理。
圖2示出基於本發明的第一示例性實施例的具有多個1T4R結構的RRAM。圖2的RRAM包括多個1T4R結構，所述多個1T4R結構包括第一1T4R結構201及第二1T4R結構202。第一1T4R結構201包括：第一電晶體T1，具有第一閘極端、第一汲極端及第一源極端，第一閘極端連接到第一字線WL0，第一源極端連接到源極線SL。源極線SL平行於所述nR的位元線，且為到同一源極線SL上的所述多個1TnR結構中的每一者的共用存取通道(common access)。第一1T4R結構201亦包括作為連接到汲極端的並聯電阻群組的第一n個電阻群組，第一n個電阻群組包括例如第一電阻R1及第二電阻R2，其中第一電阻R1連接到第一位元線BL1，第二電阻R2連接到第二位元線BL2等等。
第二1T4R結構202包括：第二電晶體T2，包括第二閘極端、第二汲極端及第二源極端，第二閘極端連接到第二字線WL1，第二源極端連接到源極線SL。第二1T4R結構202亦包括：第二n個並聯電阻群組，包括第三電阻R3及第四電阻R4，第三電阻R3與第四電阻R4連接到第二汲極端且彼此並聯連接，其中第三電阻R3連接到第一位元線BL1，第四電阻R4連接到第二位元線BL2，第三電阻R3串聯連接到第一電阻R1，且第四電阻R4串聯連接到第二電阻R2。
源極線SL連接到圖2的所有1T4R結構並被它們之間所共用。為了選擇單元，單元對應的字線(WL0、WL1、WL2、WL3)中的一者可配置成被拉高。源極線SL可設定為高以進行讀取操作、 源極線SL可設定為低以進行設定操作、或者源極線SL可設定為高以進行重置操作。然後電阻單元可從對應位元線進行存取。舉例來說，可通過沿著第一電阻R1創建低阻抗來從第一位元線BL1存取第一電阻R1；否則，第一電阻R1將處於高阻抗狀態。應注意，對於第一示例性實施例，n等於4僅是出於例示目的，但本發明不會將n限制為4，因為n可為大於1的任何數字。
圖3示出圖2的所述多個1T4R結構的佈局的俯視圖作為實例。如圖3中所見，字線302與字線(WL0、WL1、WL2、WL3)對應，位元線(BL1、BL2、BL3、BL4)由第二金屬層M2製成，且由於SL 301平行於位元線(BL1、BL2、BL3、BL4)，因此源極線SL 301也由第二金屬層M2製成。由於SL 301與位於第二金屬層M2下面的第一金屬層M1 303通過通孔(V2)而連接，因此源極線SL 301通過第一金屬層M1 303而連接到電晶體。第一金屬層M1線303及第二金屬層M2線通過電晶體接觸件(CT)連接到電晶體，且第二金屬層M2線通過電阻接觸件(CR)連接到電阻。
對於1T4R結構，與1T相關聯的佈局被製作成位於nR佈局之下，nR佈局可被製作在任何金屬層之間。nR佈局可位於任何金屬層之間。如圖3中所示，與電阻相關聯的層將被製作在電阻的層之下。如就圖2所述，第一電晶體T1的層將低於第一電阻R1的第一層、第二電阻R2的第二層、第三電阻R3的第三層及第四電阻R4的第四層，其中第一層、第二層、第三層及第四層中的任一者可被製作成位於任何金屬層之間。
傳統上，第二金屬層M2線的寬度可能是瓶頸，且決定 了1T4R結構的整體大小。然而，對於本佈局，位元線(BL1、BL2、BL3、BL4)平行於源極線SL 301，以使得每一單元需要最小的(n+1)M2位元線節距寬度來形成平行位元線(BL1、BL2、BL3、BL4)及源極線SL 301架構。通過使所有位元線(BL1、BL2、BL3、BL4)垂直於源極線SL 301，且通過使源極線SL 301沿著多個1T4R結構被共用，相對于傳統佈局需要更少的源極線，從而減少整體的所需面積。此外，由於可更高效地執行預充電操作來提高讀取速度及寫入速度，因此性能可得到提高。
所述多個1TnR結構可通過使用第一多工器解碼器(即，Y多工器A解碼器)而由如圖4中所見的控制結構來控制，所述第一多工器解碼器由也連接到源極線SL的第二多工器解碼器(即，Y多工器B解碼器)控制。如圖4中所見，第一多工器解碼器可包括4個電晶體，且所述4個電晶體中的每一者分別接收第一組選擇信號(包括YSA0、YSA1、YSA2、YSA3)中的一者，以控制位元線BL1、BL2、BL3及BL4。第二多工器解碼器也可包括4個電晶體，且所述4個電晶體中的每一者分別接收第二組選擇信號(包括位元線致能信號(BLEN*YSB)、位元線致能反相信號
Figure 109108947-A0305-02-0009-7
、源極線致能信號(SLEN*YSB)及源極線致能反相信號
Figure 109108947-A0305-02-0009-8
)中的一者，以控制第一多工器解碼器。位元線致能反相信號
Figure 109108947-A0305-02-0009-9
是位元線致能信號(BLEN*YSB)的二進位反相數值，且源極線致能反相信號
Figure 109108947-A0305-02-0009-10
是源極線致能信號(SLEN*YSB)的二進位反相數值。
舉例來說，根據位元線BL1或BL2是否是根據第一多工器解碼器的第一組選擇信號的組合來被致能，位元線BL1可由 用於對位元線BL1進行致能的第一選擇信號YSA0選擇，且位元線BL2可由用於對位元線BL2進行致能的第二選擇信號YSA1選擇。第一多工器解碼器的第一組選擇信號的組合與第二多工器解碼器的第二組選擇信號的組合一起將對RRAM的所述多個1T4R結構進行致能，以選擇一個或多個單元來執行對單元的二進位值進行讀取的讀取操作、對單元的二進位值進行設定的設定操作或者對單元的二進位值進行重設的重置操作。
參照如圖4中所示的表，舉例來說，假設與1T4R結構401的位元線BL1對應的第一電阻被選擇用於讀取操作，則如“讀取SLEN”行中所示的選擇信號的第一組合及信號的第二組合將配置要讀取的第一電阻的值。換句話說，通過將選擇信號YSA0、YSA1、YSA2、YSA3的值分別配置成接通、斷開、斷開、斷開(其可為1、0、0、0或高、低、低、低)、以及將位元線致能信號BLEN*YSB、源極線致能反相信號
Figure 109108947-A0305-02-0010-11
、源極線致能信號SLEN*YSB、源極線致能反相信號
Figure 109108947-A0305-02-0010-12
的值分別配置成斷開、接通、接通、斷開，可讀取1T4R結構401的第一電阻的值。
類似地，通過將選擇信號YSA0、YSA1、YSA2、YSA3的值分別配置成接通、斷開、斷開、斷開、以及將位元線致能信號BLEN*YSB、位元線線致能反相信號
Figure 109108947-A0305-02-0010-13
、源極線致能信號SLEN*YSB、源極線致能反相信號
Figure 109108947-A0305-02-0010-14
的值分別配置成接通、斷開、斷開、接通，可設定1T4R結構401的第一電阻的值。同樣類似地，通過將選擇信號YSA0、YSA1、YSA2、YSA3的值分別配置成接通、斷開、斷開、斷開、以及將位元線致能信號BLEN*YSB、位元線線致能反相信號
Figure 109108947-A0305-02-0010-15
、源極線致能信號SLEN*YSB、 源極線致能反相信號
Figure 109108947-A0305-02-0011-16
的值分別配置成斷開、接通、接通、斷開，可重設1T4R結構401的第一電阻的值。值得注意的是，由於源極線SL由第二多工器解碼器控制，且不需要附加的多工器解碼器，因此這種電路設計將減少傳統的1T4R結構所需的面積。
圖4的相同的控制結構也可用於實施各種預充電功能。如圖5中所示，控制結構亦將包括寫入驅動器及感測放大器。讀取預充電功能可通過基於圖5中所示的表對選擇信號的第一組合及選擇信號的第二組合進行設定、以及通過將感測放大器拉高到特定電壓電平來加速讀取感測時間來執行，且寫入預充電功能可通過基於圖5中所示的表對選擇信號的第一組合及選擇信號的第二組合進行設定、以及通過將寫入驅動器拉高到特定電壓電平來加速設定時間來執行。
舉例來說，假設要執行讀取預充電操作，可將選擇信號YSA0、YSA1、YSA2、YSA3分別配置成接通、接通、接通、接通，且可將位元線致能信號BLEN*YSB、位元線線致能反相信號
Figure 109108947-A0305-02-0011-5
、源極線致能信號SLEN*YSB、源極線致能反相信號
Figure 109108947-A0305-02-0011-31
分別配置成接通、斷開、接通、斷開。可拉高感測放大器電壓，且可將SL及位元線(BL1、BL2、BL3、BL4)預充電到0V或0.1V或0.2V的電壓電平以加速讀取感測。舉例來說，假設要執行寫入預充電操作，可將YSA0、YSA1、YSA2、YSA3分別配置成接通、接通、接通、接通，且可將位元線致能信號BLEN*YSB、位元線線致能反相信號
Figure 109108947-A0305-02-0011-3
、源極線致能信號SLEN*YSB、源極線致能反相信號
Figure 109108947-A0305-02-0011-4
分別配置成接通、斷開、接通、斷開。可拉高寫入驅動器電壓，且可將源極線SL及位 元線(BL1、BL2、BL3、BL4)預充電到2V的電壓電平以加速設定時間。
圖6示出基於本發明的第二示例性實施例的具有多個1T4R結構的RRAM。圖6的RRAM包括多個1T4R結構，所述多個1T4R結構包括但不僅限於並聯連接到第一1TnR結構的第一1TnR結構601與第二1TnR結構602。由於第一1TnR結構群組中的每一者連接到不同的字線(即WL0、WL1、WL2、WL3)，因此第一1TnR結構601可為串聯連接的第一1TnR結構群組的一部分。由於第二1TnR結構群組中的每一者連接到不同的字線(即WL0、WL1、WL2、WL3)，因此第二1TnR結構602也可為串聯連接的第二1TnR結構群組的一部分。
由於R個電阻中的每一者連接到不同的位元線，因此第一1TnR結構群組中的1TnR結構中的每一者將包括所述n個電阻。假設n=4，則第一1TnR結構群組的1TnR結構中的每一者的所述4個電阻分別連接到位元線BL1、BL2、BL3及BL4。另外，第二1TnR結構群組中的1TnR結構中的每一者的所述4個電阻分別連接到位元線BL5、BL6、BL7及BL8。第一1TnR結構群組及第二1TnR結構群組中的所有1TnR結構都連接到共用源極線SL。
更詳細來說，第一1TnR結構601包括：第一電晶體T1，包括第一閘極端、第一汲極端及第一源極端，第一閘極端連接到第一字線WL0，第一源極端連接到共用SL。共用源極線SL直接連接到第二1TnR結構602的源極線SL。第一1TnR結構包括：第一n個並聯電阻群組，包括第一電阻R1及第二電阻R2，第一電阻R1與第二電阻R2連接到第一汲極端且彼此並聯連接。第一電 阻R1連接到第一位元線BL1，第二電阻R2連接到第二位元線BL2。數字n可為大於1的任何整數。
第二1TnR結構602將包括：第二電晶體，包括第二閘極端、第二汲極端及第二源極端，第二閘極端連接到第二字線，第二源極端連接到共用SL。第二1TnR結構602還將包括：第二n個並聯電阻群組，包括第五電阻R5及第六電阻R6，第五電阻R5與第六電阻R6連接到第二汲極端且彼此並聯連接。第五電阻R5連接到第三位元線BL5，且第六電阻R6連接到第四位元線BL6。類似於第一示例性實施例，第一電阻R1、第二電阻R2、第五電阻R5及第六電阻R6中的每一者在被選擇時具有低阻抗，而在未被選擇時具有高阻抗。
圖7示出圖6的所述多個1T4R結構的佈局的俯視圖作為實例。如圖7中所示，字線302與字線(WL0、WL1、WL2、WL3)對應，位元線(BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8)由第二金屬層M2製成，但由於源極線SL 701垂直於位元線(BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8)，因此源極線SL 701也由第一金屬層M1製成。第一金屬層M1位於第二金屬層M2的下面。由第一金屬層M1製成的源極線SL 701通過電晶體接觸件(CT)連接到電晶體，且位元線(BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8)中的每一者通過電晶體接觸件(CT)連接到電晶體，且通過電阻接觸件(CR)連接到電阻。
對於1T4R結構，與1T相關聯的佈局被製作成位於NR佈局之下，NR佈局可被製作在任何金屬層之間。NR佈局可位於任何金屬層之間。如圖7中所示，與電阻相關聯的層將被製作在 電阻的層之下。如就圖6所述，第一電晶體T1的層將低於第一電阻R1的第一層、第二電阻R2的第二層，且第二電晶體T2的層將低於第三電阻R3的第三層及第四電阻R4的第四層，其中第一層、第二層、第三層及第四層中的任一者可被製作成位於任何金屬層之間。
傳統上，第二金屬層M2線的寬度可能是瓶頸，且決定了1T4R結構的整體大小。然而，對於本佈局，位元線(BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8)垂直於源極線SL 701，以使得每一單元需要最小的(n)M2位元線節距寬度來形成具有共用源極線SL架構的1TnR結構。通過使共用源極線SL在許多1TnR結構中共用，相對于傳統佈局需要更少的源極線SL，從而減少整體的所需面積。此外，由於可更高效地執行預充電操作來提高讀取速度及寫入速度，因此性能可得到提高。
圖8示出根據本發明的第二示例性實施例的具有由控制結構控制的多個1TnR結構的RRAM。控制結構包括但不僅限於第一多工器解碼器、第二多工器解碼器、感測放大器及寫入驅動器。假設n=4，則第一多工器解碼器可包括分別連接到位元線BL1、BL2、BL3及BL4的第一四個電晶體群組及分別連接到位元線BL5、BL6、BL7及BL8的第二四個電晶體群組。所述第一四個電晶體群組將接收選擇信號YSA0、YSA1、YSA2及YSA3的第一組合，且所述第二四個電晶體群組將接收選擇信號YSA0、YSA1、YSA2及YSA3的第一組合。
第一四個電晶體群組由第二多工器解碼器的兩個電晶體控制，且第二多工器解碼器的所述兩個電晶體分別接收作為選 擇信號的第二組合的一部分的選擇信號YSB0及
Figure 109108947-A0305-02-0015-17
。類似地，第二四個電晶體群組由第二多工器解碼器的兩個電晶體(即YSB0電晶體)控制，且第二多工器解碼器的所述兩個電晶體(即YSB1電晶體)分別接收也是作為選擇信號的第二組合的一部分的選擇信號YSB1及
Figure 109108947-A0305-02-0015-18
。第一YSB0電晶體及第一YSB1電晶體由BLVSS信號控制，且第二YSB0電晶體及第二YSB1電晶體由DL信號控制。信號BLVSS、DL及源極線SL也是選擇信號的第二組合的一部分。因此，第二多工器解碼器的YSB0電晶體將控制第一多工器解碼器的第一四個電晶體群組，且第二多工器解碼器的YSB1電晶體將控制第一多工器解碼器的第二四個電晶體群組。
舉例來說，由於第一多工器解碼器的第一組選擇信號的組合將選擇位元線，因此位元線BL1可由用於對位元線BL1進行致能的第一選擇信號的YSA0選擇，且位元線BL2可由用於對位元線BL2進行致能的第二選擇信號的YSA1選擇。第一多工器解碼器的第一組選擇信號的組合與第二多工器解碼器的第二組選擇信號的組合一起將對RRAM的所述多個1T4R結構進行致能，以選擇一個或多個單元來執行對單元的二進位值進行讀取的讀取操作、對單元的二進位值進行設定的設定操作或者對單元的二進位值進行重設的重置操作。
參照如圖8中所示的表，舉例來說，假設與1T4R結構801的第一位元線BL1對應的第一電阻被選擇用於讀取操作，則“讀取SLEN”行中所示的選擇信號的第一組合及信號的第二組合將配置要讀取的第一電阻的值。換句話說，通過將選擇信號YSA0、YSA1、YSA2、YSA3的值分別配置成接通、斷開、斷開、斷開(其 可為1、0、0、0或高、低、低、低)、將選擇信號YSB0、
Figure 109108947-A0305-02-0016-32
、YSB1、
Figure 109108947-A0305-02-0016-20
的值分別配置成接通、斷開、斷開、接通、以及將信號BLVSS、DL及源極線SL的值分別配置成值Gnd、Vread及gnd，可讀取1T4R結構801的第一電阻的值。
類似地，通過將選擇信號YSA0、YSA1、YSA2、YSA3的值分別配置成接通、斷開、斷開、斷開、將選擇信號YSB0、
Figure 109108947-A0305-02-0016-30
、YSB1、
Figure 109108947-A0305-02-0016-24
的值分別配置成接通、斷開、斷開、接通、以及將信號BLVSS、DL及源極線SL的值分別配置成值Gnd、Vset及gnd，可設定1T4R結構801的第一電阻的值。同樣類似地，通過將YSA0、YSA1、YSA2、YSA3的值分別配置成接通、斷開、斷開、斷開、將選擇信號YSB0、
Figure 109108947-A0305-02-0016-29
、YSB1、
Figure 109108947-A0305-02-0016-22
的值分別配置成接通、斷開、接通、斷開、以及將信號BLVSS、DL及源極線SL的值分別配置成值Vreset、Gnd及Vreset/0，可重設1T4R結構801的第一電阻的值。
值得注意的是，由於源極線SL不需要由多工器控制，因此這種電路設計將減小傳統的1T4R結構所需的面積。另外，讀取預充電功能可以以下與第一示例性實施例類似的方式執行：通過基於預定表來對選擇信號的第一組合及選擇信號的第二組合進行設定；以及通過將感測放大器拉高至特定電壓電平來加速讀取感測，且寫入預充電功能也可通過以下方式執行：基於預定表來對選擇信號的第一組合及選擇信號的第二組合進行設定；以及通過將寫入驅動器拉高到特定電壓電平以加速設定時間。
綜上所述，本發明適用於在RRAM中使用，且能夠通過改變電路架構及對應的佈局來進一步減小1TnR結構的單元大小， 從而進一步實現器件微型化。
100：RRAM 101：第一1TnR結構 BL1：第一位元線/位元線 BL2：第二位元線/位元線 BLn：第n位元線 D：汲極端 G：閘極端 R1：第一電阻/電阻 R2：第二電阻/電阻 Rn：第n電阻/電阻 SL：源極線 T1：第一電晶體 WL0：第一字線/字線 WL1：第二字線/字線 WL2、WL3：字線

Claims (10)

  1. 一種包括多個1TnR結構的電阻式隨機存取記憶體，所述多個1TnR結構包括第一1TnR結構，所述第一1TnR結構包括： 第一電晶體，包括第一閘極端、第一汲極端及第一源極端，所述第一閘極端連接到第一字線，所述第一源極端連接到源極線，其中所述源極線連接到所述多個1TnR結構中的每一者；以及 第一n個並聯電阻群組，包括第一電阻及第二電阻，所述第一電阻與所述第二電阻連接到所述第一汲極端且彼此並聯連接，其中所述第一電阻連接到第一位元線，所述第二電阻連接到第二位元線，且n是大於1的整數。
  2. 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中所述多個1TnR結構還包括： 第二電晶體，包括第二閘極端、第二汲極端及第二源極端，所述第二閘極端連接到第二字線，所述第二源極端連接到所述源極線；以及 第二n個並聯電阻群組，包括第三電阻及第四電阻，所述第三電阻與所述第四電阻連接到所述第二汲極端且彼此並聯連接，其中所述第三電阻連接到所述第一位元線，所述第四電阻連接到所述第二位元線，所述第三電阻與所述第一電阻共用所述第一位元線，且所述第四電阻與所述第二電阻共用所述第二位元線。
  3. 如申請專利範圍第2項所述的電阻式隨機存取記憶體，其中所述第一位元線及所述第二位元線中的每一者連接到第一多工器解碼器的不同端，且所述第一位元線及所述第二位元線中的一者被配置成根據至少所述第一多工器解碼器的第一組選擇信號的組合來被致能。
  4. 如申請專利範圍第3項所述的電阻式隨機存取記憶體，其中所述第一多工器解碼器連接到第二多工器解碼器，所述第二多工器解碼器亦還連接到所述源極線，且所述第一位元線及所述第二位元線中的一者被配置成還根據所述第二多工器解碼器的第二組選擇信號的組合來被致能。
  5. 如申請專利範圍第4項所述的電阻式隨機存取記憶體，其中所述第一多工器解碼器的所述第一組選擇信號包括用於對所述第一位元線進行致能的第一選擇信號及用於對所述第二位元線進行致能的第二選擇信號。
  6. 如申請專利範圍第5項所述的電阻式隨機存取記憶體，其中所述第二多工器解碼器被配置成根據所述第二多工器解碼器的所述第二組選擇信號的所述組合來控制所述第一多工器解碼器及所述源極線，其中所述第二組選擇信號包括位元線致能信號及源極線致能信號。
  7. 如申請專利範圍第6項所述的電阻式隨機存取記憶體，其中通過將所述第一選擇信號設定為接通、將所述位元線致能信號設定為斷開以及將所述源極線致能信號設定為接通來讀取所述第一位元線。
  8. 如申請專利範圍第6項所述的電阻式隨機存取記憶體，其中通過將所述第一選擇信號設定為接通、將所述位元線致能信號設定為接通以及將所述源極線致能信號設定為斷開來將所述第一位元線設定。
  9. 如申請專利範圍第6項所述的電阻式隨機存取記憶體，其中通過將所述第一選擇信號設定為接通、將所述位元線致能信號設定為斷開以及將所述源極線致能信號設定為接通來將所述第一位元線重置。
  10. 如申請專利範圍第2項所述的電阻式隨機存取記憶體，其中所述第一電晶體的層低於所述第一電阻的第一層、所述第二電阻的第二層、所述第三電阻的第三層及所述第四電阻的第四層，其中所述第一層、所述第二層、所述第三層及所述第四層中的任一者位於任何金屬層之間。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569248B2 (en) * 2020-08-11 2023-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit including eFuse cell
TWI802436B (zh) * 2021-06-10 2023-05-11 國立中央大學 記憶體電路、記憶體裝置及其操作方法
US12080346B2 (en) * 2022-05-17 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070211515A1 (en) * 2004-08-30 2007-09-13 Infineon Technologies Ag Resistive Memory Arrangement
US20160078937A1 (en) * 2014-09-16 2016-03-17 Winbond Electronics Corp. Resistive memory device and control method thereof
TW201814698A (zh) * 2016-09-21 2018-04-16 倫巴士公司 用於初始化電阻式記憶體裝置之技術

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7236389B2 (en) * 2005-11-17 2007-06-26 Sharp Laboratories Of America, Inc. Cross-point RRAM memory array having low bit line crosstalk
US7933136B2 (en) 2008-11-07 2011-04-26 Seagate Technology Llc Non-volatile memory cell with multiple resistive sense elements sharing a common switching device
CN102067234B (zh) * 2009-04-27 2013-10-09 松下电器产业株式会社 电阻变化型非易失性存储元件的写入方法和电阻变化型非易失性存储装置
CN103165172B (zh) 2011-12-09 2015-08-05 中国科学院微电子研究所 混合存储器件及其控制方法、制备方法
US9424914B2 (en) * 2014-03-19 2016-08-23 Winbond Electronics Corp. Resistive memory apparatus and memory cell thereof
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US9305974B1 (en) * 2015-04-16 2016-04-05 Stmicroelectronics, Inc. High density resistive random access memory (RRAM)
US10157962B2 (en) * 2015-06-01 2018-12-18 Winbond Electronics Corp. Resistive random access memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070211515A1 (en) * 2004-08-30 2007-09-13 Infineon Technologies Ag Resistive Memory Arrangement
US20160078937A1 (en) * 2014-09-16 2016-03-17 Winbond Electronics Corp. Resistive memory device and control method thereof
TW201814698A (zh) * 2016-09-21 2018-04-16 倫巴士公司 用於初始化電阻式記憶體裝置之技術

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