JP4334824B2 - 短絡に対して耐性のあるメモリセルの抵抗性交点アレイ - Google Patents
短絡に対して耐性のあるメモリセルの抵抗性交点アレイ Download PDFInfo
- Publication number
- JP4334824B2 JP4334824B2 JP2002179456A JP2002179456A JP4334824B2 JP 4334824 B2 JP4334824 B2 JP 4334824B2 JP 2002179456 A JP2002179456 A JP 2002179456A JP 2002179456 A JP2002179456 A JP 2002179456A JP 4334824 B2 JP4334824 B2 JP 4334824B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory element
- resistance
- data storage
- fabricating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0009—RRAM elements whose operation depends upon chemical change
- G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0009—RRAM elements whose operation depends upon chemical change
- G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
- G11C13/0016—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material comprising polymers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
- G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
Description
【発明の属する技術分野】
本発明はデータ記憶デバイスに関する。より具体的には、本発明は、メモリセルの抵抗性交点アレイを含むデータ記憶デバイスに関する。
【0002】
【従来の技術】
典型的な磁気ランダムアクセスメモリ(「MRAM」)デバイスは、メモリセルのアレイと、そのメモリセルの行に沿って延びるワード線と、そのメモリセルの列に沿って延びるビット線とを含む。各メモリセルは、ワード線とビット線の交点に配置される。
【0003】
そのメモリセルは、スピン依存トンネル効果(「SDT」)接合を含むことができる。SDT接合の磁化は、常に2つの安定した向きのうちの1つをとる。これらの2つの安定した向き、平行、および反平行は、「0」および「1」の論理レベルを表す。また、その磁化の向きはSDT接合の抵抗にも影響を及ぼす。SDT接合の抵抗は、磁化の向きが平行な場合には第1の値であり、磁化の向きが反平行である場合には第2の値である。
【0004】
SDT接合の論理状態は、SDT接合の抵抗状態を検出することにより読み出され得る。しかしながら、構成的な形態の中には、アレイ内のメモリセルが多くの並列な経路を介して、互いに結合されるものがある。1つの交点において見出される抵抗は、他の行および列内のメモリセルの抵抗に並列な、その交点におけるメモリセルの抵抗に等しい。この点に関して、メモリセルのアレイを交点抵抗網として特徴付けることができる。
【0005】
典型的なSDT接合は、わずか数原子の厚みのトンネル障壁を有する。製造プロセスを制御して、メモリセルのアレイ全体に対して、そのような薄い障壁を製作することは難しい。障壁のうちのいくつかは設計値よりも薄くなり、構造的な欠陥を含む可能性がある。ある一定のSDT接合が欠陥のある、または設計値よりも薄いトンネル障壁を有する場合には、そのようなSDT接合は短絡するかもしれない。
【0006】
1つのSDT接合が短絡する場合、その短絡したSDT接合は使用できなくなるであろう。メモリセルを互いから分離するためにスイッチまたはダイオードを用いない抵抗性交点アレイでは、同じ列および行の他のメモリセルも使用できなくされるであろう。したがって、1つのSDT接合メモリセルが短絡することによって、列全体および行全体に誤りが生じる可能性がある。
【0007】
誤りコード訂正を用いて、使用できないメモリセルの列または行全体からのデータを回復することができる。しかしながら、1つの列または行において1000ビット以上を訂正することは、時間的見地から、および計算的見地からコストがかかる。さらに、典型的な記憶デバイスでは、短絡したSDT接合が、2つ以上の列および行に生じる可能性がある。
【0008】
【発明が解決しようとする課題】
ダイオードおよびトランジスタのような分離素子を用いない抵抗性交点メモリアレイにおいて、短絡したSDT接合に関連する問題を克服することが必要とされている。
【0009】
【課題を解決するための手段】
本発明の一態様によれば、データ記憶デバイスは、分離素子を用いない抵抗性交点メモリアレイを含む。各メモリセルはメモリエレメントと、そのメモリエレメント上に設けられ、前記メモリエレメントをパターニングするためのエッチングマスクとして機能して前記メモリエレメントのエッジ粗さを低減するとともに、前記メモリエレメントに対して直列の抵抗性エレメントとして機能して、短絡したメモリエレメントによる列全体および行全体にわたる誤りの発生を防止する導電性の硬質マスク材料とを含む。1つのメモリエレメントが短絡する場合、その短絡したメモリエレメントは、ランダム化されたビット誤りのみを生じることになる。しかしながら、硬質マスクにより、短絡したメモリエレメントが列全体および行全体にわたって誤りを生じさせることが防止される。
【0010】
本発明の他の態様および利点は、本発明の原理を一例として示す添付図面に関連してなされる、以下の詳細な説明から明らかになるであろう。
【0011】
【発明の実施の形態】
例示のために図面に示されるように、本発明はメモリセルの抵抗性交点アレイを含むMRAMデバイスにおいて具現化される。そのMRAMデバイスは、読出し操作中に互いからメモリセルを分離するためのスイッチまたはダイオードを含まない。代わりに、選択されたメモリセルは、選択されたワード線およびビット線、ならびに特定の選択されないワード線およびビット線に等しい電位を印加することにより分離される。等しい電位を印加することにより、寄生電流が読出し操作を妨害するのを防ぐことができる。
【0012】
メモリアレイの製造中に、磁気メモリ層のスタック(stack)上に硬質マスクが堆積され、硬質マスクを用いて、そのスタックがメモリエレメントにパターニングされる。硬質マスクを用いることにより、メモリエレメントのエッジの粗さが低減される。メモリエレメントのエッジの粗さによって、磁区壁がピン止めされ、スイッチングの不規則な核形成を生じるようになる。この不規則性およびピン止めによって、種々のメモリエレメントが種々の磁界において切り替わるようになり、スイッチング磁界の変動が増大する可能性がある。スイッチング磁界(保磁度)の分布を小さくすることにより片方の選択に関する要件が低減され、必要なスイッチング磁界が潜在的に低減される。保磁度分布を改善することにより、スイッチングエラーが低減される。
【0013】
導電性硬質マスクの使用は2つの利点を提供する。パターニング後にメモリエレメント上に残される硬質マスク材料は除去されない。硬質マスク材料が残されたままになり、メモリエレメントのための直列の抵抗性エレメントとして機能できるようになる。1つのメモリエレメントが短絡する場合、その短絡したメモリエレメントによってランダム化されたビット誤りが生じるようになるであろう。しかしながら、硬質マスク材料が、短絡したメモリエレメントによる列全体および行全体にわたる誤りの発生を防止する。ランダム化されたビット誤りは、列全体または行全体にわたる誤りに比べて、はるかに速く、かつ容易に、ECCによって訂正され得る。したがって、何らかの製造ステップを追加することなく、短絡に対して耐性のあるメモリセルを形成することができる。
【0014】
ここで図1を参照すると、メモリセル12のアレイ10を含むMRAMデバイス8が示される。メモリセル12は行および列に配列され、その行はx方向に沿って延び、列はy方向に沿って延びている。デバイス8の説明を簡単にするために、比較的少数のメモリセル12のみが示される。実際には、任意のサイズのアレイが使用され得る。
【0015】
ワード線14として機能するトレースが、メモリセルアレイ10の一方の側の平面に、x方向に沿って延びる。ビット線16として機能するトレースは、メモリセルアレイ10の反対側の平面に、y方向に沿って延びる。アレイ10の各行に対して1つのワード線14が存在してもよく、アレイ10の各列に対して1つのビット線16が存在してもよい。各メモリセル12は、対応するワード線14およびビット線16の交点に位置する。
【0016】
また、MRAMデバイス8は、行復号回路18も含む。読出し操作中、行復号回路18は、ワード線14に、一定の供給電圧(Vs)か、またはグランド電位のいずれかを印加することができる。一定の供給電圧(Vs)は外部電源により供給され得る。
【0017】
MRAMデバイス8はさらに、読出し操作中、選択されたメモリセル12の抵抗を検出するための読出し回路と、書込み操作中に、選択されたメモリセル12の磁化の向きを定めるための書込み回路とを含む。読出し回路は全体として20で示される。書込み回路は示されていない。
【0018】
読出し回路20は複数のステアリング回路(steering circuit)22およびセンス増幅器24を含む。多数のビット線16が各ステアリング回路22に接続される。各ステアリング回路22は、各ビット線16を動作電位源またはセンス増幅器24に接続することができる1組のスイッチを含む。各センス増幅器24の出力はデータレジスタ30に供給され、そして次にデータレジスタ30はI/Oパッド32に結合される。
【0019】
読出し操作中、等電位法がメモリセルアレイ10に適用され、選択されたメモリセル12を流れるセンス電流が検出される。センス電流は、選択されたメモリセル12の論理状態を示す。等電位法は、寄生電流がセンス電流を不明瞭にし、読出し操作を妨害するのを防ぐ。等電位法の種々の変形形態を使用することができる。たとえば、2000年3月3日に出願された譲受人の米国特許出願第09/564,308号の方法および対応するハードウエア実施形態を参照されたい。
【0020】
図2aは、アレイ10の列の3つのメモリセル12を示す。各メモリセル12は、1ビットの情報を磁化の向きとして格納するメモリエレメント50を含む。メモリエレメント50は、任意の特定のタイプに限定されない。
【0021】
各メモリセル12はさらに、各メモリエレメント50上に硬質マスク材料の薄膜52を含む。薄膜52は導電性であり、メモリエレメント50の設計抵抗値の約0.5〜50%の抵抗を有する。薄膜52は線形な抵抗性エレメントとして機能する。薄膜52は、デバイス製造中にエレメント50をパターニングするために使用されたマスク層の残りの部分である。これらの抵抗性エレメントは、シリコン基板上には形成されない。したがって、それらは有用なシリコンの領域を塞ぐことはない。
【0022】
ダイヤモンドライクカーボンからなる薄膜52が好ましい。ダイヤモンドライクカーボンは400℃程度の高温でも、熱的、電気的および構造的に安定である。ダイヤモンドライクカーボンの抵抗率は、堆積条件に応じて、数桁の大きさだけ変化させることができる。ダイヤモンドライクカーボンの抵抗率は、窒素(N)をドープすることにより変化させることができる。その導電率は、その堆積条件に応じて、0.1Ω・cmから109Ω・cmまで変化させることができる。温度、電力および時間が全てその特性に影響を及ぼし、個々の堆積システムは、特定の堆積条件中に達成される実際の導電率に対して較正されるであろう。
【0023】
ダイヤモンドライクカーボンからなるマスクは、むらのない形状および均一性を有するメモリエレメント50をもたらす。結果として、メモリエレメントの磁気スイッチング特性が改善される。ダイヤモンドライクカーボンは堆積時には非常に平坦な材料であり、メモリセル12に対してほとんど形状上の特徴を付与しない。
【0024】
ダイヤモンドライクカーボンのさらなる利点は、薄膜52を、約10〜100nmに非常に薄く形成することができることである。ダイヤモンドライクカーボンより本質的に厚みのある抵抗は、スイッチングのために利用可能な磁界を低減することになるであろう。
【0025】
各メモリセル12はさらに、そのメモリエレメント50とワード線14との間の第1のオーミックコンタクト54と、そのメモリエレメント50とビット線16との間の第2のオーミックコンタクト56とを含む。ワード線14およびビット線16は典型的には、アルミニウム、銅または金のような金属からなる低抵抗の導体である。オーミックコンタクト54および56は、金属線14と16との間、および薄膜52とメモリエレメント50との間のインターフェースを提供する。第1および第2のオーミックコンタクト54および56は、別個のエレメント52および54として示されるが、これらの別個のエレメント54および56が除去され、金属線14および16を薄膜52およびメモリエレメント50と直に接触させることもできることは理解されたい。
【0026】
メモリセル12は、(上部にワード線14を有する)ビット線上に堆積されるものとして示される。しかしながら、メモリセル12は、(上部にビット線16を有する)ワード線14上に堆積させることもできる。
【0027】
さらに図2bを参照すると、薄膜52の抵抗(B)は、メモリエレメント50の設計(すなわち、意図された)公称抵抗(R)の約0.5%〜50%(すなわち、0.005R≦B≦0.5R)とすることができる。より範囲が狭い場合には、メモリエレメント50の公称抵抗(R)の約10%〜50%(すなわち、0.1R≦B≦0.5R)であろう。たとえば、メモリエレメント50は、1,000,000Ωの設計公称抵抗(R)と、200,000Ωのデルタ抵抗(ΔR)とを有する。より狭い範囲を用いる場合、薄膜は100,000〜500,000Ωの抵抗(B)を有する。より広い範囲を用いる場合、薄膜52は5,000〜500,000Ωの抵抗(B)を有する。対照的に、オーミックコンタクト54および56はそれぞれ、数十Ωの抵抗(C)を有する。
【0028】
一般に、薄膜52の抵抗は、読出し操作に最小限の影響しか及ぼさないほど十分に小さく、書込み操作に最小限の影響しか及ぼさないほど十分に高いべきである。したがって、実際の抵抗は、選択されたメモリセル12のセンシングを劣化させることなく、かつメモリセル12への書込みの特性を劣化させることなく、短絡したメモリエレメント50を分離すべきである。
【0029】
メモリエレメント50が短絡する場合、メモリセル12の抵抗は薄膜52の抵抗(B)に概ね等しくなるであろう。ここで、読出し操作中の薄膜52の利点が、図3のaおよびbに関連して説明される。
【0030】
図3のaは、読出し操作中のメモリセルアレイ10のサブセットの電気的な等価回路を示す。選択されたメモリセルは第1の抵抗12aによって表され、選択されていないメモリセルは、第2、第3および第4の抵抗12b、12cおよび12dによって表される。第2の抵抗12bは、選択されたビット線に沿って半分選択されたメモリセルを表し、第3の抵抗12cは、選択されたワード線に沿って半分選択されたメモリセルを表し、第4の抵抗12dは、残りの選択されていないメモリセルを表す。たとえば、メモリセル12が全て約R+Bの抵抗を有し、かつアレイ10がn行およびm列を有する場合、第2の抵抗12bは、約(R+B)/(n−1)の抵抗を有し、第3の抵抗12cは、約(R+B)/(m−1)の抵抗を有し、第4の抵抗12dは、約(R+B)/[(n−1)(m−1)]の抵抗を有するであろう。
【0031】
第1の抵抗12aは、交差するビット線に動作電位(Vs)を、交差するワード線にグランド電位をかけることにより選択され得る。結果として、センス電流(Is)が第1の抵抗12aを流れる。
【0032】
スニークパス電流がセンス電流(Is)を曖昧にするのを防ぐために、選択されないビット線に等しい動作電位(Vb=Vs)が印加される。選択されないビット線にこの等しい電位(Vb)を印加することにより、スニークパス電流が、第2および第4の抵抗12b、12dに流れるのを阻止し、第3の抵抗12cに流れるスニークパス電流(S2)をグランドに迂回させる。
【0033】
図3のbに示されるように、同じ動作電位(Vb=Vs)が、選択されないビット線の代わりに、選択されないワード線に印加されてもよい。選択されないワード線にこの等しい電位(Vb)を印加することにより、スニークパス電流が第2の抵抗12bに流れるのを阻止し、第3および第4の抵抗12c、12dに流れるスニークパス電流(S2およびS3)をグランドに迂回させる。
【0034】
理想的なセンス増幅器24が、等しい電位を、選択されたビット線と、選択されないワード線およびビット線のサブセットとに印加する。しかしながら、センス増幅器24が理想的でない場合、その電位は厳密には等しくならず、読出し操作中にアレイ10にスニークパス電流が流れる。
【0035】
短絡したメモリエレメント50を有するメモリセル12と同じ列内に存在する、選択されたメモリセル12に対する読出し操作について考えてみる。半分選択されたメモリセル12は依然として、その薄膜52の抵抗(B)に少なくとも等しい抵抗を有する。センス増幅器24が理想的でない場合であっても、短絡したメモリエレメント50を有する半分選択されたメモリセル12は、短絡したメモリエレメント50を流れるスニークパス電流の相当量を迂回させず、読出し操作中の電流のセンシングに著しい影響を及ぼさない。結果として、半分選択されたメモリセル12によって、行全体および列全体にわたる誤りは生じない。1つのランダム化されたビット誤りのみが生じる。1つのランダム化されたビット誤りは、誤りコード訂正によって迅速、かつ容易に訂正され得る。
【0036】
また、薄膜52は、選択されたメモリセル12に対する書込み操作の信頼性も高める。薄膜52を用いない場合、大きな書込み電流が、短絡したメモリエレメント50を流れる。さらに、その書込み電流は、選択されたメモリセル12から短絡されたメモリエレメント50に迂回され、それにより書込み電流が減少し、同じ行または列内の選択されたメモリセル12に誤ったデータが書き込まれる。しかしながら、薄膜52は、大きな書込み電流が短絡したメモリエレメント50に流れることを防ぐだけの十分に高い抵抗を有し、十分な書込み電流が選択されたメモリセル12に流れるようにする。
【0037】
ここで、図4および図5のa〜cを参照すると、MRAMデバイスの第1の段の製造が示される。その製造は、SDT接合に関連して説明される。
【0038】
シリコン基板内に、行復号回路、ステアリング回路、センス増幅器、レジスタおよび他のメモリデバイス回路が形成される(80)。基板上に底面トレースが形成される(82)。トレースは、堆積またはダマシンプロセス(demascene process)によって形成され得る。
【0039】
磁気メモリエレメント層のスタックが堆積される(84)。SDT接合のためのスタック110は、第1および第2のシード(seed)層112および114と、反強磁性(「AF」)ピン止め層116と、ピン止めされた強磁性(「FM」)層118と、絶縁トンネル障壁120と、センスFM層122とを含むことができる(図5のa参照)。第1のシード層112によって、第2の層114を(111)結晶構造方向で成長させることができ、第2のシード層114は、AFピン止め層116のための(111)結晶構造方向を確立する。AFピン止め層116は、大きな交換磁界を提供し、その磁界がピン止めされたFM層118の磁化を一方向に保持する。センスFM層122は、印加される磁界が存在する状態で自由に回転する磁化を有する。
【0040】
絶縁トンネル障壁120によって、量子力学的トンネル効果が、ピン止めされた層118とセンス層122との間に生じることが可能になる。このトンネル効果現象は電子スピン依存であり、SDT接合の抵抗が、ピン止めされた層118とセンス層122との磁化の相対的な向きの関数になる。
【0041】
適切な抵抗率を有する導電性硬質マスクがスタック上に堆積される(86)。抵抗率は、堆積条件によって制御され得る。
【0042】
ビットパターンが画定される(88)。従来のフォトリソグラフィまたは電子ビームリソグラフィを用いることができる。マスクの露出された部分は、たとえば、酸素流を用いる反応性イオンエッチングを用いて除去される(90)。
【0043】
メモリエレメント50がエッチングされる(92)。イオンまたは化学エッチングを用いることができる。結果として生じる構造が図5のbに示される(マスク材料は参照番号124によって参照される)。
【0044】
残存するマスク材料が、メモリエレメント上にそのまま残される(94)。メモリエレメント間の隙間は絶縁誘電体で充填され(96)、上部のトレースがマスク材料および誘電体上に堆積される(98)。結果として生じる第1の段が図5のcに示される(誘電体は参照番号126によって参照される)。
【0045】
図6を参照すると、MRAMチップ210に付加的な段212を追加することができる。各メモリセル段212は、メモリセルのアレイを含む。メモリセル段212は、二酸化シリコンのような絶縁性材料(図示せず)によって分離され得る。読出し回路および書込み回路が基板214上に製作される。読出し回路および書込み回路は、読出しおよび書込みが行われる段212を選択するための付加的なマルチプレクサを含むことができる。
【0046】
本発明によるMRAMデバイスは、種々の応用形態において使用され得る。たとえば、MRAMデバイスは、固体ハードドライブおよびデジタルカメラのような装置において長期間のデータ記憶のために使用できる。
【0047】
MRAMデバイスは、上述されて図示された特定の実施形態に限定されない。たとえば、MRAMデバイスは、行が容易軸に沿って配向されることに関連して説明してきた。しかしながら、行および列は入れ替えることもできる。
【0048】
抵抗性交点アレイは、磁気メモリセルのアレイに限定されない。そのメモリセルのメモリエレメントは、相変化材料(phase-change material)(相変化エレメントの抵抗が、結晶状態からアモルファス状態への変化のような相変化材料の相の変化によって、ある状態から別の状態へ変更される)、アンチヒューズエレメントまたはポリマーメモリエレメント(データがポリマー分子の「永久的な分極」として格納され、ポリマーメモリエレメントの抵抗は、ポリマー分子の分極の配向に依存する)からなってもよい。
【0049】
本発明は、上述されて図示された特定の実施形態に限定されない。代わりに、本発明は特許請求の範囲に従って解釈される。
【0050】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
1.メモリセル(12)の抵抗性交点アレイ(10)からなるデータ記憶デバイス(8)であって、各メモリセル(12)が、メモリエレメント(50)と、前記メモリエレメント(50)上に導電性硬質マスク材料(52)とを含む、データ記憶デバイス。
2.前記マスク材料(52)がダイヤモンドライクカーボンからなる、上記1に記載のデータ記憶デバイス。
3.前記マスク材料(52)が、前記メモリエレメント(50)の設計抵抗の約10%〜50%の抵抗を有する、上記1に記載のデータ記憶デバイス。
4.各メモリエレメント(50)がスピン依存トンネル接合を含む、上記1に記載のデータ記憶デバイス。
5.前記アレイ(10)のための複数のワード線(14)およびビット線(16)と、及び
選択されたメモリセル(12)に対する読出し操作中に前記選択されたメモリセル(12)の抵抗状態をセンシングするための回路(20)とをさらに含み、その回路が、選択されたビット線(16)に第1の電位を印加し、選択されたワード線(14)に第2の電位を印加し、選択されないワード線(14)および選択されないビット線(16)のサブセットに第3の電位を印加し、その第3の電位が前記第1の電位に等しい、上記1に記載のデータ記憶デバイス。
6.前記マスク材料(52)上にメタライゼーション(54、14)をさらに含む、上記1に記載のデータ記憶デバイス。
【0051】
【発明の効果】
上記のように、本発明によれば、ダイオードおよびトランジスタのような分離素子を用いない抵抗性交点メモリアレイにおいて、短絡したSDT接合に関連する問題を解決し、1つのメモリエレメントが短絡した場合でも、硬質マスク材料により、列全体および行全体にわたって誤りが生じるのを防ぐことができる。
【図面の簡単な説明】
【図1】メモリセルアレイを含むMRAMデバイスの図である。
【図2a】MRAMデバイスのための3つのメモリセルの図である。
【図2b】図2aに示されるメモリセルの電気的な等価回路の図である。
【図3】aおよびbはそれぞれ、選択されたメモリセル上の読出し操作中にメモリセルアレイの電気的な等価回路を流れる電流の図である。
【図4】MRAMチップの第1の段を製造する方法を示す図である。
【図5】a〜cは、それぞれ種々の製造段階中のメモリセルの図である。
【図6】多数の段を含むMRAMチップの図である。
【符号の説明】
8 MRAMデバイス
10 メモリセルアレイ
12 メモリセル
14 ワード線
16 ビット線
50 メモリエレメント
52 薄膜
Claims (20)
- 分離素子を用いない抵抗性交点メモリアレイからなるデータ記憶デバイスであって、
各メモリセルが、
メモリエレメントと、
前記メモリエレメント上に設けられ、前記メモリエレメントをパターニングするためのエッチングマスクとして機能して前記メモリエレメントのエッジ粗さを低減するとともに、前記メモリエレメントに対して直列の抵抗性エレメントとして機能して、短絡したメモリエレメントによる列全体および行全体にわたる誤りの発生を防止する導電性硬質マスク材料と、を含む、データ記憶デバイス。 - 前記マスク材料が、前記メモリエレメントの設計抵抗の10%〜50%の抵抗を有する、請求項1に記載のデータ記憶デバイス。
- 前記マスク材料がダイヤモンドライクカーボンからなる、請求項1または2に記載のデータ記憶デバイス。
- 各メモリエレメントがスピン依存トンネル接合を含む、請求項1または2に記載のデータ記憶デバイス。
- 前記アレイのための複数のワード線およびビット線と、
選択されたメモリセルに対する読出し操作中に前記選択されたメモリセルの抵抗状態をセンシングするための回路とをさらに含み、
その回路が、選択されたビット線に第1の電位を印加し、選択されたワード線に第2の電位を印加し、選択されないワード線および選択されないビット線のサブセットに第3の電位を印加し、その第3の電位が前記第1の電位に等しい、請求項1または2に記載のデータ記憶デバイス。 - 前記マスク材料上にメタライゼーションをさらに含む、請求項1に記載のデータ記憶デバイス。
- 分離素子を用いない抵抗性交点メモリアレイからなるデータ記憶デバイスのメモリセルであって、
メモリエレメントと、
前記メモリエレメントの表面上に設けられ、前記メモリエレメントをパターニングするためのエッチングマスクとして機能して前記メモリエレメントのエッジ粗さを低減するとともに、前記メモリエレメントに対して直列の抵抗性エレメントとして機能して、短絡したメモリエレメントによる列全体および行全体にわたる誤りの発生を防止するダイヤモンドライクカーボンの薄膜と、を含む、メモリセル。 - 前記薄膜が、前記メモリエレメントの設計抵抗の10%〜50%の抵抗を有する、請求項7に記載のメモリセル。
- 前記メモリエレメントがスピン依存トンネル接合を含む、請求項7または8に記載のメモリセル。
- 分離素子を用いない抵抗性交点メモリアレイからなる磁気ランダムアクセスメモリデバイスを製作する方法であって、
メモリエレメント層のスタックを形成すること、
前記スタック上に導電性硬質マスク材料を堆積すること、
前記導電性硬質マスク材料をエッチングマスクとして用いて前記スタックをメモリエレメントへとパターニングし、前記メモリエレメントのエッジ粗さを低減すること、及び
前記メモリエレメント上に前記導電性硬質マスク材料を残して前記メモリエレメントに対して直列の抵抗性エレメントとして機能させ、短絡したメモリエレメントによる列全体および行全体にわたる誤りの発生を防止することを含む、磁気ランダムアクセスメモリデバイスを製作する方法。 - 前記マスク材料がダイヤモンドライクカーボンからなる、請求項10に記載の磁気ランダムアクセスメモリデバイスを製作する方法。
- 前記マスク材料の抵抗が、堆積条件によって設定される、請求項10に記載の磁気ランダムアクセスメモリデバイスを製作する方法。
- 前記抵抗が窒素のドーピングに依存する、請求項12に記載の磁気ランダムアクセスメモリデバイスを製作する方法。
- 前記マスク材料の抵抗が、前記メモリエレメントの設計抵抗の10%〜50%の間である、請求項10に記載の磁気ランダムアクセスメモリデバイスを製作する方法。
- パターニング後に前記マスク材料上にメタライゼーションを形成することをさらに含む、請求項10に記載の磁気ランダムアクセスメモリデバイスを製作する方法。
- 前記スタックが、磁気メモリ層を堆積することにより形成される、請求項10に記載の磁気ランダムアクセスメモリデバイスを製作する方法。
- 分離素子を用いない抵抗性交点メモリアレイからなるデータ記憶デバイスのメモリセルを製作する方法であって、
メモリエレメント層のスタックを形成すること、
前記スタック上にダイヤモンドライクカーボンのマスクを堆積すること、
前記マスクを用いて前記スタックにおいてメモリエレメントをパターンニングし、前記メモリエレメントのエッジ粗さを低減すること、及び
前記マスク上にメタライゼーションを形成して前記マスクを前記メモリエレメントに対して直列の抵抗性エレメントとして機能させ、短絡したメモリエレメントによる列全体および行全体にわたる誤りの発生を防止することを含む、データ記憶デバイスのメモリセルを製作する方法。 - 前記マスクの抵抗が、堆積条件によって設定される、請求項17に記載のデータ記憶デバイスのメモリセルを製作する方法。
- 前記抵抗が窒素のドーピングに依存する、請求項18に記載のデータ記憶デバイスのメモリセルを製作する方法。
- 前記マスクの抵抗が、前記メモリエレメントの設計抵抗の10%〜50%の間である、請求項17に記載のデータ記憶デバイスのメモリセルを製作する方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/887314 | 2001-06-22 | ||
US09/887,314 US6633497B2 (en) | 2001-06-22 | 2001-06-22 | Resistive cross point array of short-tolerant memory cells |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003068994A JP2003068994A (ja) | 2003-03-07 |
JP2003068994A5 JP2003068994A5 (ja) | 2005-04-28 |
JP4334824B2 true JP4334824B2 (ja) | 2009-09-30 |
Family
ID=25390895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002179456A Expired - Lifetime JP4334824B2 (ja) | 2001-06-22 | 2002-06-20 | 短絡に対して耐性のあるメモリセルの抵抗性交点アレイ |
Country Status (6)
Country | Link |
---|---|
US (1) | US6633497B2 (ja) |
EP (1) | EP1271546A3 (ja) |
JP (1) | JP4334824B2 (ja) |
KR (1) | KR100878478B1 (ja) |
CN (1) | CN100474438C (ja) |
TW (1) | TWI258214B (ja) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030023922A1 (en) * | 2001-07-25 | 2003-01-30 | Davis James A. | Fault tolerant magnetoresistive solid-state storage device |
DE10153310A1 (de) * | 2001-10-29 | 2003-05-22 | Infineon Technologies Ag | Photolithographisches Strukturierungsverfahren mit einer durch ein plasmaunterstützes Abscheideeverfahren hergestellten Kohlenstoff-Hartmaskenschicht diamantartiger Härte |
WO2003085741A1 (fr) * | 2002-04-10 | 2003-10-16 | Matsushita Electric Industrial Co., Ltd. | Bascule bistable non volatile |
US6815248B2 (en) * | 2002-04-18 | 2004-11-09 | Infineon Technologies Ag | Material combinations for tunnel junction cap layer, tunnel junction hard mask and tunnel junction stack seed layer in MRAM processing |
US6834008B2 (en) * | 2002-08-02 | 2004-12-21 | Unity Semiconductor Corporation | Cross point memory array using multiple modes of operation |
TW578149B (en) * | 2002-09-09 | 2004-03-01 | Ind Tech Res Inst | High density magnetic random access memory |
US6768150B1 (en) * | 2003-04-17 | 2004-07-27 | Infineon Technologies Aktiengesellschaft | Magnetic memory |
US6873543B2 (en) * | 2003-05-30 | 2005-03-29 | Hewlett-Packard Development Company, L.P. | Memory device |
ATE405950T1 (de) * | 2003-06-24 | 2008-09-15 | Ibm | Selbstausgerichtete leitfähige linien für magnetische direktzugriffsspeicherbausteine auf fet-basis und herstellungsverfahren dafür |
US7286378B2 (en) * | 2003-11-04 | 2007-10-23 | Micron Technology, Inc. | Serial transistor-cell array architecture |
US7064970B2 (en) * | 2003-11-04 | 2006-06-20 | Micron Technology, Inc. | Serial transistor-cell array architecture |
US6969895B2 (en) * | 2003-12-10 | 2005-11-29 | Headway Technologies, Inc. | MRAM cell with flat topography and controlled bit line to free layer distance and method of manufacture |
US7038231B2 (en) * | 2004-04-30 | 2006-05-02 | International Business Machines Corporation | Non-planarized, self-aligned, non-volatile phase-change memory array and method of formation |
US7084024B2 (en) * | 2004-09-29 | 2006-08-01 | International Business Machines Corporation | Gate electrode forming methods using conductive hard mask |
US7765676B2 (en) * | 2004-11-18 | 2010-08-03 | Hitachi Global Storage Technologies Netherlands B.V. | Method for patterning a magnetoresistive sensor |
US7196955B2 (en) * | 2005-01-12 | 2007-03-27 | Hewlett-Packard Development Company, L.P. | Hardmasks for providing thermally assisted switching of magnetic memory elements |
CN101467243B (zh) * | 2006-06-02 | 2012-08-08 | 萨尔泽曼塔普拉斯有限公司 | 防止衬底支座引起的金属污染的方法 |
US7382647B1 (en) | 2007-02-27 | 2008-06-03 | International Business Machines Corporation | Rectifying element for a crosspoint based memory array architecture |
US7929335B2 (en) * | 2007-06-11 | 2011-04-19 | International Business Machines Corporation | Use of a symmetric resistive memory material as a diode to drive symmetric or asymmetric resistive memory |
JP5268424B2 (ja) * | 2008-05-16 | 2013-08-21 | 株式会社東芝 | X線ct装置 |
WO2010078467A1 (en) * | 2008-12-31 | 2010-07-08 | Sandisk 3D, Llc | Modulation of resistivity in carbon-based read-writeable materials |
US8623735B2 (en) | 2011-09-14 | 2014-01-07 | Globalfoundries Inc. | Methods of forming semiconductor devices having capacitor and via contacts |
US9178009B2 (en) | 2012-10-10 | 2015-11-03 | Globalfoundries Inc. | Methods of forming a capacitor and contact structures |
US8809149B2 (en) | 2012-12-12 | 2014-08-19 | Globalfoundries Inc. | High density serial capacitor device and methods of making such a capacitor device |
WO2017131653A1 (en) * | 2016-01-27 | 2017-08-03 | Hewlett Packard Enterprise Development Lp | In situ transposition |
US10840441B2 (en) | 2018-09-14 | 2020-11-17 | International Business Machines Corporation | Diamond-like carbon hardmask for MRAM |
WO2020131893A2 (en) * | 2018-12-17 | 2020-06-25 | Spin Memory, Inc. | Process for manufacturing scalable spin-orbit torque (sot) magnetic memory |
US10930843B2 (en) | 2018-12-17 | 2021-02-23 | Spin Memory, Inc. | Process for manufacturing scalable spin-orbit torque (SOT) magnetic memory |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3761896A (en) * | 1972-04-18 | 1973-09-25 | Ibm | Memory array of cells containing bistable switchable resistors |
JP2785678B2 (ja) * | 1994-03-24 | 1998-08-13 | 日本電気株式会社 | スピンバルブ膜およびこれを用いた再生ヘッド |
US6590750B2 (en) * | 1996-03-18 | 2003-07-08 | International Business Machines Corporation | Limiting magnetoresistive electrical interaction to a preferred portion of a magnetic region in magnetic devices |
US5861328A (en) * | 1996-10-07 | 1999-01-19 | Motorola, Inc. | Method of fabricating GMR devices |
US5981297A (en) * | 1997-02-05 | 1999-11-09 | The United States Of America As Represented By The Secretary Of The Navy | Biosensor using magnetically-detected label |
US6259644B1 (en) * | 1997-11-20 | 2001-07-10 | Hewlett-Packard Co | Equipotential sense methods for resistive cross point memory cell arrays |
US6169686B1 (en) * | 1997-11-20 | 2001-01-02 | Hewlett-Packard Company | Solid-state memory with magnetic storage cells |
US5991193A (en) * | 1997-12-02 | 1999-11-23 | International Business Machines Corporation | Voltage biasing for magnetic ram with magnetic tunnel memory cells |
EP1097457B1 (de) * | 1998-07-15 | 2003-04-09 | Infineon Technologies AG | Speicherzellenanordnung, bei der ein elektrischer widerstand eines speicherelements eine information darstellt und durch ein magnetfeld beeinflussbar ist, und verfahren zu deren herstellung |
US6055178A (en) * | 1998-12-18 | 2000-04-25 | Motorola, Inc. | Magnetic random access memory with a reference memory array |
JP2001067862A (ja) * | 1999-09-01 | 2001-03-16 | Sanyo Electric Co Ltd | 磁気メモリ素子 |
US6331944B1 (en) * | 2000-04-13 | 2001-12-18 | International Business Machines Corporation | Magnetic random access memory using a series tunnel element select mechanism |
US6456525B1 (en) * | 2000-09-15 | 2002-09-24 | Hewlett-Packard Company | Short-tolerant resistive cross point array |
US6611453B2 (en) * | 2001-01-24 | 2003-08-26 | Infineon Technologies Ag | Self-aligned cross-point MRAM device with aluminum metallization layers |
JP5013494B2 (ja) * | 2001-04-06 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 磁性メモリの製造方法 |
JP4405103B2 (ja) * | 2001-04-20 | 2010-01-27 | 株式会社東芝 | 半導体記憶装置 |
-
2001
- 2001-06-22 US US09/887,314 patent/US6633497B2/en not_active Expired - Lifetime
-
2002
- 2002-04-24 TW TW091108483A patent/TWI258214B/zh not_active IP Right Cessation
- 2002-06-20 JP JP2002179456A patent/JP4334824B2/ja not_active Expired - Lifetime
- 2002-06-20 EP EP02254314A patent/EP1271546A3/en not_active Withdrawn
- 2002-06-21 KR KR1020020034838A patent/KR100878478B1/ko active IP Right Grant
- 2002-06-24 CN CNB021248966A patent/CN100474438C/zh not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1393887A (zh) | 2003-01-29 |
CN100474438C (zh) | 2009-04-01 |
JP2003068994A (ja) | 2003-03-07 |
KR20030011240A (ko) | 2003-02-07 |
EP1271546A3 (en) | 2004-05-06 |
TWI258214B (en) | 2006-07-11 |
EP1271546A2 (en) | 2003-01-02 |
US6633497B2 (en) | 2003-10-14 |
KR100878478B1 (ko) | 2009-01-14 |
US20020196647A1 (en) | 2002-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4334824B2 (ja) | 短絡に対して耐性のあるメモリセルの抵抗性交点アレイ | |
US6456525B1 (en) | Short-tolerant resistive cross point array | |
US6885573B2 (en) | Diode for use in MRAM devices and method of manufacture | |
US7436698B2 (en) | MRAM arrays and methods for writing and reading magnetic memory devices | |
US7425724B2 (en) | Memory device and method of production and method of use of same and semiconductor device and method of production of same | |
KR101414485B1 (ko) | 개선된 고용량 저비용 다중-상태 자기 메모리 | |
US7136300B2 (en) | Magnetic memory device including groups of series-connected memory elements | |
US20050180203A1 (en) | Segmented MRAM memory array | |
US8203875B2 (en) | Anti-parallel diode structure and method of fabrication | |
JP2007518216A (ja) | 磁気トンネル接合用の分離書込みおよび読出しアクセスアーキテクチャ | |
EP2656346B1 (en) | Memory array having local source lines | |
US6754097B2 (en) | Read operations on multi-bit memory cells in resistive cross point arrays | |
US6944049B2 (en) | Magnetic tunnel junction memory cell architecture | |
US20060039183A1 (en) | Multi-sensing level MRAM structures | |
KR20020038919A (ko) | 자기 랜덤 액세스 메모리 장치 | |
US7522446B2 (en) | Heating MRAM cells to ease state switching | |
KR100802056B1 (ko) | 터널 접합 복원 방법 | |
KR102427526B1 (ko) | 랜덤 액세스 메모리 | |
JP2004235641A (ja) | 磁気メモリセル | |
US20230292628A1 (en) | Cross-point magnetoresistive memory array containing selector rails and method of making the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040622 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040622 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060413 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070706 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070925 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090113 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090302 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090602 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090624 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4334824 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130703 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |