JP2003068994A - 短絡に対して耐性のあるメモリセルの抵抗性交点アレイ - Google Patents
短絡に対して耐性のあるメモリセルの抵抗性交点アレイInfo
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Abstract
(57)【要約】
【課題】抵抗性交点メモリアレイにおいて、短絡したＳＤＴ接
合に関連する問題を解決すること。 【解決手段】テ゛ータ記憶テ゛ハ゛イス(8)は、メモリセル(12)の抵抗性
交点アレイ(10)を含む。各メモリセルは、メモリエレメント(50)と、その
メモリエレメント(50)上の導電性硬質マスク材料(52)とを含む。テ゛ー
タ記憶テ゛ハ゛イス(8)は磁気ランタ゛ムアクセスメモリ(「MRAM」)テ゛ハ゛イスと
することができる。
合に関連する問題を解決すること。 【解決手段】テ゛ータ記憶テ゛ハ゛イス(8)は、メモリセル(12)の抵抗性
交点アレイ(10)を含む。各メモリセルは、メモリエレメント(50)と、その
メモリエレメント(50)上の導電性硬質マスク材料(52)とを含む。テ゛ー
タ記憶テ゛ハ゛イス(8)は磁気ランタ゛ムアクセスメモリ(「MRAM」)テ゛ハ゛イスと
することができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータ記憶デバイス
に関する。より具体的には、本発明は、メモリセルの抵
抗性交点アレイを含むデータ記憶デバイスに関する。 【０００２】 【従来の技術】典型的な磁気ランダムアクセスメモリ
（「ＭＲＡＭ」）デバイスは、メモリセルのアレイと、
そのメモリセルの行に沿って延びるワード線と、そのメ
モリセルの列に沿って延びるビット線とを含む。各メモ
リセルは、ワード線とビット線の交点に配置される。 【０００３】そのメモリセルは、スピン依存トンネル効
果（「ＳＤＴ」）接合を含むことができる。ＳＤＴ接合
の磁化は、常に２つの安定した向きのうちの１つをと
る。これらの２つの安定した向き、平行、および反平行
は、「０」および「１」の論理レベルを表す。また、そ
の磁化の向きはＳＤＴ接合の抵抗にも影響を及ぼす。Ｓ
ＤＴ接合の抵抗は、磁化の向きが平行な場合には第１の
値であり、磁化の向きが反平行である場合には第２の値
である。 【０００４】ＳＤＴ接合の論理状態は、ＳＤＴ接合の抵
抗状態を検出することにより読み出され得る。しかしな
がら、構成的な形態の中には、アレイ内のメモリセルが
多くの並列な経路を介して、互いに結合されるものがあ
る。１つの交点において見出される抵抗は、他の行およ
び列内のメモリセルの抵抗に並列な、その交点における
メモリセルの抵抗に等しい。この点に関して、メモリセ
ルのアレイを交点抵抗網として特徴付けることができ
る。 【０００５】典型的なＳＤＴ接合は、わずか数原子の厚
みのトンネル障壁を有する。製造プロセスを制御して、
メモリセルのアレイ全体に対して、そのような薄い障壁
を製作することは難しい。障壁のうちのいくつかは設計
値よりも薄くなり、構造的な欠陥を含む可能性がある。
ある一定のＳＤＴ接合が欠陥のある、または設計値より
も薄いトンネル障壁を有する場合には、そのようなＳＤ
Ｔ接合は短絡するかもしれない。 【０００６】１つのＳＤＴ接合が短絡する場合、その短
絡したＳＤＴ接合は使用できなくなるであろう。メモリ
セルを互いから分離するためにスイッチまたはダイオー
ドを用いない抵抗性交点アレイでは、同じ列および行の
他のメモリセルも使用できなくされるであろう。したが
って、１つのＳＤＴ接合メモリセルが短絡することによ
って、列全体および行全体に誤りが生じる可能性があ
る。 【０００７】誤りコード訂正を用いて、使用できないメ
モリセルの列または行全体からのデータを回復すること
ができる。しかしながら、１つの列または行において１
０００ビット以上を訂正することは、時間的見地から、
および計算的見地からコストがかかる。さらに、典型的
な記憶デバイスでは、短絡したＳＤＴ接合が、２つ以上
の列および行に生じる可能性がある。 【０００８】 【発明が解決しようとする課題】ダイオードおよびトラ
ンジスタのような分離素子を用いない抵抗性交点メモリ
アレイにおいて、短絡したＳＤＴ接合に関連する問題を
克服することが必要とされている。 【０００９】 【課題を解決するための手段】本発明の一態様によれ
ば、データ記憶デバイスは、メモリセルの抵抗性交点ア
レイを含む。各メモリセルはメモリエレメントと、その
メモリエレメント上に導電性の硬質マスク材料とを含
む。硬質マスク材料は、メモリエレメントと直列の抵抗
性エレメントとして機能する。１つのメモリエレメント
が短絡する場合、その短絡したメモリエレメントは、ラ
ンダム化されたビット誤りのみを生じることになる。し
かしながら、硬質マスクにより、短絡したメモリエレメ
ントが列全体および行全体にわたって誤りを生じさせる
ことが防止される。 【００１０】本発明の他の態様および利点は、本発明の
原理を一例として示す添付図面に関連してなされる、以
下の詳細な説明から明らかになるであろう。 【００１１】 【発明の実施の形態】例示のために図面に示されるよう
に、本発明はメモリセルの抵抗性交点アレイを含むＭＲ
ＡＭデバイスにおいて具現化される。そのＭＲＡＭデバ
イスは、読出し操作中に互いからメモリセルを分離する
ためのスイッチまたはダイオードを含まない。代わり
に、選択されたメモリセルは、選択されたワード線およ
びビット線、ならびに特定の選択されないワード線およ
びビット線に等しい電位を印加することにより分離され
る。等しい電位を印加することにより、寄生電流が読出
し操作を妨害するのを防ぐことができる。 【００１２】メモリアレイの製造中に、磁気メモリ層の
スタック（stack）上に硬質マスクが堆積され、硬質マ
スクを用いて、そのスタックがメモリエレメントにパタ
ーニングされる。硬質マスクを用いることにより、メモ
リエレメントのエッジの粗さが低減される。メモリエレ
メントのエッジの粗さによって、磁区壁がピン止めさ
れ、スイッチングの不規則な核形成を生じるようにな
る。この不規則性およびピン止めによって、種々のメモ
リエレメントが種々の磁界において切り替わるようにな
り、スイッチング磁界の変動が増大する可能性がある。
スイッチング磁界（保磁度）の分布を小さくすることに
より片方の選択に関する要件が低減され、必要なスイッ
チング磁界が潜在的に低減される。保磁度分布を改善す
ることにより、スイッチングエラーが低減される。 【００１３】導電性硬質マスクの使用は２つの利点を提
供する。パターニング後にメモリエレメント上に残され
る硬質マスク材料は除去されない。硬質マスク材料が残
されたままになり、メモリエレメントのための直列の抵
抗性エレメントとして機能できるようになる。１つのメ
モリエレメントが短絡する場合、その短絡したメモリエ
レメントによってランダム化されたビット誤りが生じる
ようになるであろう。しかしながら、硬質マスク材料
が、短絡したメモリエレメントによる列全体および行全
体にわたる誤りの発生を防止する。ランダム化されたビ
ット誤りは、列全体または行全体にわたる誤りに比べ
て、はるかに速く、かつ容易に、ＥＣＣによって訂正さ
れ得る。したがって、何らかの製造ステップを追加する
ことなく、短絡に対して耐性のあるメモリセルを形成す
ることができる。 【００１４】ここで図１を参照すると、メモリセル１２
のアレイ１０を含むＭＲＡＭデバイス８が示される。メ
モリセル１２は行および列に配列され、その行はｘ方向
に沿って延び、列はｙ方向に沿って延びている。デバイ
ス８の説明を簡単にするために、比較的少数のメモリセ
ル１２のみが示される。実際には、任意のサイズのアレ
イが使用され得る。 【００１５】ワード線１４として機能するトレースが、
メモリセルアレイ１０の一方の側の平面に、ｘ方向に沿
って延びる。ビット線１６として機能するトレースは、
メモリセルアレイ１０の反対側の平面に、ｙ方向に沿っ
て延びる。アレイ１０の各行に対して１つのワード線１
４が存在してもよく、アレイ１０の各列に対して１つの
ビット線１６が存在してもよい。各メモリセル１２は、
対応するワード線１４およびビット線１６の交点に位置
する。 【００１６】また、ＭＲＡＭデバイス８は、行復号回路
１８も含む。読出し操作中、行復号回路１８は、ワード
線１４に、一定の供給電圧（Ｖｓ）か、またはグランド
電位のいずれかを印加することができる。一定の供給電
圧（Ｖｓ）は外部電源により供給され得る。 【００１７】ＭＲＡＭデバイス８はさらに、読出し操作
中、選択されたメモリセル１２の抵抗を検出するための
読出し回路と、書込み操作中に、選択されたメモリセル
１２の磁化の向きを定めるための書込み回路とを含む。
読出し回路は全体として２０で示される。書込み回路は
示されていない。 【００１８】読出し回路２０は複数のステアリング回路
（steering circuit）２２およびセンス増幅器２４を含
む。多数のビット線１６が各ステアリング回路２２に接
続される。各ステアリング回路２２は、各ビット線１６
を動作電位源またはセンス増幅器２４に接続することが
できる１組のスイッチを含む。各センス増幅器２４の出
力はデータレジスタ３０に供給され、そして次にデータ
レジスタ３０はＩ／Ｏパッド３２に結合される。 【００１９】読出し操作中、等電位法がメモリセルアレ
イ１０に適用され、選択されたメモリセル１２を流れる
センス電流が検出される。センス電流は、選択されたメ
モリセル１２の論理状態を示す。等電位法は、寄生電流
がセンス電流を不明瞭にし、読出し操作を妨害するのを
防ぐ。等電位法の種々の変形形態を使用することができ
る。たとえば、２０００年３月３日に出願された譲受人
の米国特許出願第０９／５６４，３０８号の方法および
対応するハードウエア実施形態を参照されたい。 【００２０】図２ａは、アレイ１０の列の３つのメモリ
セル１２を示す。各メモリセル１２は、１ビットの情報
を磁化の向きとして格納するメモリエレメント５０を含
む。メモリエレメント５０は、任意の特定のタイプに限
定されない。 【００２１】各メモリセル１２はさらに、各メモリエレ
メント５０上に硬質マスク材料の薄膜５２を含む。薄膜
５２は導電性であり、メモリエレメント５０の設計抵抗
値の約０．５〜５０％の抵抗を有する。薄膜５２は線形
な抵抗性エレメントとして機能する。薄膜５２は、デバ
イス製造中にエレメント５０をパターニングするために
使用されたマスク層の残りの部分である。これらの抵抗
性エレメントは、シリコン基板上には形成されない。し
たがって、それらは有用なシリコンの領域を塞ぐことは
ない。 【００２２】ダイヤモンドライクカーボンからなる薄膜
５２が好ましい。ダイヤモンドライクカーボンは４００
℃程度の高温でも、熱的、電気的および構造的に安定で
ある。ダイヤモンドライクカーボンの抵抗率は、堆積条
件に応じて、数桁の大きさだけ変化させることができ
る。ダイヤモンドライクカーボンの抵抗率は、窒素
（Ｎ）をドープすることにより変化させることができ
る。その導電率は、その堆積条件に応じて、０．１Ω・
ｃｍから１０９Ω・ｃｍまで変化させることができる。
温度、電力および時間が全てその特性に影響を及ぼし、
個々の堆積システムは、特定の堆積条件中に達成される
実際の導電率に対して較正されるであろう。 【００２３】ダイヤモンドライクカーボンからなるマス
クは、むらのない形状および均一性を有するメモリエレ
メント５０をもたらす。結果として、メモリエレメント
の磁気スイッチング特性が改善される。ダイヤモンドラ
イクカーボンは堆積時には非常に平坦な材料であり、メ
モリセル１２に対してほとんど形状上の特徴を付与しな
い。 【００２４】ダイヤモンドライクカーボンのさらなる利
点は、薄膜５２を、約１０〜１００ｎｍに非常に薄く形
成することができることである。ダイヤモンドライクカ
ーボンより本質的に厚みのある抵抗は、スイッチングの
ために利用可能な磁界を低減することになるであろう。 【００２５】各メモリセル１２はさらに、そのメモリエ
レメント５０とワード線１４との間の第１のオーミック
コンタクト５４と、そのメモリエレメント５０とビット
線１６との間の第２のオーミックコンタクト５６とを含
む。ワード線１４およびビット線１６は典型的には、ア
ルミニウム、銅または金のような金属からなる低抵抗の
導体である。オーミックコンタクト５４および５６は、
金属線１４と１６との間、および薄膜５２とメモリエレ
メント５０との間のインターフェースを提供する。第１
および第２のオーミックコンタクト５４および５６は、
別個のエレメント５２および５４として示されるが、こ
れらの別個のエレメント５４および５６が除去され、金
属線１４および１６を薄膜５２およびメモリエレメント
５０と直に接触させることもできることは理解された
い。 【００２６】メモリセル１２は、（上部にワード線１４
を有する）ビット線上に堆積されるものとして示され
る。しかしながら、メモリセル１２は、（上部にビット
線１６を有する）ワード線１４上に堆積させることもで
きる。 【００２７】さらに図２ｂを参照すると、薄膜５２の抵
抗（Ｂ）は、メモリエレメント５０の設計（すなわち、
意図された）公称抵抗（Ｒ）の約０．５％〜５０％（す
なわち、０．００５Ｒ≦Ｂ≦０．５Ｒ）とすることがで
きる。より範囲が狭い場合には、メモリエレメント５０
の公称抵抗（Ｒ）の約１０％〜５０％（すなわち、０．
１Ｒ≦Ｂ≦０．５Ｒ）であろう。たとえば、メモリエレ
メント５０は、１，０００，０００Ωの設計公称抵抗
（Ｒ）と、２００，０００Ωのデルタ抵抗（ΔＲ）とを
有する。より狭い範囲を用いる場合、薄膜は１００，０
００〜５００，０００Ωの抵抗（Ｂ）を有する。より広
い範囲を用いる場合、薄膜５２は５，０００〜５００，
０００Ωの抵抗（Ｂ）を有する。対照的に、オーミック
コンタクト５４および５６はそれぞれ、数十Ωの抵抗
（Ｃ）を有する。 【００２８】一般に、薄膜５２の抵抗は、読出し操作に
最小限の影響しか及ぼさないほど十分に小さく、書込み
操作に最小限の影響しか及ぼさないほど十分に高いべき
である。したがって、実際の抵抗は、選択されたメモリ
セル１２のセンシングを劣化させることなく、かつメモ
リセル１２への書込みの特性を劣化させることなく、短
絡したメモリエレメント５０を分離すべきである。 【００２９】メモリエレメント５０が短絡する場合、メ
モリセル１２の抵抗は薄膜５２の抵抗（Ｂ）に概ね等し
くなるであろう。ここで、読出し操作中の薄膜５２の利
点が、図３のａおよびｂに関連して説明される。 【００３０】図３のａは、読出し操作中のメモリセルア
レイ１０のサブセットの電気的な等価回路を示す。選択
されたメモリセルは第１の抵抗１２ａによって表され、
選択されていないメモリセルは、第２、第３および第４
の抵抗１２ｂ、１２ｃおよび１２ｄによって表される。
第２の抵抗１２ｂは、選択されたビット線に沿って半分
選択されたメモリセルを表し、第３の抵抗１２ｃは、選
択されたワード線に沿って半分選択されたメモリセルを
表し、第４の抵抗１２ｄは、残りの選択されていないメ
モリセルを表す。たとえば、メモリセル１２が全て約Ｒ
＋Ｂの抵抗を有し、かつアレイ１０がｎ行およびｍ列を
有する場合、第２の抵抗１２ｂは、約（Ｒ＋Ｂ）／（ｎ
−１）の抵抗を有し、第３の抵抗１２ｃは、約（Ｒ＋
Ｂ）／（ｍ−１）の抵抗を有し、第４の抵抗１２ｄは、
約（Ｒ＋Ｂ）／［（ｎ−１）（ｍ−１）］の抵抗を有す
るであろう。 【００３１】第１の抵抗１２ａは、交差するビット線に
動作電位（Ｖｓ）を、交差するワード線にグランド電位
をかけることにより選択され得る。結果として、センス
電流（Ｉｓ）が第１の抵抗１２ａを流れる。 【００３２】スニークパス電流がセンス電流（Ｉｓ）を
曖昧にするのを防ぐために、選択されないビット線に等
しい動作電位（Ｖｂ＝Ｖｓ）が印加される。選択されな
いビット線にこの等しい電位（Ｖｂ）を印加することに
より、スニークパス電流が、第２および第４の抵抗１２
ｂ、１２ｄに流れるのを阻止し、第３の抵抗１２ｃに流
れるスニークパス電流（Ｓ２）をグランドに迂回させ
る。 【００３３】図３のｂに示されるように、同じ動作電位
（Ｖｂ＝Ｖｓ）が、選択されないビット線の代わりに、
選択されないワード線に印加されてもよい。選択されな
いワード線にこの等しい電位（Ｖｂ）を印加することに
より、スニークパス電流が第２の抵抗１２ｂに流れるの
を阻止し、第３および第４の抵抗１２ｃ、１２ｄに流れ
るスニークパス電流（Ｓ２およびＳ３）をグランドに迂
回させる。 【００３４】理想的なセンス増幅器２４が、等しい電位
を、選択されたビット線と、選択されないワード線およ
びビット線のサブセットとに印加する。しかしながら、
センス増幅器２４が理想的でない場合、その電位は厳密
には等しくならず、読出し操作中にアレイ１０にスニー
クパス電流が流れる。 【００３５】短絡したメモリエレメント５０を有するメ
モリセル１２と同じ列内に存在する、選択されたメモリ
セル１２に対する読出し操作について考えてみる。半分
選択されたメモリセル１２は依然として、その薄膜５２
の抵抗（Ｂ）に少なくとも等しい抵抗を有する。センス
増幅器２４が理想的でない場合であっても、短絡したメ
モリエレメント５０を有する半分選択されたメモリセル
１２は、短絡したメモリエレメント５０を流れるスニー
クパス電流の相当量を迂回させず、読出し操作中の電流
のセンシングに著しい影響を及ぼさない。結果として、
半分選択されたメモリセル１２によって、行全体および
列全体にわたる誤りは生じない。１つのランダム化され
たビット誤りのみが生じる。１つのランダム化されたビ
ット誤りは、誤りコード訂正によって迅速、かつ容易に
訂正され得る。 【００３６】また、薄膜５２は、選択されたメモリセル
１２に対する書込み操作の信頼性も高める。薄膜５２を
用いない場合、大きな書込み電流が、短絡したメモリエ
レメント５０を流れる。さらに、その書込み電流は、選
択されたメモリセル１２から短絡されたメモリエレメン
ト５０に迂回され、それにより書込み電流が減少し、同
じ行または列内の選択されたメモリセル１２に誤ったデ
ータが書き込まれる。しかしながら、薄膜５２は、大き
な書込み電流が短絡したメモリエレメント５０に流れる
ことを防ぐだけの十分に高い抵抗を有し、十分な書込み
電流が選択されたメモリセル１２に流れるようにする。 【００３７】ここで、図４および図５のａ〜ｃを参照す
ると、ＭＲＡＭデバイスの第１の段の製造が示される。
その製造は、ＳＤＴ接合に関連して説明される。 【００３８】シリコン基板内に、行復号回路、ステアリ
ング回路、センス増幅器、レジスタおよび他のメモリデ
バイス回路が形成される（８０）。基板上に底面トレー
スが形成される（８２）。トレースは、堆積またはダマ
シンプロセス（demascene process）によって形成され
得る。 【００３９】磁気メモリエレメント層のスタックが堆積
される（８４）。ＳＤＴ接合のためのスタック１１０
は、第１および第２のシード（seed）層１１２および１
１４と、反強磁性（「ＡＦ」）ピン止め層１１６と、ピ
ン止めされた強磁性（「ＦＭ」）層１１８と、絶縁トン
ネル障壁１２０と、センスＦＭ層１２２とを含むことが
できる（図５のａ参照）。第１のシード層１１２によっ
て、第２の層１１４を（１１１）結晶構造方向で成長さ
せることができ、第２のシード層１１４は、ＡＦピン止
め層１１６のための（１１１）結晶構造方向を確立す
る。ＡＦピン止め層１１６は、大きな交換磁界を提供
し、その磁界がピン止めされたＦＭ層１１８の磁化を一
方向に保持する。センスＦＭ層１２２は、印加される磁
界が存在する状態で自由に回転する磁化を有する。 【００４０】絶縁トンネル障壁１２０によって、量子力
学的トンネル効果が、ピン止めされた層１１８とセンス
層１２２との間に生じることが可能になる。このトンネ
ル効果現象は電子スピン依存であり、ＳＤＴ接合の抵抗
が、ピン止めされた層１１８とセンス層１２２との磁化
の相対的な向きの関数になる。 【００４１】適切な抵抗率を有する導電性硬質マスクが
スタック上に堆積される（８６）。抵抗率は、堆積条件
によって制御され得る。 【００４２】ビットパターンが画定される（８８）。従
来のフォトリソグラフィまたは電子ビームリソグラフィ
を用いることができる。マスクの露出された部分は、た
とえば、酸素流を用いる反応性イオンエッチングを用い
て除去される（９０）。 【００４３】メモリエレメント５０がエッチングされる
（９２）。イオンまたは化学エッチングを用いることが
できる。結果として生じる構造が図５のｂに示される
（マスク材料は参照番号１２４によって参照される）。 【００４４】残存するマスク材料が、メモリエレメント
上にそのまま残される（９４）。メモリエレメント間の
隙間は絶縁誘電体で充填され（９６）、上部のトレース
がマスク材料および誘電体上に堆積される（９８）。結
果として生じる第１の段が図５のｃに示される（誘電体
は参照番号１２６によって参照される）。 【００４５】図６を参照すると、ＭＲＡＭチップ２１０
に付加的な段２１２を追加することができる。各メモリ
セル段２１２は、メモリセルのアレイを含む。メモリセ
ル段２１２は、二酸化シリコンのような絶縁性材料（図
示せず）によって分離され得る。読出し回路および書込
み回路が基板２１４上に製作される。読出し回路および
書込み回路は、読出しおよび書込みが行われる段２１２
を選択するための付加的なマルチプレクサを含むことが
できる。 【００４６】本発明によるＭＲＡＭデバイスは、種々の
応用形態において使用され得る。たとえば、ＭＲＡＭデ
バイスは、固体ハードドライブおよびデジタルカメラの
ような装置において長期間のデータ記憶のために使用で
きる。 【００４７】ＭＲＡＭデバイスは、上述されて図示され
た特定の実施形態に限定されない。たとえば、ＭＲＡＭ
デバイスは、行が容易軸に沿って配向されることに関連
して説明してきた。しかしながら、行および列は入れ替
えることもできる。 【００４８】抵抗性交点アレイは、磁気メモリセルのア
レイに限定されない。そのメモリセルのメモリエレメン
トは、相変化材料（phase-change material）（相変化
エレメントの抵抗が、結晶状態からアモルファス状態へ
の変化のような相変化材料の相の変化によって、ある状
態から別の状態へ変更される）、アンチヒューズエレメ
ントまたはポリマーメモリエレメント（データがポリマ
ー分子の「永久的な分極」として格納され、ポリマーメ
モリエレメントの抵抗は、ポリマー分子の分極の配向に
依存する）からなってもよい。 【００４９】本発明は、上述されて図示された特定の実
施形態に限定されない。代わりに、本発明は特許請求の
範囲に従って解釈される。 【００５０】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．メモリセル（12）の抵抗性交点アレイ（10）からな
るデータ記憶デバイス（８）であって、各メモリセル
（12）が、メモリエレメント（50）と、前記メモリエレ
メント（50）上に導電性硬質マスク材料（52）とを含
む、データ記憶デバイス。 ２．前記マスク材料（52）がダイヤモンドライクカーボ
ンからなる、上記１に記載のデータ記憶デバイス。 ３．前記マスク材料（52）が、前記メモリエレメント
（50）の設計抵抗の約１０％〜５０％の抵抗を有する、
上記１に記載のデータ記憶デバイス。 ４．各メモリエレメント（50）がスピン依存トンネル接
合を含む、上記１に記載のデータ記憶デバイス。 ５．前記アレイ（10）のための複数のワード線（14）お
よびビット線（16）と、及び選択されたメモリセル（1
2）に対する読出し操作中に前記選択されたメモリセル
（12）の抵抗状態をセンシングするための回路（20）と
をさらに含み、その回路が、選択されたビット線（16）
に第１の電位を印加し、選択されたワード線（14）に第
２の電位を印加し、選択されないワード線（14）および
選択されないビット線（16）のサブセットに第３の電位
を印加し、その第３の電位が前記第１の電位に等しい、
上記１に記載のデータ記憶デバイス。 ６．前記マスク材料（52）上にメタライゼーション（5
4、14）をさらに含む、上記１に記載のデータ記憶デバ
イス。 【００５１】 【発明の効果】上記のように、本発明によれば、ダイオ
ードおよびトランジスタのような分離素子を用いない抵
抗性交点メモリアレイにおいて、短絡したＳＤＴ接合に
関連する問題を解決し、１つのメモリエレメントが短絡
した場合でも、硬質マスク材料により、列全体および行
全体にわたって誤りが生じるのを防ぐことができる。
に関する。より具体的には、本発明は、メモリセルの抵
抗性交点アレイを含むデータ記憶デバイスに関する。 【０００２】 【従来の技術】典型的な磁気ランダムアクセスメモリ
（「ＭＲＡＭ」）デバイスは、メモリセルのアレイと、
そのメモリセルの行に沿って延びるワード線と、そのメ
モリセルの列に沿って延びるビット線とを含む。各メモ
リセルは、ワード線とビット線の交点に配置される。 【０００３】そのメモリセルは、スピン依存トンネル効
果（「ＳＤＴ」）接合を含むことができる。ＳＤＴ接合
の磁化は、常に２つの安定した向きのうちの１つをと
る。これらの２つの安定した向き、平行、および反平行
は、「０」および「１」の論理レベルを表す。また、そ
の磁化の向きはＳＤＴ接合の抵抗にも影響を及ぼす。Ｓ
ＤＴ接合の抵抗は、磁化の向きが平行な場合には第１の
値であり、磁化の向きが反平行である場合には第２の値
である。 【０００４】ＳＤＴ接合の論理状態は、ＳＤＴ接合の抵
抗状態を検出することにより読み出され得る。しかしな
がら、構成的な形態の中には、アレイ内のメモリセルが
多くの並列な経路を介して、互いに結合されるものがあ
る。１つの交点において見出される抵抗は、他の行およ
び列内のメモリセルの抵抗に並列な、その交点における
メモリセルの抵抗に等しい。この点に関して、メモリセ
ルのアレイを交点抵抗網として特徴付けることができ
る。 【０００５】典型的なＳＤＴ接合は、わずか数原子の厚
みのトンネル障壁を有する。製造プロセスを制御して、
メモリセルのアレイ全体に対して、そのような薄い障壁
を製作することは難しい。障壁のうちのいくつかは設計
値よりも薄くなり、構造的な欠陥を含む可能性がある。
ある一定のＳＤＴ接合が欠陥のある、または設計値より
も薄いトンネル障壁を有する場合には、そのようなＳＤ
Ｔ接合は短絡するかもしれない。 【０００６】１つのＳＤＴ接合が短絡する場合、その短
絡したＳＤＴ接合は使用できなくなるであろう。メモリ
セルを互いから分離するためにスイッチまたはダイオー
ドを用いない抵抗性交点アレイでは、同じ列および行の
他のメモリセルも使用できなくされるであろう。したが
って、１つのＳＤＴ接合メモリセルが短絡することによ
って、列全体および行全体に誤りが生じる可能性があ
る。 【０００７】誤りコード訂正を用いて、使用できないメ
モリセルの列または行全体からのデータを回復すること
ができる。しかしながら、１つの列または行において１
０００ビット以上を訂正することは、時間的見地から、
および計算的見地からコストがかかる。さらに、典型的
な記憶デバイスでは、短絡したＳＤＴ接合が、２つ以上
の列および行に生じる可能性がある。 【０００８】 【発明が解決しようとする課題】ダイオードおよびトラ
ンジスタのような分離素子を用いない抵抗性交点メモリ
アレイにおいて、短絡したＳＤＴ接合に関連する問題を
克服することが必要とされている。 【０００９】 【課題を解決するための手段】本発明の一態様によれ
ば、データ記憶デバイスは、メモリセルの抵抗性交点ア
レイを含む。各メモリセルはメモリエレメントと、その
メモリエレメント上に導電性の硬質マスク材料とを含
む。硬質マスク材料は、メモリエレメントと直列の抵抗
性エレメントとして機能する。１つのメモリエレメント
が短絡する場合、その短絡したメモリエレメントは、ラ
ンダム化されたビット誤りのみを生じることになる。し
かしながら、硬質マスクにより、短絡したメモリエレメ
ントが列全体および行全体にわたって誤りを生じさせる
ことが防止される。 【００１０】本発明の他の態様および利点は、本発明の
原理を一例として示す添付図面に関連してなされる、以
下の詳細な説明から明らかになるであろう。 【００１１】 【発明の実施の形態】例示のために図面に示されるよう
に、本発明はメモリセルの抵抗性交点アレイを含むＭＲ
ＡＭデバイスにおいて具現化される。そのＭＲＡＭデバ
イスは、読出し操作中に互いからメモリセルを分離する
ためのスイッチまたはダイオードを含まない。代わり
に、選択されたメモリセルは、選択されたワード線およ
びビット線、ならびに特定の選択されないワード線およ
びビット線に等しい電位を印加することにより分離され
る。等しい電位を印加することにより、寄生電流が読出
し操作を妨害するのを防ぐことができる。 【００１２】メモリアレイの製造中に、磁気メモリ層の
スタック（stack）上に硬質マスクが堆積され、硬質マ
スクを用いて、そのスタックがメモリエレメントにパタ
ーニングされる。硬質マスクを用いることにより、メモ
リエレメントのエッジの粗さが低減される。メモリエレ
メントのエッジの粗さによって、磁区壁がピン止めさ
れ、スイッチングの不規則な核形成を生じるようにな
る。この不規則性およびピン止めによって、種々のメモ
リエレメントが種々の磁界において切り替わるようにな
り、スイッチング磁界の変動が増大する可能性がある。
スイッチング磁界（保磁度）の分布を小さくすることに
より片方の選択に関する要件が低減され、必要なスイッ
チング磁界が潜在的に低減される。保磁度分布を改善す
ることにより、スイッチングエラーが低減される。 【００１３】導電性硬質マスクの使用は２つの利点を提
供する。パターニング後にメモリエレメント上に残され
る硬質マスク材料は除去されない。硬質マスク材料が残
されたままになり、メモリエレメントのための直列の抵
抗性エレメントとして機能できるようになる。１つのメ
モリエレメントが短絡する場合、その短絡したメモリエ
レメントによってランダム化されたビット誤りが生じる
ようになるであろう。しかしながら、硬質マスク材料
が、短絡したメモリエレメントによる列全体および行全
体にわたる誤りの発生を防止する。ランダム化されたビ
ット誤りは、列全体または行全体にわたる誤りに比べ
て、はるかに速く、かつ容易に、ＥＣＣによって訂正さ
れ得る。したがって、何らかの製造ステップを追加する
ことなく、短絡に対して耐性のあるメモリセルを形成す
ることができる。 【００１４】ここで図１を参照すると、メモリセル１２
のアレイ１０を含むＭＲＡＭデバイス８が示される。メ
モリセル１２は行および列に配列され、その行はｘ方向
に沿って延び、列はｙ方向に沿って延びている。デバイ
ス８の説明を簡単にするために、比較的少数のメモリセ
ル１２のみが示される。実際には、任意のサイズのアレ
イが使用され得る。 【００１５】ワード線１４として機能するトレースが、
メモリセルアレイ１０の一方の側の平面に、ｘ方向に沿
って延びる。ビット線１６として機能するトレースは、
メモリセルアレイ１０の反対側の平面に、ｙ方向に沿っ
て延びる。アレイ１０の各行に対して１つのワード線１
４が存在してもよく、アレイ１０の各列に対して１つの
ビット線１６が存在してもよい。各メモリセル１２は、
対応するワード線１４およびビット線１６の交点に位置
する。 【００１６】また、ＭＲＡＭデバイス８は、行復号回路
１８も含む。読出し操作中、行復号回路１８は、ワード
線１４に、一定の供給電圧（Ｖｓ）か、またはグランド
電位のいずれかを印加することができる。一定の供給電
圧（Ｖｓ）は外部電源により供給され得る。 【００１７】ＭＲＡＭデバイス８はさらに、読出し操作
中、選択されたメモリセル１２の抵抗を検出するための
読出し回路と、書込み操作中に、選択されたメモリセル
１２の磁化の向きを定めるための書込み回路とを含む。
読出し回路は全体として２０で示される。書込み回路は
示されていない。 【００１８】読出し回路２０は複数のステアリング回路
（steering circuit）２２およびセンス増幅器２４を含
む。多数のビット線１６が各ステアリング回路２２に接
続される。各ステアリング回路２２は、各ビット線１６
を動作電位源またはセンス増幅器２４に接続することが
できる１組のスイッチを含む。各センス増幅器２４の出
力はデータレジスタ３０に供給され、そして次にデータ
レジスタ３０はＩ／Ｏパッド３２に結合される。 【００１９】読出し操作中、等電位法がメモリセルアレ
イ１０に適用され、選択されたメモリセル１２を流れる
センス電流が検出される。センス電流は、選択されたメ
モリセル１２の論理状態を示す。等電位法は、寄生電流
がセンス電流を不明瞭にし、読出し操作を妨害するのを
防ぐ。等電位法の種々の変形形態を使用することができ
る。たとえば、２０００年３月３日に出願された譲受人
の米国特許出願第０９／５６４，３０８号の方法および
対応するハードウエア実施形態を参照されたい。 【００２０】図２ａは、アレイ１０の列の３つのメモリ
セル１２を示す。各メモリセル１２は、１ビットの情報
を磁化の向きとして格納するメモリエレメント５０を含
む。メモリエレメント５０は、任意の特定のタイプに限
定されない。 【００２１】各メモリセル１２はさらに、各メモリエレ
メント５０上に硬質マスク材料の薄膜５２を含む。薄膜
５２は導電性であり、メモリエレメント５０の設計抵抗
値の約０．５〜５０％の抵抗を有する。薄膜５２は線形
な抵抗性エレメントとして機能する。薄膜５２は、デバ
イス製造中にエレメント５０をパターニングするために
使用されたマスク層の残りの部分である。これらの抵抗
性エレメントは、シリコン基板上には形成されない。し
たがって、それらは有用なシリコンの領域を塞ぐことは
ない。 【００２２】ダイヤモンドライクカーボンからなる薄膜
５２が好ましい。ダイヤモンドライクカーボンは４００
℃程度の高温でも、熱的、電気的および構造的に安定で
ある。ダイヤモンドライクカーボンの抵抗率は、堆積条
件に応じて、数桁の大きさだけ変化させることができ
る。ダイヤモンドライクカーボンの抵抗率は、窒素
（Ｎ）をドープすることにより変化させることができ
る。その導電率は、その堆積条件に応じて、０．１Ω・
ｃｍから１０９Ω・ｃｍまで変化させることができる。
温度、電力および時間が全てその特性に影響を及ぼし、
個々の堆積システムは、特定の堆積条件中に達成される
実際の導電率に対して較正されるであろう。 【００２３】ダイヤモンドライクカーボンからなるマス
クは、むらのない形状および均一性を有するメモリエレ
メント５０をもたらす。結果として、メモリエレメント
の磁気スイッチング特性が改善される。ダイヤモンドラ
イクカーボンは堆積時には非常に平坦な材料であり、メ
モリセル１２に対してほとんど形状上の特徴を付与しな
い。 【００２４】ダイヤモンドライクカーボンのさらなる利
点は、薄膜５２を、約１０〜１００ｎｍに非常に薄く形
成することができることである。ダイヤモンドライクカ
ーボンより本質的に厚みのある抵抗は、スイッチングの
ために利用可能な磁界を低減することになるであろう。 【００２５】各メモリセル１２はさらに、そのメモリエ
レメント５０とワード線１４との間の第１のオーミック
コンタクト５４と、そのメモリエレメント５０とビット
線１６との間の第２のオーミックコンタクト５６とを含
む。ワード線１４およびビット線１６は典型的には、ア
ルミニウム、銅または金のような金属からなる低抵抗の
導体である。オーミックコンタクト５４および５６は、
金属線１４と１６との間、および薄膜５２とメモリエレ
メント５０との間のインターフェースを提供する。第１
および第２のオーミックコンタクト５４および５６は、
別個のエレメント５２および５４として示されるが、こ
れらの別個のエレメント５４および５６が除去され、金
属線１４および１６を薄膜５２およびメモリエレメント
５０と直に接触させることもできることは理解された
い。 【００２６】メモリセル１２は、（上部にワード線１４
を有する）ビット線上に堆積されるものとして示され
る。しかしながら、メモリセル１２は、（上部にビット
線１６を有する）ワード線１４上に堆積させることもで
きる。 【００２７】さらに図２ｂを参照すると、薄膜５２の抵
抗（Ｂ）は、メモリエレメント５０の設計（すなわち、
意図された）公称抵抗（Ｒ）の約０．５％〜５０％（す
なわち、０．００５Ｒ≦Ｂ≦０．５Ｒ）とすることがで
きる。より範囲が狭い場合には、メモリエレメント５０
の公称抵抗（Ｒ）の約１０％〜５０％（すなわち、０．
１Ｒ≦Ｂ≦０．５Ｒ）であろう。たとえば、メモリエレ
メント５０は、１，０００，０００Ωの設計公称抵抗
（Ｒ）と、２００，０００Ωのデルタ抵抗（ΔＲ）とを
有する。より狭い範囲を用いる場合、薄膜は１００，０
００〜５００，０００Ωの抵抗（Ｂ）を有する。より広
い範囲を用いる場合、薄膜５２は５，０００〜５００，
０００Ωの抵抗（Ｂ）を有する。対照的に、オーミック
コンタクト５４および５６はそれぞれ、数十Ωの抵抗
（Ｃ）を有する。 【００２８】一般に、薄膜５２の抵抗は、読出し操作に
最小限の影響しか及ぼさないほど十分に小さく、書込み
操作に最小限の影響しか及ぼさないほど十分に高いべき
である。したがって、実際の抵抗は、選択されたメモリ
セル１２のセンシングを劣化させることなく、かつメモ
リセル１２への書込みの特性を劣化させることなく、短
絡したメモリエレメント５０を分離すべきである。 【００２９】メモリエレメント５０が短絡する場合、メ
モリセル１２の抵抗は薄膜５２の抵抗（Ｂ）に概ね等し
くなるであろう。ここで、読出し操作中の薄膜５２の利
点が、図３のａおよびｂに関連して説明される。 【００３０】図３のａは、読出し操作中のメモリセルア
レイ１０のサブセットの電気的な等価回路を示す。選択
されたメモリセルは第１の抵抗１２ａによって表され、
選択されていないメモリセルは、第２、第３および第４
の抵抗１２ｂ、１２ｃおよび１２ｄによって表される。
第２の抵抗１２ｂは、選択されたビット線に沿って半分
選択されたメモリセルを表し、第３の抵抗１２ｃは、選
択されたワード線に沿って半分選択されたメモリセルを
表し、第４の抵抗１２ｄは、残りの選択されていないメ
モリセルを表す。たとえば、メモリセル１２が全て約Ｒ
＋Ｂの抵抗を有し、かつアレイ１０がｎ行およびｍ列を
有する場合、第２の抵抗１２ｂは、約（Ｒ＋Ｂ）／（ｎ
−１）の抵抗を有し、第３の抵抗１２ｃは、約（Ｒ＋
Ｂ）／（ｍ−１）の抵抗を有し、第４の抵抗１２ｄは、
約（Ｒ＋Ｂ）／［（ｎ−１）（ｍ−１）］の抵抗を有す
るであろう。 【００３１】第１の抵抗１２ａは、交差するビット線に
動作電位（Ｖｓ）を、交差するワード線にグランド電位
をかけることにより選択され得る。結果として、センス
電流（Ｉｓ）が第１の抵抗１２ａを流れる。 【００３２】スニークパス電流がセンス電流（Ｉｓ）を
曖昧にするのを防ぐために、選択されないビット線に等
しい動作電位（Ｖｂ＝Ｖｓ）が印加される。選択されな
いビット線にこの等しい電位（Ｖｂ）を印加することに
より、スニークパス電流が、第２および第４の抵抗１２
ｂ、１２ｄに流れるのを阻止し、第３の抵抗１２ｃに流
れるスニークパス電流（Ｓ２）をグランドに迂回させ
る。 【００３３】図３のｂに示されるように、同じ動作電位
（Ｖｂ＝Ｖｓ）が、選択されないビット線の代わりに、
選択されないワード線に印加されてもよい。選択されな
いワード線にこの等しい電位（Ｖｂ）を印加することに
より、スニークパス電流が第２の抵抗１２ｂに流れるの
を阻止し、第３および第４の抵抗１２ｃ、１２ｄに流れ
るスニークパス電流（Ｓ２およびＳ３）をグランドに迂
回させる。 【００３４】理想的なセンス増幅器２４が、等しい電位
を、選択されたビット線と、選択されないワード線およ
びビット線のサブセットとに印加する。しかしながら、
センス増幅器２４が理想的でない場合、その電位は厳密
には等しくならず、読出し操作中にアレイ１０にスニー
クパス電流が流れる。 【００３５】短絡したメモリエレメント５０を有するメ
モリセル１２と同じ列内に存在する、選択されたメモリ
セル１２に対する読出し操作について考えてみる。半分
選択されたメモリセル１２は依然として、その薄膜５２
の抵抗（Ｂ）に少なくとも等しい抵抗を有する。センス
増幅器２４が理想的でない場合であっても、短絡したメ
モリエレメント５０を有する半分選択されたメモリセル
１２は、短絡したメモリエレメント５０を流れるスニー
クパス電流の相当量を迂回させず、読出し操作中の電流
のセンシングに著しい影響を及ぼさない。結果として、
半分選択されたメモリセル１２によって、行全体および
列全体にわたる誤りは生じない。１つのランダム化され
たビット誤りのみが生じる。１つのランダム化されたビ
ット誤りは、誤りコード訂正によって迅速、かつ容易に
訂正され得る。 【００３６】また、薄膜５２は、選択されたメモリセル
１２に対する書込み操作の信頼性も高める。薄膜５２を
用いない場合、大きな書込み電流が、短絡したメモリエ
レメント５０を流れる。さらに、その書込み電流は、選
択されたメモリセル１２から短絡されたメモリエレメン
ト５０に迂回され、それにより書込み電流が減少し、同
じ行または列内の選択されたメモリセル１２に誤ったデ
ータが書き込まれる。しかしながら、薄膜５２は、大き
な書込み電流が短絡したメモリエレメント５０に流れる
ことを防ぐだけの十分に高い抵抗を有し、十分な書込み
電流が選択されたメモリセル１２に流れるようにする。 【００３７】ここで、図４および図５のａ〜ｃを参照す
ると、ＭＲＡＭデバイスの第１の段の製造が示される。
その製造は、ＳＤＴ接合に関連して説明される。 【００３８】シリコン基板内に、行復号回路、ステアリ
ング回路、センス増幅器、レジスタおよび他のメモリデ
バイス回路が形成される（８０）。基板上に底面トレー
スが形成される（８２）。トレースは、堆積またはダマ
シンプロセス（demascene process）によって形成され
得る。 【００３９】磁気メモリエレメント層のスタックが堆積
される（８４）。ＳＤＴ接合のためのスタック１１０
は、第１および第２のシード（seed）層１１２および１
１４と、反強磁性（「ＡＦ」）ピン止め層１１６と、ピ
ン止めされた強磁性（「ＦＭ」）層１１８と、絶縁トン
ネル障壁１２０と、センスＦＭ層１２２とを含むことが
できる（図５のａ参照）。第１のシード層１１２によっ
て、第２の層１１４を（１１１）結晶構造方向で成長さ
せることができ、第２のシード層１１４は、ＡＦピン止
め層１１６のための（１１１）結晶構造方向を確立す
る。ＡＦピン止め層１１６は、大きな交換磁界を提供
し、その磁界がピン止めされたＦＭ層１１８の磁化を一
方向に保持する。センスＦＭ層１２２は、印加される磁
界が存在する状態で自由に回転する磁化を有する。 【００４０】絶縁トンネル障壁１２０によって、量子力
学的トンネル効果が、ピン止めされた層１１８とセンス
層１２２との間に生じることが可能になる。このトンネ
ル効果現象は電子スピン依存であり、ＳＤＴ接合の抵抗
が、ピン止めされた層１１８とセンス層１２２との磁化
の相対的な向きの関数になる。 【００４１】適切な抵抗率を有する導電性硬質マスクが
スタック上に堆積される（８６）。抵抗率は、堆積条件
によって制御され得る。 【００４２】ビットパターンが画定される（８８）。従
来のフォトリソグラフィまたは電子ビームリソグラフィ
を用いることができる。マスクの露出された部分は、た
とえば、酸素流を用いる反応性イオンエッチングを用い
て除去される（９０）。 【００４３】メモリエレメント５０がエッチングされる
（９２）。イオンまたは化学エッチングを用いることが
できる。結果として生じる構造が図５のｂに示される
（マスク材料は参照番号１２４によって参照される）。 【００４４】残存するマスク材料が、メモリエレメント
上にそのまま残される（９４）。メモリエレメント間の
隙間は絶縁誘電体で充填され（９６）、上部のトレース
がマスク材料および誘電体上に堆積される（９８）。結
果として生じる第１の段が図５のｃに示される（誘電体
は参照番号１２６によって参照される）。 【００４５】図６を参照すると、ＭＲＡＭチップ２１０
に付加的な段２１２を追加することができる。各メモリ
セル段２１２は、メモリセルのアレイを含む。メモリセ
ル段２１２は、二酸化シリコンのような絶縁性材料（図
示せず）によって分離され得る。読出し回路および書込
み回路が基板２１４上に製作される。読出し回路および
書込み回路は、読出しおよび書込みが行われる段２１２
を選択するための付加的なマルチプレクサを含むことが
できる。 【００４６】本発明によるＭＲＡＭデバイスは、種々の
応用形態において使用され得る。たとえば、ＭＲＡＭデ
バイスは、固体ハードドライブおよびデジタルカメラの
ような装置において長期間のデータ記憶のために使用で
きる。 【００４７】ＭＲＡＭデバイスは、上述されて図示され
た特定の実施形態に限定されない。たとえば、ＭＲＡＭ
デバイスは、行が容易軸に沿って配向されることに関連
して説明してきた。しかしながら、行および列は入れ替
えることもできる。 【００４８】抵抗性交点アレイは、磁気メモリセルのア
レイに限定されない。そのメモリセルのメモリエレメン
トは、相変化材料（phase-change material）（相変化
エレメントの抵抗が、結晶状態からアモルファス状態へ
の変化のような相変化材料の相の変化によって、ある状
態から別の状態へ変更される）、アンチヒューズエレメ
ントまたはポリマーメモリエレメント（データがポリマ
ー分子の「永久的な分極」として格納され、ポリマーメ
モリエレメントの抵抗は、ポリマー分子の分極の配向に
依存する）からなってもよい。 【００４９】本発明は、上述されて図示された特定の実
施形態に限定されない。代わりに、本発明は特許請求の
範囲に従って解釈される。 【００５０】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．メモリセル（12）の抵抗性交点アレイ（10）からな
るデータ記憶デバイス（８）であって、各メモリセル
（12）が、メモリエレメント（50）と、前記メモリエレ
メント（50）上に導電性硬質マスク材料（52）とを含
む、データ記憶デバイス。 ２．前記マスク材料（52）がダイヤモンドライクカーボ
ンからなる、上記１に記載のデータ記憶デバイス。 ３．前記マスク材料（52）が、前記メモリエレメント
（50）の設計抵抗の約１０％〜５０％の抵抗を有する、
上記１に記載のデータ記憶デバイス。 ４．各メモリエレメント（50）がスピン依存トンネル接
合を含む、上記１に記載のデータ記憶デバイス。 ５．前記アレイ（10）のための複数のワード線（14）お
よびビット線（16）と、及び選択されたメモリセル（1
2）に対する読出し操作中に前記選択されたメモリセル
（12）の抵抗状態をセンシングするための回路（20）と
をさらに含み、その回路が、選択されたビット線（16）
に第１の電位を印加し、選択されたワード線（14）に第
２の電位を印加し、選択されないワード線（14）および
選択されないビット線（16）のサブセットに第３の電位
を印加し、その第３の電位が前記第１の電位に等しい、
上記１に記載のデータ記憶デバイス。 ６．前記マスク材料（52）上にメタライゼーション（5
4、14）をさらに含む、上記１に記載のデータ記憶デバ
イス。 【００５１】 【発明の効果】上記のように、本発明によれば、ダイオ
ードおよびトランジスタのような分離素子を用いない抵
抗性交点メモリアレイにおいて、短絡したＳＤＴ接合に
関連する問題を解決し、１つのメモリエレメントが短絡
した場合でも、硬質マスク材料により、列全体および行
全体にわたって誤りが生じるのを防ぐことができる。
【図面の簡単な説明】
【図１】メモリセルアレイを含むＭＲＡＭデバイスの図
である。 【図２ａ】ＭＲＡＭデバイスのための３つのメモリセル
の図である。 【図２ｂ】図２ａに示されるメモリセルの電気的な等価
回路の図である。 【図３】ａおよびｂはそれぞれ、選択されたメモリセル
上の読出し操作中にメモリセルアレイの電気的な等価回
路を流れる電流の図である。 【図４】ＭＲＡＭチップの第１の段を製造する方法を示
す図である。 【図５】ａ〜ｃは、それぞれ種々の製造段階中のメモリ
セルの図である。 【図６】多数の段を含むＭＲＡＭチップの図である。 【符号の説明】 ８ ＭＲＡＭデバイス 10 メモリセルアレイ 12 メモリセル 14 ワード線 16 ビット線 50 メモリエレメント 52 薄膜
である。 【図２ａ】ＭＲＡＭデバイスのための３つのメモリセル
の図である。 【図２ｂ】図２ａに示されるメモリセルの電気的な等価
回路の図である。 【図３】ａおよびｂはそれぞれ、選択されたメモリセル
上の読出し操作中にメモリセルアレイの電気的な等価回
路を流れる電流の図である。 【図４】ＭＲＡＭチップの第１の段を製造する方法を示
す図である。 【図５】ａ〜ｃは、それぞれ種々の製造段階中のメモリ
セルの図である。 【図６】多数の段を含むＭＲＡＭチップの図である。 【符号の説明】 ８ ＭＲＡＭデバイス 10 メモリセルアレイ 12 メモリセル 14 ワード線 16 ビット線 50 メモリエレメント 52 薄膜
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 FZ10 JA36 JA37 JA38 JA60
PR03
Claims (1)
- 【特許請求の範囲】 【請求項１】 メモリセル（12）の抵抗性交点アレイ
（10）からなるデータ記憶デバイス（８）であって、各
メモリセル（12）が、メモリエレメント（50）と、前記
メモリエレメント（50）上に導電性硬質マスク材料（5
2）とを含む、データ記憶デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/887314 | 2001-06-22 | ||
| US09/887,314 US6633497B2 (en) | 2001-06-22 | 2001-06-22 | Resistive cross point array of short-tolerant memory cells |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003068994A true JP2003068994A (ja) | 2003-03-07 |
| JP2003068994A5 JP2003068994A5 (ja) | 2005-04-28 |
| JP4334824B2 JP4334824B2 (ja) | 2009-09-30 |
Family
ID=25390895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002179456A Expired - Lifetime JP4334824B2 (ja) | 2001-06-22 | 2002-06-20 | 短絡に対して耐性のあるメモリセルの抵抗性交点アレイ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6633497B2 (ja) |
| EP (1) | EP1271546A3 (ja) |
| JP (1) | JP4334824B2 (ja) |
| KR (1) | KR100878478B1 (ja) |
| CN (1) | CN100474438C (ja) |
| TW (1) | TWI258214B (ja) |
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- 2001-06-22 US US09/887,314 patent/US6633497B2/en not_active Expired - Lifetime
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2002
- 2002-04-24 TW TW091108483A patent/TWI258214B/zh not_active IP Right Cessation
- 2002-06-20 JP JP2002179456A patent/JP4334824B2/ja not_active Expired - Lifetime
- 2002-06-20 EP EP02254314A patent/EP1271546A3/en not_active Withdrawn
- 2002-06-21 KR KR1020020034838A patent/KR100878478B1/ko active IP Right Grant
- 2002-06-24 CN CNB021248966A patent/CN100474438C/zh not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1393887A (zh) | 2003-01-29 |
| EP1271546A2 (en) | 2003-01-02 |
| KR20030011240A (ko) | 2003-02-07 |
| EP1271546A3 (en) | 2004-05-06 |
| JP4334824B2 (ja) | 2009-09-30 |
| TWI258214B (en) | 2006-07-11 |
| CN100474438C (zh) | 2009-04-01 |
| KR100878478B1 (ko) | 2009-01-14 |
| US20020196647A1 (en) | 2002-12-26 |
| US6633497B2 (en) | 2003-10-14 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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