KR20030011240A - 데이터 저장 장치 - Google Patents

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Abstract

데이터 저장 장치(8)는 메모리 셀(12)의 저항성 크로스 포인트 어레이(resistive cross point array)(10)를 포함한다. 각 메모리 셀은 메모리 요소(50)와 메모리 요소(50) 상의 전기 전도성인 하드 마스크 물질(52)을 포함한다. 데이터 저장 장치(8)는 자기 랜덤 액세스 메모리("MRAM") 장치일 수도 있다.

Description

데이터 저장 장치{RESISTIVE CROSS POINT ARRAY OF SHORT-TOLERANT MEMORY CELLS}
본 발명은 데이터 저장 장치에 관한 것이다. 좀 더 구체적으로, 본 발명은 메모리 셀(cell)의 저항성 크로스 포인트 어레이(resistive cross point array)를 포함하는 데이터 저장 장치에 관한 것이다.
전형적인 자기 랜덤 액세스 메모리("MRAM") 장치는 메모리 셀의 어레이(array), 메모리 셀의 행(rows)을 따라 연장된 워드 라인(word lines), 그리고 메모리 셀의 열(columns)을 따라 연장된 비트 라인(bit lines)을 포함하고 있다. 각 메모리 셀은 워드 라인과 비트 라인의 크로스 포인트에 위치한다.
메모리 셀은 "SDT"(spin dependent tunneling) 접합부(junctions)를 포함할 수 있다. SDT 접합부의 자화(magnetization)는 주어진 시간에서 두 개의 안정 오리엔테이션(stable orientation)중의 하나를 가정한다. 평행(parallel) 그리고 비-평행(anti-parallel)인 이러한 두개의 안정 오리엔테이션은 '0'과 '1'의 논리 값을 나타낸다. 자화 오리엔테이션은 이번에는 SDT 접합부의 저항(resistance)에 영향을 준다. SDT 접합부의 저항은 자화 오리엔테이션이 평행일 경우에는 제 1 값이고 자화 오리엔테이션이 비-평행일 경우에는 제 2 값이다.
SDT 접합부의 논리 상태는 SDT 접합부의 저항 상태를 감지함으로써판독된다. 그러나 소정의 구조적 구성에서, 어레이에서 메모리 셀은 다수의 평행 경로를 통해 함께 결합되어 있다. 하나의 크로스 포인터에서 보여지는 저항은 다른 행과 열에 있는 메모리 셀의 저항과 평행인 그 크로스 포인터에서의 메모리 셀의 저항과 동등하다. 이 관점에서, 메모리 셀의 어레이는 크로스 저항 네트워크(resistor network)로 특성화될 수 있다.
전형적인 SDT 접합부는 수개의 원자 두께(a few atoms thick) 터널링 장벽(tunneling barrier)을 가지고 있다. 메모리 셀의 전체 어레이에 대해 그런 얇은(thick) 장벽을 생성하도록 제조 프로세스를 제어하는 것은 어려운 일이다. 어느 장벽은 디자인된 것보다 얇을 것이고 구조적 결함을 포함하는 것이 가능하다. 소정의 SDT 접합부가 결함 있거나 디자인된 것보다 얇은 터널링 장벽을 가지고 있을 경우, 이러한 SDT 접합부는 단락될 수도 있다.
하나의 SDT 접합부가 단락됐을 경우, 단락된 SDT 접합부는 사용할 수 없을 것이다. 다른 메모리 셀로부터 메모리 셀을 격리하는 스위치나 다이오드를 사용하지 않는 저항성 크로스 포인트 어레이에 있어서, 동일한 열과 행에 있는 다른 메모리 셀이 또한 사용할 수 없게 될 것이다. 그러므로, 단락된 단일 SDT 접합 메모리 셀은 전체 열의 에러와 전체 행의 에러를 일으킬 수 있다.
에러 코드 정정(error code correction)은 사용할 수 없는 메모리 셀의 완전 행 또는 열로부터 데이터를 복구하기 위해 사용될 수 있다. 그러나, 단일 열 또는 행에 있는 수 천 또는 그 이상의 비트를 수정하는 것은 시간상 관점 그리고 계산상 관점에서 볼 때, 많은 비용이 든다. 뿐만 아니라, 전형적인 저장 장치는 단락된SDT 접합부를 갖는 하나 이상의 열과 행을 가질 수도 있다.
다이오드나 트랜지스터 같은 격리 장치를 사용하지 않는 저항성 크로스 포인트 메모리 어레이에 있어서 단락된 SDT 접합과 관련된 문제를 해결해야할 필요가 있다.
본 발명의 일 관점에 따르면, 데이터 저장 장치는 메모리 셀의 저항성 크로스 포인트 어레이를 포함하고 있다. 각 메모리 셀은 메모리 요소(element)와 메모리 요소상에 전기 전도성 하드 마스크(conductive hard mask) 물질을 포함하고 있다. 하드 마스크 물질은 메모리 요소에 직렬로 저항 요소로서 기능을 한다. 메모리 요소가 단락될 경우, 단락된 메모리 요소는 무작위 비트 에러만을 일으킬 것이다. 그러나, 하드 마스크는 단락된 메모리 요소가 전체 행 에러와 전체 열 에러를 일으키지 못하도록 한다.
본 발명의 다른 관점과 이점은 첨부한 도면을 참조한, 본 발명의 원리를 예로서 도시하는 다음의 상세한 설명에서 분명해질 것이다.
도 1은 메모리 셀 어레이를 포함하는 MRAM 장치를 도시하는 도,
도 2a는 MRAM 장치에 대한 메모리 3개의 셀을 도시하는 도,
도 2b는 도 2a에 도시된 메모리 셀의 전기적 등가도,
도 3a와 3b는 선택된 메모리 셀의 판독 동작 동안 메모리 셀 어레이의 전기적 등가물(equivalent)을 통해 전류 흐름을 도시하는 도,
도 4는 제 1 레벨의 MRAM 칩을 제조하는 방법을 도시하는 도,
도 5a-5c는 다양한 제조 단계동안 메모리 셀을 도시하는 도,
도 6은 여러 레벨을 포함하는 MRAM 칩을 도시하는 도.
도면의 주요 부분에 대한 부호의 설명
08 : MRAM 장치18 : 행 복호화 회로
20 : 판독 회로22 : 스티어링 회로
24 : 센스 증폭기54 : 저항 접촉부
120 : 분리 터널 장벽210 : MARM 칩
214 : 기판
예시 목적을 위해 도면에서 도시된 것처럼, 본 발명은 메모리 셀의 저항성 크로스 포인트 어레이를 포함하는 MRAM 장치에서 구현된다. MRAM 장치는 판독 동작 동안 다른 일 메모리 셀로부터 메모리 셀을 격리하기 위한 다이오드나 스위치를 포함하지 않는다. 대신, 선택된 메모리 셀은 등가 전위(equal potential)를 선택된 그리고 소정의 비 선택된 워드와 비트 라인에 적용함으로써 격리될 수 있다. 등가 전위를 적용함으로써 와류 전류가 판독 동작에 간섭을 일으키지 못하게 한다.
메모리 어레이를 제조하는 동안, 하드 마스크는 자기 메모리 층(magnetic memory layers)의 스택(stack)에 증착되고 그 스택을 메모리 요소로 패터닝(pattern)하는데 사용된다. 하드 마스크의 사용은 메모리 요소의 엣지 거칠기(roughness)를 줄여준다. 메모리 요소의 엣지 거칠기 도메인 벽의 피닝(pinning), 그리고 스위칭의 불규칙적인 핵형성(nucleation)을 일으킨다. 이러한 불규칙과 피닝은 상이한 메모리 요소가 상이한 필드에서 스위치 하게할 수 있고, 스위칭 필드에서 변화를 증가시킬 수 있다. 스위칭 필드(또는 보자력(coercity))에서의 분포(distribution)를 감소시키면 절반 선택(half select)상의 요구를 감소시키고, 요구되는 스위칭 필드를 잠재적으로 감소시킨다. 보자력 분포의 개선은 스위칭 에러를 감소시킨다.
전기 전도성 하드 마스크는 2 중 이점을 제공한다. 패터닝(patterning) 한 후에 메모리 요소 상에 남아 있는 하드 마스크 물질은 제거되지 않는다. 하드 마스크 물질은 남아 있어도 무방하며 메모리 요소에 대해 직렬 저항 요소로서 기능을 한다. 메모리 요소가 단락될 경우, 단락된 메모리 요소는 무작위의 비트 에러를 일으킬 것이다. 그러나, 하드 마스크 물질은 단락된 메모리 요소가 전체 열(column-wide)과 전체 행(row-wide) 에러를 일으키지 못하도록 한다. 무작위의 비트 실패는 ECC에 의해 전체 열 또는 전체 행의 실패보다 훨씬 빠르고 쉽게 정정될 수 있다.그러므로 메모리 셀은 어떤 제조 단계를 추가하지 않아도 단락-허용(short-tolerant)으로 만들어질 수 있다.
메모리 셀(12)의 어레이(10)를 포함하는 MRAM 장치(8)를 예시하는 도 1을 참조 한다. 메모리 셀(12)은 x 방향을 따라 연장된 행과 y 방향을 따라 연장된 열로 배열되어 있다. 장치(8)의 설명을 간단히 하기 위해 메모리 셀(12)의 비교적 적은 수가 도시되어 있다. 실제로, 어떠한 사이즈의 어레이도 사용될 수 있다.
워드 라인(14)으로 기능 하는 트레이스(traces)는 메모리 셀 어레이(10)의 일 사이드(side) 상의 면(plane)에서 x 방향을 따라 연장된다. 비트 라인(16)으로 기능 하는 트레이스는 메모리 셀 어레이(10)의 반대편 사이드 상의 면에서 y 방향을 따라 연장된다. 어레이(10)의 각 행에 대해서는 하나의 워드 라인(14)이 그리고 어레이(10)의 각 열에 대해서 하나의 비트 라인이 있을 수 있다. 각 메모리 셀(12)은 대응하는 워드 라인(14)과 비트 라인(16)의 크로스 포인트에 위치한다.
MRAM 장치(8)는 또한 행 복호화 회로(a row decode circuit)(18)를 포함하고 있다. 판독 동작 동안, 행 복호화 회로(18)는 일정한 공급 전압(Vs) 또는 그라운드 전위 둘 중에 하나를 워드 라인(14)에 적용할 수 있다. 일정한 공급 전압(Vs)은 외부 소스에 의해 제공될 수 있다.
MRAM 장치(8)는 판독 동작 동안 선택된 메모리 셀(12)은 선택된 메모리 셀(12)의 저항을 감지하기 위한 판독 회로와 기록 동작동안 선택된 메모리 셀(12)의 자화를 오리엔팅(orienting) 하기 위한 기록 회로를 포함한다. 판독 회로는 일반적으로 참조 부호(20)으로 표시된다. 기록 회로는 도시되지 않았다.
판독 회로(20)는 복수의 스티어링(steering) 회로(22)와 센스 증폭기(24)를 포함하고 있다. 다수의 비트 라인(16)은 각 스티어링 회로(22)에 연결되어 있다. 각 스티어링 회로(22)는 각 비트 라인(16)을 동작 전위의 소스 또는 센스 증폭기(24)에 연결할 수 있는 스위치 세트(set)를 포함하고 있다. 각 센스 증폭기(24)의 출력치는 I/O 패드(pad)(32)에 결합된 데이터 레지스터(30)에 공급된다.
판독 동작 동안, 등가 전위 방법(equal potential method)이 메모리 셀 어리이(10)에 적용되고, 선택된 메모리 셀(12)을 통해 센스 전류 흐름이 감지된다. 센스 전류는 선택된 메모리 셀(12)의 논리 상태를 나타낸다. 등가 전위 방법은 와류 전류가 감지 전류를 모호하게 하지 못하게 그리고 판독 동작에 간섭하지 못하도록 한다. 예를 들어, 2000년 3월 3일에 출원된 미국 특허 출원 제 09/564308 호에 있는 방법과 대응하는 하드웨어 구현을 참조할 수 있다.
도 2a는 어레이(10)의 한 열의 3 개의 메모리 셀(12)을 도시하고 있다. 각 메모리 셀(12)은 자화의 오리엔테이션 정보 비트를 저장하는 메모리 요소(50)를 포함하고 있다. 메모리 요소(50)는 어떤 특정 유형에 제한되지 않는다.
각 메모리 셀(12)은 각 메모리 요소(50)상에 하드 마스크 물질의 박막(film)(52)을 더 포함한다. 메모리 요소(50)의 디자인 저항의 약 0.5% 내지 50%의 저항을 가지고 있는 박막(52)은 전기적으로 전도성을 가지고 있다. 박막(52)은 선형 저항 요소로서 기능을 한다. 장치 제조 동안 요소(50)를 패터닝시키기 위해 사용되는 박막(52)은 마스크 층의 잔여물(remnant)이다. 이러한 저항 요소는 실리콘 기판상에는 형성되지 않는다. 그러므로 그들은 귀중한 실리콘 면적(real estate)을 소비하지 않는다.
다이아몬드 같은 탄소(diamond-like carbon)로 만들어진 박막(52)이 선호된다. 400°C 만큼 높은 온도에서도 다이아몬드 같은 탄소는 열적으로(thermally), 전기적으로, 구조적으로 안정적이다. 다이아몬드 같은 탄소의 저항은 증착 조건에 따라 수백 수천배 정도(by orders of magnitude) 변할 수 있다. 다이아몬드 같은 탄소의 저항력은 질소(N)로 도핑함으로써 변할 수 있다. 전도율은 증착 조건에 따라 0.1 옴-cm 부터 109 옴-cm 까지 변할 수 있다. 온도, 파워 그리고 시간 모두가 특성에 영향을 미치고, 개별 증착 시스템은 특정 증착 조건 동안 달성된 실제 도전율에 대해 조정(calibrated)될 것이다.
다이아몬드 같은 탄소로 이루어진 마스크는 일정한 형태와 균일성을 갖는 메모리 요소(50)를 생성한다. 결과적으로, 메모리 요소의 자기 스위칭 특성이 개선된다. 다이아몬드 같은 탄소는 증착됐을 경우 매우 평평하고, 메모리 셀(12)에게 매우 작은 지형(topography)을 부여한다.
다이아몬드 같은 탄소의 또 다른 이점은 박막(52)이 10-100 나노미터 정도로 매우 얇게 만들어질 수 있다는 것이다. 다이아몬드 같은 탄소보다 질적으로 더 두꺼운 저항은 스위칭하기 위해 이용가능한 필드를 감소시킨다.
각 메모리 셀(12)은 그것의 메모리 요소(50)와 워드 라인(14) 사이의 제 1 저항 접촉부(ohmic contact)(54)와 그것의 메모리 요소(50)와 비트 라인(16) 사이의 제 2 저항 접촉부(56)를 더 포함한다. 워드와 비트 라인(14, 16)은 전형적으로알루미늄(aluminum), 코퍼(copper) 또는 금(gold)과 같은 금속으로 만들어진 낮은 저항 전도체이다. 저항 접촉부(54, 56)는 금속 라인(14, 16) 그리고 박막(52) 그리고 메모리 요소(50) 사이에서 간섭을 제공한다. 제 1과 제 2 저항 접촉부(54, 56)는 별도의(separate) 요소(54, 56)로 도시되지만, 이러한 별도의 요소(54, 56)는 제거될 수 있고 금속 라인(14, 16)은 박막(52)과 메모리 요소(50)와 직접 접촉(direct contact) 할 수 있다는 것을 이해할 수 있다.
메모리 셀(12)은 비트 라인상에 증착(그 위에는 워드 라인(14)이 있음)되는 것으로 도시되어 있다. 그러나, 메모리 셀(12)은 워드 라인(14)에 증착(그 위에는 비트 라인(16)이 있음)될 수도 있다.
부가적으로 도 2b를 참조하면, 박막(52)의 저항(B)은 메모리 요소(50)의 디자인(즉, 의도한) 명목 저항(nominal resistance)(R)의 약 0.5% 내지 50%의 값(즉, 0.005R≤B≤0.5R)이 될 수 있다. 더 좁은 범위는 메모리 요소(50)의 명목 저항(R)의 약 10% 내지 50%의 값(즉, 0.1R≤B≤0.5R)이 될 수 있다. 예를 들어, 메모리 요소(50)는 1,000,000 옴의 디자인 명목 저항(R)과 200,000 옴의 델타(delta) 저항(△R)을 가지고 있다. 더 좁은 범위를 사용하면, 박막은 100,000 옴과 500,000 옴의 저항(B)을 가진다. 더 넓은 범위를 사용하면, 박막(52)은 5,000 옴과 500,000 옴 사이의 저항(B)을 가진다. 이에 반하여, 저항 접촉부(54, 56)는 각각 약 10 옴의 저항(C)을 가진다.
일반적으로, 박막(52)의 저항은 판독 작용에 최소 영향을 미치도록 충분히 낮아야 하고 기록 작용에 최소 영향을 미치도록 충분히 높아야 한다. 그러므로, 실제 저항은 선택된 메모리 셀(12)의 감지의 저하와 메모리 셀(12)에 기록 특성의 저하 없이 단락된 메모리 요소(50)를 격리시켜야 한다.
메모리 요소(50)가 단락될 경우, 메모리 셀(12)의 저항은 박막(52)의 저항(B)과 같아질 것이다. 판독 동작 동안 박막(52)의 이점은 도 3a와 3b와 관련하여 도시될 것이다.
도 3a는 판독 동작 동안 메모리 셀 어레이(10)의 서브셋(subset)의 전기적 등가물을 도시하고 있다. 선택된 메모리 셀은 제 1 저항(12a)에 의해 표현되고, 선택되지 않은 메모리 셀은 제 2, 제 3 그리고 제 4 저항(12b, 12c 그리고 12d)에 의해 표현된다. 제 2 저항(12b)은 선택된 비트 라인을 따라 절반-선택된(half-selected) 메모리 셀을 나타내고, 제 3 저항(12c)은 선택된 워드 라인을 따라 절반-선택된 메모리 셀을 나타내고, 제 4 저항(12d)은 나머지 선택되지 않은 메모리 셀을 나타낸다. 예를 들어, 모든 메모리 셀(12)이 약 R+B의 저항값을 갖고 어레이(10)가 n 행과 m 열을 가지고 있을 경우, 제 2 저항(12b)은 약 (R+B)(n-1)의 저항값을 가질 것이고, 제 3 저항(12c)은 약 (R+B)/(m-1)의 저항값을 가질 것이며, 제 4 저항(12d)은 약 (R+B)/[(n-1)(m-1)]의 저항값을 가질 것이다.
제 1 저항(12a)은 동작 전위(Vs)를 크로싱(crossing) 비트 라인에 그리고 그라운드 전위를 크로싱 워드 라인에 적용함으로써 선택될 수 있다. 결과적으로, 감지 전류(Is)는 제 1 저항(12a)을 통해 흐른다.
누설 경로 전류가 감지 전류(Is)를 불분명하게 하는 것을 방지하기 위해, 등가 동작 전위(Vb=Vs)가 선택되지 않은 비트 라인에 적용된다. 이 등가 전위(Vb)를 선택되지 않은 비트 라인에 적용함으로써 누설 경로 전류가 제 2 그리고 제 4 저항(12b, 12c)을 통해 흐르지 못하도록 하고 제 3 저항(12c)을 통한 누설 경로 전류(S2) 흐름을 그라운드로 전환시킨다.
동일한 동작 전위(Vb=Vs)는 도 3b에 도시된 것처럼, 선택되지 않은 비트 라인 대신 선택되지 않은 워드 라인에 적용될 수도 있다. 이 등가 전위(Vb)를 선택되지 않은 워드 라인에 적용함으로써 누설 경로 전류가 제 2 그리고 제 4 저항(12b, 12c)을 통해 흐르지 못하도록 하고 제 3 그리고 제 4 저항(12c, 12d)을 통한 누설 경로 전류(S2, S3) 흐름을 그라운드로 전환시킨다.
이상적인 감지 증폭기(24)는 등가 전위를 선택된 비트 라인과 선택되지 않은 워드 그리고 비트 라인의 서브셋에 적용한다. 그러나, 감지 증폭기(24)는 이상적이지 못하고, 전위는 정확하게 같지 않고 누설 경로 전류는 판독 동작 동안 어레이(10)를 통해 흐른다.
단락된 메모리 요소(50)를 갖는 메모리 셀(12)과 동일한 열에 위치한 선택된 메모리 셀(12) 상에서의 판독 동작을 고려해보자. 절반-선택된 메모리 셀(12)은 적어도 박막(52)의 저항(B)에 동등한 저항을 가지고 있다. 심지어 감지 증폭기(24)가 이상적이지 않아도, 단락된 메모리 요소(50)를 가지고 있는 절반-선택된 메모리 셀(12)은 단락된 메모리 요소(50)를 통해 누설 경로 전류의 상당한 양이 흐르게 하지 않고 판독 동작 동안 전류 감지에 상당한 영향을 주지 않는다. 결과적으로, 절반-선택된 메모리 셀(12)은 전체 행의 그리고 전체 열의 실패를 일으키지 않는다. 단일의 무작위 비트 에러만이 발생한다. 단일의 무작위 비트 에러는 에러 코드 정정에 의해 쉽게 그리고 빠르게 정정될 수 있다.
박막(52)은 선택된 메모리 셀(12)상의 기록 동작 신뢰도를 또한 증가시킨다. 박막(52)이 없다면, 큰 기록 전류가 단락된 메모리 요소(50)를 통해 흐를 것이다. 뿐만아니라, 기록 전류는 선택된 메모리 셀(12)로부터 단락된 메모리 요소(50)로 흐를 수 있고, 그것에 의해 기록 전류를 감소시키고 부정확한 데이터가 동일한 행과 열에 있는 선택된 메모리 셀(12)에 기록되게 할 수 있다. 그러나, 박막(52)은 큰 기록 전류가 단락된 메모리 요소(50)를 통해 흐르는 것을 막기에 그리고 충분한 기록 전류가 선택된 메모리 셀(12)을 통해 흐를 수 있도록 충분히 높은 저항을 가진다.
MRAM 장치의 제 1 레벨의 제조를 도시하는 도 4 그리고 5a-5c를 참조한다. 제조는 SDT 접합과 관련하여 설명될 것이다.
행 복호화 회로, 스티어링 회로, 감지 증폭기, 레지스터 그리고 다른 메모리 장치 회로는 실리콘 기판에서 형성된다(단계(80)). 바닥 트레이스(bottom traces)는 기판상에 형성된다(단계(82)). 트레이스는 증착 또는 디마신(demascene) 처리에 의해 형성된다.
자기 메모리 요소 층의 스택이 증착된다((단계(84)). SDT 접합부를 위한 스택(110)은 제 1 그리고 제 2 씨드(seed) 층(112, 114), 반 강자성(antiferromagnetic)("AF") 피닝 층(116), 피닝된 강자성("FM") 층(118), 절연 터널 장벽(insulating tunnel barrier)(120), 감지 FM 층(122)(도 5a를 참조)을 포함하고 있다. 제 1 씨드 층(112)은 제 2 층(114)이 (111) 크리스탈 구조 오리엔테이션으로 성장하게 하고, 제 2 씨드 층(114)은 AF 피닝 층(116)에 대한 (111) 크리스탈 구조 오리엔테이션을 설정한다. 피닝된 FM 층(118)의 자화를 하나의 방향으로 유지하는 AF 피닝 층(116)은 큰 교환(exchange) 필드를 제공한다. 감지 FM 층(122)는 자기 필드가 적용되면 자유로이 회전하는 자화를 가지고 있다.
절연 터널 장벽(120)은 양자 기계적 터널링(quantum mechanical tunneling)이 피닝된 층 그리고 감지 층(118, 122) 사이에서 일어나도록 한다. 이러한 터널링 현상은 전자 스핀에 의존적이어서, SDT 접합부의 저항이 피닝된 층 그리고 감지 층(118, 122)의 자화의 상대적 오리엔테이션의 함수가 되도록 한다.
적절한 저항률을 갖는 전기 전도성의 하드 마스크는 스택에 증착된다(단계(86)). 저항력은 증착 조건에 의해 제어된다.
비트 패턴이 정의된다(단계(88)). 통상적인 사진 석판(photolithography) 또는 전자 빔 석판(e-beam lithography)이 사용될 수 있다. 마스크의 노출된 부분은 예를 들어 산소 흐름을 이용한 반응성 이온 에치(reactive ion etch)를 이용함으로써 제거된다(단계(90)).
메모리 요소(50)가 에치된다(단계(92)). 이온 또는 화학적 에치가 사용될 수도 있다. 결과 구조가 도 5b에 도시되어 있다(마스크 물질은 숫자(24)로 참조된다).
남아 있는 마스크 물질은 메모리 요소상에 남겨진다(단계(94)). 메모리 요소 사이의 갭(gap)은 절연 유전체로 채워지고(단계(96)), 상부 트레이스는 마스크 물질과 유전체상에 증착된다(단계(98)). 결과적인 제 1 레벨이 도 5c(유전체는 번호(126)로 참조된다)에 도시되어 있다.
도 6을 참조하면, 부가적인 레벨(212)이 MRAM 칩(210)에 추가될 수 있다. 각 메모리 셀 레벨(212)은 메모리 어레이를 포함하고 있다. 메모리 셀 레벨(212)은 실리콘 이산화물(silicon dioxide) 같은 절연 물질(도시되지 않음)에 의해 절연될 수 있다. 판독 그리고 기록 회로는 기판(214)상에 제조될 수 있다. 판독 그리고 기록 회로는 판독되고 기록되는 레벨(212)을 선택하기 위한 부가적인 멀티플레서를 포함할 수도 있다.
본 발명을 따른 MRAM 장치는 다양한 응용에 사용될 수 있다. 예를 들어, MRAM 장치는 고체 상태의 하드 드라이브 그리고 디지털 카메라 같은 장치에 오랜 기간 동안 데이터를 저장하기 위해 사용될 수 있다.
장치는 위에서 설명되고 도시된 특정 실시예에 제한되지 않는다. 예를 들어, MRAM 장치는 자화 용이축(easy axis)을 따라 방위가 정해진 행과 관련하여 설명되었다. 그러나 행과 열은 바뀔 수 있다.
저항성 크로스 포인트 어레이는 자기 메모리 셀의 어레이에 제한되지 않는다. 메모리 셀의 메모리 요소는 위상-변화(phase-change) 물질(위상-변화 요소의 저항은 예를 들어, 결정(crystalline) 상태에서 무결정(amorphous state) 상태로의 변화 같은 위상 변화 물질의 위상 변경에 의해 하나의 상태에서 또 다른 상태로 변할 수 있다), 반 퓨즈(anti-fuse) 요소 또는 중합체(polymer) 메모리 요소(데이터는 중합체 분자에서 '영구적인 분극화'로 저장되고, 중합체 메모리 요소의 저항은 중합체 분자의 분극화 오리엔테이션에 종속적이다)일 수 있다.
본 발명은 위에서 설명하고 도시한 특정 실시예에 제한되지 않는다. 대신, 본 발명은 다음의 청구항에 따라 해석된다.
본 발명에 따르면 저항성 크로스 포인트 어레이를 포함하는 데이터 저장 장치에 있어서, 각 메모리 셀은 메모리 요소(element)와 메모리 요소 상에 전기 전도성 하드 마스크 물질을 포함하고 있다. 하드 마스크 물질은 메모리 요소에 직렬인 저항 요소로서 기능을 하고, 메모리 요소가 단락될 경우, 단락된 메모리 요소는 무작위 비트 에러만을 일으킬 것이다. 하드 마스크는 단락된 메모리 요소가 전체 행 에러와 전체 열 에러를 일으키지 못하도록 하는 것이다.

Claims (6)

  1. 메모리 셀(memory cell)(12)의 저항성 크로스 포인트 어레이(resistive cross point array)(10)를 포함하되,
    각 메모리 셀(12)은 메모리 요소(memory element)(50)와 상기 메모리 요소(50)상에 전기 전도성인 하드 마스크(hard mask) 물질(52)을 포함하는
    데이터 저장 장치(8).
  2. 제 1 항에 있어서,
    상기 마스크 물질(52)이 다이아몬드 같은 탄소(diamond-like carbon)로 이루어진
    데이터 저장 장치(8).
  3. 제 1 항에 있어서,
    상기 마스크 물질(52)이 상기 메모리 요소(50)의 디자인 저항(design resistance)의 약 10% 내지 50%의 저항을 가지고 있는
    데이터 저장 장치(8).
  4. 제 1 항에 있어서,
    각 메모리 요소(50)가 스핀 의존 터널링 접합부(spin dependent tunneling junction)를 포함하고 있는
    데이터 저장 장치(8).
  5. 제 1 항에 있어서,
    상기 어레이(10)에 대한 복수의 워드 라인(word lines)(14) 및 비트 라인(bit lines)(16)과,
    선택된 메모리 셀(12)에 대한 판독 작용 동안 상기 선택된 메모리 셀(12)의 저항 상태를 감지하기 위한 회로(20)로서, 제 1 전위를 선택된 비트 라인(16)으로 인가하고, 제 2 전위를 선택된 워드 라인(14)으로 인가하고, 제 3 전위- 상기 제 3 전위는 상기 제 1 전위와 등가임 -를 선택되지 않은 워드 라인 및 선택되지 않은 비트 라인(14, 16)의 서브셋(subset)으로 인가하는 회로를 더 포함하는
    데이터 저장 장치(8).
  6. 제 1 항에 있어서,
    상기 마스크 물질(52)상에 금속화(metalization)(54, 14)를 더 포함하는
    데이터 저장 장치(8).
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