CN1393887A - 容短接存储单元的电阻交叉点阵列 - Google Patents

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Abstract

一种数据存储装置(8)，包括一个电阻交叉点存储单元(12)的阵列(10)。每个存储单元包括一个存储元(50)以及在该存储元(50)上的导电硬掩蔽材料(52)。数据存储装置(8)可以是一个磁性随机存取存储器(MRAM)装置。

Description

容短接存储单元的电阻交叉点阵列
技术领域
本发明涉及数据存储装置。具体地，本发明涉及包括有电阻交叉点存储单元阵列的数据存储装置。
背景技术
典型的磁性随机存取存储器(“MRAM”)装置中包含有存储单元阵列、沿各排存储单元伸展的字线以及沿各列存储单元伸展的位线。每个存储单元处于字线和位线的交叉点上。
存储单元中可包含自旋依从隧道(“SDT”)结。SDT结的磁化是在任一给定时间上呈现为两种稳定取向之一。这两个稳定取向平行和逆平行代表逻辑值“0”和“1”。因此，磁化取向影响SDT结的电阻。如果磁化取向平行，SDT结的电阻为第一值，如果磁化取向逆平行，SDT结的电阻为第二值。
SDT结的逻辑状态可通过检测SDT结的电阻状态予以读出。然而，在某些构造配置中，阵列中的各个存储单元通过许多平行通路耦合在一起。在一个交叉点上看到的电阻等于该交叉点上存储单元的电阻与其它各排和各列上诸存储单元的电阻相并联。就这一点而论，存储单元阵列可以用交叉点电阻网络表征。
典型的SDT结有一个厚度仅为几个原子的隧道势垒。对于整个存储单元阵列来说，控制制造工艺以产生如此薄的势垒是困难的。可能某些势垒比设计的薄，并存在结构缺陷。如果某些SDT结的隧道势垒有缺陷或者薄于设计值，则那些SDT结将是短接的。
如果有一个SDT结短接，则该短接SDT结不能使用。在电阻交叉点阵列中，没有应用开关或二极管使各存储单元相互隔离，这将使同一列和同一排中的其它存储单元也不能使用。因此，单个的短接SDT结存储单元将导致在一列范围内以及在一排范围内都出错。
可以应用误码校正从一整列或一整排内不能使用的存储单元中恢复出数据。然而，在单列或单排中校正1000比特或更多比特从时间角度和计算角度看都是不经济的。何况，典型的存储器装置中会在一个以上的列和排内有短接的SDT结。
需要克服在电阻交叉点阵列中与短接的SDT结相关联的问题，可以不应用诸如二极管和晶体管之类的隔离器件。
发明概述
按照本发明的一个方面，数据存储装置中包括一个电阻交叉点存储单元阵列。每个存储单元包括一个存储元以及该存储元上的导电硬掩蔽材料。硬掩蔽材料的作用如同与该存储元串联的一个电阻元。如果一个存储元变为短接，该短接的存储元只导致一个随机比特误码。而硬掩蔽可防止短接的存储元引起整列和整排误码。
通过本发明原理的示例，从结合各附图的下面的详细说明中，将明白本发明其它方面的优点。
附图简要说明
图1是包括存储单元阵列的一个MRAM装置示例。
图2a是MRAM装置中三个存储单元的示例。
图2b是图2a中一个存储单元的等效电路图。
图3a和图3b示明所选择的存储单元读出工作期间流过存储单元等效电路的电流。
图4示明制造MRAM芯片第一层面的方法。
图5a-5c示明存储单元的各制造阶段。
图6示明包含多个层面的MRAM芯片。
本发明的优选实施例的详细说明
如示例的各附图中所示，本发明实现的MRAM装置中包括一个电阻交叉点存储单元阵列。该MRAM装置在读出工作期间不包括有开关或二极管使各个存储单元相互隔离，取代的方法是对所选择以及一些不选择的字线和位线施加相等电位以隔离被选择的存储单元。施加相等电位可防止寄生电流干扰读出工作。
制造存储单元阵列时，将硬掩蔽淀积到磁性存储层叠堆上，并用以使叠堆模制成存储元。应用硬掩蔽可减小存储元边沿的不平整。存储元边沿不平整会导致磁畴壁的牵制以及不规则的开关集结。不规则性和牵制使得不同的存储元在不同的磁场上开关，增大了开关磁场的变异。减小开关磁场(或矫顽磁力)的散布性可降低对半选择的要求，并可能减小所需的开关磁场。改进矫顽磁力的散布性可减少开关误差。
借助导电性，硬掩蔽给出了双重益处。模制后保留在存储元上的硬掩蔽材料不去除，使该硬掩蔽保留可起到存储元之串联电阻元的作用。如果存储元变为短接，该短接的存储元将导致一个随机比特误码。然而，硬掩蔽材料可防止短接的存储元造成整列和整排误码。应用ECC对随机比特误码进行校正可比校正一列或一排的误码快得多和容易得多。因此，存储单元的构成能容受短接而不增加任何制造步骤。
现在，参考图1，它示明MRAM装置8，包括有存储单元12的阵列10。各存储单元12按照排和列安排，各排沿x方向伸展，各列沿y方向伸展。为了简化对装置8的说明，图1中只示出少数的存储单元12。实际上，可以采用任何规模的阵列。
在存储单元阵列10一侧平面内沿x方向伸展的线条起字线14的作用，在存储单元阵列10另一侧平面内沿y方向伸展的线条起位线16的作用。阵列10中的每一排有一条字线14，阵列10中的每一列有一条位线16。每个存储单元12处于相应字线14和位线16的交叉点上。
MRAM装置8中还包括排译码电路18。读出工作期间，排译码电路18可以对各字线14施加上或是恒定电源电压(Vs)，或是地电位。恒定电源电压(Vs)可由外部电源提供。
MRAM装置8还包括读出电路和写入电路，前者用于在读出工作期间检测所选择之存储单元12的电阻，后者用于在写入工作期间使所选择之存储单元12的磁化取定方向。读出电路概略地示明于20处，写入电路未示出。
读出电路20中包括多个控制电路22和读出放大器24。多条位线16连接到每个控制电路22上。每个控制电路22包含一组开关，它们可将每条位线连接到一个工作电压源或是读出放大器24上。每一读出放大器24的输出供给数据寄存器30，然后耦合至一个I/O电路32。
读出工作期间，对存储单元阵列10采用一种电位方法，检测流经所选择的存储单元12的读出电流。等电位方法可防止寄生电流影响读出电流和干扰读出工作。可以应用不同变型的等电位方法。例如，参见受让人2000年3月3日提出的美国专利序号09/564308中的方法和相应的硬件实现。
图2a示明阵列10中一列内的三个存储单元12。每个存储单元12中包括一个存储元50，它存储由磁化取向表示的1比特信息。对存储元50并不限制任何具体类型。
每个存储单元12中还包括在每一存储元50上的硬掩蔽材料薄膜52。薄膜52可导电，其电阻在存储元50之设计电阻的大约0.5％和50％之间。薄膜52的作用为一个线性电阻元。薄膜52是残留的掩蔽层，装置制造期间它用于模制存储元50。这些电阻元并不形成于硅基底上。所以，它们不占用宝贵的硅材。
薄膜52优先地以金刚石样性能的碳制成。金刚石样的碳即使在高达400℃的温度下也具有热、电和结构的稳定性。金刚石样碳的电阻率依赖于淀积情况，其数值可在大范围的数量级内变化。通过掺杂氮(N)，能够改变金刚石样碳的电阻率。取决于淀积情况，电导率的变化范围为0.1Ω-cm至109Ω-cm。温度、功率和时间都影响性能，可以校正个别的淀积系统以在特定的淀积条件下达到实际的电导率。
由金刚石样碳制成的掩蔽所产生的存储元50，具有如一的形状和均匀性。因此，改善了存储元的磁开关特性。淀积后，金刚石样碳形成很平坦的材料，对存储单元12赋与十分小的拓扑结构。
金刚石样碳的再一个优点是薄膜52能制造得非常薄，10-100nm。而比金刚石样碳固有地较厚的电阻器会减低用于开关的可用磁场。
每个存储单元12还包括有在其存储元50与字线14之间的第一欧姆触点54，以及在其存储元50与位线16之间的第二欧姆触点56。字线14和位线16典型地由低电阻导体制成，诸如是铝、铜或金之类的金属。欧姆触点54和56在金属线14和16与薄膜52和存储元50之间提供出界面。尽管第一和第二欧姆触点54和56表示为独立的元52和54，但可以理解，这类独立元54和56可以取消，金属线14和16可以做成与薄膜52和存储元50直接接触。
存储单元12表示为淀积于位线16上(字线14处于图中顶部)，但是，存储单元12也可淀积于字线14上(位线16处于图中顶部)。
再参见图2b，薄膜52的电阻(B)约为存储元50之设计(即预定)标称电阻(R)的0.5％至50％(也就是，0.005R≤B≤0.5R)。范围较窄时约为存储元50之标称电阻(R)的10％至50％(也就是，0.1R≤B≤0.5R)。例如，存储元50的设计标称电阻(R)为1,000,000Ω，增量电阻(ΔR)为200,000Ω。采用较窄的范围时，薄膜52的电阻(B)在100,000Ω和500,000Ω之间。采用较宽的范围时，薄膜52的电阻(B)在5,000Ω和500,000Ω之间。与之对比，欧姆触点54和56之每一个的电阻(C)约为10Ω。
通常，薄膜52的电阻应足够低，以使得对读出工作影响最小，又应足够高，以使得写入工作影响最小。因此，实际电阻应能隔离短接的存储元50，它不劣化对于所选择之存储单元12的读出性能，又不劣化对于存储单元12的写入性能。
如果一个存储元50短接，该存储单元12的电阻将大约等于薄膜52的电阻(B)。现在，结合图3a和图3b说明读出工作期间薄膜52的优点。
图3a示明一次读出工作中存储单元阵列10中一个子集的等效电路。所选择的存储单元由第一电阻12a表示，不选择的存储单元由第二、第三和第四电阻12b、12c和12d表示。第二电阻12b表示所选择之位线上的半选存储单元，第三电阻12c表示所选择之字线上的半选存储单元，而第四电阻12d表示其余的不选择的存储单元。例如，如果所有存储单元12的电阻约为R+B，又如果阵列10有n排和m列，则第二电阻12b的电阻约为(R+B)/(n-1)，第三电阻12c约为(R+B)/(m-1)，而第四电阻12d约为(R+B)/〔(n-1)(m-1)〕。
通过对交叉的位线施加工作电压(Vs)，对交叉的字线施加地电位，可以选择到第一电阻12a。因此，通过第一电阻12a有读出电流(Is)流动。
为了防止寄生通路电流影响读出电流(Is)，在不选择的位线上施加一个同等的工作电压(Vb＝Vs)。将此同等电压(Vb)施加到不选择的位线上可阻塞寄生通路电流流经第二和第四电阻12b和12d，并使流经第三电阻12c的寄生通路电流(S2)转移入地。
如图3b中所示，可以用同样的工作电压(Vb＝Vs)施加到不选择的字线上而不是不选择的位线上。将这个同等电压(Vb)施加到不选择的字线上可阻塞寄生通路电流流经第二电阻12b，并使流经第三和第四电阻12c和12d的寄生通路电流(S2和S3)转移入地。
理想的读出放大器24将一个同等的电压施加到所选择的位线及不选择的诸字线和位线之子集上。然而，如果读出放大器24不理想，则各个电压不会精确地相等，在读出工作期间会有寄生通路电流流经阵列10。
考虑所选择存储单元12上的一次读出工作，该存储单元12处于具有一个短接存储元50之存储单元12的同一列上。半选的存储单元12之电阻仍然至少等于其薄膜52的电阻(B)。即使读出放大器24不理想，有着短接存储元50的半选存储单元12也不致有大量的寄生通路电流流经短接的存储元50，不会明显地影响在读出工作期间的电流读出。结果，半选存储单元12不会造成整排和整列出错，只会产生单个的随机比特误码。依靠误码校正(ECC)能够快速和容易地校正单个的随机比特误码。
薄膜52还提高了在所选择存储单元12上写入工作的可靠性。没有薄膜52时，大的写入电流会流经短接的存储元50。而且，写入电流会从所选择存储单元12转移到短接存储元50中，由此，减小了写入电流，并使得不正确的数据写入至所选择单元12之同一排或同一列内的诸单元中。然而，薄膜52具有足够高的电阻，可防止大的写入电流流经短接的存储元50，容许有充分的写入电流流经所选择的存储单元12。
现在，参考图4和图5a-5c，它们示明制造MRAM装置的第一层面。下面，将结合SDT给予说明。
排译码电路、控制电路、读出放大器、寄生器和其它存储装置电路都形成于硅基底内(步骤80)。在基底上形成底部线条(步骤82)。可通过淀积或者demascene工艺来形成各线条。
淀积存储元层叠堆(步骤84)。SDT结的叠堆110可包含第一和第二种子层112和114、反铁磁(“AF”)牵制层116、牵制铁磁(“FM”)层118、隔离隧道势垒120和FM检测层122(见图5a)。第一种子层112可使第二种子层114按(111)晶体结构定向进行生长，第二种子层114建立起AF牵制层116的(111)晶体结构定向。AF牵制层116可给出一个大的交换场，它在一个方向上保持牵制FM层118的磁化。FM检测层122具有的磁化在存在有施加磁场下是自由旋转的。
隔离隧道势垒120可以使牵制FM层118与FM检测层122之间发生量子机械隧道。该隧道现象依从于电子自旋，使得SDT结的电阻是牵制FM层118和FM检测层122磁化中相对取向的一个函数。
在叠堆上淀积一层具有合适电阻率的导电硬掩蔽(步骤86)。电阻率能够由淀积条件进行控制。
确定一种比特模式(步骤88)。可采用常规的光刻法或电子束蚀刻法。去除掩蔽的曝光部分时例如可应用含有氧气流的活性离子(步骤90)。
蚀刻出存储元50(步骤92)。可采用离子蚀刻或化学蚀刻，得到的结构示于图56中(掩蔽材料以数字124注明)。
剩余的掩蔽材料留剩在存储元上(步骤94)。各存储元之间的空隙用绝缘介质填充(步骤96)，并在掩蔽材料和介质上淀积顶部的线条(步骤98)。得到的第一层面示明于图5c中(介质以数字126注明)。
参考图6，可以将各个附加层面212添加到MRAM芯片210上。每个存储单元层面212中包括一个存储单元阵列。可以用绝缘材料诸如二氧化硅(未示出)将各层存储单元212分离开。读出和写入电路可制造在基底214上。读出和写入电路中可包含附加的多层转接器，借以选择读出和写入用的层面212。
按照本发明的MRAM装置可应用于各种场合。例如，MRAM装置可应用于设备中长期的数据存储，诸如用于固态硬驱动器和数字摄像机中。
该装置并不限制上面说明和示例的特定实施例。举例说，已经说明的MRAM装置中各排是沿方便的轴取向的，然而，排和列是可以换位的。
电阻交叉点阵列并不限制于磁存储单元阵列。存储单元中的存储元可以由相变材料构成(相变元的电阻从一种状态改变到另一种状态是借助于相变材料的相态变化，诸如从结晶状态到非结晶状态的变化)，或者由抗熔融元或聚合物存储元构成(数据存储为聚合物分子中的“永久极化”，而聚合物存储元的电阻依从于聚合物分子的极化取向)。
本发明并不局限于上面说明和示例的特定实施例。对本发明应根据下面的权利要求书来建立。

Claims (6)

1.一种数据存储装置(8)，包括一个电阻交叉点存储单元(12)的阵列(10)，每个存储单元(12)包括一个存储元(50)以及在存储元(50)上的导电硬掩蔽材料(52)。
2.权利要求1的装置，其中，掩蔽材料(52)由金刚石样的碳构成。
3.权利要求1的装置，其中，掩蔽材料(52)的电阻处于存储元(50)设计电阻的大约10％与50％之间。
4.权利要求1的装置，其中，每个存储元(50)包括一个自旋依从隧道结。
5.权利要求1的装置，还包括：
阵列(10)中的多条字线(14)和位线(16)；以及
电路(20)，用于在所选择的存储单元(12)上进行读出工作时检测所选择存储单元(12)的电阻，电路施加第一电压所选择的位线(16)上，第二电压所选择的字线(14)上，以及第三电压所不选择的字线(14)的位线(16)的子集上，该第三电压第于第一电压。
6.权利要求1的装置，还包括在掩蔽材料(52)上的金属镀层(54，14)。
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