TW557525B - Method of repairing defective tunnel junctions - Google Patents

Description

557525 A7 B7 五、發明説明（1 ) 本發明是有關於一種具薄介電阻障之裝置。本發明特 別是有關於一種穿隧接面，其包括但不受限於自旋相依穿 随效應（spin dependent tunneling “SDT”)接面。本發明也 有關於資訊儲存裝置，其包括但不受限於磁性隨機存取記 憶體（MRAM)裝置。 一般MARM包括記憶體晶胞之陣列，沿著記憶體晶胞 之列而延伸之字元線，以及沿著記憶體晶胞之行而延伸之 位元線。各記憶體晶胞係位於字元線與位元線之交叉點。 在某一 MRAM類型中，各記憶體晶胞包括自旋相依穿 隧效應（SDT)接面。在任一時間，SDT接面之磁性假設為 兩種穩定方向之一。此兩個穩定方向，平行與反平行。磁 化方向影響SDT接面之電阻值。如果磁化方向是平行，SDT 接面之電阻值是第一值（R)，而如果磁化方向是反平行， SDT接面之電'阻值是第二值（R+AR)。 SDT接面之磁化方向與其邏輯值可由感應其電阻狀態 而讀取。然而，陣列中之記憶體晶胞係透過許多平行路徑 而耦合在一起。在某一交叉點所看到之電阻值係相等於並 聯於在其他列與行中之記憶體晶胞電阻值。依此，記憶體 晶胞之陣列可在交叉點電阻網路中特徵化。 SDT接面具有約為數原子厚度之絕緣隧道阻障層。要 控制製造來產生整個記憶體晶胞之陣列之如此薄阻障層是 非常困難的。某些SDT接面將具有稍微低於設計值之標稱 電阻值。具有相當低標稱電阻值之SDT接面係稱為“缺 陷’’SDT接面。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、可— :線| 557525 A7 B7 五、發明説明（3 ) 第4圖繪示修復缺陷穿隧接面之第一方法；以及 第5圖繪示修復缺陷穿隧接面之第二方法。 較佳實施例 如圖示，本發明係實施於具絕緣隧道阻障層之SDT接 5 面。如果接面具有遠低於設計值之標稱電阻值，此接面係 由電壓運用而“修復’’。電壓運用可由施加一或多電壓周期 至此接面而進行。可施加多周期直到隧道之標稱電阻值已 穩定。雖然修復後接面之標稱電阻值可能仍然低於設計 值，其將不會遠低於設計值。如果修復後接面仍不可用的， 10 其不會影響整行與整行。頂多，其只造成位元錯誤。位元 錯誤利用錯誤碼校正是較不花成本的。 參考第1圖，其繪示包括多層堆疊材質之SDT接面30。 此堆疊包括第一種子層32與第二種子層34。第一種子層32 允許第二種子層34來長成（111)結晶結構方向。第二種子層 15 34 為後續之反鐵磁性（antiferromagnetic，AF)釘扎（pinned) 層36建立（111)結晶結構方向。AF釘扎層36提供大交換場， 其保留後續釘扎後（底）鐵磁（FM)層38於某一方向。在釘扎 後FM層3 8上是絕緣隧道阻障層40。選擇性之介面層42與介 面層44可包夾絕緣隧道阻障層40。在絕緣隧道阻障層40上 20 方是感測（頂）FM層46，其具有在施加磁場下不會旋轉之磁 性。保護覆蓋層48係位於感測FM層46上方。保護性介電（未 顯示）係環繞此堆疊。 第一種子層32與保護覆蓋層48可由鈦（Ti)或鈕（Ta)所 形成，且第二種子層34可由NiFe形成。AF釘扎層36可由 6 (請先閱讀背面之注意事項再填寫本頁) :線丨 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） 557525 A7 _B7_ 五、發明説明（4 ) 1\411?6，州1^111，1^0或^^111所形成。卩]^1層38與46可由>^?6、 Fe3〇4、Cr〇2、鈷合金（如CoFe)或其他鐵或亞鐵磁性材質形 成。介面層42與44可由Fe形成。其他材質可用於介面層42 與44，雖然高旋轉極化材質係較佳的。絕緣隧道阻障層4〇 5 可由Al2〇3, Si〇2, Ta2〇5, SiN4所形成。其他介電與某些半導 體材質可用於絕緣隧道阻障層40。 SDT接面30係形成於第一歐姆接面50與第二歐姆接面 52之間。第一歐姆接面50與第二歐姆接面52可由導電材 質，如銅，銘或金或其合全所形成。 10 絕緣隧道阻障層40允許定量物理隧道來發生於釘札後 FM層38與AF釘扎層36之間。此隧道現象係有關於電子旋 轉，使得SDT接面30之電阻值為釘扎後fm層38與感測FM 層46之磁性相對方向之函數。 SDT接面30之電阻值可為第一（標稱，仙…叫值以）， 15 如果釘扎後FM層38與感測FM層46之磁化方向係平行。記 憶體晶胞12之電阻值可增加至第二值（R+AR)，如果磁化方 向從平行改為非平行。標稱值（R)之一例約歐姆。電阻 值之改變（AR)比如為標稱值（R)之30〜4〇 %。 在絕緣隧道阻障層40中之缺陷可減少SDT接面30之標 20 稱值（R)。比如，缺陷可造成孔洞導通或共振導通。 由於此缺陷，缺陷SDT接面30所具有之標稱電阻可能 數級低於不具缺陷之SDT接面30之標稱電阻值。比如，缺 陷接面之標稱電阻值可能只有5k歐姆，而電阻值之改變 (△R)只為為標稱值（R)之8%。在如此低之電阻值之改變（ar) 7 (讣先閱#背面之注意事項再堝寫本頁) 本紙張尺度適用中國國家標準A4規格（210X297公釐） 557525 A7 ---_____B7_ 五、發明説明（5 ) 下’可能難於辨認電阻狀態之改變。 然而’缺陷接面30可由電壓運用而修復。電壓運用可 >先«讀负而>“^中^-^^对^必、 由施加一或多電壓於第一歐姆接面50與第二歐姆接面52上 而進行。電壓周期增加SDT接面30之標稱電阻值（R)。可施 5加多重電壓周期，直到SDT接面30之標稱電阻值穩定於新 值。 修復後接面30可能無法回復至非缺陷接面之標稱電阻 值（R)，但其可回復至新標稱電阻值，其在非缺陷接面同一 數量級。甚至，修復後接面30之電阻值之改變（ΔΚ)係增加。 10比如，修復後接面3〇之標稱電阻值（R)可增加至1〇〇〖歐 姆，而電阻值之改變（AR)可增加至新標稱電阻值（幻之 20% 〇 在連續周期時，電壓可上升至最大電壓。或，最大電 壓可在連續周期内施加至SDT接面30。施加在第一歐姆接 15面50與第二歐姆接面52之最大電壓係大於讀取電壓，其但 小於SDT接面30之崩潰電壓。 周期數量或周期波形是沒有限制的。較好施加多重電 壓周期，直到SDT接面30之標稱電阻值已穩定。穩定性可 在各周期後，由測量接面30之標稱電阻值而決定。 20 對各周期，電壓可快速上升並快速下降，電壓可上升 並保持（新周期可由將電壓上升而開始），電壓可脈衝化（也 就疋快速上升、保持並快速下降）等。在各周期之期間或電 壓上升/下降率是沒有限制的。第2a，2b，2c與2d圖只顯示 施加四個電壓周期於電壓運用時，可在電壓運用時施加更 本紙張尺度適用中國國家標準（CNS) A4规格（2WX297公釐） 557525 A7 _______B7_ 五、發明説明（6 ) 少或更多的電壓周期。 第2a圖顯示電壓運用於sdt接面30之第一曲線。第一 電壓（VI)係施加至接面3〇並在第一周期内消失；第二電壓 (V2)係施加並在第二周期内消失；第三電壓（V3)係施加並 在第二周期内消失；以及最大電壓（V4)係施加並在第四周 期内消失。 比如，缺陷接面具約1·8〜2V之崩潰電壓。為修復此缺 陷接面，第2a圖之曲線之電壓周期係施加於第一歐姆接面 50與第二歐姆接面52。第一電壓（V1)係約〇·25ν;第二電壓 (V2)係約0.65V;第三電壓（V3)係約1.05V;以及最大電壓 (V4)係約1.5V。對此修復後接面，電阻值狀態可由施加約 0.5V的讀取電壓於第一歐姆接面5〇與第二歐姆接面^上。 第2b圖顯示第二種曲線。施加至SDT接面3〇之電壓係 快速上升並保持於第-電壓（V1)，快速上升並保持於第二 電壓(V2) ’快速上升並保持於第三電壓(V3)，快速上升並 保持於最大電壓（V4)，接著下降。 · 第2c圖暴員$第三種曲線。並非上升至最大電壓（乂4)， 相同最大電壓（V4)係施加於多周期。最大電麼（v4)係以脈 衝方式施加。 第2d圖顯不第四種曲線。最大電壓（V4)係施加於單一 周期。 參考第3圖，其緣示包括穿隨接面記憶體晶胞ιΐ4之陣 列112之MRAM裝置110。穿隨接面記憶體晶胞ii4係排列於 行列，列沿著X方向沿伸，而行沿著丫方向沿伸。只顯示相 | 圓 ____ .. __ 本紙張尺度適用中國國家標準（CNS) Μ規格（210X2^^ -------- -9 -

(請先閲讀背面之注意事項再填寫本頁) ，線— 557525 五、發明説明 的穿1¾接面s己憶體晶胞114以簡化裝置⑽ 之描敘。實際上，可使用任何大小的陣列。 當成字元線116之路徑係在陣列m之-側平面上沿著 X方向伸。當成位元線i i 8之路徑係在陣和2之另一側平 面上沿著\方向沿伸。陣列112之各列有-個字元線116,陣 列之各订有一個位70線118。各穿随接面記憶體晶胞114 係形成於字元線116與位元線118之間。因此，各穿随接面 記憶體晶胞114係位於字元線116與位元線ιΐ8之交叉點。字 το線116與位疋線118提供歐姆接觸至穿随接面記憶趙晶胞 114之穿隨接面（在第i圖之第一歐姆接面⑽與第二歐姆接 面52之位置）。 MRAM裝置n〇更包括讀與寫電路（由第一與第二列電 路120與122及第一與第二行電路124與126代表），以施加讀 與寫電壓至所選擇之記憶體晶胞114於讀/寫操作時。為產 生讀寫電流’第-與第二列電路12〇與122係施加適當電壓 至字元線116’第-與第二行電路124與126係施加適當電麼 至位元線11 8。 第二行電路126也包括感測放大器以感測所選擇穿隧 接面記憶體晶胞114之電阻值狀。所儲存之邏輯值可由感測 電阻狀態而讀取。 。MRAM裝置110並不包括電晶體或二極體來阻撞讀取 才呆作時之漏電流》相反地，操作電壓係施加至所選擇之位 元線，而相同之操作電壓係施加至未選擇線之子集合（比 如，未選擇之位元線）。此“等電壓”方法允許感測電流來可 本紙張尺度適用中國國家標準（CNS) A4規格（2K3X297公楚） (請先閲讀背面之注意事項再填窝本頁) 訂· -線：· 10 557525 A7 B7 五、發明説明（ Λ性碩取，而不需利用二極體或開關來阻擋漏電流。‘‘等電 壓方法係揭露於同一受讓人之美國專利申請號 09/564308，其申請日為西元2〇〇〇年3月3曰。 讀電路或寫電路可架構成施加電壓運用至缺陷穿瞇接 面記憶體晶胞114。讀電路或寫電路可接交又缺陷穿隧接面 δ己憶體晶胞114之線之一接地，並施加電壓運用曲線至交叉 缺陷穿隧接面記憶體晶胞114之另一線。多重缺陷晶胞可同 時修復。 第4圖繪示修復MRAM裝置11〇内之缺陷穿隧接面記憶 體晶胞114之第一種方法。在製造“尺人“裝置11〇之後，穿 隧接面記憶體晶胞114可測試低標稱電阻值（方塊202) ^具 “死”接面（也就是，接面所具有之標稱電阻值少於25歐姆） 之穿隧接面記憶體晶胞114並不修復。只辨認具缺陷接面之 穿隧接面記憶體晶胞114(方塊2〇4)。 各辨認出之穿隧接面記憶體晶胞114之穿隧接面係由 加電壓周期至字元線116與位元線118而進行電壓運用。 在各周期内，列與行電路丨2〇與至126係施加電壓運用之電 壓周期至交又之字元線116與位元線118。 在各周期後，可檢查缺陷接面之電阻值。檢查電阻值 提供何時標稱電阻值已穩定之指示。 感測放大器可用以分別具修復後穿隧接面之記憶體晶 胞之電阻狀態。即使其無法，具修復後穿隧接面之記憶體 晶胞將不造成整行或整列錯誤，只造成位元錯誤。要校正 位元錯誤係較不花本的。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） (請先閲讀背面之注意事項再填寫本頁) -·尊

、可I 11 557525 A7 —-_—___B7_五、發明説明（9 ) 第5圖顯示修復MraM裝置110内之缺陷穿隧接面記憶 體晶胞114之第二種方法。在製造MRAM裝置11〇之後，陣 列112内之所有穿隧接面記憶體晶胞114係被電壓運用（方 塊302)。電壓周期可同時施加至穿隧接面記憶體晶胞114。 電壓周期並不損壞接面。測試缺陷之穿隧接面記憶體晶胞 114可在施加電壓周期後進行（方塊304)。 第4與5圖之方法可在晶圓級或封裝級時進行。 可用其他架構於SDT接面。比如，可使用硬磁鐵或虛 構磁鐵來取代AF釘扎層。AF釘扎層可靠近堆疊之頂端，而 非堆疊之底部，而頂FM層係釘扎後層，而底fm層係感測 層。 穿隧接面係不受限於SDT接面。可使用具薄介電阻障 層之其他穿隧接面之類型，磁性或其他的。 綜上所述，雖然本發明已以一較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者，在不脫離 本發明之精神和範圍内，當可作各種之更動與潤飾，·因此 本發明之保護範圍當視後附之申請專利範圍所界定者為 準。 本紙張尺度適用中國國家標準（CNS) A4規格（2】0X297公釐） (請先閲讀背面之注意事項再填寫本頁) •訂— _.線丨 12 557525 A7 B7 五、發明説明（10 ) 元件標號對照 30 : SDT接面 52 ： 第二歐姆接面 32 :第一種子層 110 :MRAM裝置 34 :第二種子層 112 :陣列 36 : AF釘扎層 114: :穿隧接面記憶體晶胞 38 :釘扎後FM層 116 :字元線 40 :絕緣隧道阻障層 118 :位元線 42 :介面層 120 :第一列電路 44 :介面層 122 :第二列電路 48 :保護覆蓋層 124 :第一行電路 46 :感測FM層 126 :第二行電路 50 :第一歐姆接面 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

Claims (1)

1. 557525 A3 B8 C8

   •一種修復在MRAM裝置内之複數穿隧接面之方法，該穿 隧接面係由字元線與位元線交叉，該方法包括·· 使用該字元線與位元線以施加至少一電壓周期至 各穿隧接面，最大電壓係小於接面崩潰電壓。 2·=申請專利範圍以項所述之方法，其中該裝置包括一 讀/寫電路’其中該讀’寫電路係用以施加該電壓周期至 該字元線與位元線。 3. 如申請專利範圍第2項所述之方法，其中該錢周期之 最大電壓係大於該讀/寫電路所提供一讀取電壓。 4. 如申請專利範圍第1項所述之方法，更包括測試具缺陷 穿隨接面之記憶體晶胞之該裝置，且接著施加該電壓周 期至交又於缺㈣φ之該字元線與位元線。 5. 如申請專利範圍第1項^ ^ ^ ^ ^ ^ <心万沄，其中至少某些穿隧 接面係由施加至少一個電壓周期於該陣列中之各穿随 接面而進行電壓運用，該電麼周期係同時施加至該些穿 6·如申請專利範圍第1項所述 : ,, K方法，其中該穿隧接面係 由％加單-電壓周期而進行電壓運用。 7·如申請專利範圍第丨項所述 ,,.^ 方法，其中一穿隧接面係 由施加多重電壓周期至該f 8 , , ^ ^ 牙隧接面而進行電壓運用。 8·如申凊專利範圍第7項所述 連續周期上。 之方法，其中電壓係上升於 14