JP2011008849A - メモリ及び書き込み制御方法 - Google Patents

Abstract

【課題】少ない書き込み電圧から成る書き込み電流を印加することによって記憶層の磁化の向きを反転させることで、記憶素子の破壊を防ぎつつ、記憶素子に情報を記憶させる。
【解決手段】ＳｐＲＡＭ１は、磁性体の磁化状態により情報を記憶する記憶層と、記憶層に対して非磁性層を介して、磁化の向きが固定された磁化固定層と、を有し、記憶層及び磁化固定層の積層方向に流す書き込み電流を印加することによって、記憶層の磁化の向きが変化して、記憶層に情報が記憶される記憶素子２を備える。また、独立した２つ以上のパルス列から成る書き込み電圧で、記憶素子２に書き込み電流を供給する電圧制御部１１を備える。
【選択図】図１

Description

本発明は、磁性体の磁化状態を情報として記憶する記憶層と、磁化の向きが固定された磁化固定層とから成り、積層方向に電流を流すことにより記憶層の磁化の向きを変化させて情報を記憶素子に記憶させるメモリ及び書き込み制御方法に適用して好適なものである。

従来、情報通信機器、特に携帯端末等に用いられる小型の電子機器が飛躍的に普及したことに伴い、これを構成するメモリやロジック等の素子に対して、高集積化、高速化、低電力化等、一層の高性能化が要請されている。
このような電子機器では、不揮発性メモリが電子機器の高機能化に必要不可欠な部品と考えられている。不揮発性メモリとしては、半導体フラッシュメモリやＦｅＲＡＭ（強誘電体不揮発メモリ）等が実用化されており、さらなる高性能化に向けて活発な研究開発が行われている。

最近、磁性体を利用した新しい不揮発メモリとして、トンネル磁気抵抗効果を利用したＭＲＡＭ（Magnetic Random Access Memory）の開発進捗が著しい。ＭＲＡＭに関して、例えば、非特許文献１に記載された技術等が注目を集めている。

このＭＲＡＭは、情報を記憶する微小な記憶素子が規則的に配置され、その各々にアクセスできるように配線されており、この配線は、例えばワード線及びビット線を設けた構造を有している。それぞれの記憶素子は、情報を強磁性体の磁化の向きとして記憶させる記憶層を有して構成される。

そして、記憶素子には、いわゆる磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）を用いた構造を採用する磁気メモリ素子が用いられている。磁気トンネル接合は、上述の記憶層と、トンネル絶縁層（非磁性スペーサ膜）と、磁化の向きが固定された磁化固定層とから構成される。磁化固定層の磁化の向きは、例えば反強磁性層を設けることにより固定することができる。

このような構造においては、記憶層の磁化の向きと、磁化固定層の磁化の向きとのなす角度に応じて、トンネル絶縁層を流れるトンネル電流に対する抵抗値が変化する、いわゆるトンネル磁気抵抗効果を生じる。このため、このトンネル磁気抵抗効果を利用して、情報の読み出しを行うことができる。この抵抗値の大きさは、記憶層の磁化の向きと磁化固定層の磁化の向きとが反平行であるときに最大値をとり、平行であるときに最小値をとる。

従来、記憶素子に情報を書き込んで、情報を記憶させる（以下、「情報の書き込み」又は「書き込み」と略称する場合がある）方法として、例えば、特許文献１には、アステロイド特性を利用した技術について記載されている。また、特許文献２には、スイッチング特性を利用した技術について記載されている。

具体的には、記憶素子への情報の書き込みは以下のように行われる。すなわち、記憶素子の上下に直交して配置されたワード線及びビット線の両方に電流を流すことにより発生する合成電流磁界により、記憶素子の記憶層の磁化の向きを制御して情報の書き込みを行う。一般的には、情報の書き込み時に磁化の向き（磁化状態）の違いを、“０”情報と“１”情報とにそれぞれ対応させて記憶素子に書き込む。

一方、記憶素子２から情報を読み出す（以下、「情報の読み出し」又は「読み出し」と略称する場合がある。）方法は以下のように行われる。すなわち、トランジスタ等の素子を用いてメモリセルの選択を行い、記憶素子のトンネル磁気抵抗効果を利用して、記憶層の磁化の向きの違いを電圧信号の差として検出する。これにより、書き込まれた情報を検知することができる。

ＭＲＡＭを他の不揮発メモリと比較した場合、最大の特長は、強磁性体から成る記憶層の磁化の向きを反転させることにより、“０”情報と“１”情報とを書き込むため、高速、かつ、ほぼ無限(例えば、１０^１５回)の書き換えを可能としたことである。
しかしながら、ＭＲＡＭにおいては、一旦書き込まれた情報を書き換えるために、比較的大きい電流磁界を発生させる必要があり、アドレス配線にある程度大きい（例えば数ｍＡ〜数十ｍＡ）電流を流さなければならない。この場合、消費電力が大きくなってしまう。

また、ＭＲＡＭにおいては、記憶素子毎に書き込み用のアドレス配線と読み出し用のアドレス配線を必要とするため、構造的にメモリセルの微細化が困難であった。
さらに、記憶素子の微細化に従って、アドレス配線も細くなり、充分な電流を流すことが難しくなったり、保磁力が大きくなるため必要となる電流磁界が増大して、消費電力が増えてしまったりすることがある。従って、記憶素子を微細化することが困難であった。

そこで、これらの問題を解決するために、電流磁界によらないで記憶素子に情報を書き込む技術が研究されている。特に、より少ない電流で磁化反転が可能な構成とするため、例えば、特許文献３に記載されたようなスピントランスファによる磁化反転を利用する構成としたメモリが注目されている。

ここで、特許文献４には、スピントランスファによる磁化反転について記載されている。スピントランスファによる磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである。

この現象は、磁化の向きが固定された磁性層（磁化固定層）を通過したスピン偏極電子が、磁化の向きが固定されない他の磁性層（磁化自由層）に進入する際に、この磁性層の磁化にトルクを与える。そして、ある閾値以上の電流を他の磁性体に流せば、磁性層の磁化の向きを反転させることができる。

例えば、磁化固定層と磁化自由層とを有する、巨大磁気抵抗効果素子（ＧＭＲ素子：Giant Magneto Resistive Head）や磁気トンネル接合素子（ＭＴＪ素子）に対して、その層面に垂直な方向に電流を流す。これにより、これらの素子の少なくとも一部の磁性層の磁化の向きを反転させることができる。

そして、磁化固定層と磁化自由層（記憶層）とを有する記憶素子を構成し、記憶素子に流す電流の極性を変えることにより、記憶層の磁化の向きを反転させ、“０”情報と“１”情報との書き換えを行う。
一方、書き込まれた情報の読み出しは、磁化固定層と磁化自由層（記憶層）との間にトンネル絶縁層を設けた構成とすることにより、ＭＲＡＭと同様にトンネル磁気抵抗効果を利用することができる。

そして、スピントランスファによる磁化反転は、記憶素子が微細化されても、電流を増やさずに磁化反転を実現することができる利点を有している。
磁化反転のために記憶素子に流す電流の絶対値は、例えば０．１μｍ程度のスケールの記憶素子の場合に１ｍＡ以下であり、しかも電流の絶対値は記憶素子の体積に比例して減少するため、スケーリング上有利である。また、ＭＲＡＭで必要であった記憶用ワード線が不要となるため、メモリセルの構成が単純になるという利点もある。

以下の説明では、スピントランスファを利用した記憶素子をＳｐＲＡＭ(Spin transfer Random Access Memory)と呼ぶ。また、スピントランスファを引き起こすスピン偏極電子流をスピン注入電流(Spin injection current)と呼ぶ。
高速かつ書換え回数がほぼ無限大であるというＭＲＡＭの利点を保ったまま、低消費電力化、大容量化を可能とした不揮発メモリとして、ＳｐＲＡＭには大きな期待が寄せられている。

特開平１０−１１６４９０号公報 米国特許出願公開第２００３／００７２１７４号明細書 米国特許第５６９５８６４号明細書 特開２００３−１７７８２号公報 特開２００５−２７７１４７号公報

J.Nahas et al.,IEEE/ISSCC 2004 Visulas Supplement,p.22

ところで、ＳｐＲＡＭにおいては、記憶素子に情報を書き込むために、記憶素子の積層方向に所定の電圧による書き込み電流を流す。その際、記憶素子のトンネル絶縁層の両端に０．５Ｖから１Ｖ程度の電圧が生じる。この電圧は、トンネル絶縁層の破壊電圧に比べて無視できる大きさではない。すなわち、繰り返し書き込みが行われ、トンネル絶縁層が電界ストレスを受けると、トンネル絶縁層が静電破壊される場合がある。トンネル絶縁層が静電破壊された記憶素子は、記憶素子自体の抵抗が著しく減少してしまい、もはや抵抗変化から情報を読み出すことが不可能になってしまう。

このように、ＳｐＲＡＭにおいては、書き込み時にトンネル絶縁層にかかる電圧（以下、書き込み電圧という）とトンネル絶縁層が静電破壊する電圧（以下、破壊電圧という）の差を十分確保しなければならない。この差が小さいと、記憶素子ごとの特性ばらつきによって、大きな容量のメモリを構成することができない。

本発明はこのような状況に鑑みて成されたものであり、少ない書き込み電圧から成る書き込み電流を印加することによって記憶層の磁化の向きを反転させることで、記憶素子の破壊を防ぎつつ、記憶素子に情報を記憶させることを目的とする。

本発明は、記憶素子に情報を記憶させるものである。
記憶素子は、磁性体の磁化状態により情報を記憶する記憶層と、記憶層に対して非磁性層を介して、磁化の向きが固定された磁化固定層と、を有する。
そして、記憶層及び磁化固定層の積層方向に流す書き込み電流が印加されることによって、記憶層の磁化の向きが変化して、記憶層に情報を記憶する。
このとき、独立した２つ以上のパルス列から成る書き込み電圧で、記憶素子に書き込み電流を供給する。

これら本発明によれば、記憶素子に対して、記憶層及び磁化固定層の積層方向に独立した２つ以上のパルス列から成る書き込み電圧で書き込み電流を供給することによって記憶素子に情報を記憶させることができる。

本発明によれば、独立した２つ以上のパルス列から成る書き込み電圧で書き込み電流を供給するため、低い書込み電圧であっても、記憶層の磁化の向きを反転させて、記憶素子に情報を記憶させることができる。このため、記憶素子の静電破壊を防ぐことができ、記憶素子の寿命を延ばすことができるという効果がある。

本発明の第１の実施の形態に係るＳｐＲＡＭの内部構成例を示す機能ブロック図である。 本発明の第１の実施の形態に係るスピントランスファを利用するメモリのメモリセルの模式的断面図である。 本発明の第１の実施の形態に係る記憶素子に書き込み電圧を加えたときの、書き込み電圧と書き込みエラー率の関係を示す図である。 本発明の第１の実施の形態に係る記憶層に印加する書き込み電流の時間依存を示す図である。 本発明の第１の実施の形態に係る多数の素子に対して、書き込みエラー率の書き込み電圧依存性を測定した結果である。 本発明の第１の実施の形態に係る書き込みエラー率と、破壊のビットエラー率の計算結果の例を示す説明図である。 本発明の第１の実施の形態に係る書き込み及び破壊のデバイスエラー率の計算結果の例を示す説明図である。 本発明の第２の実施の形態に係るＳｐＲＡＭの内部構成例を示す機能ブロック図である。 本発明の第２の実施の形態に係るＳｐＲＡＭの書き込み制御方法の例を示すフローチャートである。

以下、発明を実施するための最良の形態（以下実施の形態とする。）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（書き込み制御：２以上のパルス列を用いて書き込みを行う例）
２．第２の実施の形態（書き込み制御：書き込みの成否を判断して、パルス列の数を変える例）
３．変形例

＜１．第１の実施の形態＞
［２以上のパルス列を用いて書き込みを行う例］

以下、本発明の第１の実施形態について、図１〜図７を参照して説明する。本実施の形態では、２以上のパルス列を用いて記憶素子に書き込みを行うメモリ（以下、ＳｐＲＡＭ１とする。）に適用した例について説明する。

図１は、ＳｐＲＡＭ１の内部構成例を示す機能ブロック図である。
情報を記憶する記憶素子２はアレイ状に配置され、セルアレイ５を構成する。各記憶素子２は選択用ＭＯＳトランジスタ３を通じて、セルアレイ５上を上下に延びるビット線１２（ＢＬ）−ソース線１３（ＳＬ）対に接続されており、“０”又は“１”の１ビットの情報を記憶する。一方、選択用ＭＯＳトランジスタ３のゲートはセルアレイ５上を左右に延びるワード線１４（ＷＬ）に接続されている。

ところで、図１には４ロー×４カラムの構成としたセルアレイ５を示しているが、実際にはこれより大きく、例えば５１２ロー×５１２カラムの構成とすることができる。このとき、ワード線１４、ビット線１２及びソース線１３はそれぞれ５１２本となる。各ワード線１４の左端はセルアレイ５の左に配置されたローデコーダ６に接続され、右端は開放されている。各ソース線１３及びビット線１２の上下端はセルアレイ５の上下に配置されたカラムスイッチ７に接続されている。

セルアレイ５を５１２ロー×５１２カラムの構成とした場合、アドレスは１８ビットとなるが、上位９ビットをローアドレスに、下位９ビットをカラムアドレスに割り当てる。ローアドレスはローデコーダ６に入力され、カラムアドレスは上下のカラムスイッチ７に入力される。

また、ＳｐＲＡＭ１は、ソース線１３に書き込み電圧を加えるＳＬライトドライバ８と、ビット線１２に書き込み電圧を加えるＢＬライトドライバ９を備え、共に記憶素子２に情報を書き込む書き込み部として機能する。書き込み部が記憶ブロックに情報を書き込むための書き込み電圧と、センスアンプ１０に供給されるリファレンス電圧は、電圧制御部１１によって制御される。本例の電圧制御部１１は、書き込み部に対して、独立した２つ以上のパルス列から成る書き込み電圧で、記憶素子に書き込み電流を供給する。

また、ＳｐＲＡＭ１は、ソース線１３に接続され、記憶素子２から読み出し電流を流すために必要なセンス電圧が入力されるセンスアンプ１０を備える。１個の記憶素子２は、１ビットの情報を記憶しており、センスアンプ１０には、所定の大きさのリファレンス電圧が入力される。センスアンプ１０は、センス電圧とリファレンス電圧を比べることで、記憶素子２に書き込まれた情報を読み出す。本例のセンスアンプ１０は、記憶素子２から情報を読み出す読み出し部として機能する。

次に、スピントランスファを使用するメモリ（ＳｐＲＡＭ１）のメモリセルについて内部構成例を説明する。
図２は、記憶素子２とメモリセルの模式化した断面図を示す。
図２に示す全体構造は、メモリセルを表す。記憶素子２に記憶された情報を読み出すために、メモリセルを電気的に選択するためには、ダイオードまたはＭＯＳトランジスタ等を用いることができる。図２に示すメモリセルはＭＯＳトランジスタを用いている。

まず、メモリセルの構成例を説明する。
強磁性層２２及び強磁性層２４は、非磁性層２３を介して配置されていることにより、反強磁性結合している。さらに、下層側の強磁性層２２は、反強磁性層２１と接して配置されており、これらの層間に働く交換相互作用によって、強い一方向の磁気異方性を有する。そして、これらの層２１，２２，２３，２４により、磁化の向きが固定された磁化固定層１５が構成される。即ち、磁化固定層１５は、非磁性層を介して積層される複数層（本例では、２層）の強磁性層２２，２４から成る。

強磁性層２６は、その磁化Ｍ１の向きが比較的容易に回転するように構成されており、この強磁性層２６によって記憶層（磁化自由層）１６が構成される。記憶層１６は、磁性体の磁化状態により情報を記憶する。
磁化固定層１５の強磁性層２４と強磁性層２６との間、即ち磁化固定層１５と記憶層１６との間には、トンネル絶縁層２５が形成されている。このトンネル絶縁層２５は、上下の強磁性層２６及び２４の磁気的結合を切ると共に、トンネル電流を流す役割を担う。これにより、磁性層の磁化の向きが固定された磁化固定層１５と、トンネル絶縁層２５と、磁化の向きを変化させることが可能な記憶層１６とにより、ＴＭＲ（トンネル磁気抵抗効果）素子が構成されている。

そして、上述の各層２１〜２６と、下地膜２０及びトップコート層２７により、ＴＭＲ素子から成る記憶素子２が構成されている。
記憶素子２は、積層方向に流す書き込み電流が印加されると、記憶層１６の磁化の向きが変化して、記憶層１６に対して情報を記憶することができる。

記憶素子２を構成する各層の材料は、以下のとおりである。
反強磁性層２１の材料としては、例えばＰｔＭｎを用いることができる。
磁化固定層１５の強磁性層２２，２４の材料としては、ＣｏＦｅ等の強磁性材料を用いることができる。
非磁性層２３の材料としては、例えば、Ｒｕ，Ｔａ，Ｃｒ，Ｃｕ等を用いることができる。
トンネル絶縁層２５の材料としては、例えばＭｇＯを用いることができる。
記憶層１６の強磁性層２６の材料としては、ＣｏＦｅＢ等の強磁性材料を用いることができる。

シリコン基板３０中には、選択用ＭＯＳトランジスタ３が形成され、この選択用ＭＯＳトランジスタ３の一方の拡散層３３上に接続プラグ１７が形成されている。この接続プラグ１７上には、記憶素子２の下地膜２０が接続されている。選択用ＭＯＳトランジスタ３のもう一方の拡散層３２は、不図示の接続プラグを介してソース線１３に接続されている。選択用ＭＯＳトランジスタ３のゲート３１は、不図示の接続プラグを介してワード線１４に接続されている。記憶素子２のトップコート層２７は、その上のビット線１２に接続されている。

定常状態において、非磁性層２３を介した強い反強磁性結合により、強磁性層２２の磁化Ｍ１１と強磁性層２４の磁化Ｍ１２は、ほぼ完全な反平行状態にある。
通常、強磁性層２２と強磁性層２４とは、磁気モーメントが等しい構成とされるため、磁極磁界の漏洩成分は無視できるくらい小さい。

トンネル絶縁層２５を挟む、記憶層１６の強磁性層２６の磁化Ｍ１の向きと、磁化固定層１５の強磁性層２４の磁化Ｍ１２の向きが、平行状態にあるか反平行状態にあるかによって、これらの層２４，２５，２６から成るＴＭＲ素子の抵抗値が変化する。２つの磁化Ｍ１，Ｍ１２が平行状態では抵抗値が低くなり、反平行状態では抵抗値が高くなる。ＴＭＲ素子の抵抗値が変化すると、記憶素子２全体の抵抗値も変化する。このことを利用して、記憶素子２に情報を書き込んだり、情報を読み出したりすることができる。例えば、抵抗値が低い状態を“０”情報に割り当て、抵抗値が高い状態を“１”情報に割り当てることにより、２値（１ビット）の情報を書き込むことができる。
なお、磁化固定層１５のうち記憶層１６側の強磁性層２４は、記憶した情報を読み出す際に、記憶層１６の磁化Ｍ１の向きの基準となり参照される強磁性層であるため、「参照層」とも称される。

メモリセルの情報を書き換えたり、メモリセルに書き込まれた情報を読み出したりするためには、スピン注入電流Ｉｚを流す必要がある。このスピン注入電流Ｉｚは、拡散層３３、記憶素子２及びビット線１２を通過する。
一方、スピン注入電流Ｉｚの極性を変えると、記憶素子２を流れるスピン注入電流Ｉｚを、上向きから下向きに、或いは下向きから上向きに、変えることができる。
これにより、記憶層１６の磁化Ｍ１の向きを変化させて、メモリセルの情報を書き換えることができる。

次に、書き込み部が行う情報の書き込み動作の例について説明する。
ローデコーダ６はローアドレスに応じて５１２本のうち一本のワード線１４の電圧を電源電圧に設定し、ワード線１４に接続されている選択用ＭＯＳトランジスタ３をＯＮ状態にする。上側のカラムスイッチ７はカラムアドレスに応じて５１２本のうち一本のソース線１３をＳＬライトドライバ８に接続する。下側のカラムスイッチ７はカラムアドレスに応じて５１２本のうち一本のビット線１２をＢＬライトドライバ９に接続する。

ＳＬライトドライバ８はデータ入力が“１”のとき、書き込み電圧を出力し、“０”のときＧＮＤを出力する。反対にＢＬライトドライバ９はデータ入力が“０”のとき、書き込み電圧を出力し、“１”のときＧＮＤを出力する。このようにするとデータ入力に応じて電流の向きが変わることによって、選択された記憶素子２に“０”あるいは“１”の情報の書き込み動作が行える。

次に、センスアンプ１０が行う情報の読み出し動作の例について説明する。
ワード線１４の選択は情報の書き込み時と同じである。上側のカラムスイッチ７はカラムアドレスに応じて５１２本のうち一本のビット線１２をＳＬライトドライバ８に接続する。下側のカラムスイッチ７はカラムアドレスに応じて５１２本のうち一本のソース線１３をセンスアンプ１０に接続する。ＳＬライトドライバ８は常にＧＮＤを出力する。このようにして、センスアンプ１０から選択された記憶素子２に一定の読み出し電流を流す。

記憶素子２の状態が“１”、すなわち高抵抗状態の場合に、読み出し電流を流すために必要なセンス電圧をＶ１とする。同様に、記憶素子２の状態が“０”、すなわち低抵抗状態の場合に、読み出し電流を流すために必要なセンス電圧をＶ０とする。このとき、抵抗の大小関係よりＶ１＞Ｖ２となる。そこで、Ｖ１よりも小さく、Ｖ２よりも大きいリファレンス電圧をセンスアンプ１０に入力する。

センスアンプ１０は、センス電圧とリファレンス電圧を比較する。ここで、「センス電圧＞リファレンス電圧」となる場合は、記憶素子２は、“１”が記憶された状態、「センス電圧＜リファレンス電圧」となる場合は、記憶素子２は、“０”が記憶された状態であると判断できる。すなわち、情報の読み出し動作が行える。

次に、ＳｐＲＡＭ１でのエラー率について説明する。ここでは、本例の記憶素子２に対する書き込み時のエラー率についてのみ説明する。

ＳｐＲＡＭ１の書き込み動作の詳細を説明するために、初期状態において、参照層（強磁性層２４）の磁化Ｍ１２と記憶層１６の磁化Ｍ１の向きが平行状態であり、書き込み電流（スピン注入電流Ｉｚ）を流すことで、反平行状態に変化させることを想定する。ここで、参照層（強磁性層２４）の磁化Ｍ１２と記憶層１６の磁化Ｍ１の向きが平行状態であると言っても、磁化の相対角度が完全に０度ではないことに注意する。記憶層１６の磁化Ｍ１の向きは、熱揺らぎの影響により、０度を中心にある分布をもって絶えず揺れ動いている。スピン注入の力は、参照層（強磁性層２４）の磁化Ｍ１２と記憶層１６の磁化Ｍ１の相対角度が大きいほど、大きく働く。

すなわち、書き込み電流を流したときに、磁化Ｍ１，Ｍ１２の相対角度が大きければ少ない電流で反平行状態に変化させることができる。反対に磁化Ｍ１，Ｍ１２の相対角度が小さければより大きい電流を印加しなければならない。書き込み電流を流したときに、磁化Ｍ１，Ｍ１２がどの向きを向いているかは完全に確率的である。すなわち、同じ素子に同じ書き込み電流を流したときに、反平行状態に変化する場合もあれば、平行状態のままの場合もある、ということが起こりえる。平行状態のままであることは、書き込みに失敗したことを意味する。

図３は、書き込み電圧に対する書き込みエラー率の例を模式的に示す。
横軸は書き込み電圧、縦軸（対数）は書き込みエラー率を示す。記憶素子２に書き込み電圧Ｖａを印加したときに、書き込みエラー率が１０^−４であるとは、１万回書き込みを行った場合に１回書き込みに失敗することに相当する。図を見て分かるように、書き込み電圧を増加させれば、書き込みエラー率は急激に減少する。例えば、書き込み電圧をＶａからＶｂまで増加させれば、１０^８回に１回の頻度まで書き込みエラー率が減少する。このように、書き込みを正常に行うためには、書き込み電圧を増加させることが望ましい。以上の説明は反平行状態から平行状態に変化させる場合であったが、反対に平行状態から反平行状態に変化させる場合も同様である。

一方、書き込み電圧の印加によって、記憶素子２のトンネル絶縁層には電界ストレスが働く。度重なるストレスはついにはトンネル絶縁層を静電破壊に至らせる。トンネル絶縁層の静電破壊は以下のようにモデル化される。

ここで、書き込み部が、ある書き込み電圧で記憶素子２に対して繰り返し電圧印加を行った場合を考える。
書き込み電圧をｘ回印加するまでに記憶素子２が破壊する確率ｒは次式で表される。
ｒ＝１−ｅｘｐ（−（ｘ／μ）^β）…式（１）
式（１）は、ワイブル分布を表す。βは分布の形状を表し、ＳｐＲＡＭ１で用いる記憶素子２の場合、１〜２程度の範囲にある。μは平均書き込み可能回数であり、書き込み電圧に依存する。

μの書き込み電圧依存性は、いわゆるパワーローモデルで記述でき、次式で表される。
μ＝ｘ１×Ｖ^−ｂ …式（２）
ここで、ｘ１は書き込み電圧が１Ｖのときの平均書き込み可能回数、ｂは電圧依存性を決めるパラメータである。

通常、ｘ１は１０^４から１０^１０程度の範囲、ｂは４０〜６０程度の範囲にある。式（２）から分かるように、書き込み電圧が大きくなるほどμの値が小さくなるために、破壊確率（＝破壊エラー率）は大きくなる。よって、記憶素子２の破壊エラー率を下げるためには、小さな書き込み電圧で書き込みを行うことが望ましい。

以上のように、ＳｐＲＡＭ１においては、書き込みエラー率と破壊エラー率が書き込み電圧に対して反対の依存性を持っており、両者がトレードオフの関係にあることが分かる。大きな容量のメモリを実現するためには、所望の書き込みエラー率を達成する書き込み電圧と、所望の破壊エラー率を達成する書き込み電圧の差（＝書き込みマージン）を十分大きく確保する必要がある。

そこで、本願の発明者等が種々の検討を行った結果、書き込み部は、書き込み電圧が独立した２つ以上のパルス列から構成される書き込み電流を記憶素子２に供給することによって、書き込みマージンを大きくできることを見出した。

続いて、ＳｐＲＡＭ１における具体的な書き込み制御方法の例を説明する。
先に述べたとおり、書き込み電圧の印加によって、書き込みが成功するか失敗するかは確率的なものである。図３より、Ｖａの電圧で書き込みを行った場合には、書き込みエラー率が１０^−４であることが示され、平均して１万回に１回書き込みに失敗すると言える。このとき、記憶素子２には、図４Ａに示す、１パルスの書き込み電流が流れる。引き続きもう一度同じ電圧Ｖａで書き込みを行うと、この場合も平均して１万回に１回書き込みに失敗することになる。

２回の書き込みをまとめると、図４Ｂに示すように連続する２つのパルス列による書き込みに相当することが分かる。２回の書き込みのうち、少なくとも１回書き込みに成功すれば情報が書き換えられるから、２つのパルス列による書き込みの書き込みエラー率は１０^−４×１０^−４＝１０^−８で表される。すなわち、書き込みエラー率は、２乗になる。ここで、図３には、２つのパルス列による書き込みの書き込みエラー率が黒点３５で示される。この書き込みエラー率は、書き込み電圧をＶｂとした場合における書き込みエラー率に相当する。

次に、このような２つのパルス列による書き込みによって、破壊エラー率はどのように変化するかについて説明する。
２つのパルス列で書き込むのであるから、トンネル絶縁層に加えられるストレスは単一パルスの場合と比べて２倍になる。書き込み回数がｘ回とすると、１つのパルスによる破壊エラー率ｒ１は、次式で表される。
ｒ１＝１−ｅｘｐ（−（ｘ／μ）^β）…式（３）

また、２つのパルス列による破壊エラー率ｒ２は、次式で表される。
ｒ２＝１−ｅｘｐ（−（２ｘ／μ）^β）…式（４）
破壊エラー率は１よりも極めて小さい値（ｒ１、ｒ２≪１）であるので、級数展開するとｒ２≒２×ｒ１である。このため、書き込みエラー率が２乗で小さくなったのに対し、破壊エラー率は２倍大きくなるに過ぎないことが示される。この違いが２つのパルス列で書き込みを行うことによって書き込みマージンを増加させることができる理由である。パルス列の数を大きくすればさらにこの効果は増大する。

以上の議論において、書き込みエラー率は、単一の記憶素子２に適用した例について説明したが、本例のＳｐＲＡＭ１を、実際に用いる場合には、多数の記憶素子２に対する書き込みエラー率を用いる必要がある。そして、書き込みエラー率は記憶素子２ごとにばらつくことが一般的である。そこで、以下のように２つのエラー率を定義する。

まず、多数の記憶素子２に対して、ある書き込み電圧で書き込みを行った場合における、書き込みが失敗した記憶素子２の割合をビットエラー率とする。ビットエラー率は、各々の記憶素子２の書き込みエラー率の平均値に相当する。一方、破壊エラー率については、元々ワイブル分布が多数の記憶素子２を対象にしたモデルであるため、始めから多数の記憶素子２に対するビットエラー率となっている。

次に、多数の記憶素子２からなるＳｐＲＡＭ１に必要回数書き込みを行った際に、一度でも書き込みに失敗する確率をデバイスエラー率とする。このデバイスエラー率がＳｐＲＡＭ１を備えるメモリデバイスの性能を示す指標となる。どの程度のデバイスエラー率が必要になるかは、デバイスを用いるアプリケーション等で異なってくるが、典型的には１０^−６〜１０^−４の範囲の値が要求とされる。

次に、ビットエラー率からデバイスエラー率を求める方法を示す。ここでは、メモリデバイスがエラー訂正機能（ＥＣＣ）を備えた場合を想定する。
そして、Ｎをメモリ容量、ｎをＥＣＣの符号ビット数、ｋをＥＣＣの情報ビット数、ｓをエラー訂正ビット数、ｂ＝Ｎ／ｋをブロック数、ｘを書き込み回数とする。

このとき、書き込みのデバイスエラー率Ｒｄとビットエラー率Ｒｂの関係は、次式で表される。
Ｒｄ＝１−（１−Ｆ［ｎ，ｓ，Ｒｂ］＾（ｂｘ））…式（５）
ここで、Ｆ［ｎ，ｓ，ｒ］は、ブロックエラー率を示す関数であり、次式で与えられる。

破壊のデバイスエラー率Ｒｄも同様であるが、書き込み回数はビットエラー率Ｒｂに含まれているため、次式で表される。
Ｒｄ＝１−（１−Ｆ［ｎ，ｓ，Ｒｂ］＾（ｂ））…式（７）

ここで、具体的な計算例を示す。Ｎ＝７６ｋバイト、ｎ＝１２、ｋ＝８、ｓ＝１、ｘ＝１００万回とした場合、Ｒｄ＝１万分の１を達成するために必要な書き込みのビットエラー率Ｒｂは４．４×１０^−９となる。

次に、連続する独立した２つ以上のパルス列を用いて書き込みの効果を検証するために実際の測定データを基にしたエラー率の計算を行った。各数値の前提条件は、上記の計算例と同じである。

まず、書き込み電圧に対するビットエラー率Ｒｂを求めるために、１２８個の記憶素子２に対して書き込みエラー率を測定した。
図５は、書き込み電圧に対する書き込みエラー率の測定結果を示す。

図５に示す１本の曲線３６が一つの記憶素子２に対する書き込みエラー率を示す。書き込みエラー率の測定では１０^６回繰り返し書き込み測定を行うことによって、１０^―６までの書き込みエラー率を求めている。このような測定を行うと、ある書き込み電圧における書き込みエラー率の累積度数分布を近似する曲線３６が求まる。その曲線３６を全てのビット範囲で数値積分することによって書き込みのビットエラー率Ｒｂが求まる。

図６は、書き込み電圧に対するビットエラー率Ｒｂの例を示す。
ただし、１０^―６以下の書き込みエラー率は測定では求まらないため、測定結果を直線で外挿して計算した。
ここで、実線３７は、書き込みエラー率を表し、破線３８は、破壊のビットエラー率Ｒｂを表す。

破壊のビットエラー率Ｒｂは、複数の記憶素子２に一定の書き込み電圧を印加し、記憶素子２が破壊するまでの時間を測定する定ストレス試験によって、ワイブル分布及びパワーローモデルのパラメータを決定して求めることができる。上述したように、書き込みのビットエラー率は書き込み電圧の増加とともに減少し、反対に、破壊のビットエラー率Ｒｂは書き込み電圧の増加とともに増加する。

図７は、前述の式（６）を用いて計算したデバイスエラー率Ｒｄの例を示す。
ここで、線４１は、従来の単一パルスを用いて書き込む場合におけるデバイスエラー率を示す。一方、線４２，４３は、本例のＳｐＲＡＭ１において行われる、独立した２つ以上のパルス列を用いて書き込む場合におけるデバイスエラー率の結果を示しており、それぞれ２重パルス、３重パルスの書き込みに対応する。２重パルス、３重パルスの書き込みは、単一パルスの書き込みと比べると、書き込みのデバイスエラー率Ｒｄが大幅に減少している。

一方、破壊のデバイスエラー率Ｒｄは、線４５〜４７によって示される。これにより、書き込みのデバイスエラー率Ｒｄが大幅に減少する一方で、破壊のデバイスエラー率Ｒｄは増加するものの、図を見て分かるようにその程度は比較的小さい。このことは、書き込みのデバイスエラー率Ｒｄが２乗、３乗で減少するのに対し、破壊のデバイスエラー率Ｒｄは２倍、３倍にしかならないからである。

書き込みと破壊のデバイスエラー率Ｒｄの交点が、全体のエラー率が最も減少する動作点となる。ここで、単一パルスの場合は、書き込み電圧が０．７２Ｖでエラー率は１０^―３程度であるが、２重パルスの場合は、書き込み電圧が０．６６Ｖでエラー率は１０^―５程度に改善する。このように本例のＳｐＲＡＭ１を用いたことにより、低い書き込み電圧であっても、書き込みと破壊のデバイスエラー率Ｒｄを小さくすることが出来る。

以上の結果を具体的な数値で見ていく。ただし、書き込み電圧自体は記憶素子２の材料や素子抵抗などに依存するために基準値で規格化する。まず、書き込み電圧の基準値を定めるために、ビットエラー率が１／２となる電圧をＶｃ０とする。本例においては、図６より、Ｖｃ０＝０．５５Ｖとなった。この値を基準にして書き込み電圧を評価する場合に、必要なデバイスエラー率を１０^―５とする。従来の単一パルスによる書き込み制御方法では、書き込み電圧が０．７４Ｖ＝１．３５×Ｖｃ０となる。一方、本例のＳｐＲＡＭ１で用いられる２重、３重パルスによる書き込み制御方法では、それぞれ０．６６Ｖ＝１．２０×Ｖｃ０，０．６３Ｖ＝１．１４×Ｖｃ０となる。

このように、従来は基準電圧に対して１．３５倍の書き込み電圧を記憶素子２に印加する必要があった。しかし、本例の書き込み制御方法を用いたことにより、１．２倍以下の書き込み電圧を記憶素子２に印加することで必要なデバイスエラー率Ｒｄを達成できることが分かった。

以上説明した第１の実施の形態に係る書き込み制御方法によれば、従来単一パルスで情報を書き込んでいたが、２重パルス、３重パルス等の複数の連続したパルス列を用いて情報を書き込むこととした。これにより、書き込み電圧を低くしながら、書き込みエラー率、ビットエラー率Ｒｂ及びデバイスエラー率Ｒｄを下げることができる。このため、記憶素子２に与える負荷を弱めることができ、記憶素子２の耐用年数を長くすることができるという効果がある。

＜２．第２の実施の形態＞
［書き込みの成否を判断して、パルス列の数を変える例］

次に、本発明に係る第２の実施の形態例について説明する。
本例では、独立した２つ以上のパルス列を用いて記憶素子２に書き込み電圧を印加する途中、センスアンプ１０の出力内容から、途中で書き込みが成功したか否かを判断するＳｐＲＡＭ５０に適用する。ただし、以下の説明において、既に第１の実施の形態で説明した図１に対応する部分には同一符号を付し、詳細な説明を省略する。

図８は、本例のＳｐＲＡＭ５０の内部構成例を示す。
ＳｐＲＡＭ５０は、センスアンプ１０から出力された電圧値に基づいて、記憶素子２に書き込みが成功したか否かを判断する書き込み判定部５１を備える。書き込み判定部５１は、書き込み電流が独立した２つ以上のパルス列から成る書き込み電流を記憶素子２に順次印加する過程において、記憶層の磁化の向きが変化したことを検出する。書き込み判定部５１が記憶層の磁化状態の変化を検出した場合には、電圧制御部１１は、記憶素子２に以降のパルス列から成る書き込み電流を印加しないよう書き込み電圧の供給を制御する。

図９は、記憶素子２に書き込む処理の例を示すフローチャートである。
始めに、書き込み電圧を供給された書き込み部は、記憶素子２に１つ目のパルスによる情報の書き込みが行われる（ステップＳ１）。次に、センスアンプ１０は、記憶素子２からセンス電圧を読み出し、書き込み判定部５１にリファレンス電圧と比較した結果を送る（ステップＳ２）。

書き込み判定部５１は、この結果に基づいて、記憶素子２に対する書き込みが成功したか否かを判定する（ステップＳ３）。書き込み判定部５１が書き込みの成功を判定した場合、書き込み部は、以降の書き込みを行うことなく、処理を終了する。

書き込み判定部５１が書き込みの失敗を判定した場合、書き込み判定部５１は、書き込み回数がｎ回目であるか否かを判定する（ステップＳ４）。ここで、ｎ回とは、パルス列の数を表す。これは、書き込み電圧のパルス列の数が、２つだけでなく、３つ以上の場合もあることに基づく。

書き込み判定部５１が、書き込み回数をｎ回目未満であると判定した場合、ステップＳ１に処理を移し、再度書き込みを行う。一方、書き込み回数をｎ回目であると判定した場合、書き込みエラーであると判定し、処理を修了する。

本例のＳｐＲＡＭ５０は、独立した２つ以上のパルス列を印加する際に、途中で書き込みが成功したことを検出すると、それ以降のパルス列の印加を行わない。書き込みエラー率は元々小さいので、多くの場合最初のパルス印加で書き込みは成功する。そして、電圧制御部１１の制御によって、書き込みを終了するので、記憶素子２のトンネル絶縁層に余計なストレスを印加する必要がなくなり、結果として破壊のデバイスエラー率Ｒｄの増加を防ぐことができる。具体的には、図４Ｂで示したｔ１とｔ２の間でセンスアンプ１０がセンス電圧を読み出すことによって、書き込み判定部５１は、１回目のパルス印加で書き込みが成功したか失敗したかを検出することができる。

さらに、独立した２つ以上のパルス列による書き込みを行うが、書き込みが成功したらそれ以降のパルス印加をしない場合においては、書き込みのデバイスエラー率Ｒｄは、図７に示したものと同じである。しかし、破壊のデバイスエラー率Ｒｄは、２重パルス、３重パルスの場合でも線４５に示される単一パルスの破壊エラー率と同じとなるため、さらに書き込みマージンが増加することが分かる。

以上説明した第２の実施の形態に係る書き込み制御方法によれば、独立した２つ以上のパルス列を用いて記憶素子２に書き込み電圧を印加する場合に、書き込み電圧を印加する度に書き込みの成否を判定する。そして、書き込みが成功すると、書き込み処理を終了することによって、記憶素子２に余計なストレスを加えない。このため、破壊のデバイスエラー率Ｒｄを抑えることができるという効果がある。

＜３．変形例＞
なお、上述した第１及び第２の実施の形態に係る記憶素子２では、磁化固定層１５を記憶層１６より下層に形成しているが、磁化固定層を記憶層１６より上層に形成した構成としてもよい。
また、本実施の形態では、磁化固定層１５を強磁性層２２，２４の２層によって構成しているが、磁化固定層１５を構成する強磁性層の数は特に限定されない。

また、本実施の形態では、記憶層１６の下層にのみ磁化固定層１５を形成しているが、別の磁化固定層を記憶層１６の上層にも形成し、２つの磁化固定層で記憶層１６を挟む構成にすることもできる。このときには、別の磁化固定層を構成する強磁性層のうち、記憶層１６に最も近い層の磁化の向きは、磁化固定層１５を構成する強磁性層２４の磁化の向きとは反対方向に固定されていることが望ましい。また、別の磁化固定層と記憶層１６を隔てる層は、トンネル絶縁層２５と同様に絶縁体であってもよいし、Ｒｕ，Ｔａ，Ｃｒ，Ｃｕ等の非磁性金属であってもよい。

また、書き込みに用いるパルス列は図４においては矩形としたが、パルス形状は書き込みが行えるならどのようなものであってもよい。例えば、パルスの立ち上がりや立ち下がり、もしくは両方で数ｎｓから数十ｎｓの時間を要してもよい。また、パルス列の数は、図７に示している２重、３重に制限されるものではなく、それ以上のパルス列を用いてもかまわない。

図４Ｂに示している各パルス列のパルス幅ｔ１−ｔ０とｔ３−ｔ２は記憶素子２の特性や求められるエラー率に応じて調整することができる。パルス幅が長くなるほど書き込みエラー率は減少し、破壊エラー率は増加する傾向にある。典型的には１０ｎｓ〜３００ｎｓ程度の範囲のパルス幅を用いることが望ましい。各パルス列のパルス幅は等しい幅に統一してもよいし、別々の幅に設定してもよい。

また、パルスとパルスの間隔ｔ２−ｔ１は、書き込み時間を短くするためになるべく短いほうが望ましい。ただし、２つのパルスによる書き込みが独立に扱える程度には長くしなければならない。例えば、極限として、ｔ２−ｔ１＝０のときには、長さが２倍の一つのパルスによる書き込みになるが、このときには書き込みエラー率は２乗にはならない。書き込みの事象が独立ではなくなるためである。書き込みエラー率を顕著に減少させるためにはパルスとパルスの間隔は１０ｎｓ以上あることが望ましい。

また、図４Ｂには、２つのパルス列の電流値を同じにした例を示しているが、必要であれば異なる値にすることもできる。

また、本発明は、上述の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成を取り得る。

１…ＳｐＲＡＭ、２…記憶素子、３…選択用ＭＯＳトランジスタ、５…セルアレイ、６…ローデコーダ、７…カラムスイッチ、８…ＳＬライトドライバ、９…ＢＬライトドライバ、１０…センスアンプ、１１…電圧制御部、１２…ビット線、１３…ソース線、１４…ワード線、１５…磁化固定層、１６…記憶層、１７…接続プラグ、２０…下地膜、２１…反強磁性層、２２…強磁性層、２３…非磁性層、２４…強磁性層、２５…トンネル絶縁層、２６…強磁性層、２７…トップコート層、３０…シリコン基板、３１…ゲート、３２…拡散層、３３…拡散層、５０…ＳｐＲＡＭ、５１…書き込み判定部

Claims (7)

1. 磁性体の磁化状態により情報を記憶する記憶層と、
   前記記憶層に対して非磁性層を介して、磁化の向きが固定された磁化固定層と、を有し、
   前記記憶層及び前記磁化固定層の積層方向に流す書き込み電流が印加されると、前記記憶層の磁化の向きが変化して、前記記憶層に前記情報を記憶する記憶素子と、
   独立した２つ以上のパルス列から成る書き込み電圧で、前記記憶素子に独立した２つ以上のパルス列から成る前記書き込み電流を供給する電圧制御部を備える
   メモリ。
2. 更に、前記記憶素子に、前記独立した２つ以上のパルス列から成る前記書き込み電流を順次印加する過程において、前記記憶層の磁化状態を検出する書き込み判定部を備え、
   前記書き込み判定部が前記記憶層の磁化状態の変化を検出した場合には、前記電圧制御部は、前記情報が書き込まれる前記記憶素子に以降のパルス列から成る前記書き込み電流を印加しない
   請求項１記載のメモリ。
3. 前記磁化固定層が、非磁性層を介して積層された複数層の強磁性層から成る
   請求項１又は２に記載のメモリ。
4. 前記メモリにおいて、単一パルスでの平均書き込み電圧をＶｃ０とした場合に、前記独立した２つ以上のパルス列の電圧が１．２×Ｖｃ０以下である
   請求項１〜３のいずれか１項に記載のメモリ。
5. 磁性体の磁化状態により情報を記憶する記憶層と、
   前記記憶層に対して非磁性層を介して、磁化の向きが固定された磁化固定層と、を有し、
   前記記憶層及び前記磁化固定層の積層方向に流す書き込み電流が印加されると、前記記憶層の磁化の向きが変化して、前記記憶層に前記情報を記憶する記憶素子に対して、
   独立した２つ以上のパルス列の書き込み電圧で、独立した２つ以上のパルス列から成る前記書き込み電流を用いて情報を記憶させるステップを含む
   書き込み制御方法。
6. 更に、前記記憶素子に対して、前記パルス列を順次印加する過程において、前記記憶層の磁化状態の変化を検出した場合には、それ以降のパルス列から成る前記書き込み電流を印加しないステップを含む
   請求項５記載の書き込み制御方法。
7. 前記磁化固定層が、非磁性層を介して積層された複数層の強磁性層から成る
   請求項５又は６に記載の書き込み制御方法。

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