JP3813942B2 - 磁気ランダムアクセスメモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory ）に係り、特にトンネル型磁気抵抗効果により“１”/“０”情報の記憶を行う素子を利用して構成した磁気メモリセルを用いるＭＲＡＭにおける書き込み電流パルス調整回路に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗(Tunneling Magneto Resistive) 効果を用いて“１”/“０”情報の記憶を行う強磁性トンネル接合（Magnetic Tunnel Junction: 以後、ＭＴＪと表記する）素子を利用して構成した磁気メモリセルを行列状に配置した不揮発性、高速性を併せ持つＭＲＡＭが提案されている（例えば、非特許文献１参照）。
【０００３】
図６１は、ＭＲＡＭで用いられるＭＴＪ素子の断面構造を概略的に示す。
【０００４】
このＭＴＪ素子は、２つの磁性層（強磁性層、強磁性体膜）で１つの非磁性層（トンネルバリア膜）を挟んだ構造を有し、２つの磁性層の磁化の向きが平行であるか反平行であるかによって“１”/“０”情報を記憶する。
【０００５】
通常、２つの磁性層の一方側には反強磁性層が配置される。反強磁性層は、一方側の磁性層の磁化の向きを固定することによって、他方側の磁性層の磁化の向きのみを変えることにより情報を容易に書き換えるための部材である。ここで、磁化の向きが可変である一方側の磁性層は自由層（または記録層）、磁化の向きが固定である他の一方側の磁性層は固定層（またはピン層）と呼ばれる。
【０００６】
図６２（ａ）および（ｂ）は、図６１に示したＭＴＪ素子の２つの磁性層の磁化の向きの２つの状態を示している。
【０００７】
図６２（ａ）に示すように、２つの磁性層の磁化の向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層に挟まれたトンネルバリア膜のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【０００８】
図６２（ｂ）に示すように、２つの磁性層の磁化の向きが反平行である場合は、２つの磁性層に挟まれたトンネルバリア膜のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【０００９】
ＭＲＡＭでは、ＭＴＪ素子の抵抗値が異なる２つの状態を、“１”情報の記憶状態（“１”状態）および“０”情報の記憶状態（“０”状態）に対応させている。
【００１０】
図６３は、ＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す。
【００１１】
複数の書き込み／読み出し用のビット線ＢＬと複数の書き込みワード線ＷＷＬが直交方向に配設され、その各交点に対応してＭＴＪ素子が配設される。このＭＴＪ素子は、長方形の長辺が書き込みワード線ＷＷＬに沿い、短辺がビット線ＢＬに沿い、長辺方向に沿うように磁化方向が付与されている。各ビット線は、同一行（または列）の複数のＭＴＪ素子の各一方の磁性層に接続されており、各書き込みワード線は同一列（または行）の複数のＭＴＪ素子の各他方の磁性層に近接して対向するように配置されている。
【００１２】
次に、図６３を参照してＭＴＪ素子に対する書き込み動作原理を説明する。
【００１３】
ＭＴＪ素子に対する書き込みは、書き込みワード線ＷＷＬおよびビット線ＢＬに電流を流し、両配線に流れる電流によリ作られる磁界を用いてＭＴＪ素子の磁化の向きを平行または反平行にすることにより達成される。
【００１４】
即ち、ＭＴＪ素子へ情報を書き込む時には、ビット線ＢＬには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Hxを発生させ、書き込みワード線WWL には一定方向に向かう電流のみを流して磁界Hyを発生させることにより、合成磁界を用いて情報を書き込む。この際、ビット線ＢＬに第１の方向に向かう電流を流すと、ＭＴＪ素子の磁化の向きは平行となり、ビット線ＢＬに第２の方向に向かう電流を流すと、ＭＴＪ素子の磁化の向きは反平行となる。
【００１５】
ＭＴＪ素子から情報を読み出す時には、読み出しワード線を活性化させ、選択されたＭＴＪ素子に接続されるスイッチ素子のみをオン状態として電流経路を作り、選択されたビット線ＢＬから接地電位へ電流を流す。その結果、選択されたＭＴＪ素子のみにその抵抗値に応じた電流が流れるので、その電流値を検出することにより情報を読み出すことができる。
【００１６】
次に、ＭＴＪ素子の磁化の向きが変わる仕組みについて、図６４および図６５を参照しながら簡単に説明する。
【００１７】
図６４は、ＭＴＪ素子の印加磁界による抵抗値の変化特性（ＴＭＲ曲線）を示している。
【００１８】
図６５は、ＭＴＪ素子のアステロイド曲線を示している。
【００１９】
図６４に示すＴＭＲ曲線のように、ＭＴＪ素子のEasy-Axis （磁化容易軸）方向に磁界Hxをかけると、ＭＴＪ素子の抵抗値は例えば17％程度変化する。この変化率（変化の前後の抵抗の比）は、MR比と呼ばれる。なお、MR比は、ＭＴＪ素子の磁性層の性質により変化する。現在では、MR比が50％程度のＭＴＪ素子も得られている。ＭＴＪ素子には、Easy-Axis 方向の磁界HxとHard-Axis （磁化困難軸）方向の磁界Hyとの合成磁界が印加される。
【００２０】
図６４中の実線および点線に示すように、Hard-Axis 方向の磁界Hyの大きさによって、ＭＴＪ素子の抵抗値を変えるために必要なEasy-Axis 方向の磁界Hxの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線ＥＥＬおよび選択されたビット線ＢＬの交点に対応して配置されているＭＴＪ素子のみにデータを書き込むことができる。
【００２１】
即ち、図６５に示すように、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の外側（例えば図中の黒丸の位置）にあれば、ＭＴＪ素子の磁性層の磁化の向きを反転させる（書き込む）ことができる。
【００２２】
逆に、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の内側（例えば図中の白丸の位置）にある場合には、ＭＴＪ素子の磁性層の磁化の向きを反転させる（書き込む）ことはできない。
【００２３】
従って、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx-Hy 平面内における位置を変えることにより、ＭＴＪ素子に対するデータの書き込みを制御できる。
【００２４】
また、Easy-Axis 方向のみの磁界Hx（書き込みワード線電流のみによる磁界Hx）、あるいは、Hard-Axis 方向のみの磁界Hy（書き込みビット線電流のみによる磁界Hx）では、磁界がアステロイド曲線の外側に出ないので、書き込むことができない。
【００２５】
なお、ＭＴＪ素子からのデータの読み出しは、選択されたＭＴＪ素子に電流を流し、そのＭＴＪ素子の抵抗値を検出することにより容易に行うことができる。例えば、ＭＴＪ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたＭＴＪ素子のみに電流が流れるため、そのＭＴＪ素子のデータを読み出すことができる。
【００２６】
ＭＲＡＭにおける書き込み動作に関しては、ＭＴＪ素子に常に正確に書き込みデータを書き込むこと、即ち、書き込み特性の安定化が要求される。書き込み特性の安定化は、特に、ＭＴＪ素子の記憶データと書き込みデータとが異なる場合に重要となる。このような場合には、ＭＴＪ素子の記憶層の磁化方向を安定して反転させなければならない。
【００２７】
図６５に示したように、アステロイド曲線がＸ軸およびＹ軸に対して対称の形を有している場合には、ＭＴＪ素子の自由層（記憶層）の磁化の向きは、反転方向（上向き、下向き）にかかわらず、磁化反転に必要な一定の合成磁界により反転させることができる。
【００２８】
しかし、アステロイド曲線の形状のばらつきによっては、困難軸方向の磁界Hxのみ、あるいは、容易軸方向の磁界Hyのみで、アステロイド曲線を越え、磁化反転が生じる場合が発生する。つまり、ワード線電流のみによる磁界、あるいは、ビット線電流のみによる磁界で書き込みが行わてしまうので、ワード線とビット線の一方のみ選択された場合に書き込み状態になる。ここで、ＭＴＪ素子が図６３に示したように二次元アレイ上に配置されている場合を考えると、ＭＴＪ素子のうち、書き込みビット線ＢＬは選択されていないが書き込みワード線ＷＷＬは選択されている半選択状態のＭＴＪ素子が存在し、このＭＴＪ素子に対して書き込みワード線ＷＷＬの電流のみでアステロイド曲線を越える磁界が発生するとデータを書き込んでしまうことになる。したがって、書き込みワード線ＷＷＬの電流には上限が存在する。
【００２９】
ところで、ＭＴＪ素子の書き込みに必要なスイッチング磁界には温度依存性がある。高温になると、スイッチング磁界は小さくなる。スイッチング磁界の温度依存性に関しては、例えば非特許文献２に開示されている。誤書き込みを防ぐため、書き込み磁界の大きさを温度に応じて変化させることが望ましいことが、非特許文献３に開示されている。また、ＭＴＪ素子に対する書き込みスイッチング磁界には印加時間依存性があり、書き込み電流パルス幅が短くなるとスイッチング磁界が大きくなることが、非特許文献４に開示されている。
【００３０】
スイッチング磁界の印加時間依存性と温度依存性を考慮すると、同じ書き込み電流の場合には、高温になればなるほど、書き込み電流パルス幅を短くしても書き込みが可能であり、誤書き込みの可能性も大きくなる。この場合、単純にCMOSインバータ回路で書き込み電流パルス幅を決定する回路を構成すると、高温時にはCMOSインバータ回路の動作速度が遅くなるので、書き込み電流パルス幅が大きくなるので、誤書き込みのおそれが大きくなる。
【００３１】
なお、非特許文献５には、温度依存性の無い電流源を実現するために、温度に比例して電流が増加する第１の電流源の出力と温度に比例して電流が減少する特性を有する第２の電流源の出力を足し合わせる回路が開示されている。
【００３２】
特許文献１には、ＭＴＪの磁化方向を再現性よく書き換える方法として、困難軸方向の磁界Hyを印加して記憶層の端の磁区の磁化方向を一旦そろえた後、容易軸方向の磁界Hxを印加して書き込むという方法が開示されている。
【００３３】
【非特許文献１】
Roy Scheuerlein et.al."A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128〜pp.129
【００３４】
【非特許文献２】
M.Bhattacharyya,et.al., "Thermal Variations in Switching Fields for Sub-Micron MRAM Cells", IEEE TRANSACTIONS ON MAGNETICS, VOL.37,NO.4,JULY 2001, pp.1970-1972
【００３５】
【非特許文献３】
T.Honda,et.al., "MRAM-Writing Circuitry to Compensate for Thermal-Variation of Magnetization-Reversal Current", 2002 Symposium on VLSI Circuits Digest of Technical Papers
【００３６】
【非特許文献４】
M.Motoyoshi,et.al., "High-Performance MRAM Technology with an Improved Magnetic Tunnel Junction Material" 2002 Symposium on VLSI Technology Digest of Technical Papers
【００３７】
【非特許文献５】
P.R.グレイ、R.G.メイヤ著、超LSI のためのアナログ集積回路設計技術培風館、1990、p.270 〜276 、A4.3.2（バンドギャップ電圧を基準としたバイアス回路）
【００３８】
【特許文献１】
米国特許第６０８１４４５号明細書
【００３９】
【発明が解決しようとする課題】
従来のＭＲＡＭは、ＭＴＪ素子に対する書き込み時のスイッチング磁界の印加時間依存性と温度依存性を考慮すると、同じ書き込み電流の場合には、高温になればなるほど、書き込み電流パルス幅を短くしても書き込みが可能であり、誤書き込みの可能性も大きくなる。
【００４０】
この場合、単純にCMOSインバータ回路で書き込み電流パルス幅を決定する回路を構成すると、高温時にはCMOSインバータ回路の動作速度が遅くなるので、書き込み電流パルス幅が大きくなり、誤書き込みのおそれが大きくなる。
【００４１】
【発明が解決しようとする課題】
上記したように従来のMRAMは、ＭＴＪ素子に対する書き込み電流パルス幅を決定する回路を単純にCMOSインバータ回路で書き込み構成すると、高温時に誤書き込みのおそれが大きくなるという問題があった。
【００４２】
本発明は、上記の問題を解決するためになされたもので、書き込みパルス電流のパルス幅が温度依存性を持たない、あるいは、所望の温度依存性を持つように制御する機能を持ち、広い温度範囲でデータの誤書き込みを防止でき、安定した書き込みが可能で、高信頼性、高歩留り、低価格化を実現し得る磁気ランダムアクセスメモリを提供することを目的とする。
【００４３】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、メモリ素子である磁気抵抗効果素子が二次元平面的に配置されたメモリセルアレイと、前記磁気抵抗効果素子の位置に対応して直交するように前記メモリセルアレイの行方向および列方向にそれぞれ配設され、前記行方向に電流を流すことによって列方向に発生する電流磁界と列方向に電流を流すことによって行方向に発生する電流磁界によって前記磁気抵抗効果素子に選択的にデータを書き込む第１の書き込み配線および第２の書き込み配線と、前記第１の書き込み配線に流れる書き込みパルス電流および前記第２の書き込み配線に流れる書き込みパルス電流の少なくとも一方の書き込みパルス電流の印加時間が温度が高くなるにつれて短くなるように温度依存性を制御する制御回路とを具備することを特徴とする。
【００４４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４５】
図１は、本発明に係るＭＲＡＭの主要部の全体構成の一例を示している。
【００４６】
図１に示すＭＲＡＭ１１は、それ自体で１つのメモリチップを構成していてもよいし、また、特定機能を有するチップ内の１つのブロックであってもよい。メモリセルアレイ（データセル）１２は、実際に、データを記憶する機能を有し、レファレンスセルアレイ１３は、読み出し動作時に、読み出しデータの値を判定するための基準を決める機能を有する。
【００４７】
メモリセルアレイ１２およびレファレンスセルアレイ１３からなるセルアレイのＸ方向（Easy-Axis 方向）の２つの端部のうちの１つには、ロウデコーダ＆ドライバ（ロウデコーダ＆書き込みワード線ドライバ，ロウデコーダ＆読み出しワード線ドライバ）１４が配置され、他の１つには、書き込みワード線シンカー１５が配置される。
【００４８】
ロウデコーダ＆ドライバ１４は、書き込み動作時、例えば、ロウアドレス信号に基づいて、複数の書き込みワード線のうちの１つを選択し、かつ、選択された１つの書き込みワード線に、書き込み電流を供給する機能を有する。書き込みワード線シンカー１５は、書き込み動作時、例えば、選択された１つの書き込みワード線に供給された書き込み電流を吸収する機能を有する。
【００４９】
ロウデコーダ＆ドライバ１４は、読み出し動作時、例えば、ロウアドレス信号に基づいて、複数の読み出しワード線（書き込みワード線と一体化されていてもよい）のうちの１つを選択し、かつ、選択された１つの読み出しワード線に、読み出し電流を流す機能を有する。センスアンプ２０は、例えば、この読み出し電流を検出して、読み出しデータを判定する。
【００５０】
メモリセルアレイ１２のＹ方向（Hard-Axis 方向）の２つの端部のうちの１つには、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａが配置され、他の１つには、カラムデコーダ＆書き込みビット線ドライバ／シンカー（カラムトランスファゲート、カラムデコーダを含む）１７Ａが配置される。
【００５１】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａは、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数の書き込みビット線（またはデータ選択線）のうちの１つを選択し、かつ、選択された１つの書き込みビット線に、書き込みデータに応じた向きを有する書き込み電流を流す機能を有する。カラムトランスファゲートおよびカラムデコーダは、読み出し動作時、カラムアドレス信号により選択されたデータ選択線をセンスアンプ２０に電気的に接続する機能を有する。
【００５２】
レファレンスセルアレイ１３のＹ方向の２つの端部のうちの１つには、レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ｂが配置され、他の１つには、レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー（カラムトランスファゲート、カラムデコーダを含む）１７Ｂが配置される。
【００５３】
レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ｂ，１７Ｂは、レファレンスセルアレイ１３にレファレンスデータを記憶させる機能を有する。カラムトランスファゲートおよびカラムデコーダは、読み出し動作時、レファレンスデータを読み出し、これをセンスアンプ２０に転送する機能を有する。
【００５４】
アドレスレシーバ１８は、アドレス信号を受け、例えば、ロウアドレス信号を、ロウデコーダ＆ドライバ１４に転送し、カラムアドレス信号をカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに転送する。データ入力レシーバ１９は、書き込みデータをカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに転送する。また、データ出力ドライバ２１は、センスアンプ２０で検出された読み出しデータをＭＲＡＭチップの外部へ出力する。
【００５５】
制御回路２２は、／ＣＥ（Chip Enable）信号、／ＷＥ（Write Enable）信号および／ＯＥ（Output Enable）信号を受け、ＭＲＡＭ１１の動作を制御するものである。制御回路２２は、書き込み動作時に書き込み信号ＷＲＩＴＥを書き込み電流波形制御回路２４に与える。
【００５６】
書き込み電流波形制御回路２４は、書き込み信号ＷＲＩＴＥを受けると、書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。
【００５７】
書き込みワード線ドライブ信号ＷＷＬＤＲＶは、ロウデコーダ＆ドライバ１４に供給され、書き込みワード線シンク信号ＷＷＬＳＮＫは、書き込みワード線シンカー１５に供給される。書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫは、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに供給される。
【００５８】
ロウデコーダ＆ドライバ１４は、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”、書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”の時、ロウアドレス信号により選択された書き込みワード線に書き込み電流を流す。
【００５９】
書き込みワード線シンカー１５およびカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａは、書き込みビット線ドライブ信号ＷＢＬＤＲＶが“Ｈ”、書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”の時、カラムアドレス信号により選択された書き込みビット線に書き込み電流を流す。
【００６０】
書き込み電流の電流吸収タイミングに関しては、例えば、シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫが“Ｈ”から“Ｌ”になるタイミングを、ドライブ信号ＷＷＬＤＲＶ，ＷＢＬＤＲＶが“Ｈ”から“Ｌ”になるタイミングよりも遅らせることにより、書き込みワード／ビット線の電位を完全に０Ｖにする、といった効果を得ることができる。
【００６１】
本発明においては、書き込み電流波形制御回路２４は、誤書き込み防止のため、書き込みパルス電流のパルス幅を温度によって調整する機能を持つ。例えば、書き込みパルス電流のパルス幅（印加時間）が高温になるにつれて短くなるように制御する。あるいは、書き込み電流のパルス幅の変化と大小の変化とを組み合わせるように制御する。また、磁気抵抗効果素子の磁化が平行状態から反平行状態へ反転するのに必要なスイッチング磁界と、反平行状態から平行状態へ反転するのに必要なスイッチング磁界が異なる場合、書き込みデータに応じて書き込み電流のパルス幅を変える（スイッチング磁界が小さい方のパルス幅を小さくする）ように制御する。以下、詳しく説明する。
【００６２】
＜第１の実施形態＞
図２は、図１中のロウデコーダ＆書き込みワード線ドライバ１４／シンカー１５の１ロウ分の具体的な回路例１を示している。
【００６３】
ロウデコーダ＆書き込みワード線ドライバ１４の１ロウ分は、ＮＡＮＤゲート回路ＮＡＤ１およびＰチャネルＭＯＳトランジスタＷＳ１から構成される。
【００６４】
ＮＡＮＤゲート回路ＮＡＤ１には、書き込みワード線ドライブ信号ＷＷＬＤＲＶおよび複数ビットから構成されるロウアドレス信号（ロウｉ毎に異なる）が入力される。
【００６５】
ＰチャネルＭＯＳトランジスタＷＳ１のゲートは、ＮＡＮＤゲート回路ＮＡＤ１の出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、書き込みワード線ＷＷＬｉ（ｉ＝１，…）の一端に接続される。
【００６６】
書き込みワード線シンカー１５の１ロウ分は、ＮチャネルＭＯＳトランジスタＴＮ１から構成される。ＮチャネルＭＯＳトランジスタＴＮ１のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬｉの他端に接続される。ＮチャネルＭＯＳトランジスタＴＮ１のゲートには、書き込みワード線シンク信号ＷＷＬＳＮＫが入力される。
【００６７】
書き込み動作時、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”になると共に、選択されたロウｉではロウアドレス信号の全てのビットが“Ｈ”となる。即ち、選択されたロウｉでは、ＮＡＮＤゲート回路ＮＡＤ１の出力信号が“Ｌ”となるので、ＰチャネルＭＯＳトランジスタＷＳ１がオンになり、所定の大きさを有する書き込みワード線電流が書き込みワード線ＷＷＬｉに供給される。
【００６８】
書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になると、ＮチャネルＭＯＳトランジスタＴＮ１がオン状態となるため、書き込みワード線ＷＷＬｉに流れる書き込み電流は、ＮチャネルＭＯＳトランジスタＴＮ１を経由して、接地点ＶＳＳに吸収される。
【００６９】
また、書き込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｌ”に設定した後、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みワード線ＷＷＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【００７０】
図３は、図１中のカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ、１７Ａの１カラム分の具体的な回路例１を示している。
【００７１】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａの１カラム分は、ＮＡＮＤゲート回路ＮＡＤ２，ＡＮＤゲート回路ＡＤ１、ＰチャネルＭＯＳトランジスタＢＳ１およびＮチャネルＭＯＳトランジスタＢＮ０から構成される。
【００７２】
ＮＡＮＤゲート回路ＮＡＤ２には、書き込みビット線ドライブ信号ＷＢＬＤＲＶ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータＤＡＴＡが入力される。
【００７３】
ＰチャネルＭＯＳトランジスタＢＳ１のゲートは、ＮＡＮＤゲート回路ＮＡＤ２の出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、共通に、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の一端に接続される。
【００７４】
ＡＮＤゲート回路ＡＤ１には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータの反転信号ｂＤＡＴＡが入力される。
【００７５】
ＮチャネルＭＯＳトランジスタＢＮ０のゲートは、ＡＮＤゲート回路ＡＤ１の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の一端に接続される。
【００７６】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａの１カラム分は、ＮＡＮＤゲート回路ＮＡＤ３、ＡＮＤゲート回路ＡＤ２、ＰチャネルＭＯＳトランジスタＢＳ２およびＮチャネルＭＯＳトランジスタＢＮ１から構成される。
【００７７】
ＮＡＮＤゲート回路ＮＡＤ３には、書き込みビット線ドライブ信号ＷＢＬＤＲＶ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータの反転信号ｂＤＡＴＡが入力される。
【００７８】
ＰチャネルＭＯＳトランジスタＢＳ２のゲートは、ＮＡＮＤゲート回路ＮＡＤ３の出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、共通に、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の他端に接続される。
【００７９】
ＡＮＤゲート回路ＡＤ２には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータＤＡＴＡが入力される。
【００８０】
ＮチャネルＭＯＳトランジスタＢＮ１のゲートは、ＡＮＤゲート回路ＡＤ２の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の他端に接続される。
【００８１】
書き込み動作時、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫが共に“Ｈ”となり、かつ、選択されたカラムｉでは、カラムアドレス信号の全てのビットが“Ｈ”となる。
【００８２】
従って、選択されたカラムｉでは、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａとカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａとの間に書き込みビット線電流が流れる。この時の書き込みビット線電流の大きさは、ＰチャネルＭＯＳトランジスタＢＳ１あるいはＰチャネルＭＯＳトランジスタＢＳ２により決まる。
【００８３】
書き込みビット線ＷＢＬｉに流れる書き込み電流の向きは、書き込みデータＤＡＴＡの値により決まる。例えば書き込みデータＤＡＴＡが“１”（＝“Ｈ”）の時には、ＮＡＮＤゲート回路ＮＡＤ２の出力信号が“Ｌ”となってＰチャネルＭＯＳトランジスタＢＳ１がオンになり、また、ＡＮＤゲート回路ＡＤ２の出力信号が“Ｈ”となってＮチャネルＭＯＳトランジスタＢＳ２がオンになり、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに向かう書き込み電流が流れる。
【００８４】
また、書き込みデータＤＡＴＡが“０”（＝“Ｌ”）の時には、ＮＡＮＤゲート回路ＮＡＤ３の出力信号が“Ｌ”となってＰチャネルＭＯＳトランジスタＢＳ２がオンになり、また、ＡＮＤゲート回路ＡＤ１の出力信号が“Ｈ”となってＮチャネルＭＯＳトランジスタＢＳ１がオンになり、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かう書き込み電流が流れる。
【００８５】
なお、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｌ”に設定した後、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みビット線ＷＢＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【００８６】
図４は、図２に示した書き込みＷＬドライバ／シンカー用のトリガー回路の一例を示す。
【００８７】
このトリガー回路は、ＷＷＬＤＲＶ生成回路２５ＸおよびＷＷＬＳＮＫ生成回路２５Ｙから構成され、書き込みＷＬドライバ／シンカーに供給するための書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書き込みワード線シンク信号ＷＷＬＳＮＫを生成する。
【００８８】
ＷＷＬＤＲＶ生成回路２５Ｘは、ＮＡＮＤゲート回路ＮＤ１、遅延回路Ａおよびインバータ回路ＩＶ１，ＩＶ２から構成され、書き込み信号ＷＲＩＴＥに基づいて書き込みワード線ドライブ信号ＷＷＬＤＲＶを生成し、書き込みＷＬドライバに供給する。書き込み信号ＷＲＩＴＥは、書き込み開始であることを示す内部制御信号であり、書き込みモード中は“Ｈ”となっているものとする。
【００８９】
ＷＷＬＳＮＫ生成回路２５Ｙは、遅延回路２７およびＮＡＮＤゲート回路ＮＤ２から構成され、ＷＷＬＤＲＶ生成回路２５Ｘ中のＮＡＮＤゲート回路ＮＤ１の出力信号に基づいて書き込みワード線シンク信号ＷＷＬＳＮＫを生成し、書き込みＷＬシンカーに供給する。
【００９０】
図５は、図３に示した書き込みＢＬドライバ／シンカー用のトリガー回路の一例を示す。
【００９１】
このトリガー回路は、ＷＢＬＤＲＶ生成回路２６ＸおよびＷＢＬＳＮＫ生成回路２６Ｙから構成され、書き込みＢＬドライバ／シンカーに供給するための書き込みビット線ドライブ信号ＷＢＬＤＲＶ、書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。
【００９２】
ＷＢＬＤＲＶ生成回路２６Ｘは、ＮＡＮＤゲート回路ＮＤ３、遅延回路Ｂおよびインバータ回路ＩＶ３，ＩＶ４から構成され、書き込み信号ＷＲＩＴＥに基づいて書き込みビット線ドライブ信号ＷＢＬＤＲＶを生成し、書き込みＢＬドライバに供給する。
【００９３】
ＷＢＬＳＮＫ生成回路２６Ｙは、遅延回路２８およびＮＡＮＤゲート回路ＮＤ４から構成され、ＷＢＬＤＲＶ生成回路２６Ｘ中のＮＡＮＤゲート回路ＮＤ３の出力信号に基づいて書き込みビット線シンク信号ＷＢＬＳＮＫを生成し、書き込みＢＬシンカーに供給する。
【００９４】
書き込み信号ＷＲＩＴＥが“Ｌ”から“Ｈ”に変化すると、書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線シンク信号ＷＢＬＳＮＫがほぼ同時に“Ｌ”から“Ｈ”に変化する。
【００９５】
図６は、図４および図５に示したトリガー回路の動作波形を示す。
【００９６】
この動作波形から分かるように、図４、図５中の遅延回路Ａ，Ｂは、その遅延時間によって出力パルス幅を決定し、遅延時間の温度依存性によって出力パルス幅を制御し、ひいては、書き込みＷＬドライバ／シンカーおよび書き込みＢＬドライバ／シンカーの書き込み電流パルス幅を制御することができる。
【００９７】
また、図４、図５中の遅延回路２７，２８は、書き込み信号ＷＲＩＴＥが“Ｈ”から“Ｌ”に変化し、かつ、書き込みワードドライブ信号ＷＷＬＤＲＶ／書き込みビット線ドライブ信号ＷＢＬＤＲＶが“Ｈ”から“Ｌ”に変化してから、書き込みワード線シンク信号ＷＷＬＳＮＫ／書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”から“Ｌ”に変化するまでの時間（インターバル）を決定する。このインターバルは、書き込み動作終了後、書き込みワード線ＷＷＬｉの電位を０Ｖにするための期間である。
【００９８】
次に、図４中の遅延回路Ａおよび図５中の遅延回路Ｂの遅延時間の温度依存性を所望通り実現する回路例について説明する。
【００９９】
（遅延回路Ａ，Ｂの第１の回路例）
図７は、電流制御型の遅延回路の一例を示す。
【０１００】
この遅延回路は、電流源Isource により制御される電流量に比例して遅延時間が小さくなる。したがって、この遅延回路を図４、図５中の遅延回路Ａ，Ｂとして用いれば、電流量に比例してトリガー回路の出力パルス幅が短くなる。
【０１０１】
ここで、電流源Isource として、電源電圧依存性の無いものを用いることにより、遅延時間の電源電圧依存性をほぼ無くすることができる。さらに、電流源Isource として、温度依存性の無いものを用いることにより、遅延時間の温度依存性をほぼ無くすることができる。
【０１０２】
このような温度依存性をほぼ無くした遅延回路を図４、図５中の遅延回路Ａ，Ｂとして用いることにより、トリガー回路の出力パルス幅の温度依存性をほぼ無くすることができる。
【０１０３】
図８は、温度依存性をほぼ無くした電流源Isource の一回路例を示す。
【０１０４】
この電流源Isource は、ＢＧＲ（バンドギャップリファレンス）回路を用いたものであり（非特許文献５参照）、温度に比例して電流が減少する第１の電流源８１の電流をコピーした電流I1と、温度に比例して電流が増加する特性を有する第２の電流源８２の電流をコピーした電流I2を足し合わせることにより、温度依存性がほぼ無くなる。
【０１０５】
図９は、図８の回路の温度依存性を示す特性図である。
【０１０６】
（遅延回路Ａ，Ｂの第２の回路例）
図７に示した電流制御型の遅延回路の電流源Isource として、高温になればなるほど出力電流が大きくなる電流源を用いることにより、高温になるにつれて遅延回路の遅延時間が小さくなり、この遅延回路を図４、図５中の遅延回路Ａ，Ｂとして用いれば、電流源Isource の電流量に比例してトリガー回路の出力パルス幅が短くなる。
【０１０７】
図１０は、高温になればなるほど出力電流が大きくなる電流源Isource の一例を示す。
【０１０８】
この電流源Isource は、図８に示した温度に比例して電流が増加する第２の電流源８２の電流をコピーした電流I2から、温度に比例して電流が減少する特性を有する第１の電流源８１の電流をコピーした電流I1を差し引くことにより、高温になると出力が増加する特性を実現したものである。
【０１０９】
図１１は、図１０の回路の温度依存性を示す特性図である。
【０１１０】
（遅延回路Ａ，Ｂの第３の回路例）
図７に示した電流制御型の遅延回路の電流源Isource として、温度依存性に折れ曲がりを持たせることにより、遅延時間の温度依存性に折れ曲がりを持たせることができ、この遅延回路を図４、図５中の遅延回路Ａ，Ｂとして用いることにより、出力パルス幅の温度依存性に折れ曲がりを持たせることができる。
【０１１１】
図１２は、温度依存性に折れ曲がりを持つ電流源Isource の一例を示す。
【０１１２】
図１３は、図１２の電流源Isource の温度依存性を示す特性図である。
【０１１３】
図１２の電流源Isource は、温度に比例して電流が増加する第１の電流源１２１および第２の電流源１２２と、温度に比例して電流が減少する第３の電流源１２３と、上記３つの電流源の出力の組み合わせを切り替え可能な組み合わせ回路１２４と、温度を検知して前記組み合わせを切り替え制御する温度センサ回路１２５とからなる。
【０１１４】
組み合わせ回路１２４は、ある一定の第１の温度Ｔ１以下では第１の電流源１２１の電流をコピーした電流I1のみを出力する。また、Ｔ１より高い温度領域では、第１の電流源１２１の電流をコピーした電流I1に第２の電流源１２２の電流をコピーした電流I2を加え、この合成電流(I1+I2) から第３の電流源１２３の電流をコピーした電流I3を差し引いた電流を出力するように構成されている。
【０１１５】
温度センサ回路１２５の一例として、温度に比例して電流が増加する回路の出力電流と温度に比例して電流が減少する回路の出力電流を組み合わせることにより実現可能である。
【０１１６】
即ち、図１２中の温度センサ回路１２５は、例えば図１３中に示すように、第１の温度Ｔ１以下では、相補的な二値信号Ｖtemp，ｂＶtempとしてそれぞれ“Ｈ”、“Ｌ”を出力する。Ｔ１を越える温度領域では、相補的な二値信号Ｖtemp，ｂＶtempはそれぞれ“Ｌ”、“Ｈ”となる。この相補的な二値信号により第２の電流源１２２の電流をコピーした電流I2および第３の電流源１２３の電流をコピーした電流I3の経路をスイッチ制御するように構成されている。
【０１１７】
温度センサ回路１２５の特性の切り替わり点（第１の温度Ｔ１）は、温度に比例して電流が増加する回路の出力電流量と電流が減少する回路の出力電流量の配分により設定可能である。
【０１１８】
（遅延回路Ａ，Ｂの第４の回路例）
図７に示した電流制御型の遅延回路の電流源Isource として、温度依存性に２つの折れ曲がりを持たせることにより、遅延時間の温度依存性に２つの折れ曲がりを持たせることができ、この遅延回路を図４、図５中の遅延回路Ａ，Ｂとして用いることにより、出力パルス幅の温度依存性に２つの折れ曲がりを持たせることができる。
【０１１９】
図１４は、温度依存性に折れ曲がりを２つ持つ電流源Isource の一例を示す。
【０１２０】
図１５は、図１４の電流源Isource の温度依存性を示す特性図である。
【０１２１】
図１４の電流源Isource は、温度に比例して電流が増加する第１の電流源１４１、第２の電流源１４２および第４の電流源１４４と、温度に比例して電流が減少する第３の電流源１４３および第５の電流源１４５と、上記５つの電流源の出力の組み合わせを切り替え可能な組み合わせ回路１４６と、温度を検知して前記組み合わせを切り替え制御する第１の温度センサ回路１４７および第２の温度センサ回路１４８とからなる。
【０１２２】
組み合わせ回路１４６は、ある一定の第１の温度Ｔ１以下では第１の電流源１４１の電流をコピーした電流I1のみを出力する。また、Ｔ１より高い温度領域では、第１の電流源１４１の電流をコピーした電流I1に第２の電流源１４２の電流をコピーした電流I2を加え、この合成電流(I1+I2) から第３の電流源１４３の電流をコピーした電流I3を差し引いた電流(I1+I2-I3)を出力する。また、前記Ｔ１より高い第２の温度Ｔ２より高い温度領域では、前記電流(I1+I2-I3)に第４の電流源１４４の電流をコピーした電流I4を加え、この合成電流(I1+I2-I3+I4) から第５の電流源１４５の電流をコピーした電流I5を差し引いた電流(I1+I2-I3+I4-I5)を出力するように構成されている。
【０１２３】
第１の温度センサ回路１４７は、図１５中に示すように、Ｔ１以下では、Ｖtemp1が“Ｌ”で、Ｔ１を越える温度領域ではＶtemp1が“Ｈ”となり、この出力に基づいて相補的な二値信号Ｖtemp1、Ｖtemp2を出力するように構成されている。この相補的な二値信号により第２の電流源１４２の電流をコピーした電流I2および第３の電流源１４３の電流をコピーした電流I3の経路をスイッチ制御するように構成されている。
【０１２４】
第２の温度センサ回路１４８は、図１５中に示すように、Ｔ２以下では、Ｖtemp2が“Ｌ”で、Ｔ２を越える温度領域ではＶtemp2が“Ｈ”となり、この出力に基づいて相補的な二値信号を出力するように構成されている。そして、この相補的な二値信号により第４の電流源１４４の出力電流I4および第５の電流源１４５の出力電流I5の経路をスイッチ制御するように構成されている。
【０１２５】
（遅延回路Ａ，Ｂとトリガー回路の出力パルス幅の温度特性のまとめ）
図１６は、遅延回路Ａ，ＢとしてCMOSインバータ回路を用いた場合の温度と出力パルス幅の関係を示す。温度が高くなるにつれて出力パルス幅が長くなる特性が得られる。
【０１２６】
図１７は、遅延回路Ａ，Ｂとして、図８に示した電流源を電流源Isource とする図７の電流制御型遅延回路を用いた場合の温度と出力パルス幅の関係を示す。出力パルス幅が温度に依存しない特性が得られる。
【０１２７】
図１８は、遅延回路Ａ，Ｂとして、図１０に示した電流源を電流源Isource とする図７の電流制御型遅延回路を用いた場合の温度と出力パルス幅の関係を示す。温度が高くなるにつれて出力パルス幅が短くなる特性が得られる。
【０１２８】
図１９は、遅延回路Ａ，Ｂとして、図１２に示した電流源を電流源Isource とする図７の電流制御型遅延回路を用いた場合の温度と出力パルス幅の関係を示す。温度が高くなるにつれて出力パルス幅が短くなる特性が得られ、かつ、１つの温度ポイントで特性が折れ曲がる。
【０１２９】
図２０は、遅延回路Ａ，Ｂとして、図１４に示した電流源を電流源Isource とする図７の電流制御型遅延回路を用いた場合の温度と出力パルス幅の関係を示す。温度が高くなるにつれて出力パルス幅が短くなる特性が得られ、かつ、２つの温度ポイントで特性が折れ曲がる。
【０１３０】
上記したように第１の実施形態のＭＲＡＭの特徴は、書き込みＷＬドライバ／シンカーのトリガー回路の遅延回路Ａおよび書き込みＢＬドライバ／シンカーのトリガー回路の遅延回路Ｂのそれぞれの温度特性を適切に設定することによって、書き込み電流値のパルス幅を温度に依存させないようにしたり、温度によって調整する機能を持たせ、高温領域における誤書き込みを防止することができる。
【０１３１】
＜第２の実施形態＞
第２の実施形態では、図４に示した書き込みＷＬドライバ／シンカー用トリガー回路に用いられる遅延回路Ａの温度依存性と、図５に示した書き込みＢＬドライバ／シンカー用トリガー回路に用いられる遅延回路Ｂの温度依存性とを互いに異ならせる例について説明する。
【０１３２】
２組の遅延回路Ａ，Ｂにそれぞれ図７に示した電流制御型の遅延回路を用いる場合には、この２組の遅延回路に用いられる２組の電流源Isource の温度依存性を互いに異ならせる。この場合、図１０に示した電流源Isource 中の温度に比例して電流が減少する第１の電流源８１の電流量と、温度に比例して電流が増加する第２の電流源８２の電流量との配分を変えることにより、異なる温度依存性を持つ２組の電流源Isource を実現することができる。
【０１３３】
これにより、図２に示した書き込みＷＬドライバ／シンカーによる書き込み電流のパルス幅と図３に示した書き込みＢＬドライバ／シンカーによる書き込み電流のパルス幅の温度依存性を互いに異ならせることができる。
【０１３４】
なお、図１０に示した電流源Isource の電流の温度依存性に１乃至複数の折れ曲がりポイントを持たせる場合には、前述した遅延回路Ａ，Ｂの第３の回路例または第４の回路例と同様に実施可能である。
【０１３５】
＜第３の実施形態＞
前述した特許文献１の「Method to Write/Read MRAM Arrays」には、ＭＴＪの磁化方向を再現性よく書き換える方法として、困難軸方向の磁界Hｙを印加して、記憶層の端の磁区の磁化方向を一旦そろえた後、容易軸方向の磁界Hｘを印加して書き込むという方法が提案されている。つまり、書き込みＷＬに書き込み電流を流した後、書き込みＢＬに書き込み電流を流すという方法である。ＭＴＪ記憶層の磁化反転は記憶層強磁性層の端から進むと言われており、この端部の磁化方向を困難軸方向に揃えて不安定化しておくのは、容易軸方向の磁界Hｘを抑えて書き込む、つまり、書き込み電流を抑えて書き込むことが可能であると述べられている。この場合、記憶層強磁性層の端の磁化反転には温度依存性があり、高温では磁化反転が容易になる。
【０１３６】
しかし、上記方法は、書き込み時間が延びるので、メモリセルアレイにおいて書き込みＷＬによる磁界のみ印加された半選択状態のセルへの誤書き込みストレスが増えることを意味し、高温で磁化反転が容易な状態に晒されることは望ましくない。
【０１３７】
したがって、高温では、困難軸方向の磁界印加の開始と容易軸方向の磁界印加の開始の間のインターバルを小さくすることが望ましく、第３の実施形態では、図５に示した書き込みＢＬドライバ／シンカー用トリガー回路を一部変更する例について以下に説明する。
【０１３８】
図２２は、図５に示した書き込みＢＬドライバ／シンカー用トリガー回路の変形例１を示す。
【０１３９】
図２３は、図２２の書き込みＷＬドライバ／シンカー用トリガー回路を図４の書き込みＷＬドライバ／シンカー用トリガー回路と組み合わせて使用した場合の動作波形例を示す。
【０１４０】
図２２のトリガー回路は、図５に示したトリガー回路と比べて、遅延回路Ｂを遅延回路Ｃに変更し、書き込み信号ＷＲＩＴＥを遅延回路Ｃを経由させてＮＡＮＤゲート回路ＮＤ３の一方の入力とした点が異なり、その他は同じであるので図５中と同一符号を付している。
【０１４１】
上記遅延回路Ｃの挿入により、その出力の開始タイミングは、図４に示した書き込みＷＬドライバ／シンカー用トリガー回路の出力の開始タイミングよりも遅らすことができる。さらに、上記遅延回路Ｃとして高温では遅延時間が短くなる温度依存性を持たせることにより、図２２のトリガー回路の出力パルス幅の温度依存性が図４に示した書き込みＷＬドライバ／シンカー用トリガー回路の出力パルス幅の温度依存性とは異なるようになり、高温では図２２のトリガー回路の出力の開始タイミングと図４のトリガー回路の出力の開始タイミングとの時間差が小さくなる。これにより、図５に示した書き込みＢＬドライバ／シンカーによる容易軸方向の磁界印加の開始タイミングを早めることができる。
【０１４２】
前記したように遅延回路Ｃに高温では遅延時間が短くなる温度依存性を持たせるためには、例えば図７に示した電流制御型の遅延回路を用い、その電流源Isource の温度依存性を高温では遅延時間が短くなるようにすることにより実現可能である。
【０１４３】
＜第４の実施形態＞
本願出願人の出願に係る特願２００２−１４０４９９号の磁気ランダムアクセスメモリでは、ＭＴＪ素子の磁化方向を反転し易くするために、磁界Ｈｘ，Ｈｙの印加タイミングや強さ等に変化を与えるように書き込み電流の印加タイミング、電流値やその時間的変化（波形）に変化を与える手段が提案されている。
【０１４４】
第４の実施形態では、図５に示した書き込みＢＬドライバ／シンカー用トリガー回路を、例えば特願２００２−１４０４９９号で提案した書き込み電流の印加タイミングに変化を与える手段に適用する場合について一例を説明する。
【０１４５】
図２４は、図５に示した書き込みＢＬドライバ／シンカー用トリガー回路の変形例２を示す。
【０１４６】
このトリガー回路は、図５に示したトリガー回路と比べて、書き込み信号ＷＲＩＴＥを遅延回路Ｃを経由させてＮＡＮＤゲート回路ＮＤ３の一方の入力および遅延回路Ａの入力とした点が異なり、その他は同じであるので図５中と同一符号を付している。
【０１４７】
図２５は、図２４の書き込みＢＬドライバ／シンカー用トリガー回路を図４の書き込みＷＬドライバ／シンカー用トリガー回路と組み合わせて使用した場合の動作波形例を示す。
【０１４８】
図２４のトリガー回路によれば、遅延回路Ｃの挿入により、出力パルス幅が短くなり、その出力の開始タイミングは、図４に示した書き込みＷＬドライバ／シンカー用トリガー回路の出力の開始タイミングよりも遅らすことができる。
【０１４９】
さらに、上記遅延回路Ｃとして高温では遅延時間が短くなる温度依存性を持たせることにより、図２４のトリガー回路の出力パルス幅の温度依存性が図４のトリガー回路の出力パルス幅の温度依存性とは異なるようになり、高温では図２４のトリガー回路の出力の開始タイミングと図４のトリガー回路の出力の開始タイミングとの時間差が小さくなる。これにより、図３に示した書き込みＢＬドライバ／シンカーによる容易軸方向の磁界印加の開始タイミングを早めることができる。
【０１５０】
＜第４の実施形態の変形例＞
次に、ＭＴＪ素子の困難軸方向の磁界印加開始と容易軸方向の磁界印加開始の間のインターバルと、ＭＴＪ素子の困難軸方向の磁界印加終了と容易軸方向の磁界印加終了の間のインターバルを変える場合について一例を以下に説明する。
【０１５１】
図２６は、図５に示した書き込みＢＬドライバ／シンカー用トリガー回路の変形例３を示す。
【０１５２】
図２７は、図２６の書き込みＢＬドライバ／シンカー用トリガー回路を図４の書き込みＷＬドライバ／シンカー用トリガー回路と組み合わせて使用した場合の動作波形例を示す。
【０１５３】
図２６のトリガー回路は、図５に示したトリガー回路と比べて、書き込み信号ＷＲＩＴＥを遅延回路Ｃを経由させてＮＡＮＤゲート回路ＮＤ３の一方の入力とした点が異なり、その他は同じであるので図５中と同一符号を付している。
【０１５４】
図２６のトリガー回路の出力パルス幅の温度依存性は、遅延回路Ｃの温度依存性に依存し、図４の書き込みＷＬドライバ／シンカー用トリガー回路の出力パルス幅の温度依存性とは異なるものとなる。そして、図２６のトリガー回路の遅延回路Ｃの温度依存性は、図３に示した書き込みＢＬドライバ／シンカーによる書き込みＢＬ電流のパルス幅に影響を与えるので、この遅延回路Ｃの温度依存性を変えることにより、遅延回路Ｃの困難軸方向の磁界印加開始と容易軸方向の磁界印加開始の間のインターバルと、困難軸方向の磁界印加終了と容易軸方向の磁界印加終了の間のインターバルを変えることができる。
【０１５５】
＜第５の実施形態＞
ＭＴＪ素子の固定層の漏れ磁界や、トンネルバリア側固定層表面とトンネルバリア側記憶層表面の凹凸などにより、ＭＴＪ素子のアステロイド曲線が容易軸側にシフトする場合がある。
【０１５６】
図２１は、ＭＴＪ素子の歪みのあるアステロイド曲線の一例を示す。
【０１５７】
図２１において、書き込みＢＬに第１の方向に書き込み電流を与えた場合の容易軸方向の磁界と書き込みワード線に一定方向の書き込み電流を与えた場合の困難軸方向の磁界との合成磁界は、アステロイド曲線の外側に出ている。しかし、書き込みＢＬに第１の方向とは逆方向に同じ書き込み電流を与えた場合の容易軸方向の磁界と書き込みワード線に一定方向の書き込み電流を与えた場合の困難軸方向の磁界との合成磁界は、アステロイド曲線の外側に出ていない。この場合には、書き込みデータに応じて（つまり、書き込み電流の方向に応じて）必要な書き込み電流を変えないと書き込みができない。
【０１５８】
第５の実施形態では、書き込み電流のパルス幅が短くなると必要な書き込み電流が増大する関係に着目し、容易軸側磁界発生のための書き込み電流の方向に応じて書き込みＢＬ電流のパルス幅を変えることで対応し、かつ、前述した第１の実施形態と同様にパルス幅に温度依存性を持たせる例を説明する。
【０１５９】
図２８は、第５の実施形態で用いられる２組の書き込みＢＬドライバ／シンカーを示す。
【０１６０】
この２組の書き込みＢＬドライバ／シンカーは、図３を参照して前述した書き込みＢＬドライバ／シンカーと比べて、書き込み電流の第１の方向に関する制御信号ＷＢＬＤＲＤ１，ＷＢＬＳＹＫ１と書き込み電流の第２の方向に関する制御信号ＷＢＬＤＲＤ２，ＷＢＬＳＹＫ２を用いている点が異なり、その他は同じである。
【０１６１】
図２９は、図２８の書き込みＢＬドライバ／シンカー用のトリガー回路の一例を示す。
【０１６２】
図３０は、図２９に示した書き込みＢＬドライバ／シンカー用トリガー回路を図４の書き込みＷＬドライバ／シンカー用トリガー回路と組み合わせて使用した場合の波形図を示す。
【０１６３】
図２９のトリガー回路は、第１の方向に関する制御信号ＷＢＬＤＲＤ１，ＷＢＬＳＹＫ１を生成するための第１のトリガー回路２６１と第２の方向に関する制御信号ＷＢＬＤＲＤ２，ＷＢＬＳＹＫ２を生成するための第２のトリガー回路２６２からなる。この２組のトリガー回路２６１，２６２は、それぞれ図５を参照して前述したトリガー回路と比べて、それぞれ対応する遅延回路Ｂ１，Ｂ２の遅延時間を異ならせている点が異なり、その他は同じである。
【０１６４】
具体的には、書き込み電流を増大させる必要がある一方のトリガー回路（例えば２６１）に挿入されている遅延回路Ｂ１の遅延時間を、他方のトリガー回路（例えば２６２）に挿入されている遅延回路Ｂ２の遅延時間よりも延ばす。これによって、一方のトリガー回路２６１の出力パルス幅を他方のトリガー回路２６２の出力パルス幅よりも伸ばすことが可能になり、一方の方向の書き込み電流印加時間を他方の方向の書き込み電流印加時間よりも大きくすることが可能になる。
【０１６５】
＜第５の実施形態の変形例＞
第５の実施形態を、前述した第１の実施形態乃至第４の実施形態のいずれかとを組み合わせるようにしてもよい。
【０１６６】
＜第６の実施形態＞
第６の実施形態では、特願２００２−１４０４９９号で提案した書き込みワード／ビット線に対する書き込み電流の供給／遮断タイミングをプログラミングにより設定できる機能を持つＭＲＡＭに適用し、書き込み電流のパルス幅やその温度依存性を調整可能にした一例を説明する。
【０１６７】
図３１は、第６の実施形態に係るＭＲＡＭの全体構成を示す。
【０１６８】
このＭＲＡＭは、前述した第１の実施形態に係るＭＲＡＭと比べて、（１）設定回路２３が追加されている点、（２）書き込み電流波形制御回路２４の機能が異なり、その他は同じであるので図１中と同一符号を付している。
【０１６９】
設定回路２３は、プログラミング素子（例えば、レーザ溶断型ヒューズ、ＭＴＪ素子、あるいはＭＴＪ素子のトンネルバリアを破壊するアンチヒューズなど）を使用し、設定データを予めプログラムすることができる。あるいは、ＭＲＡＭのテストモードにおいて、例えばデータ入出力端子やアドレス端子から入力される設定データを書き込み電流波形制御回路２４に供給するようにしてもよい。
【０１７０】
図３２は、図３１中の書き込み電流波形制御回路２４の一例を示す。
【０１７１】
この書き込み電流波形制御回路２４は、書き込みワード線ドライバ／シンカー・トリガ回路２５および書き込みビット線ドライバ／シンカー・トリガ回路２６から構成されており、制御回路２２からの書き込み信号ＷＲＩＴＥおよび設定回路２３の設定データに基づいて書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。
【０１７２】
書き込みワード線ドライバ／シンカー・トリガ回路２５は、書き込み信号ＷＲＩＴＥおよびタイミング制御信号ＷＳ＜０＞〜ＷＳ＜３＞，ｂＷＳ＜０＞〜ｂＷＳ＜３＞に基づいて、書き込みワード線ドライブ信号ＷＷＬＤＲＶおよび書き込みワード線シンク信号ＷＷＬＳＮＫを生成する。
【０１７３】
書き込みビット線ドライバ／シンカー・トリガ回路２６は、書き込み信号ＷＲＩＴＥおよびタイミング制御信号ＢＳ＜０＞〜ＢＳ＜３＞，ｂＢＳ＜０＞〜ｂＢＳ＜３＞に基づいて、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる信号である。
【０１７４】
書き込みワード線ＷＷＬｉに対する書き込み電流の供給／遮断のタイミング、即ち、書き込みワード線ドライブ信号ＷＷＬＤＲＶおよび書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｈ”又は“Ｌ”にするタイミングは、タイミング制御信号ＷＳ＜０＞〜ＷＳ＜３＞，ｂＷＳ＜０＞〜ｂＷＳ＜３＞により決定される。
【０１７５】
書き込みビット線ＷＢＬｉに対する書き込み電流の供給／遮断のタイミング、即ち、書き込みビット線ドライブ信号ＷＢＬＤＲＶおよび書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”又は“Ｌ”にするタイミングは、タイミング制御信号ＢＳ＜０＞〜ＢＳ＜３＞，ｂＢＳ＜０＞〜ｂＢＳ＜３＞により決定される。
【０１７６】
タイミング制御信号ＷＳ＜０＞〜ＷＳ＜３＞，ｂＷＳ＜０＞〜ｂＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜３＞，ｂＢＳ＜０＞〜ｂＢＳ＜３＞は、設定回路２３により生成される。
【０１７７】
図３３は、図３２中の書き込みワード線ドライバ／シンカー用のトリガー回路２５の一例を示している。
【０１７８】
この書き込みワード線ドライバ／シンカー・トリガ回路２５は、書き込み電流の電流供給／遮断タイミングを決定する電流供給／遮断タイミング決定回路２５Ｘと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路２５Ｙとから構成される。
【０１７９】
電流供給／遮断タイミング決定回路２５Ｘは、書き込み信号ＷＲＩＴＥが“Ｈ”になった後、書き込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｈ”にするタイミングを決定し、かつ、書き込み信号ＷＲＩＴＥが“Ｌ”になった後、書き込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｌ”にするタイミングを決定する。
【０１８０】
電流供給／遮断タイミング決定回路２５Ｘは、複数（本例では、４つ）の遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞、トランスファゲートＴＧＷＳ＜０＞〜ＴＧＷＳ＜３＞およびインバータＩ１，Ｉ２から構成される。
【０１８１】
遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞は、それぞれ、入力信号（書き込み信号ＷＲＩＴＥ）に対して異なる遅延量を有する。遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞の遅延量は、それぞれ、一定の差で又は規則的に異なっていてもよいし、また、ランダムに異なっていてもよい。
【０１８２】
トランスファゲートＴＧＷＳ＜０＞〜ＴＧＷＳ＜３＞は、複数の遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞のうちの１つを選択するために、電流供給／遮断タイミング決定回路２５Ｘ内に設けられる。即ち、書き込み動作時には、タイミング制御信号の複数の相補信号ペアＷＳ＜ｊ＞，ｂＷＳ＜ｊ＞（ｊ＝０，１，２，３）のうちの１ペアが選択される。
【０１８３】
選択された相補信号ペアは、ＷＳ＜ｊ＞＝“Ｈ”、ｂＷＳ＜ｊ＞＝“Ｌ”となり、他の相補信号ペアは、ＷＳ＜ｊ＞＝“Ｌ”、ｂＷＳ＜ｊ＞＝“Ｈ”となるため、書き込み信号ＷＲＩＴＥは、選択された１つの遅延回路ＤＷＳ＜ｊ＞のみを経由して、書き込みワード線ドライブ信号ＷＷＬＤＲＶとして、書き込みワード線ドライバ／シンカー・トリガ回路２５から出力される。
【０１８４】
このように、書き込み信号ＷＲＩＴＥが“Ｈ”又は“Ｌ”になるタイミングを、遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞のうちの１つにより一定期間だけ遅らせることで、書き込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｈ”又は“Ｌ”にするタイミング、即ち、書き込み電流の電流供給／遮断タイミングを制御することができる。
【０１８５】
なお、本例では、遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞は、４つであるが、当然に、その数を多くすればするほど、選択できる遅延量の数が多くなり、書き込み電流の電流供給／遮断タイミングを細かく制御できる。但し、この場合、遅延回路を選択するためのタイミング制御信号の数も増える。
【０１８６】
電流吸収タイミング決定回路２５Ｙは、ＮＡＮＤゲート回路ＮＤ１および遅延回路２７から構成される。この電流吸収タイミング決定回路２５Ｙは、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”になるとほぼ同時に、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｈ”にし、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｌ”になった後、遅延回路２７により決まる遅延時間後に、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”にする。
【０１８７】
このように、書き込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｌ”にした後、一定のインターバルを経た後に、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”にすることにより、書き込み動作後に、書き込みワード線ＷＷＬｉを完全に０Ｖにすることができる。
【０１８８】
図３４は、図３２中の書き込みビット線ドライバ／シンカー用のトリガー回路２６の一例を示している。
【０１８９】
この書き込みビット線ドライバ／シンカー・トリガ回路２６は、書き込み電流の電流供給／遮断タイミングを決定する電流供給／遮断タイミング決定回路２６Ｘと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路２６Ｙとから構成される。
【０１９０】
電流供給／遮断タイミング決定回路２６Ｘは、書き込み信号ＷＲＩＴＥが“Ｈ”になった後、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｈ”にするタイミングを決定し、かつ、書き込み信号ＷＲＩＴＥが“Ｌ”になった後、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｌ”にするタイミングを決定する。
【０１９１】
電流供給／遮断タイミング決定回路２６Ｘは、複数（本例では、４つ）の遅延回路ＤＢＳ＜０＞〜ＤＢＳ＜３＞、トランスファゲートＴＧＢＳ＜０＞〜ＴＧＢＳ＜３＞およびインバータＩ３，Ｉ４から構成される。
【０１９２】
遅延回路ＤＢＳ＜０＞〜ＤＢＳ＜３＞は、それぞれ、入力信号（書き込み信号ＷＲＩＴＥ）に対して異なる遅延量を有する。遅延回路ＤＢＳ＜０＞〜ＤＢＳ＜３＞の遅延量は、それぞれ、一定の差で又は規則的に異なっていてもよいし、また、ランダムに異なっていてもよい。
【０１９３】
トランスファゲートＴＧＢＳ＜０＞〜ＴＧＢＳ＜３＞は、複数の遅延回路ＤＢＳ＜０＞〜ＤＢＳ＜３＞のうちの１つを選択するために、電流供給／遮断タイミング決定回路２６Ｘ内に設けられる。即ち、書き込み動作時には、タイミング制御信号の複数の相補信号ペアＢＳ＜ｊ＞，ｂＢＳ＜ｊ＞（ｊ＝０，１，２，３）のうちの１ペアが選択される。
【０１９４】
選択された相補信号ペアは、ＢＳ＜ｊ＞＝“Ｈ”、ｂＢＳ＜ｊ＞＝“Ｌ”となり、他の相補信号ペアは、ＢＳ＜ｊ＞＝“Ｌ”、ｂＢＳ＜ｊ＞＝“Ｈ”となるため、書き込み信号ＷＲＩＴＥは、選択された１つの遅延回路ＤＢＳ＜ｊ＞のみを経由して、書き込みビット線ドライブ信号ＷＢＬＤＲＶとして、書き込みビット線ドライバ／シンカー・トリガ回路２６から出力される。
【０１９５】
このように、書き込み信号ＷＲＩＴＥが“Ｈ”又は“Ｌ”になるタイミングを、遅延回路ＤＢＳ＜０＞〜ＤＢＳ＜３＞のうちの１つにより一定期間だけ遅らせることで、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｈ”又は“Ｌ”にするタイミング、即ち、書き込み電流の電流供給／遮断タイミングを制御することができる。
【０１９６】
なお、本例では、遅延回路ＤＢＳ＜０＞〜ＤＢＳ＜３＞は、４つであるが、当然に、その数を多くすればするほど、選択できる遅延量の数が多くなり、書き込み電流の電流供給／遮断タイミングを細かく制御できる。但し、この場合、遅延回路を選択するためのタイミング制御信号の数も増える。
【０１９７】
電流吸収タイミング決定回路２６Ｙは、ＮＡＮＤゲート回路ＮＤ２および遅延回路２８から構成される。この電流吸収タイミング決定回路２６Ｙは、書き込みビット線ドライブ信号ＷＢＬＤＲＶが“Ｈ”になるとほぼ同時に、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”にし、書き込みビット線ドライブ信号ＷＢＬＤＲＶが“Ｌ”になった後、遅延回路２８により決まる遅延時間後に、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にする。
【０１９８】
このように、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｌ”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にすることにより、書き込み動作後に、書き込みビット線ＷＢＬｉを完全に０Ｖにすることができる。
【０１９９】
次に、図３２乃至図３４に示されるタイミング制御信号ＷＳ＜０＞〜ＷＳ＜３＞，ｂＷＳ＜０＞〜ｂＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜３＞，ｂＢＳ＜０＞〜ｂＢＳ＜３＞を生成する設定回路２３について説明する。
【０２００】
図３５は、図３１中の設定回路２３の一例を示している。
【０２０１】
この設定回路２３は、書き込み電流の電流供給／遮断タイミングを決定する設定データがプログラムされるレジスタ＜０＞〜＜３＞と、レジスタ＜０＞〜＜３＞の出力信号ＴＤ＜０＞〜ＴＤ＜３＞，ｂＴＤ＜０＞〜ｂＴＤ＜３＞をデコードして、タイミング制御信号ＷＳ＜０＞〜ＷＳ＜３＞，ｂＷＳ＜０＞〜ｂＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜３＞，ｂＢＳ＜０＞〜ｂＢＳ＜３＞を出力するデコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜３＞から構成される。
【０２０２】
レジスタ＜０＞，＜１＞には、書き込みワード線ＷＷＬｉに対する書き込み電流の電流供給／遮断タイミングを決定する設定データがプログラムされる。
【０２０３】
図３３に示したように、書き込みワード線ドライバ／シンカー・トリガ回路２５内の遅延回路（電流供給／遮断タイミング）ＤＷＳ＜０＞〜ＤＷＳ＜３＞が４つ存在する場合には、これらを選択するために、最低、２ビットの設定データが必要となる。
【０２０４】
そこで、本例では、書き込みワード線ＷＷＬｉに対する書き込み電流の電流供給／遮断タイミングを決定するために、２つのレジスタ＜０＞，＜１＞を用意し、レジスタ＜０＞，＜１＞に、それぞれ１ビットの設定データをプログラムする。
【０２０５】
なお、Ｄ＜０＞，Ｄ＜１＞は、テストモード時に、磁気ランダムアクセスメモリの外部から入力される設定データである。テストモード時には、この設定データに基づいて、書き込みワード線ＷＷＬｉに対する書き込み電流の電流供給／遮断タイミングを決定できる。
【０２０６】
レジスタ＜０＞，＜１＞は、２ビットの相補信号ペアＴＤ＜０＞，ｂＴＤ＜０＞，ＴＤ＜１＞，ｂＴＤ＜１＞を出力する。デコーダＷＳ＜０＞〜ＷＳ＜３＞は、２ビットの相補信号ペアＴＤ＜０＞，ｂＴＤ＜０＞，ＴＤ＜１＞，ｂＴＤ＜１＞をデコードし、タイミング制御信号ＷＳ＜０＞〜ＷＳ＜３＞，ｂＷＳ＜０＞〜ｂＷＳ＜３＞を出力する。
【０２０７】
例えば、デコーダＷＳ＜ｊ＞は、それぞれ、２つの入力信号が“Ｈ”のとき、出力信号ＷＳ＜ｊ＞を“Ｈ”にし、出力信号ｂＷＳ＜ｊ＞を“Ｌ”にする（ｊ＝０，１，２，３）。つまり、本例では、４つのデコーダＷＳ＜０＞〜ＷＳ＜３＞のうちの１つのみに関して、２つの入力信号が“Ｈ”となるため、タイミング制御信号の４つの相補信号ペアＷＳ＜ｊ＞，ｂＷＳ＜ｊ＞のうちの１ペアが、ＷＳ＜ｊ＞＝“Ｈ”、ｂＷＳ＜ｊ＞＝“Ｌ”となり、残りの３つの相補信号ペアは、ＷＳ＜ｊ＞＝“Ｌ”、ｂＷＳ＜ｊ＞＝“Ｈ”となる。
【０２０８】
同様に、レジスタ＜２＞，＜３＞には、書き込みビット線ＷＢＬｉに対する書き込み電流の電流供給／遮断タイミングを決定する設定データがプログラムされる。
【０２０９】
図３４に示したように、書き込みビット線ドライバ／シンカー・トリガ回路２６内の遅延回路（電流供給／遮断タイミング）ＤＢＳ＜０＞〜ＤＢＳ＜３＞が４つ存在する場合には、これらを選択するために、最低、２ビットの設定データが必要となる。
【０２１０】
そこで、本例では、書き込みビット線ＷＢＬｉに対する書き込み電流の電流供給／遮断タイミングを決定するために、２つのレジスタ＜２＞，＜３＞を用意し、レジスタ＜２＞，＜３＞に、それぞれ１ビットの設定データをプログラムする。
【０２１１】
なお、Ｄ＜２＞，Ｄ＜３＞は、テストモード時に、磁気ランダムアクセスメモリの外部から入力される設定データである。テストモード時には、この設定データに基づいて、書き込みビット線ＷＢＬｉに対する書き込み電流の電流供給／遮断タイミングを決定できる。
【０２１２】
レジスタ＜２＞，＜３＞は、２ビットの相補信号ペアＴＤ＜２＞，ｂＴＤ＜２＞，ＴＤ＜３＞，ｂＴＤ＜３＞を出力する。デコーダＢＳ＜０＞〜ＢＳ＜３＞は、２ビットの相補信号ペアＴＤ＜２＞，ｂＴＤ＜２＞，ＴＤ＜３＞，ｂＴＤ＜３＞をデコードし、タイミング制御信号ＢＳ＜０＞〜ＢＳ＜３＞，ｂＢＳ＜０＞〜ｂＢＳ＜３＞を出力する。
【０２１３】
例えば、デコーダＢＳ＜ｊ＞は、それぞれ、２つの入力信号が“Ｈ”のとき、出力信号ＢＳ＜ｊ＞を“Ｈ”にし、出力信号ｂＢＳ＜ｊ＞を“Ｌ”にする（ｊ＝０，１，２，３）。つまり、本例では、４つのデコーダＢＳ＜０＞〜ＢＳ＜３＞のうちの１つのみに関して、２つの入力信号が“Ｈ”となるため、タイミング制御信号の４つの相補信号ペアＢＳ＜ｊ＞，ｂＢＳ＜ｊ＞のうちの１ペアが、ＢＳ＜ｊ＞＝“Ｈ”、ｂＢＳ＜ｊ＞＝“Ｌ”となり、残りの３つの相補信号ペアは、ＢＳ＜ｊ＞＝“Ｌ”、ｂＢＳ＜ｊ＞＝“Ｈ”となる。
【０２１４】
図３６は、図３５中のレジスタ＜ｊ＞の一例を示している。
【０２１５】
レジスタ＜ｊ＞（ｊ＝０，１，２，３）は、プログラムされた設定データを、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力するためのプログラムデータ出力回路２９と、磁気ランダムアクセスメモリの外部から入力された設定データを、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力するための入力データ転送回路３０とから構成される。
【０２１６】
プログラムデータ出力回路２９は、設定データを記憶するためのレーザ溶断ヒューズ（laser blow fuse ）２９ａを有している。レーザ溶断ヒューズ２９ａの切断の有無により、１ビットデータを記憶する。ＰチャネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ２９ａは、電源端子ＶＤＤと接地端子ＶＳＳの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ１のゲートは、接地端子ＶＳＳに接続されるため、ＰチャネルＭＯＳトランジスタＰ１は、常に、オン状態となっている。
【０２１７】
ＰチャネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ２９ａの接続点は、インバータＩ９およびトランスファゲートＴＧ４を経由して、インバータＩ７の入力端に接続される。インバータＩ７の出力信号は、ｂＴＤ＜ｊ＞となり、インバータＩ８の出力信号は、ＴＤ＜ｊ＞となる。
【０２１８】
入力データ転送回路３０は、トランスファゲートＴＧ１〜ＴＧ３およびインバータＩ５，Ｉ６から構成される。インバータＩ５，Ｉ６とトランスファゲートＴＧ３は、ラッチ回路を構成している。
【０２１９】
通常動作モードにおける書き込み動作時には、テスト信号ＶＣＴＥＳＴが“Ｌ”となり、テスト信号ｂＶＣＴＥＳＴが“Ｈ”となる。このため、トランスファゲートＴＧ４はオン状態となり、トランスファゲートＴＧ２はオフ状態となる。
【０２２０】
従って、レーザ溶断ヒューズ２９ａにプログラムされた設定データが、トランスファゲートＴＧ４およびインバータＩ７〜Ｉ９を経由して、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力される。
【０２２１】
テストモードにおける書き込み動作時には、テスト信号ＶＣＴＥＳＴが“Ｈ”となり、テスト信号ｂＶＣＴＥＳＴが“Ｌ”となる。このため、トランスファゲートＴＧ２はオン状態となり、トランスファゲートＴＧ４はオフ状態となる。
【０２２２】
従って、外部端子（データ入力端子、アドレス端子など）から入力されてトランスファゲートＴＧ３およびインバータＩ５，Ｉ６からなるラッチ回路にラッチされた設定データＤ＜ｊ＞が、トランスファゲートＴＧ２およびインバータＩ７〜Ｉ９を経由して、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力される。
【０２２３】
なお、テストモードで使用されるデータは、外部端子から入力された設定データＤ＜ｊ＞が設定用信号ＶＣＳＥＴ，ｂＶＣＳＥＴにより、トランスファゲートＴＧ３およびインバータＩ５，Ｉ６からなるラッチ回路にラッチされる。つまり、設定用信号ＶＣＳＥＴが“Ｈ”、ｂＶＣＳＥＴが“Ｌ”となることにより、トランスファゲートＴＧ１はオン状態となり、トランスファゲートＴＧ３はオフ状態となり、外部端子から設定データＤ＜ｊ＞が入力可能状態になる。その後、ＶＣＳＥＴが“Ｌ”、ｂＶＣＳＥＴが“Ｈ”となることにより、トランスファゲートＴＧ１はオフ状態となり、トランスファゲートＴＧ３はオン状態となり、外部端子から入力された設定データＤ＜ｊ＞がトランスファゲートＴＧ３およびインバータＩ５，Ｉ６からなるラッチ回路にラッチされる。この後は、ラッチ回路にラッチされた設定データに基づいて、書き込みテストを行うことができる。
【０２２４】
なお、設定データを記憶するための記憶素子としては、レーザ溶断ヒューズ２９ａの他に、例えば、磁化状態によりデータを記憶するＭＴＪ素子や、トンネルバリアを絶縁破壊するか否かでデータを記憶するＭＴＪ素子などを使用することができる。
【０２２５】
図３７は、図３５中のレジスタ＜ｊ＞の他の例を示している。
【０２２６】
本例のレジスタ＜ｊ＞は、図３６のレジスタ＜ｊ＞と比較すると、プログラムデータ出力回路２９の構成に特徴を有する。即ち、図３６のレジスタ＜ｊ＞では、設定データを記憶するための素子として、レーザ溶断ヒューズ２９ａを使用したが、本例のレジスタ＜ｊ＞では、設定データを記憶するための素子として、ＭＴＪ素子を使用する。
【０２２７】
プログラムデータ出力回路２９は、設定データを記憶するためのＭＴＪ素子を有している。ここで、ＭＴＪ素子には、設定データを、ＭＴＪ素子の磁化状態、即ち、固定層の磁化方向と記憶層の磁化方向との関係（平行又は反平行）で記憶することができるが、本例では、設定データを記憶するためのＭＴＪ素子に対しては、固定層の磁化方向と記憶層の磁化方向との関係ではなく、トンネルバリアを絶縁破壊するか否かで設定データをプログラムする方法を用いる。
【０２２８】
なぜなら、設定データの値に関しては、ＭＴＪ素子に書き込んだ後に、再び、それを書き換えるということがないからである。ＭＴＪ素子の絶縁破壊を利用した設定データのプログラム方法では、半永久的に、設定データを記憶しておくことができる。
【０２２９】
ＭＴＪ素子の一端は、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１を経由して電源端子ＶＤＤに接続され、その他端は、ＮチャネルＭＯＳトランジスタＮ２を経由して接地端子ＶＳＳに接続される。
【０２３０】
ＰチャネルＭＯＳトランジスタＰ１のゲートは、接地端子ＶＳＳに接続され、ＮチャネルＭＯＳトランジスタＮ２のゲートは、電源端子ＶＤＤに接続されるため、これらＭＯＳトランジスタＰ１，Ｎ２は、常に、オン状態となっている。
【０２３１】
ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１の接続点は、インバータＩ９およびトランスファゲートＴＧ４を経由して、インバータＩ７の入力端に接続される。インバータＩ７の出力信号は、ｂＴＤ＜ｊ＞となり、インバータＩ８の出力信号は、ＴＤ＜ｊ＞となる。
【０２３２】
ＮチャネルＭＯＳトランジスタＮ１のゲートには、クランプ電位Ｖｃｌａｍｐが入力される。クランプ電位Ｖｃｌａｍｐを適切な値に設定することにより、設定データの読み出し時に、ＭＴＪ素子の電極間に高電圧が印加されるのを防止することができる。
【０２３３】
図３８は、図３７中のクランプ電位Ｖｃｌａｍｐを生成するＶｃｌａｍｐ生成回路の一例を示す。
【０２３４】
本例のＶｃｌａｍｐ生成回路３１では、クランプ電位Ｖｃｌａｍｐは、ＢＧＲ回路の出力電圧を抵抗分割することにより得ている。クランプ電位Ｖｃｌａｍｐは、０．３〜０．５Ｖとなる。
【０２３５】
図３７中のＮＡＮＤゲート回路ＮＤ４およびＰチャネルＭＯＳトランジスタＰ２は、ＭＴＪ素子の絶縁破壊を利用した設定データのプログラム方法を採用する場合に必要となる要素である。
【０２３６】
設定データのプログラム時には、プログラム信号ＰＲＯＧが“Ｈ”となる。そして、ＭＴＪ素子に設定データ“１”を書き込む場合には、外部端子（データ入力端子、アドレス端子、専用端子など）から、設定データＤ＜ｊ＞として、“１”（＝“Ｈ”）を入力する。
【０２３７】
この時、ＮＡＮＤゲート回路ＮＤ４の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ２はオン状態となる。従って、ＭＴＪ素子の両端には大きな電圧が印加され、ＭＴＪ素子のトンネルバリアが破壊され、結果として、ＭＴＪ素子に、設定データ“１”がプログラムされる。この場合、ＴＤ＜ｊ＞は“Ｌ”、ｂＴＤ＜ｊ＞は“Ｈ”となる。
【０２３８】
一方、ＭＴＪ素子に設定データ“０”を書き込む場合には、外部端子（データ入力端子、アドレス端子、専用端子など）から、設定データＤ＜ｊ＞として、“０”（＝“Ｌ”）を入力する。
【０２３９】
この時、ＮＡＮＤゲート回路ＮＤ４の出力信号は“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ２はオフ状態となる。従って、ＭＴＪ素子の両端には大きな電圧が印加されることがないため、ＭＴＪ素子のトンネルバリアが破壊されずに、結果として、ＭＴＪ素子に設定データ“０”がプログラムされる。この場合、ＴＤ＜ｊ＞は“Ｈ”、ｂＴＤ＜ｊ＞は“Ｌ”となる。
【０２４０】
図３９は、図３５の設定回路２３中のデコーダＷＳ＜ｊ＞あるいはＢＳ＜ｊ＞の回路例を示している。
【０２４１】
このデコーダは、ＮＡＮＤゲート回路ＮＤ３およびインバータＩ１０から構成される。ＮＡＮＤゲート回路ＮＤ３には、２つの入力信号Ａ，Ｂが入力され、その出力信号は、インバータＩ１０に入力される。インバータＩ１０の出力信号Ｃは出力信号ＷＳ＜ｊ＞あるいはＢＳ＜ｊ＞となり、ＮＡＮＤゲート回路ＮＤ３の出力信号Ｄは反転出力信号ｂＷＳ＜ｊ＞あるいはｂＢＳ＜ｊ＞となる。
【０２４２】
デコーダＷＳ＜ｊ＞およびＢＳ＜ｊ＞のデコーディング表（入力信号と出力信号との関係）を、表１に示す。
【０２４３】
【表１】

【０２４４】
図３３および図３４中の各遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞，ＤＢＳ＜０＞〜ＤＢＳ＜３＞の遅延時間の温度依存性を前述した第１の実施形態における遅延回路Ａ，Ｂと同様に持たせることにより、電流パルスの波形が温度依存性を持たない、あるいは、所望の温度依存性を持つようになる。
【０２４５】
図４０は、図３３および図３４中の遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞，ＤＢＳ＜０＞〜ＤＢＳ＜３＞として、ＣＭＯＳインバータからなる遅延回路を用いた場合の温度と出力パルス幅の関係の一例を示す特性図である。
【０２４６】
図４１は、図３３および図３４中の遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞，ＤＢＳ＜０＞〜ＤＢＳ＜３＞として、図８の電流源により制御される図７の電流制御型遅延回路を用いた場合の温度と出力パルス幅の関係の一例を示す特性図である。
【０２４７】
図４２は、図３３および図３４中の遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞，ＤＢＳ＜０＞〜ＤＢＳ＜３＞として、図１０の電流源により制御される図７の電流制御型遅延回路を用いた場合の温度と出力パルス幅の関係の一例を示す特性図である。
【０２４８】
次に、図３３および図３４中の各遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞，ＤＢＳ＜０＞〜ＤＢＳ＜３＞として、第１の実施形態で説明した遅延回路の遅延時間を倍に設定することが可能な電流制御型の遅延回路の一例について示す。
【０２４９】
図４３に示す電流制御型の遅延回路は、図７を参照して前述した電流制御型の遅延回路と比べて、信号伝搬回路部を２組設けてカスケード接続し、相補的な選択制御信号ＯＰ１／ｂＯＰ１によって前段の信号伝搬回路部の出力または後段の信号伝搬回路部の出力を選択的に切り換えて出力するように構成されている。
【０２５０】
なお、上記信号ＯＰ１／ｂＯＰ１は、前記設定回路のレジスタの出力あるいはそれをデコードした出力が用いられる。
【０２５１】
次に、図７あるいは図４３に示した電流制御型の遅延回路の電流源Isource として使用可能な電流量と温度依存性を調整可能な電流源回路を説明する。
【０２５２】
図４４は、電流量と温度依存性を調整可能な電流源回路の一例を示す。
【０２５３】
この電流源回路は、温度に比例して電流が増加する第１の電流源１２１および第２の電流源１２２と、温度に比例して電流が減少する第３の電流源１２３と、上記３つの電流源の出力の組み合わせを選択制御信号ＯＰ２，ｂＯＰ３によって切り替え可能な組み合わせ回路１２４とからなる。
【０２５４】
組み合わせ回路１２４は、信号ＯＰ２，ｂＯＰ３が対応して“Ｌ”、“Ｈ”レベルの時は、第１の電流源１２１の電流をコピーした電流I1のみを出力する。また、信号ＯＰ２，ｂＯＰ３がそれぞれ“Ｌ”レベルの時は、第１の電流源１２１の電流をコピーした電流I1に第２の電流源１２２の電流をコピーした電流I2を加えた合成電流(I1+I2) を出力する。また、信号ＯＰ２，ｂＯＰ３がそれぞれ“Ｈ”レベルの時は、第１の電流源１２１の電流をコピーしたの電流I1から第３の電流源１２３の電流をコピーした電流I3を減じた電流(I1-I3) を出力する。また、信号ＯＰ２，ｂＯＰ３が対応して“Ｈ”、“Ｌ”レベルの時は、第１の電流源１２１の電流をコピーした電流I1に第２の電流源１２２の電流をコピーした電流I2を加え、さらに、第３の電流源１２３の電流をコピーした電流I3を減じた電流(I1+I2-I3)を出力する。
【０２５５】
図４５は、電流量と温度依存性を調整可能な電流源回路の他の例を示す。
【０２５６】
この電流源回路は、温度に比例して電流が増加する第１の電流源１４１、第２の電流源１４２および第４の電流源１４４と、温度に比例して電流が減少する第３の電流源１４３および第５の電流源１４５と、上記５つの電流源の出力の組み合わせを選択制御信号ＯＰ２，ｂＯＰ３，ｂＯＰ４，ＯＰ５によって切り替え可能な組み合わせ回路１４６とからなる。
【０２５７】
組み合わせ回路１４６は、信号ＯＰ２，ｂＯＰ３，ｂＯＰ４，ＯＰ５が対応して“Ｌ”，“Ｈ”，“Ｈ”，“Ｌ”レベルの時は、第１の電流源１４１の電流をコピーした電流I1のみを出力する。また、信号ＯＰ２が“Ｈ”レベルの時は、前記電流I1から第３の電流源１４３の電流をコピーした電流I3を減じる。また、信号ｂＯＰ３が“Ｌ”レベルの時は、前記電流I1に第２の電流源１４２の電流をコピーした電流I2を加える。また、信号ｂＯＰ４が“Ｌ”レベルの時は、前記電流I1に第４の電流源１４４の電流をコピーした電流I4を加える。また、信号ＯＰ５が“Ｈ”レベルの時は、前記電流I1から第５の電流源１４５の電流をコピーした電流I5を減じる。
【０２５８】
＜第７の実施形態＞
第７の実施形態では、特願２００２−１４０４９９号で提案したＭＲＡＭに適用し、書き込みワード／ビット線に対する書き込み電流の大きさおよびその時間的変化（電流波形）をプログラミングにより設定する際に書き込み電流のパルス幅やその温度依存性を調整可能にした一例を説明する。
【０２５９】
図４６は、第７の実施形態に係るＭＲＡＭの全体構成を示している。
【０２６０】
このＭＲＡＭは、前述した第６の実施形態に係るＭＲＡＭと比べて、（１）設定回路２３の機能、（２）書き込み電流波形制御回路２４の機能が異なり、その他は同じであるので図３１中と同一符号を付している。
【０２６１】
図４６中の書き込み電流波形制御回路２４は、書き込み信号ＷＲＩＴＥを受けると、設定回路２３に予めプログラムされた設定データに基づいて、書き込み電流の供給／遮断タイミング、大きさおよびその時間的変化（電流波形）を決定する機能を有する。
【０２６２】
具体的には、書き込み動作時、ロウデコーダ＆ドライバ１４に、書き込みワード線ドライブ信号（電流波形生成信号）ＷＰ＜０＞〜ＷＰ＜３＞を与え、書き込みワード線シンカー１５に、書き込みワード線シンク信号ＷＷＬＳＮＫを与え、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに、書き込みビット線ドライブ信号（電流波形生成信号）ＢＰ＜０＞〜ＢＰ＜７＞および書き込みビット線シンク信号ＷＢＬＳＮＫを与える。
【０２６３】
書き込み動作時、例えば、ロウデコーダ＆ドライバ１４については、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞のうちの少なくとも１つが“Ｈ”のときに動作状態となり、同様に、書き込みワード線シンカー１５およびカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａについては、それぞれ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞のうちの少なくとも１つおよび書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”のときに動作状態となるようにする。
【０２６４】
このようにすれば、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞および書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”になるタイミングを、書き込み電流波形制御回路２４で制御することにより、書き込み電流の供給／遮断タイミング（磁界Ｈｘ，Ｈｙの印加タイミング）、大きさおよびその時間的変化（電流波形）を決定することができる。
【０２６５】
書き込み電流の電流吸収タイミングに関しては、例えば、シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫが“Ｈ”から“Ｌ”になるタイミングを、ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞が“Ｈ”から“Ｌ”になるタイミングよりも遅らせることにより、書き込みワード／ビット線の電位を完全に０Ｖにする、といったことも可能にできる。
【０２６６】
以下、設定回路２３、書き込み電流波形制御回路２４とその出力信号を受けるドライバ／シンカー１４，１５、１６Ａ，１７Ａの回路例について説明する。
【０２６７】
図４７は、図４６中のロウデコーダ＆書き込みワード線ドライバ／シンカー１４、１５の回路例を示している。
【０２６８】
ロウデコーダ＆書き込みワード線ドライバ１４の１ロウ分は、ＡＮＤゲート回路ＡＤ１、ＮＡＮＤゲート回路ＮＤＷＰ０〜ＮＤＷＰ３およびＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３から構成される。ＰチャネルＭＯＳトランジスタＷＰｉ（ｉ＝０，１，２，３）のゲートは、ＮＡＮＤゲート回路ＮＤＷＰｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、書き込みワード線ＷＷＬｉ（ｉ＝１，…）の一端に接続される。
【０２６９】
ＮＡＮＤゲート回路ＮＤＷＰｉの２つの入力端子の一方には、書き込みワード線ドライブ信号（電流波形生成信号）ＷＰ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ１の出力信号が入力される。ＡＮＤゲート回路ＡＤ１には、複数ビットから構成されるロウアドレス信号（ロウｉ毎に異なる）が入力される。
【０２７０】
書き込みワード線シンカー１５の１ロウ分は、ＮチャネルＭＯＳトランジスタＴＮ１から構成される。ＮチャネルＭＯＳトランジスタＴＮ１のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬｉの他端に接続される。ＮチャネルＭＯＳトランジスタＴＮ１のゲートには、書き込みワード線シンク信号ＷＷＬＳＮＫが入力される。
【０２７１】
選択されたロウｉでは、ロウアドレス信号の全てのビットが“Ｈ”となる。このため、選択されたロウｉでは、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞のうちの少なくとも１つが“Ｈ”となったときに、ＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３のうちの少なくとも１つがオン状態となる。また、書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”となると、ＮチャネルＭＯＳトランジスタＴＮ１がオン状態となる。
【０２７２】
ＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３のうちの少なくとも１つとＮチャネルＭＯＳトランジスタＴＮ１がオン状態となると、書き込み電流は、ロウデコーダ＆書き込みワード線ドライバ１４から、書き込みワード線ＷＷＬｉを経由して、書き込みワード線シンカー１５に向かって流れる。
【０２７３】
このようなロウデコーダ＆書き込みワード線ドライバ／シンカーによれば、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞および書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”又は“Ｌ”になるタイミングを制御することで、選択されたロウｉ内の書き込みワード線ＷＷＬｉに対する書き込み電流の供給／遮断タイミング、大きさおよびその時間的変化（電流波形）などを決定することができる。
【０２７４】
また、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞の全てを“Ｌ”に設定した後、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みワード線ＷＷＬｉの電位を完全に０Ｖにすることができる。
【０２７５】
なお、書き込み電流の大きさ又はその時間的変化（電流波形）を制御するに当たっては、第一に、複数のＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３のサイズ（チャネル幅）、即ち、駆動能力を、全て同じ値に設定し、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞を用いて、オン状態のＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３の数を変える、という制御方法を使用できる。
【０２７６】
第二に、複数のＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３のサイズ（チャネル幅）、即ち、駆動能力を、互いに異なる値に設定し、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞を用いて、複数のＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３のうちの１つを選択的にオン状態にする、という制御方法を使用できる。
【０２７７】
第三に、これら第一および第二の方法を組み合わせた制御方法、即ち、ＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３のサイズを変え、かつ、オン状態のＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３の数を変えて、書き込み電流の大きさの時間的変化（電流波形）を制御する、という制御方法を使用できる。
【０２７８】
図４８は、図４６中のカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ、１７Ａの回路例を示している。
【０２７９】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａの１カラム分は、ＮＡＮＤゲート回路ＮＤＢＰ０〜ＮＤＢＰ３、ＡＮＤゲート回路ＡＤ２，ＡＤ３、ＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ３およびＮチャネルＭＯＳトランジスタＢＮ０から構成される。
【０２８０】
ＰチャネルＭＯＳトランジスタＢＰｉ（ｉ＝０，１，２，３）のゲートは、ＮＡＮＤゲート回路ＮＤＢＰｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、共通に、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の一端に接続される。
【０２８１】
ＮＡＮＤゲート回路ＮＤＢＰｉ（ｉ＝０，１，２，３）の２つの入力端子の一方には、書き込みワード線ドライブ信号（電流波形生成信号）ＢＰ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ２の出力信号が入力される。ＡＮＤゲート回路ＡＤ２には、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータＤＡＴＡが入力される。
【０２８２】
ＮチャネルＭＯＳトランジスタＢＮ０のゲートは、ＡＮＤゲート回路ＡＤ３の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の一端に接続される。ＡＮＤゲート回路ＡＤ３には、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）、書き込みビット線シンク信号ＷＢＬＳＮＫおよび書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０２８３】
同様に、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａの１カラム分は、ＮＡＮＤゲート回路ＮＤＢＰ４〜ＮＤＢＰ７、ＡＮＤゲート回路ＡＤ４，ＡＤ５、ＰチャネルＭＯＳトランジスタＢＰ４〜ＢＰ７およびＮチャネルＭＯＳトランジスタＢＮ１から構成される。
【０２８４】
ＰチャネルＭＯＳトランジスタＢＰｉ（ｉ＝４，５，６，７）のゲートは、ＮＡＮＤゲート回路ＮＤＢＰｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、共通に、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の他端に接続される。
【０２８５】
ＮＡＮＤゲート回路ＮＤＢＰｉ（ｉ＝４，５，６，７）の２つの入力端子の一方には、書き込みワード線ドライブ信号（電流波形生成信号）ＢＰ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ４の出力信号が入力される。ＡＮＤゲート回路ＡＤ４には、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）および書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０２８６】
ＮチャネルＭＯＳトランジスタＢＮ１のゲートは、ＡＮＤゲート回路ＡＤ５の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，…）の他端に接続される。ＡＮＤゲート回路ＡＤ５には、複数ビットから構成されるカラムアドレス信号（カラムｉ毎に異なる）、書き込みビット線シンク信号ＷＢＬＳＮＫおよび書き込みデータＤＡＴＡが入力される。
【０２８７】
選択されたカラムｉでは、カラムアドレス信号の全てのビットが“Ｈ”となる。このため、選択されたカラムｉでは、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞の少なくとも１つおよび書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”になったとき、書き込みデータＤＡＴＡの値に応じた向きを有する書き込み電流が、書き込みビット線ＷＢＬｉに流れる。
【０２８８】
例えば、書き込みデータＤＡＴＡが“１”（＝“Ｈ”）のときには、ＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ３の少なくとも１つおよびＮチャネルＭＯＳトランジスタＢＮ１がオン状態となるため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに向かう書き込み電流が流れる。
【０２８９】
また、書き込みデータＤＡＴＡが“０”（＝“Ｌ”）のときには、ＰチャネルＭＯＳトランジスタＢＰ４〜ＢＰ７の少なくとも１つおよびＮチャネルＭＯＳトランジスタＢＮ０がオン状態となるため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かう書き込み電流が流れる。
【０２９０】
このようなカラムデコーダ＆書き込みビット線ドライバ／シンカーによれば、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞の少なくとも１つおよび書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”又は“Ｌ”になるタイミングを制御することで、選択されたカラムｉ内の書き込みビット線ＷＢＬｉに対する書き込み電流の供給／遮断タイミング、大きさおよびその時間的変化（電流波形）などを決定することができる。
【０２９１】
また、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞の全てを“Ｌ”に設定した後、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みビット線ＷＢＬｉの電位を完全に０Ｖにすることができる。
【０２９２】
なお、書き込み電流の大きさ又はその時間的変化（電流波形）を制御するに当たっては、第一に、複数のＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ７のサイズ（チャネル幅）、即ち、駆動能力を、全て同じ値に設定し、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞を用いて、オン状態のＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ７の数を変える、という制御方法を使用できる。
【０２９３】
第二に、複数のＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ７のサイズ（チャネル幅）、即ち、駆動能力を、互いに異なる値に設定し、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞を用いて、複数のＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ７のうちの１つを選択的にオン状態にする、という制御方法を使用できる。
【０２９４】
第三に、これら第一および第二の方法を組み合わせた制御方法、即ち、ＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ７のサイズを変え、かつ、オン状態のＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ７の数を変えて、書き込み電流の大きさの時間的変化（電流波形）を制御する、という制御方法を使用できる。
【０２９５】
次に、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞および書き込みビット線シンク信号ＷＢＬＳＮＫを生成する書き込み電流波形制御回路の例について説明する。
【０２９６】
図４９は、図４６中の書き込み電流波形制御回路２４の一例を示している。
【０２９７】
書き込み電流波形制御回路２４は、書き込みワード線ドライバ／シンカー・トリガ回路２５および書き込みビット線ドライバ／シンカー・トリガ回路２６から構成される。
【０２９８】
書き込みワード線ドライバ／シンカー・トリガ回路２５は、書き込み信号ＷＲＩＴＥおよび電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｗｉ（ｉ＝０，１，２，３）に基づいて、書き込みワード線ドライブ信号（電流波形生成信号）ＷＰ＜０＞〜ＷＰ＜３＞および書き込みワード線シンク信号ＷＷＬＳＮＫを生成する。
【０２９９】
書き込みビット線ドライバ／シンカー・トリガ回路２６は、書き込み信号ＷＲＩＴＥおよび電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｂｊ（ｊ＝０，１，…，７）に基づいて、書き込みビット線ドライブ信号（電流波形生成信号）ＢＰ＜０＞〜ＢＰ＜７＞および書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。
【０３００】
ここで、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｗｉ，ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｂｊにおける“FOR Ｗｉ”および“FOR Ｂｊ”は、書き込みワード／ビット線ドライバ／シンカー・トリガ回路２５，２６内の後述する複数の波形生成回路Ｗｉ，Ｂｊごとに、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞の値が設定されることを意味している。
【０３０１】
書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる信号である。
【０３０２】
書き込みワード線ＷＷＬｉに対する書き込み電流の供給／遮断のタイミング、大きさおよびその時間的変化（電流波形）、即ち、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞および書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｈ”又は“Ｌ”にするタイミングは、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｗｉにより決定される。
【０３０３】
書き込みビット線ＷＢＬｉに対する書き込み電流の供給／遮断のタイミング、大きさおよびその時間的変化（電流波形）、即ち、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞および書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”又は“Ｌ”にするタイミングは、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｂｊにより決定される。
【０３０４】
電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｗｉ，ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｂｊは、設定回路２３により生成される。
【０３０５】
図５０は、図４９中の書き込みワード線ドライバ／シンカー用のトリガー回路２５の例を示している。
【０３０６】
この書き込みワード線ドライバ／シンカー・トリガ回路２５は、書き込み電流の電流供給／遮断タイミング、大きさおよびその時間的変化（電流波形）を決定する電流供給／遮断タイミング決定回路２５Ｘと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路２５Ｙとから構成される。
【０３０７】
電流供給／遮断タイミング決定回路２５Ｘは、書き込み信号ＷＲＩＴＥが“Ｈ”又は“Ｌ”になった後、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞を“Ｈ”又は“Ｌ”にするタイミングを決定する。電流供給／遮断タイミング決定回路２５Ｘは、複数（本例では、４つ）の波形生成回路Ｗ０〜Ｗ３およびインバータＩＶ１〜ＩＶ８から構成される。
【０３０８】
波形生成回路Ｗ０〜Ｗ３は、それぞれ、書き込み信号ＷＲＩＴＥおよび電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｗｉに基づいて、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞を生成する。書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞は、図４７の書き込みワード線ドライバを駆動するため、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞の波形を合成した合成波形が、書き込みワード線ＷＷＬｉに供給される書き込み電流の波形にほぼ等しくなる。
【０３０９】
なお、本例では、波形生成回路Ｗ０〜Ｗ３は、４つであるが、当然に、その数を多くすればするほど、書き込みワード線ＷＷＬｉに流れる書き込み電流の電流波形を細かく制御できる。
【０３１０】
電流吸収タイミング決定回路２５Ｙは、インバータＩＶ０、ＮＡＮＤゲート回路ＮＤ１および遅延回路２７から構成される。
【０３１１】
電流吸収タイミング決定回路２５Ｙは、書き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｈ”にし、書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路２７により決まる遅延時間後に、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”にする。
【０３１２】
このように、書き込み信号ＷＲＩＴＥを“Ｌ”にした後、一定のインターバルを経た後に、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”にすることにより、書き込み動作後に、書き込みワード線ＷＷＬｉを完全に０Ｖにすることができる。
【０３１３】
図５１は、図４９中の書き込みビット線ドライバ／シンカー用のトリガー回路２６の例を示している。
【０３１４】
この書き込みビット線ドライバ／シンカー・トリガ回路２６は、書き込み電流の電流供給／遮断タイミング、大きさおよびその時間的変化（電流波形）を決定する電流供給／遮断タイミング決定回路２６Ｘと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路２６Ｙとから構成される。
【０３１５】
電流供給／遮断タイミング決定回路２６Ｘは、書き込み信号ＷＲＩＴＥが“Ｈ”又は“Ｌ”になった後、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞を“Ｈ”又は“Ｌ”にするタイミングを決定する。
【０３１６】
電流供給／遮断タイミング決定回路２６Ｘは、複数（本例では、８つ）の波形生成回路Ｂ０〜Ｂ７およびインバータＩＶ９〜ＩＶ２４から構成される。
【０３１７】
波形生成回路Ｂ０〜Ｂ７は、それぞれ、書き込み信号ＷＲＩＴＥおよび電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｂｉに基づいて、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞を生成する。書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞は、図４８の書き込みビット線ドライバを駆動する。
【０３１８】
書き込みデータＤＡＴＡが“１”（＝“Ｈ”）のとき、書き込み電流は、書き込みビット線ドライバ／シンカー１６Ａから書き込みビット線ドライバ／シンカー１７Ａに向かって流れ、その電流波形は、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞の波形を合成した合成波形にほぼ等しくなる。
【０３１９】
書き込みデータＤＡＴＡが“０”（＝“Ｌ”）のとき、書き込み電流は、書き込みビット線ドライバ／シンカー１７Ａから書き込みビット線ドライバ／シンカー１６Ａに向かって流れ、その電流波形は、書き込みビット線ドライブ信号ＢＰ＜４＞〜ＢＰ＜７＞の波形を合成した合成波形にほぼ等しくなる。
【０３２０】
なお、本例では、波形生成回路Ｂ０〜Ｂ７は、８つであるが、当然に、その数を多くすればするほど、書き込みワード線ＷＷＬｉに流れる書き込み電流の電流波形を細かく制御できる。
【０３２１】
また、本例では、書き込みビット線ドライバ／シンカー１６Ａを駆動する書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞と、書き込みビット線ドライバ／シンカー１７Ａを駆動する書き込みビット線ドライブ信号ＢＰ＜４＞〜ＢＰ＜７＞が異なるが、後述するように、書き込みビット線ドライバ／シンカー１６Ａ，１７Ａを、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞により共通に駆動してもよい。
【０３２２】
電流吸収タイミング決定回路２６Ｙは、インバータＩＶ０、ＮＡＮＤゲート回路ＮＤ２および遅延回路２８から構成される。
【０３２３】
電流吸収タイミング決定回路２６Ｙは、書き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”にし、書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路２７により決まる遅延時間後に、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にする。
【０３２４】
このように、書き込み信号ＷＲＩＴＥを“Ｌ”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にすることにより、書き込み動作後に、書き込みビット線ＷＢＬｉを完全に０Ｖにすることができる。
【０３２５】
次に、図５０および図５１の書き込みワード／ビット線ドライバ／シンカー・トリガ回路２５，２６内の波形生成回路Ｗｉ（ｉ＝０，１，２，３），Ｂｊ（ｊ＝０，１，…，７）の例について説明する。
【０３２６】
図５２は、図５０および図５１中の波形生成回路の一例を示している。
【０３２７】
波形生成回路Ｗ０〜Ｗ３，Ｂ０〜Ｂ７は、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち上がり時点（“Ｌ”から“Ｈ”になるタイミング）を決定する立ち上がりタイミング決定回路３２と、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち下がり時点（“Ｈ”から“Ｌ”になるタイミング）を決定する立ち下がりタイミング決定回路３３とを有している。
【０３２８】
また、波形生成回路Ｗ０〜Ｗ３，Ｂ０〜Ｂ７は、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞のレベル（“Ｌ”又は“Ｈ”）を保持するフリップフロップ回路ＦＦ１と、フリップフロップ回路ＦＦ１の出力信号を、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞として出力するインバータ回路Ｉ１３とを有している。
【０３２９】
立ち上がりタイミング決定回路３２は、直列接続された遅延回路Ｄ０，Ｄ１，Ｄ２、ＮＡＮＤゲート回路ＮＤ＜０＞〜ＮＤ＜３＞，ＮＤ６，ＮＤ８、インバータＩ１１および遅延回路Ｄ７から構成される。立ち下がりタイミング決定回路３３は、直列接続された遅延回路Ｄ３，Ｄ４，Ｄ５，Ｄ６、ＮＡＮＤゲート回路ＮＤ＜４＞〜ＮＤ＜７＞，ＮＤ７，ＮＤ９、インバータＩ１２および遅延回路Ｄ８から構成される。
【０３３０】
フリップフロップ回路ＦＦ１は、２つのＮＡＮＤゲート回路ＮＤ１０，ＮＤ１１から構成される。
【０３３１】
遅延回路Ｄ０〜Ｄ８は、同一の構成を有していても、又は、互いに異なる構成を有していてもよい。また、遅延回路Ｄ０〜Ｄ８の遅延量に関しても、同一であっても、又は、互いに異なっていてもよい。但し、遅延回路Ｄ０〜Ｄ６に関しては、互いに同一の構成を有し、かつ、同一の遅延量を有していれば、書き込み電流の波形制御が容易になる。
【０３３２】
遅延回路Ｄ３の遅延量が遅延回路Ｄ０〜Ｄ２の遅延量の合計よりも大きくしておくことにより、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜３＞のうちの１つが“Ｈ”になることにより、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち上がり時点が決定され、電流波形制御信号ＦＳ＜４＞〜ＦＳ＜７＞のうちの１つが“Ｈ”になることにより、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち下がり時点が決定される。
【０３３３】
遅延回路Ｄ０〜Ｄ７の遅延量が全て同じ場合には、表２に示すような関係で、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜３＞のうちの１つ、および、電流波形制御信号ＦＳ＜４＞〜ＦＳ＜７＞のうちの１つが“Ｈ”になる。
【０３３４】
【表２】

【０３３５】
そして、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜３＞のうちの１つが“Ｈ”になることにより、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち上がり時点が決定され、電流波形制御信号ＦＳ＜４＞〜ＦＳ＜７＞のうちの１つが“Ｈ”になることにより、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち下がり時点が決定される。
【０３３６】
次に、上記波形生成回路の動作について具体的に説明する。
【０３３７】
【表３】

【０３３８】
まず、初期状態としては、書き込み信号ＷＲＩＴＥは、“Ｌ”であり、出力信号ＷＰ＜ｉ＞又はＢＰ＜ｊ＞は、“Ｌ”となっている。
【０３３９】
この後、書き込み信号ＷＲＩＴＥが“Ｈ”になると、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜３＞によって決定される遅延時間が経過した後、ＮＡＮＤゲート回路ＮＤ６の出力ノードａ１が“Ｈ”になる。なお、この遅延時間が書き込みワード線／ビット線ドライブ信号ＷＰ＜ｉ＞又はＢＰ＜ｊ＞の立ち上がり時点を決定する。
【０３４０】
例えば、電流波形制御信号ＦＳ＜０＞が“Ｈ”、電流波形制御信号ＦＳ＜１＞〜ＦＳ＜３＞が“Ｌ”のときには、書き込み信号ＷＲＩＴＥが“Ｈ”になると、ＮＡＮＤゲート回路ＮＤ６の出力ノードａ１が直ちに“Ｈ”になる。電流波形制御信号ＦＳ＜１＞が“Ｈ”、電流波形制御信号ＦＳ＜０＞，ＦＳ＜２＞，ＦＳ＜３＞が“Ｌ”のときには、書き込み信号ＷＲＩＴＥが“Ｈ”になると、遅延回路Ｄ０が有する遅延時間が経過した後に、ＮＡＮＤゲート回路ＮＤ６の出力ノードａ１が“Ｈ”になる。
【０３４１】
ＮＡＮＤゲート回路ＮＤ６の出力ノードａ１が“Ｈ”になると、フリップフロップ回路ＦＦ１の入力ノードｃ１が“Ｈ”から“Ｌ”に変化するため、フリップフロップ回路ＦＦ１の出力ノードｃ２は、“Ｌ”となる。従って、波形生成回路Ｗｉ又はＢｊの出力信号ＷＰ＜ｉ＞又はＢＰ＜ｊ＞は、“Ｈ”となる。
【０３４２】
この後、遅延回路Ｄ７が有する遅延時間が経過すると、ＮＡＮＤゲート回路ＮＤ８の入力ノードａ２が“Ｌ”になり、フリップフロップ回路ＦＦ１の入力ノードｃ１が“Ｈ”になるが、波形生成回路Ｗｉ又はＢｊの出力信号ＷＰ＜ｉ＞又はＢＰ＜ｊ＞は、“Ｈ”を維持する。
【０３４３】
次に、書き込み信号ＷＲＩＴＥが“Ｈ”になった後、さらに、電流波形制御信号ＦＳ＜４＞〜ＦＳ＜７＞によって決定される遅延時間が経過すると、ＮＡＮＤゲート回路ＮＤ７の出力ノードｂ１が“Ｈ”になる。なお、この遅延時間が書き込みワード線／ビット線ドライブ信号ＷＰ＜ｉ＞又はＢＰ＜ｊ＞の立ち下がり時点を決定する。
【０３４４】
例えば、電流波形制御信号ＦＳ＜４＞が“Ｈ”、電流波形制御信号ＦＳ＜５＞〜ＦＳ＜７＞が“Ｌ”のときには、書き込み信号ＷＲＩＴＥが“Ｈ”になった後、さらに、遅延回路Ｄ３が有する遅延時間が経過すると、ＮＡＮＤゲート回路ＮＤ７の出力ノードｂ１が“Ｈ”になる。電流波形制御信号ＦＳ＜５＞が“Ｈ”、電流波形制御信号ＦＳ＜４＞，ＦＳ＜６＞，ＦＳ＜７＞が“Ｌ”のときには、書き込み信号ＷＲＩＴＥが“Ｈ”になった後、さらに、遅延回路Ｄ３，Ｄ４が有する遅延時間の合計時間が経過すると、ＮＡＮＤゲート回路ＮＤ７の出力ノードｂ１が“Ｈ”になる。
【０３４５】
ＮＡＮＤゲート回路ＮＤ７の出力ノードｂ１が“Ｈ”になると、フリップフロップ回路ＦＦ１の入力ノードｄ１が“Ｈ”から“Ｌ”に変化するため、フリップフロップ回路ＦＦ１の出力ノードｃ２は、“Ｈ”となる。従って、波形生成回路Ｗｉ又はＢｊの出力信号ＷＰ＜ｉ＞又はＢＰ＜ｊ＞は、“Ｌ”となる。
【０３４６】
この後、遅延回路Ｄ８が有する遅延時間が経過すると、ＮＡＮＤゲート回路ＮＤ９の入力ノードｂ２が“Ｌ”になり、フリップフロップ回路ＦＦ１の入力ノードｄ１が“Ｈ”になるが、波形生成回路Ｗｉ又はＢｊの出力信号ＷＰ＜ｉ＞又はＢＰ＜ｊ＞は、“Ｌ”を維持する。
【０３４７】
最後に、書き込み信号ＷＲＩＴＥが“Ｈ”から“Ｌ”に変化すると、ＮＡＮＤゲート回路ＮＤ８，ＮＤ９の入力ノードａ１、ａ２、ｂ１、ｂ２の値が変化し、再び、初期状態に戻る。
【０３４８】
図５３は、図５２の波形生成回路を用いて生成した書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞およびそれにより得られる書き込みワード／ビット線電流の一例を示している。
【０３４９】
図５３の波形は、電流パルスの波形の立ち上がり部および／または立ち下がり部に大きさの変化が与えられた波形（台形状でない波形）であり、後述する設定回路２３に登録される電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞が以下の場合に得られるものである。
【０３５０】
波形生成回路ＷＰ＜０＞： ＦＳ＜０＞＝“Ｈ”，ＦＳ＜７＞＝“Ｈ”
波形生成回路ＷＰ＜１＞： ＦＳ＜０＞＝“Ｈ”，ＦＳ＜６＞＝“Ｈ”
波形生成回路ＷＰ＜２＞： ＦＳ＜０＞＝“Ｈ”，ＦＳ＜６＞＝“Ｈ”
波形生成回路ＷＰ＜３＞： ＦＳ＜０＞＝“Ｈ”，ＦＳ＜４＞＝“Ｈ”
波形生成回路ＢＰ＜０＞： ＦＳ＜０＞＝“Ｈ”，ＦＳ＜７＞＝“Ｈ”
波形生成回路ＢＰ＜１＞： ＦＳ＜１＞＝“Ｈ”，ＦＳ＜７＞＝“Ｈ”
波形生成回路ＢＰ＜２＞： ＦＳ＜１＞＝“Ｈ”，ＦＳ＜７＞＝“Ｈ”
波形生成回路ＢＰ＜３＞： ＦＳ＜３＞＝“Ｈ”，ＦＳ＜７＞＝“Ｈ”
但し、残りのＦＳ＜ｉ＞は、全て、“Ｌ”である。また、書き込みデータＤＡＴＡは、“１”（＝“Ｈ”）と仮定しているため、波形生成回路Ｂ４〜Ｂ７の出力信号ＢＰ＜４＞〜ＢＰ＜７＞は、書き込みビット線電流に何ら影響を与えない。書き込みデータＤＡＴＡを“０”（＝“Ｌ”）と仮定したときには、波形生成回路Ｂ０〜Ｂ３の出力信号ＢＰ＜０＞〜ＢＰ＜３＞に代わり、波形生成回路Ｂ４〜Ｂ７の出力信号ＢＰ＜４＞〜ＢＰ＜７＞が有効となる。
【０３５１】
この波形図から分かることは、書き込みワード線電流の供給／遮断タイミング、大きさおよびその時間的変化（電流波形）は、４つの書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞の“Ｈ”および“Ｌ”の組み合わせにより決定されるということである。同様に、書き込みビット線電流の供給／遮断タイミング、大きさおよびその時間的変化（電流波形）は、４つの書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞の“Ｈ”および“Ｌ”の組み合わせにより決定されるということである。これは、ロウデコーダ＆書き込みワード線ドライバ／シンカーが図４７に示すような構成を有し、かつ、カラムデコーダ＆書き込みビット線ドライバ／シンカーが図４８に示すような構成を有していることから明らかである。
【０３５２】
書き込みワード／ビット線シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫが“Ｈ”から“Ｌ”になるタイミングは、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の全てが“Ｌ”になるタイミングよりも遅くなるように、図５０の遅延回路２７、図５１中の遅延回路２８の遅延量および図５２中の遅延回路Ｄ０〜Ｄ６の遅延量が調整される。
【０３５３】
図５４は、図５２中に示した電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞を生成する設定回路（図４６中２３）の一例を示す。
【０３５４】
この設定回路２３は、書き込み電流の供給／遮断タイミング、大きさおよびその時間的変化（電流波形）を決定する設定データがプログラムされる複数のレジスタ＜０＞〜＜３＞と、このレジスタ＜０＞〜＜３＞の相補性の出力信号ＴＤ＜０＞〜ＴＤ＜３＞、ｂＴＤ＜０＞〜ｂＴＤ＜３＞をデコードして、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞を出力する複数のデコーダＦＳ＜０＞〜ＦＳ＜７＞から構成される。
【０３５５】
この設定回路２３は、１つの波形生成回路に対応して１つ設けられる。本例では、書き込みワード線ドライバ／シンカー・トリガ回路内に４つの波形生成回路Ｗ０〜Ｗ３が設けられ、書き込みビット線ドライバ／シンカー・トリガ回路内に８つの波形生成回路Ｂ０〜Ｂ７が設けられるので、これに対応して＜設定回路は１２個存在する。
【０３５６】
設定回路２３中のレジスタ＜０＞、＜１＞には、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち上がりタイミングを決定する設定データがプログラムされる。書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち上がりタイミングは、上記一部のレジスタに登録される２ビットの設定データにより、４通り（ＦＳ＜０＞〜ＦＳ＜３＞の１つが“Ｈ”）だけ存在する。
【０３５７】
なお、Ｄ＜０＞，Ｄ＜１＞は、テストモード時に、磁気ランダムアクセスメモリの外部から入力される設定データである。テストモード時には、この設定データに基づいて、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち上がりタイミングを決定できる。
【０３５８】
設定回路２３中のレジスタ＜２＞，＜３＞には、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち下がりタイミングを決定する設定データがプログラムされる。書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち下がりタイミングは、レジスタ＜２＞，＜３＞に登録される２ビットの設定データにより、４通り（ＦＳ＜４＞〜ＦＳ＜７＞の１つが“Ｈ”）だけ存在する。
【０３５９】
なお、Ｄ＜２＞，Ｄ＜３＞は、テストモード時に、ＭＲＡＭの外部から入力される設定データである。テストモード時には、この設定データに基づいて、書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち下がりタイミングを決定できる。
【０３６０】
上記した設定回路２３中の各レジスタ＜０＞〜＜３＞は、図３６あるいは図３７中に示したレジスタに準じて構成され、各デコーダＦＳ＜０＞〜ＦＳ＜７＞は、図３９中に示したデコーダに準じて構成される。
【０３６１】
図５５は、図５４に示した設定回路中のデコーダＦＳ＜ｊ＞の回路例を示している。
【０３６２】
デコーダＦＳ＜ｊ＞（ｊ＝０，１，…，７）は、ＮＡＮＤゲート回路ＮＤ３およびインバータＩ１０から構成される。
【０３６３】
ＮＡＮＤゲート回路ＮＤ３には、２つの入力信号Ａ，Ｂが入力され、その出力信号は、インバータＩ１０に入力される。インバータＩ１０の出力信号Ｃは、ＦＳ＜ｊ＞となる。
【０３６４】
デコーダＦＳ＜ｊ＞のデコーディング表（入力信号と出力信号との関係）を、表４に示す。
【０３６５】
【表４】

【０３６６】
上述したように、第７の実施形態に係るＭＲＡＭによれば、書き込みワード／ビット線に対する書き込み電流の電流供給／遮断タイミング、大きさおよびその時間的変化（電流波形）を、チップ毎又はメモリセルアレイ毎にプログラミングにより設定できる。これにより、ＭＴＪ素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図るための書き込みを実現することができる。
【０３６７】
また、書き込みデータの値に応じて書き込みビット線の電流の向きが変化するが、書き込みビット線電流の向きに対して、個別に、書き込み電流の電流供給／遮断タイミング、大きさおよびその時間的変化（電流波形）を設定できる。
【０３６８】
つまり、書き込みデータが“１”（＝“Ｈ”）のときは、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞により、書き込みビット線電流の電流供給／遮断タイミング、大きさおよびその時間的変化（電流波形）が制御され、書き込みデータが“０”（＝“Ｌ”）のときは、書き込みビット線ドライブ信号ＢＰ＜４＞〜ＢＰ＜７＞により、書き込みビット線電流の電流供給／遮断タイミング、大きさおよびその時間的変化（電流波形）が制御される。
【０３６９】
このように、ＭＴＪ素子の特性などを考慮し、書き込みビット線に流れる書き込み電流の向きに応じて、書き込み電流の電流供給／遮断タイミング、大きさおよびその時間的変化（電流波形）を設定できるため、ＴＭＲ素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【０３７０】
図５２中の遅延回路Ｄ０〜Ｄ６として、前述した第１乃至第６の実施形態で説明したような電流源Isource により制御される電流制御型の遅延回路を用いることにより、前述した効果と同様の効果が得られる。
【０３７１】
＜第７の実施形態の変形例＞
第７の実施形態において、書き込み電流の電流供給／遮断タイミング、大きさおよびその時間的変化（電流波形）に関して、チップ毎又はメモリセルアレイ毎に設定するが、書き込みビット線電流の向きに対しては変わらないように構成を変更することも可能である。
【０３７２】
変更の具体例としては、図４８に示したカラムデコーダ＆書き込みビット線ドライバ／シンカーにおいて、カラムデコーダ＆書き込みビット線ドライバ／シンカー（１カラム分）１７Ａ内のＮＡＮＤゲート回路ＮＤＢＰ４〜ＮＤＢＰ７に入力される書き込みビット線ドライブ信号がＢＰ＜０＞〜ＢＰ＜３＞に変更されている。即ち、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ内のＮＡＮＤゲート回路ＮＤＢＰ０〜ＮＤＢＰ３に入力される書き込みビット線ドライブ信号と、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ内のＮＡＮＤゲート回路ＮＤＢＰ４〜ＮＤＢＰ７に入力される書き込みビット線ドライブ信号が同じとなっている。
【０３７３】
その結果、書き込みビット線ドライブ信号の数は、第７の実施形態に比べて半分になる。つまり、書き込みビット線ドライバ／シンカー・トリガ回路内の波形生成回路の数が減るため、書き込み電流波形制御回路２４の大きさを縮小でき、チップサイズの縮小などに貢献できる。
【０３７４】
＜第８の実施形態＞
第８の実施形態では、ＭＲＡＭの内部で書き込み電流源を生成し、この電流源の電流により書き込み電流のパルス波高（書き込み電流）を変え、書き込み電流のパルス幅に温度依存性を持たせる場合について説明する。
【０３７５】
図５６は、第８の実施形態に係るＭＲＡＭの一部を示す。
【０３７６】
図中、１２（１３）はメモリセルアレイ、１４は書き込みＷＬ電流ドライバ、１４ａはＷＬセレクタ、１５は書き込みＷＬ電流シンカー、１６Ａおよび１７ＡはＢＬ電流ドライバ／シンカー、１６ａおよび１７ａはＢＬセレクタである。Ｉｏは電流源、１０は上記電流源Ｉｏの電流を折り返して前記書き込みＷＬ電流ドライバ１４、ＢＬ電流ドライバ／シンカー１６Ａおよび１７Ａのドライバの電流を制御するための電流制御回路である。
【０３７７】
図５７は、図５６中の電流源Ｉｏに用いられる温度依存性のある電流源回路の一例を示す。
【０３７８】
この電流源回路は、図８中に示した８１のように温度に比例して電流が減少する第１の電流源５７１と、図８中に示した８２のように温度に比例して電流I2が増加する第２の電流源５７２と、これらの２つの電流源の電流を選択制御信号Ｏｐｔ１に基づいて組み合わせた電流Isource を出力する電流組み合わせ回路５７３からなる。
【０３７９】
上記電流組み合わせ回路５７３は、第１の電流源５７１の電流をコピーした電流I1に対して、信号Ｏｐｔ１が活性状態（Ｈレベル）の時に第２の電流源５７２の電流をコピーした電流I2を加え、信号Ｏｐｔ２が活性状態（Ｈレベル）の時に第２の電流源５７２の電流をコピーした電流I3を減らした電流Isource を出力するように構成されている。
【０３８０】
図５８は、図５７に示した電流源回路の温度と電流の関係を示す。
【０３８１】
図５９は、図５６中の電流源Ｉｏに用いられる温度依存性のある電流源回路の他の例を示す。
【０３８２】
この電流源回路は、図８中に示した８１のように温度に比例して電流が減少する第１の電流源５９１と、図８中に示した８２のように温度に比例して電流I2が増加する第２の電流源５９２と、これらの２つの電流源の電流を選択制御信号Ｏｐｔ１、Ｏｐｔ２に基づいて組み合わせた電流Isource を出力する電流組み合わせ回路５９３からなる。
【０３８３】
上記電流組み合わせ回路５９３は、第１の電流源５９１の電流をコピーした電流I1に対して、信号Ｏｐｔ１が活性状態（Ｈレベル）の時に第２の電流源５９２の電流をコピーした電流I2を加え、信号Ｏｐｔ２が活性状態（Ｈレベル）の時に第１の電流源５９１の電流をコピーした電流I3を減らした電流Isource を出力するように構成されている。
【０３８４】
図６０は、図５９に示した電流源回路の温度と電流の関係を示す。
【０３８５】
図５７の電流源回路および図５９の電流源回路は、高温になると、出力電流Isource が小さくなるような依存性を持つ。
【０３８６】
なお、本発明に係る書き込みテストモードでの書き込み電流の切り替えを実現する回路方式は、ＭＲＡＭのセルアレイ構造のタイプに拘らず適用できる。即ち、例えば図６３に示したようなクロスポイント型のセルアレイ構造を有するＭＲＡＭは勿論のこと、１つまたはそれ以上のＭＴＪ素子に１つの読み出し選択スイッチを接続したセルアレイ構造を有するＭＲＡＭにも、本発明に係る回路方式を適用できる。さらに、読み出し選択スイッチを有しないＭＲＡＭや、読み出しビット線と書き込みビットを別々に設けたＭＲＡＭや、１つのＭＴＪ素子に複数ビットを記憶させるようにしたＭＲＡＭなどにも適用することができる。
【０３８７】
【発明の効果】
上述したように本発明の磁気ランダムアクセスメモリによれば、書き込み電流値のパルス幅を温度によって調整する機能を持つので、誤書き込みを防止し、高信頼性を実現することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るＭＲＡＭの全体構成の一例を示すブロック図。
【図２】 図１中の書き込みワード線ドライバ／シンカーの回路例１を示す回路図。
【図３】 図１中の書き込みビット線ドライバ／シンカーの回路例１を示す回路図。
【図４】 図２の書き込みワード線ドライバ／シンカー用のトリガー回路の回路例１を示す回路図。
【図５】 図３の書き込みビット線ドライバ／シンカー用のトリガー回路の回路例１を示す回路図。
【図６】 図４および図５に示したトリガー回路の動作例を示す波形図。
【図７】 電流制御型の遅延回路の一例を示す回路図。
【図８】 図７の遅延回路の電流制御入力源の第１例を示す回路図。
【図９】 図８の電流制御入力源の動作例を示す特性図。
【図１０】 図７の遅延回路の電流制御入力源の第２例を示す回路図。
【図１１】 図１０の電流制御入力源の動作例を示す特性図。
【図１２】 図７の遅延回路の電流制御入力源の第３例を示す回路図。
【図１３】 図１２の電流制御入力源の動作例を示す特性図。
【図１４】 図７の遅延回路の電流制御入力源の第４例を示す回路図。
【図１５】 図１４の電流制御入力源の動作例を示す特性図。
【図１６】 図４および図５に示したトリガー回路中の遅延回路Ａ，ＢとしてＣＭＯＳインバータからなる遅延回路が用いられた場合の温度と出力パルス幅の関係を示す特性図。
【図１７】 図４および図５に示したトリガー回路中の遅延回路Ａ，Ｂとして図８の電流制御入力源により制御される図７の電流制御型の遅延回路が使用された場合の温度と出力パルス幅の関係を示す特性図。
【図１８】 図４および図５に示したトリガー回路中の遅延回路Ａ，Ｂとして図１０の電流制御入力源により制御される図７の電流制御型の遅延回路が使用された場合の温度と出力パルス幅の関係を示す特性図。
【図１９】 図４および図５に示したトリガー回路中の遅延回路Ａ，Ｂとして図１２の電流制御入力源により制御される図７の電流制御型の遅延回路が使用された場合の温度と出力パルス幅の関係を示す特性図。
【図２０】 図４および図５に示したトリガー回路中の遅延回路Ａ，Ｂとして図１４の電流制御入力源により制御される図７の電流制御型の遅延回路が使用された場合の温度と出力パルス幅の関係を示す特性図。
【図２１】 ＭＴＪ素子のアステロイド曲線に歪みがある場合の一例を示す特性図。
【図２２】 図５に示した書き込みビット線ドライバ／シンカー用のトリガー回路の回路例２を示す回路図。
【図２３】 図２２のトリガー回路と図４のトリガー回路の動作例を示す波形図。
【図２４】 第４の実施形態に係るＭＲＡＭで使用される書き込みビット線ドライバ／シンカー用のトリガー回路の一例を示す回路図。
【図２５】 図２４のトリガー回路と図４のトリガー回路とを組み合わせて使用した場合の動作例を示す波形図。
【図２６】 図２４に示した書き込みビット線ドライバ／シンカー用のトリガー回路の変形例を示す回路図。
【図２７】 図２６のトリガー回路と図４のトリガー回路とを組み合わせて使用した場合の動作例を示す波形図。
【図２８】 第５の実施形態に係るＭＲＡＭで使用される書き込みビット線ドライバ／シンカーの一例を示す回路図。
【図２９】 図２８に示した書き込みビット線ドライバ用のトリガー回路の一例を示す回路図。
【図３０】 図２９のトリガー回路と図４のトリガー回路とを組み合わせて使用した場合の動作例を示す波形図。
【図３１】 第６の実施形態に係るＭＲＡＭの全体構成を示すブロック図。
【図３２】 図３１中の書き込み電流波形制御回路の一例を示す回路図。
【図３３】 図３２中の書き込みワード線ドライバ／シンカー用トリガー回路の一例を示す回路図。
【図３４】 図３２中の書き込みビット線ドライバ／シンカー用トリガー回路の一例を示す回路図。
【図３５】 図３１中の設定回路の一例を示す回路図。
【図３６】 図３５中のレジスタ＜ｊ＞の一例を示す回路図。
【図３７】 図３５中のレジスタ＜ｊ＞の他の例を示す回路図。
【図３８】 図３７中のクランプ電位Ｖｃｌａｍｐを生成するＶｃｌａｍｐ生成回路の一例を示す回路図。
【図３９】 図３５の設定回路中のデコーダＷＳ＜ｊ＞あるいはＢＳ＜ｊ＞の一例を示す回路図。
【図４０】 図３３および図３４中のトリガー回路中の遅延回路ＤＷＳ＜ｊ＞およびＤＢＳ＜ｊ＞としてＣＭＯＳインバータからなる遅延回路が用いられた場合の温度と出力パルス幅の関係を示す特性図。
【図４１】 図３３および図３４中のトリガー回路中の電流制御型の遅延回路ＤＷＳ＜ｊ＞およびＤＢＳ＜ｊ＞として図８の電流制御入力源により制御される図７の電流制御型の遅延回路が使用された場合の温度と出力パルス幅の関係を示す特性図。
【図４２】 図３３および図３４中のトリガー回路中の電流制御型の遅延回路ＤＷＳ＜ｊ＞およびＤＢＳ＜ｊ＞として図１０の電流制御入力源により制御される図７の電流制御型の遅延回路が使用された場合の温度と出力パルス幅の関係を示す特性図。
【図４３】 図３３および図３４中の各遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞，ＤＢＳ＜０＞〜ＤＢＳ＜３＞として使用可能な電流制御型の遅延回路の一例を示す回路図。
【図４４】 図７あるいは図４３に示した電流制御型の遅延回路の電流源Isource として使用可能な電流量と温度依存性を調整可能な電流源回路の一例を示す回路図。
【図４５】 図７あるいは図４３に示した電流制御型の遅延回路の電流源Isource として使用可能な電流量と温度依存性を調整可能な電流源回路の他の例を示す回路図。
【図４６】 第７の実施形態に係るＭＲＡＭの全体構成を示すブロック図。
【図４７】 図４６中のロウデコーダ＆書き込みワード線ドライバ／シンカーの一例を示す回路図。
【図４８】 図４６中のカラムデコーダ＆書き込みビット線ドライバ／シンカーの一例を示す回路図。
【図４９】 図４６中の書き込み電流波形制御回路の一例を示す回路図。
【図５０】 図４９中の書き込みワード線ドライバ／シンカー・トリガ回路の一例を示す回路図。
【図５１】 図４９中の書き込みビット線ドライバ／シンカー・トリガ回路の一例を示す回路図。
【図５２】 図５０および図５１中の波形生成回路の一例を示す回路図。
【図５３】 図５２の波形生成回路を用いて生成した書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞およびそれにより得られる書き込みワード／ビット線電流の一例を示す波形図。
【図５４】 図５２中に示した電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞を生成する設定回路の一例を示す回路図。
【図５５】 図５４に示した設定回路中のデコーダＦＳ＜ｊ＞の一例を示す回路図。
【図５６】 第８の実施形態に係るＭＲＡＭの一部を示すブロック図。
【図５７】 図５６中の電流源Ｉｏに用いられる温度依存性のある電流源回路の一例を示す回路図。
【図５８】 図５７に示した電流源回路の温度と電流の関係を示す特性図。
【図５９】 図５６中の電流源Ｉｏに用いられる温度依存性のある電流源回路の他の例を示す回路図。
【図６０】 図５９に示した電流源回路の温度と電流の関係を示す特性図。
【図６１】 ＭＲＡＭのＭＴＪ素子の構造を概略的に示す断面図。
【図６２】 図６１のＭＴＪ素子の２つの磁性層のスピンの向きの２つの状態を説明するために示す図。
【図６３】 ＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す斜視図。
【図６４】 ＭＴＪ素子の印加磁界の反転による抵抗値の変化特性（ＴＭＲ曲線）を示す特性図。
【図６５】 ＭＴＪ素子の対称なアステロイド曲線を示す特性図。
【符号の説明】
１１…ＭＲＡＭ、１２…メモリセルアレイ、１３…レファレンスセルアレイ、１４…ロウデコーダ＆書き込みワード線ドライバ、１５…書き込みワード線シンカー、１６Ａ、１７Ａ…カラムデコーダ＆書き込みビット線ドライバ／シンカー、１６Ｂ，１７Ｂ…レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー、１８…アドレスレシーバ、１９…データ入力レシーバ、２０…センスアンプ、２１…データ出力ドライバ、２２…制御回路、２３…設定回路、２４…書き込み電流波形制御回路。

Claims (25)

1. メモリ素子である磁気抵抗効果素子が二次元平面的に配置されたメモリセルアレイと、
   前記磁気抵抗効果素子の位置に対応して直交するように前記メモリセルアレイの行方向および列方向にそれぞれ配設され、前記行方向に電流を流すことによって列方向に発生する電流磁界と列方向に電流を流すことによって行方向に発生する電流磁界によって前記磁気抵抗効果素子に選択的にデータを書き込む第１の書き込み配線および第２の書き込み配線と、
   前記第１の書き込み配線に流れる書き込みパルス電流および前記第２の書き込み配線に流れる書き込みパルス電流の少なくとも一方の書き込みパルス電流の印加時間が温度が高くなるにつれて短くなるように温度依存性を制御する制御回路
   とを具備することを特徴とする磁気ランダムアクセスメモリ。
2. メモリ素子である磁気抵抗効果素子が二次元平面的に配置されたメモリセルアレイと、
   前記磁気抵抗効果素子の位置に対応して直交するように前記メモリセルアレイの行方向および列方向にそれぞれ配設され、前記行方向に電流を流すことによって列方向に発生する電流磁界と列方向に電流を流すことによって行方向に発生する電流磁界によって前記磁気抵抗効果素子に選択的にデータを書き込む第１の書き込み配線および第２の書き込み配線と、
   前記第１の書き込み配線に流れる書き込みパルス電流および前記第２の書き込み配線に流れる書き込みパルス電流の少なくとも一方の書き込みパルス電流のパルス幅に温度依存性を持たせないように制御する制御回路
   とを具備することを特徴とする磁気ランダムアクセスメモリ。
3. 前記制御回路は、前記少なくとも一方の書き込みパルス電流の温度依存性を調節する制御回路を具備することを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
4. 前記制御回路は、前記第２の書き込み配線に流れる書き込みパルス電流の印加時間が前記磁気抵抗効果素子に書き込むデータによって異なるように制御することを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
5. 前記制御回路は、前記第１の書き込み配線に流れる書き込みパルス電流の印加時間と前記第２の書き込み配線に流れる書き込みパルス電流の印加時間が前記磁気抵抗効果素子に書き込むデータによって異なるように制御することを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
6. 前記制御回路は、前記第１の書き込み配線に流れる書き込みパルス電流および前記第２の書き込み配線に流れる書き込みパルス電流の少なくとも一方の波形の前縁部付近および／または後縁部付近がパルス幅中央部に対して大きさが異なるように制御することを特徴とする請求項３記載の磁気ランダムアクセスメモリ。
7. 前記制御回路は、前記第１の書き込み配線に流れる書き込みパルス電流の印加時間の温度依存性と前記第２の書き込み配線に流れる書き込みパルス電流の印加時間の温度依存性が異なるように制御することを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
8. 前記制御回路は、前記第１の書き込み配線に流れる書き込みパルス電流印加開始タイミングと前記第２の書き込み配線に流れる書き込みパルス電流印加開始タイミングの関係、および、前記第１の書き込み配線に流れるパルス電流印加終了タイミングと前記第２の書き込み配線に流れるパルス電流印加終了タイミングの関係が温度によって異なるように制御して、前記印加時間が温度が高くなるにつれて短くなるように温度依存性を持たせることを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
9. 前記制御回路は、前記第１の書き込み配線に流れるパルス電流印加開始タイミングとパルス電流印加終了タイミングの関係、および、前記第２の書き込み配線に流れるパルス電流印加開始タイミングとパルス電流印加終了タイミングの関係を調整することが可能であることを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
10. 前記パルス電流の印加タイミングを調節するための情報を半永久的に記憶するための記憶素子を有することを特徴とする請求項９記載の磁気ランダムアクセスメモリ。
11. 前記記憶素子は、レーザ溶断型ヒューズ素子であることを特徴とする請求項１０記載の磁気ランダムアクセスメモリ。
12. 前記記憶素子は、トンネル磁気抵抗素子であることを特徴とする請求項１０記載の磁気ランダムアクセスメモリ。
13. 前記記憶素子は、トンネル磁気抵抗素子の絶縁破壊の有無により記憶を行うアンチヒューズであることを特徴とする請求項１０記載の磁気ランダムアクセスメモリ。
14. 前記第１の書き込み線に第１の書き込みパルス電流を供給するための第１のドライバと、
    前記第２の書き込み線に第２の書き込みパルス電流を供給するための第２のドライバと、
    前記第１の書き込みパルス電流を吸収する第１のシンカーと、
    前記第２の書き込みパルス電流を吸収する第２のシンカーと、
    前記第１の書き込みパルス電流の電流波形を制御するための第１の設定データおよび前記第２の書き込みパルス電流の電流波形を制御するための第２の設定データが登録される設定回路と、
    前記第１のドライバおよび第１のシンカーを駆動制御するための第１のトリガー信号を生成する第１のトリガー回路と、
    前記第２のドライバおよび第２のシンカーを駆動制御するための第２のトリガー信号を生成する第２のトリガー回路
    とをさらに具備し、前記制御回路は、前記設定回路の設定データまたはこれをデコードしたデータに基づいて制御され、前記第１のトリガー回路および第２のトリガー回路の少なくとも一方を制御することによって前記第１ドライバおよび第２ドライバによる書き込み電流の印加時間、印加タイミング、書き込み電流の大きさ、書き込み電流の波形の少なくとも１つを制御することを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
15. 前記第１のトリガー回路は、電流源により制御されて遅延時間が変化する電流制御型の第１の遅延回路を有し、書き込み信号に基づいて前記第１の遅延回路の遅延量に対応した特性を有する前記第１のトリガー信号を生成し、
    前記第２のトリガー回路は、前記電流源により制御されて遅延時間が変化する電流制御型の第２の遅延回路を有し、前記書き込み信号に基づいて前記第２の遅延回路の遅延量に対応した特性を有する前記第２のトリガー信号を生成し、
    前記電流源は、温度依存性を持たない電流源回路であることを特徴とする請求項１４記載の磁気ランダムアクセスメモリ。
16. 前記第１のトリガー回路は、電流源により制御されて遅延時間が変化する電流制御型の第１の遅延回路を有し、書き込み信号に基づいて前記第１の遅延回路の遅延量に対応した特性を有する前記第１のトリガー信号を生成し、
    前記第２のトリガー回路は、前記電流源により制御されて遅延時間が変化する電流制御型の第２の遅延回路を有し、前記書き込み信号に基づいて前記第２の遅延回路の遅延量に対応した特性を有する前記第２のトリガー信号を生成し、
    前記電流源は、温度に比例して電流が増加する第１の電流源の出力と、温度に比例して電流が減少する特性を有する第２の電流源の出力を足し合わせることにより温度依存性を無くしたものであることを特徴とする請求項１４記載の磁気ランダムアクセスメモリ。
17. 前記第１の書き込み線に第１の書き込みパルス電流を供給するための第１のドライバと、
    前記第２の書き込み線に第２の書き込みパルス電流を供給するための第２のドライバと、
    前記第１の書き込みパルス電流を吸収する第１のシンカーと、
    前記第２の書き込みパルス電流を吸収する第２のシンカーと、
    前記第１の書き込みパルス電流の電流波形を制御するための第１の設定データおよび前記第２の書き込みパルス電流の電流波形を制御するための第２の設定データが登録される設定回路と、
    前記第１のドライバおよび第１のシンカーを駆動制御するための第１のトリガー信号を生成する第１のトリガー回路と、
    前記第２のドライバおよび第２のシンカーを駆動制御するための第２のトリガー信号を生成する第２のトリガー回路と、
    とを具備し、前記制御回路は、前記設定回路の設定データまたはこれをデコードしたデータに基づいて制御され、前記第１のトリガー回路および第２のトリガー回路の少なくとも一方を制御することによって前記第１ドライバおよび第２ドライバによる書き込み電流の印加時間、印加タイミング、書き込み電流の大きさ、書き込み電流の波形の少なくとも１つを制御することを特徴とする請求項３記載の磁気ランダムアクセスメモリ。
18. 前記第１のトリガー回路は、電流源により制御されて遅延時間が変化する電流制御型の第１の遅延回路を有し、書き込み信号に基づいて前記第１の遅延回路の遅延量に対応した特性を有する前記第１のトリガー信号を生成し、
    前記第２のトリガー回路は、前記電流源により制御されて遅延時間が変化する電流制御型の第２の遅延回路を有し、前記書き込み信号に基づいて前記第２の遅延回路の遅延量に対応した特性を有する前記第２のトリガー信号を生成する
    ことを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
19. 前記電流源は、温度が高くなるにつれて出力電流が大きくなる電流源であることを特徴とする請求項１８記載の磁気ランダムアクセスメモリ。
20. 前記電流源は、温度に比例して電流が増加する第１の電流源の出力から、温度に比例して電流が減少する特性を有する第２の電流源の出力を差し引くことにより、温度が高くなるにつれて出力電流が増加する特性を実現したものであることを特徴とする請求項１９記載の磁気ランダムアクセスメモリ。
21. 前記電流源は、出力電流の温度依存性に折れ曲がりを持つ電流源であることを特徴とする請求項１８記載の磁気ランダムアクセスメモリ。
22. 請求項１乃至２１のいずれか１つに記載の磁気ランダムアクセスメモリにおいて、前記磁気抵抗効果素子は、２つの強磁性層の間にトンネルバリア膜を挟んだトンネル磁気抵抗素子であることを特徴とする磁気ランダムアクセスメモリ。
23. 前記第１のシンカーの動作は、前記第１のドライバの動作が終了してから一定期間が経過した後に終了することを特徴とする請求項１４乃至２２のいずれか１つに記載の磁気ランダムアクセスメモリ。
24. 前記第２のシンカーの動作は、前記第２のドライバの動作が終了してから一定期間が経過した後に終了することを特徴とする請求項１４乃至２３のいずれか１つに記載の磁気ランダムアクセスメモリ。
25. 前記第１の書き込み線は書き込みワード線であり、前記第２の書き込み線は書き込みビット線であることを特徴とする請求項１４乃至２４のいずれか１つに記載の磁気ランダムアクセスメモリ。

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