KR100909634B1 - 기준전압 트리밍회로 - Google Patents

기준전압 트리밍회로 Download PDF

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KR100909634B1
KR100909634B1 KR1020080017985A KR20080017985A KR100909634B1 KR 100909634 B1 KR100909634 B1 KR 100909634B1 KR 1020080017985 A KR1020080017985 A KR 1020080017985A KR 20080017985 A KR20080017985 A KR 20080017985A KR 100909634 B1 KR100909634 B1 KR 100909634B1
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Abstract

본 발명은 제1 테스트모드 신호를 입력받아 제1 레벨신호를 생성하는 제1 레벨신호 생성부; 제2 테스트모드 신호를 입력받아 제2 레벨신호를 생성하는 제2 레벨신호 생성부; 상기 제1 및 제2 테스트모드 신호를 입력받아 펄스신호를 생성하는 펄스신호 생성부; 상기 펄스신호를 입력받아 트리밍신호를 생성하는 트리밍신호 생성부; 및 상기 제1 및 제2 레벨신호와 상기 트리밍신호를 입력받아 다양한 레벨로 트리밍되는 기준전압을 생성하는 기준전압 생성부를 포함하는 기준전압 트리밍회로를 제공한다.
기준전압 트리밍, 전달게이트

Description

기준전압 트리밍회로{Reference Voltage Trimming Circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 전달게이트 제어를 통해 라인 증가 없이 작은 면적으로 구현할 수 있는 기준전압 트리밍회로에 관한 것이다.
반도체 메모리장치의 내부에서는 온도나 외부 전원 변화에 대해 안정되고 일정한 레벨을 갖는 기준전압(Reference Voltage)이 사용된다. 그런데, 기준전압은 온도나 외부 전원 변화에 대해 설계 당시 설정된 레벨을 유지하기 힘들다. 기준전압이 변동되면 기준전압을 입력받아 동작하는 회로가 오작동할 우려가 있으므로 칩내부에 다수의 저항소자로 구성된 전압분배회로를 구비하여 기준전압이 여러 레벨로 트리밍되어 생성되도록 설계한다. 이와 같이 여러 가지 레벨로 기준전압을 생성하는 경우 테스트를 통해 온도나 외부 전원 레벨에 맞는 기준전압을 선택하여 이용할 수 있다.
도 1은 종래 기술에 따른 기준전압 트리밍회로의 회로도이다.
도시된 바와 같이, 종래의 기준전압 트리밍회로는 다수의 저항소자(R1~R16)를 통해 전압분배하여 제1 내지 제16 트리밍전압(S0~S15)을 생성한다. 생성된 제1 내지 제16 트리밍전압(S0~S15)은 제1 내지 제16 트리밍신호(T<0:15>)에 응답하여 선택적으로 턴온되는 NMOS 트랜지스터(N10~N15)를 통해기준전압(VREF)으로 출력된다.
이와 같이, 종래의 기준전압 트리밍회로는 16개의 다양한 레벨로 트리밍되는 기준전압을 생성하기 위해 16개의 저항소자(R1~R16)를 이용하여 제1 내지 제16 트리밍전압(S0~S15)을 생성하고, 선택적으로 인에이블되는 제1 내지 제16 트리밍신호(T<0:15>)에 의해 제1 내지 제16 트리밍전압(S0~S15) 중 하나를 기준전압(VREF)으로 선택하여 출력한다.
종래의 기준전압 트리밍회로에서 기준전압(VREF)을 다양한 레벨로 트리밍하기 위해서는 트리밍되는 레벨 수만큼의 저항소자와 트리밍신호가 필요하다. 또한, 다수의 저항소자를 통해 전압분배되어 출력되는 트리밍전압을 선택하기 위해 트리밍신호가 입력되는 라인 또한 트리밍되는 레벨 수만큼 필요하다. 따라서, 종래의 기준전압 트리밍회로는 트리밍되어 생성되는 기준전압(VREF)의 수가 증가할수록 면적 및 라인 증가가 크게 증가한다.
따라서, 본 발명은 전달게이트 제어를 통해 라인 증가 없이 작은 면적으로 구현할 수 있는 기준전압 트리밍회로를 개시한다.
이를 위해 본 발명은 제1 테스트모드 신호를 입력받아 제1 레벨신호를 생성하는 제1 레벨신호 생성부; 제2 테스트모드 신호를 입력받아 제2 레벨신호를 생성하는 제2 레벨신호 생성부; 상기 제1 및 제2 테스트모드 신호를 입력받아 펄스신호를 생성하는 펄스신호 생성부; 상기 펄스신호를 입력받아 트리밍신호를 생성하는 트리밍신호 생성부; 및 상기 제1 및 제2 레벨신호와 상기 트리밍신호를 입력받아 다양한 레벨로 트리밍되는 기준전압을 생성하는 기준전압 생성부를 포함하는 기준전압 트리밍회로를 제공한다.
본 발명에서, 상기 제1 레벨신호 생성부는 제1 테스트모드 신호의 펄스가 인가되는 경우 소정 레벨로 인에이블되고 리셋신호에 의해 디스에이블되는 상기 제1 레벨신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제2 레벨신호 생성부는 제2 테스트모드 신호의 펄스가 인 가되는 경우 소정 레벨로 인에이블되고 리셋신호에 의해 디스에이블되는 상기 제2 레벨신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 펄스신호 생성부는 상기 제1 테스트모드 신호 또는 제2 테스트모드 신호와 동일한 펄스수를 갖는 상기 펄스신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 트리밍신호 생성부는 상기 펄스신호의 펄스수만큼의 카운팅 동작을 수행하여 상기 트리밍신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 기준전압 생성부는 상기 제1 및 제2 레벨신호와 상기 트리밍신호를 입력받아 디코딩하여 제1 디코딩신호 및 제2 디코딩신호를 생성하는 디코더; 및 상기 제1 및 제2 디코딩신호를 입력받아 상기 기준전압을 다양한 레벨로 트리밍하여 출력하는 트리밍부를 포함한다.
본 발명에서, 상기 디코더는 상기 제1 레벨신호와 상기 트리밍신호를 입력받아 상기 디코딩신호를 생성하는 제1 논리부; 및 상기 제2 레벨신호와 상기 트리밍신호를 입력받아 상기 디코딩신호를 생성하는 제2 논리부를 포함한다.
본 발명에서, 상기 제1 및 제2 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 트리밍부는 제1 노드와 기준전압이 출력되는 제2 노드 사이에 연결되어, 상기 제1 및 제2 디코딩신호에 응답하여 저항값이 조절되는 제1 저항부; 및 상기 제2 노드와 제3 노드 사이에 연결되어, 상기 제1 및 제2 디코딩신호에 응답하여 저항값이 조절되는 제2 저항부를 포함한다.
본 발명에서, 상기 제1 저항부는 상기 제1 노드와 제4 노드 사이에 연결된 제1 저항소자; 상기 제4 노드와 상기 제2 노드 사이에 연결된 제2 저항소자; 상기 제1 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 제1 전달소자; 및 상기 제2 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 제2 전달소자를 포함한다.
본 발명에서, 상기 제2 저항부는 상기 제2 노드와 제4 노드 사이에 연결된 제1 저항소자; 상기 제4 노드와 상기 제3 노드 사이에 연결된 제2 저항소자; 상기 제1 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 제1 전달소자; 및 상기 제2 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 제2 전달소자를 포함한다.
본 발명에서, 상기 트리밍부는 제1 노드와 기준전압이 출력되는 제2 노드 사이에 연결되어, 상기 제1 및 제2 디코딩신호에 응답하여 저항값이 조절되는 저항부를 포함한다.
본 발명에서, 상기 저항부는 상기 제1 노드와 제3 노드 사이에 연결된 제1 저항소자; 상기 제3 노드와 상기 제2 노드 사이에 연결된 제2 저항소자; 상기 제1 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 제1 전달소자; 및 상기 제2 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 제2 전달소자를 포함한다.
본 발명에서, 상기 트리밍부는 기준전압이 출력되는 제1 노드와 제2 노드 사이에 연결되어, 상기 제1 및 제2 디코딩신호에 응답하여 저항값이 조절되는 저항부 를 포함한다.
본 발명에서, 상기 저항부는 상기 제1 노드와 제3 노드 사이에 연결된 제1 저항소자; 상기 제3 노드와 상기 제2 노드 사이에 연결된 제2 저항소자; 상기 제1 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 제1 전달소자; 및 상기 제2 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 제2 전달소자를 포함한다.
본 발명에서, 상기 트리밍부는 제1 노드와 기준전압이 출력되는 제2 노드 사이에 연결되어, 상기 제1 디코딩신호에 응답하여 저항값이 조절되는 제1 저항부; 및 상기 제2 노드와 제3 노드 사이에 연결되어, 상기 제2 디코딩신호에 응답하여 저항값이 조절되는 제2 저항부를 포함한다.
본 발명에서, 상기 제1 저항부는 상기 제1 노드와 상기 제2 노드 사이에 연결된 저항소자; 및 상기 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 전달소자를 포함한다.
본 발명에서, 상기 제2 저항부는 상기 제2 노드와 제3 노드 사이에 연결된 저항소자; 및 상기 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 전달소자를 포함한다.
또한, 본 발명은 제1 및 제2 테스트모드 신호를 입력받아 제1 및 제2 레벨신호를 생성하는 레벨신호 생성부; 상기 제1 및 제2 테스트모드 신호를 입력받아 펄스신호를 생성하는 펄스신호 생성부; 상기 펄스신호를 입력받아 트리밍신호를 생성하는 트리밍신호 생성부; 상기 제1 및 제2 레벨신호와 상기 트리밍신호를 입력받아 디코딩하여 제1 디코딩신호 및 제2 디코딩신호를 생성하는 디코더; 제1 노드의 신호를 전압분배하여 분배신호를 생성하는 전압분배부; 상기 분배신호와 기준전압을 비교하여 구동신호를 생성하는 비교부; 상기 구동신호에 응답하여 상기 제1 노드를 구동하는 구동부; 상기 제1 및 제2 디코딩신호에 응답하여 조절된 저항값의 비에 의해 상기 제1 노드의 전압을 전압분배하여 기준전압으로 출력하는 출력부를 포함하는 기준전압 트리밍회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 기준전압 트리밍회로의 구성을 도시한 블럭도이고, 도 3은 도 2에 도시된 기준전압 트리밍회로에 포함된 기준전압 생성부의 구성을 도시한 블럭도이며, 도 4는 도 3에 도시된 기준전압 생성부에 포함된 디코더의 회로도이고, 도 5는 도 3에 도시된 기준전압 생성부에 포함된 트리밍부의 회로도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 기준전압 트리밍회로는 제1 레벨신호 생성부(1), 제2 레벨신호 생성부(2), 펄스신호 생성부(3), 트리밍신호 생성부(4) 및 기준전압 생성부(5)로 구성된다.
제1 레벨신호 생성부(1)는 제1 테스트모드 신호(TM_DN) 및 리셋신호(RST)를 인가받아 제1 레벨신호(DN_L)를 생성한다. 여기서, 제1 테스트모드 신호(TM_DN)는 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨을 낮추기 위해 인가되는 펄스신호이다. 즉, 제1 테스트모드 신호(TM_DN)의 펄스가 하나씩 입력될 때마다 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨은 한단계씩 낮아진다. 제1 테스트모드 신호(TM_DN)가 펄스로 인가되는 경우 제1 레벨신호(DN_L)는 '하이레벨'(실시예에 따라서는 로우레벨)로 인에이블되며, 제1 레벨신호(DN_L)의 인에이블 상태는 리셋신호(RST)가 입력될 때까지 유지된다. 여기서, 리셋신호(RST)는 초기상태나 제1 테스트모드 신호(TM_DN) 및 제2 테스트모드 신호(TM_UP)에 의한 레벨 트리밍 과정이 종료된 후 하이레벨로 인에이블되는 신호이다.
제2 레벨신호 생성부(2)는 제2 테스트모드 신호(TM_UP) 및 리셋신호(RST)를 인가받아 제2 레벨신호(UP_L)를 생성한다. 여기서, 제2 테스트모드 신호(TM_UP)는 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨을 높이기 위해 인가되는 펄스신호이다. 즉, 제2 테스트모드 신호(TM_UP)의 펄스가 하나씩 입력될 때마다 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨은 한단계씩 높아진다. 제2 테스트모드 신호(TM_UP)가 펄스로 인가되는 경우 제2 레벨신호(UP_L)는 '하이레벨'(실시예에 따라서는 로우레벨)로 인에이블되며, 제2 레벨신호(UP_L)의 인에이블 상태는 리셋신호(RST)가 입력될 때까지 유지된다.
펄스신호 생성부(3)는 제1 테스트모드 신호(TM_DN) 및 제2 테스트모드 신 호(TM_UP)를 입력받아 펄스신호(PULSE)를 생성한다. 이때, 생성되는 펄스신호(PULSE)의 펄스수는 제1 테스트모드 신호(TM_DN) 또는 제2 테스트모드 신호(TM_UP)의 펄스수와 동일하게 생성된다. 예를 들어, 제1 테스트모드 신호(TM_DN)가 3회 인가되는 경우 펄스신호(PULSE)는 3개의 펄스를 갖는 펄스신호로 생성된다.
트리밍신호 생성부(4)는 카운터로 구성되어 펄스신호(PULSE)의 펄스수에 따라 카운팅 동작을 수행하여 제1 내지 제6 트리밍 신호(TRIM<1:6>)를 생성한다. 예를 들어, 리셋신호(RST)에 따라 초기화되는 제1 내지 제6 트리밍 신호(TRIM<1:6>)의 레벨이 '0, 0, 0, 0, 0, 0'인 경우(여기서, '0'은 로우레벨이고, '1'은 하이레벨을 의미하며, 처음 '0'은 제1 트리밍신호(TRIM<1>)의 레벨이 로우레벨임을 의미하며, 마지막 '0'은 제6 트리밍신호(TRIM<6>)의 레벨이 로우레벨임을 의미한다.) 3개의 펄스로 구성된 펄스신호(PULSE)를 입력받은 트리밍신호 생성부(4)는 '0, 0, 0, 0, 1, 1'의 레벨로 업 카운팅된 제1 내지 제6 트리밍 신호(TRIM<1:6>)를 생성한다. 이때, 트리밍신호 생성부(4)는 최대 64회의 카운팅 동작을 수행할 수 있는데, 즉 펄스신호(PULSE)가 64개의 펄스로 구성된 경우 트리밍신호 생성부(4)에서 출력되는 제1 내지 제6 트리밍 신호(TRIM<1:6>)는 '1, 1, 1, 1, 1, 1'이 된다. 만약, 펄스신호(PULSE)의 펄스수가 64개를 초과하는 경우 65번째 카운팅 동작에서 생성되는 제1 내지 제6 트리밍 신호(TRIM<1:6>)는 '0, 0, 0, 0, 0, 0'으로 초기화되고, 이후의 카우팅동작에 의해 제1 내지 제6 트리밍 신호(TRIM<1:6>)는 앞서 설명한 바와 같이 업카운팅된다.
도 3을 참고하면, 기준전압 생성부(5)는 제1 레벨신호(DN_L)와 제2 레벨신 호(UP_L) 및 제1 내지 제6 트리밍 신호(TRIM<1:6>)를 입력받아 제1 내지 제6 다운디코딩신호(DN<1:6>) 및 제1 내지 제6 업디코딩신호(UP<1:6>)를 생성하는 디코더(50)와, 제1 내지 제6 다운디코딩신호(DN<1:6>) 및 제1 내지 제6 업디코딩신호(UP<1:6>)에 응답하여 각각 64개의 레벨로 트리밍되는 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)을 생성하는 트리밍부(52)로 구성된다.
도 4를 참고하면 디코더(50)는 제1 레벨신호(DN_L)와 제1 트리밍 신호(TRIM<1>)를 입력받아 제1 다운디코딩신호(DN<1>)를 생성하는 제1 논리부(500)와, 제2 레벨신호(UP_L)와 제1 트리밍 신호(TRIM<1>)를 입력받아 제1 업디코딩신호(UP<1>)를 생성하는 제2 논리부(501)와, 제1 레벨신호(DN_L)와 제2 트리밍 신호(TRIM<2>)를 입력받아 제2 다운디코딩신호(DN<2>)를 생성하는 제3 논리부(502)와, 제2 레벨신호(UP_L)와 제2 트리밍 신호(TRIM<2>)를 입력받아 제2 업디코딩신호(UP<2>)를 생성하는 제4 논리부(503)와, 제1 레벨신호(DN_L)와 제3 트리밍 신호(TRIM<3>)를 입력받아 제3 다운디코딩신호(DN<3>)를 생성하는 제5 논리부(504)와, 제2 레벨신호(UP_L)와 제3 트리밍 신호(TRIM<3>)를 입력받아 제3 업디코딩신호(UP<3>)를 생성하는 제6 논리부(505)와, 제1 레벨신호(DN_L)와 제4 트리밍 신호(TRIM<4>)를 입력받아 제4 다운디코딩신호(DN<4>)를 생성하는 제7 논리부(506)와, 제2 레벨신호(UP_L)와 제4 트리밍 신호(TRIM<4>)를 입력받아 제4 업디코딩신호(UP<4>)를 생성하는 제8 논리부(507)와, 제1 레벨신호(DN_L)와 제9 트리밍 신호(TRIM<9>)를 입력받아 제5 다운디코딩신호(DN<5>)를 생성하는 제9 논리부(508) 와, 제2 레벨신호(UP_L)와 제5 트리밍 신호(TRIM<5>)를 입력받아 제5 업디코딩신호(UP<5>)를 생성하는 제10 논리부(509)와, 제1 레벨신호(DN_L)와 제6 트리밍 신호(TRIM<6>)를 입력받아 제6 다운디코딩신호(DN<6>)를 생성하는 제11 논리부(510)와, 제2 레벨신호(UP_L)와 제6 트리밍 신호(TRIM<6>)를 입력받아 제6 업디코딩신호(UP<6>)를 생성하는 제12 논리부(511)로 구성된다.
도 5를 참고하면 트리밍부(52)는 전압분배부(520), 비교부(522), 구동부(524), 제1 저항부(526), 제2 저항부(528) 및 출력부(529)로 구성된다.
전압분배부(520)는 노드(nd10)의 전압을 분배하여 분배전압(VA)을 생성하는 NMOS 트랜지스터(N102, N103)로 구성된다. 비교부(522)는 분배전압(VA)과 기준전압(Ref)을 입력받아 구동전압(VB)을 생성하는 차등증폭회로로 구성된다. 구동부(524)는 구동전압(VB)을 입력받아 노드(nd10)를 구동하는 PMOS 트랜지스터(P102)로 구성된다.
제1 저항부(526)는 제1 저항조절부(5260) 및 제2 저항조절부(5262)로 구성된다. 제1 저항조절부(5260)는 노드(nd10)와 노드(nd11) 사이에 직렬연결된 다수의 저항소자(R101~R106)와 저항소자(R101~R106)와 병렬 연결되어 제1 내지 제6 다운디코딩신호(DN<1:6>)에 응답하여 턴온되는 전달게이트(T101~T106)로 구성된다. 제2 저항조절부(5262)는 노드(nd11)와 노드(nd12) 사이에 직렬연결된 다수의 저항소자(R111~R116)와 저항소자(R111~R116)와 병렬 연결되어 제1 내지 제6 업디코딩신호(UP<1:6>)에 응답하여 턴온되는 전달게이트(T111~T116)로 구성된다.
제2 저항부(528)는 제3 저항조절부(5280) 및 제4 저항조절부(5282)로 구성된 다. 제3 저항조절부(5280)는 노드(nd13)와 노드(nd14) 사이에 직렬연결된 다수의 저항소자(R121~R126)와 저항소자(R121~R126)와 병렬 연결되어 제1 내지 제6 업디코딩신호(UP<1:6>)에 응답하여 턴온되는 전달게이트(T121~T126)로 구성된다. 제4 저항조절부(5282)는 노드(nd14)와 접지단 사이에 직렬연결된 다수의 저항소자(R131~R136)와 저항소자(R131~R136)와 병렬 연결되어 제1 내지 제6 다운디코딩신호(DN<1:6>)에 응답하여 턴온되는 전달게이트(T131~T136)로 구성된다.
출력부(529)는 다수의 저항소자(R141~R145)로 구성되어 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)을 생성하여 출력한다. 여기서, 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)은 온도별 사용되는 기준전압으로, 제1 기준전압(VREF_100)은 100℃에서 사용되는 기준전압이고, 제6 기준전압(VREF_55)은 55℃에서 사용되는 기준전압이다.
이와 같이 구성된 기준전압 트리밍회로의 동작을 도3 내지 도5를 참고하여 설명하되, 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨을 낮추기 위한 과정(이하, '다운 트리밍과정'으로 지칭한다.)과 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨을 높이기 위한 과정(이하, '업 트리밍과정'으로 지칭한다.)으로 나누어 설명하면 다음과 같다.
다운 트리밍과정은 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨이 높다고 판단될 때 제1 테스트모드 신호(TM_DN)를 인가함으로써 수행된다. 즉, 제1 테스트모드 신호(TM_DN)의 펄스가 인가될 때마다 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨은 한단계 감소되는데, 제1 테스트모드 신호(TM_DN)의 펄스는 총 26개=64개까지 인가되어 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨을 64 단계까지 감소시킬 수 있다. 이하, 제1 테스트모드 신호(TM_DN)가 인가되어 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨이 낮아지는 과정을 구체적으로 살펴본다.
우선, 제1 테스트모드 신호(TM_DN)가 인가되면 제1 레벨신호 생성부(1)는 하이레벨(실시예에 따라서는 로우레벨)로 인에이블된 제1 레벨신호(DN_L)을 생성한다. 이때, 제2 테스트모드 신호(TM_UP)는 펄스신호로 입력되지 않으므로 제2 레벨신호 생성부(2)는 리셋신호(RST)에 의해 리셋된 상태로 로우레벨(실시예에 따라서는 하이레벨)로 디스에이블된 제2 레벨신호(UP_L)를 생성한다.
아울러, 제1 테스트모드 신호(TM_DN)와 제2 테스트모드 신호(TM_UP)를 입력받는 펄스신호 생성부(3)는 제1 테스트모드 신호(TM_DN)와 동일한 펄스수를 갖는 펄스신호(PULSE)를 생성한다.
펄스신호(PULSE)를 입력받은 트리밍신호 생성부(4)는 카운팅하여 제1 내지 제6 트리밍 신호(TRIM<1:6>)를 생성한다. 이를 보다 구체적으로 살펴보면 다음과 같다. 트리밍신호 생성부(4)에서 출력되는 제1 내지 제6 트리밍 신호(TRIM<1:6>)는 초기상태에서 '0, 0, 0, 0, 0, 0'으로 설정되어 있다. 트리밍신호 생성부(4)에 펄스신호(PULSE)가 입력되면 카운팅 동작이 수행되는 데, 카운팅 동작은 펄스신호(PULSE)의 펄스수에 의해 결정된다. 즉, 제1 테스트모드 신호(TM_DN)의 펄스가 3회 인가되는 경우 펄스신호 생성부(3)에서 생성되는 펄스신호(PULSE) 또한 3개의 펄스를 갖고, 이와 같이 생성된 펄스신호(PULSE)를 입력받는 트리밍신호 생성부(4)는 3번의 카운팅동작을 수행하여 '0, 0, 0, 0, 1, 1'로 업 카운팅된 제1 내지 제6 트리밍 신호(TRIM<1:6>)를 생성한다.
다음으로, 기준전압생성부(5)는 제1 레벨신호(DN_L)와 제2 레벨신호(UP_L) 및 제1 내지 제6 트리밍 신호(TRIM<1:6>)를 입력받아 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)을 생성한다. 이때, 제1 레벨신호(DN_L)는 하이레벨이고, 제2 레벨신호(UP_L)는 로우레벨이므로, 디코더(50)에서 출력되는 제1 내지 제6 업디코딩신호(UP<1:6>)는 모두 로우레벨이고, 제1 내지 제6 다운디코딩신호(DN<1:6>)는 제1 내지 제6 트리밍 신호(TRIM<1:6>)에 의해 결정된다.
예를 들어, 앞서 살펴본 예에서와 같이, 제1 테스트모드 신호(TM_DN)가 3회 인가되어 펄스신호(PULSE)의 펄스수가 3개로 생성되는 경우 제1 내지 제6 트리밍 신호(TRIM<1:6>)는 '0, 0, 0, 0, 1, 1'로 생성되고, 이로부터 생성되는 제1 내지 제6 다운디코딩신호(DN<1:6>) 또한, '0, 0, 0, 0, 1, 1'로 생성된다.
이와 같이 생성된 제1 내지 제6 다운디코딩신호(DN<1:6>)에 의한 제1 저항 부(526) 제2 저항부(528)의 저항값의 변화를 살펴보면 다음과 같다. 제1 테스트모드 신호(TM_DN) 및 제2 테스트모드 신호(TM_UP)가 인가되지 않은 상태에서 제1 내지 제6 다운디코딩신호(DN<1:6>) 및 제1 내지 제6 업디코딩신호(UP<1:6>)는 모두 로우레벨로 생성되므로 전달게이트(T101~T106, T121~T126)은 턴온되고, 전달게이트(T111~T116, T131~T136)은 턴오프된다. 이때, 제1 저항부(526)의 저항값은 R111+R112+R113+R114+R115+R116이 되고, 제2 저항부(528)의 저항값은 R131+R132+R133+R134+R135+R136이 된다.
이와 같은 상태에서, 앞서 살펴본 예에서와 같이 제1 테스트모드 신호(TM_DN)가 3회 인가되면 제1 내지 제6 다운디코딩신호(DN<1:6>)는 '0, 0, 0, 0, 1, 1'로 생성되고, 제1 내지 제6 업디코딩신호(UP<1:6>)는 모두 로우레벨 생성되므로, 전달게이트(T105~T106)은 턴오프되고, 전달게이트(T135~T136)은 턴온된다. 따라서, 제1 저항부(526)의 저항값은 R105+R106+R111+R112+R113+R114+R115+R116이 되고, 제2 저항부(528)의 저항값은 R131+R132+R133+R134이 된다.
이상을 정리하면, 제1 테스트모드 신호(TM_DN)가 인가됨에 따라 제1 저항부(526)의 저항값은 점차 증가하고, 제2 저항부(528)의 저항값은 점차 감소하므로 출력부(529)에서 생성되는 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨은 점차 감소한다. 제1 테스트모드 신호(TM_DN)의 펄스가 64회 인가되면 제1 내지 제6 다운디코딩신호(DN<1:6>)는 '0, 0, 0, 0, 0, 0'에서 '1, 1, 1, 1, 1, 1'로 상승하여 제1 저항부(526)의 저항값을 증가시키고, 제2 저항부(528)의 저항값을 감소시키므로, 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨은 제1 테스트모드 신호(TM_DN)에 의해 64단계의 레벨로 감소시킬 수 있다.
상기 다운 트리밍 과정이 종료되면 리셋신호가 하이레벨로 인가되어 제1 레벨신호 생성부(1)에서 생성되는 제1 레벨신호(DN_L)를 로우레벨로 천이시키고, 트리밍신호 생성부(4)에서 생성되는 제1 내지 제6 트리밍 신호(TRIM<1:6>)를 '0, 0, 0, 0, 0, 0'로 초기화시킨다.
이와 같은 다운 트리밍 과정은 도 6을 통해 보다 구체적으로 확인할 수 있다. 즉, 제1 테스트모드 신호(TM_DN)가 입력되면 트리밍신호 생성부(4)는 카운팅 동작에 의해 '0, 0, 0, 0, 0, 0'에서 '1, 1, 1, 1, 1, 1'로 업 카운팅되는 제1 내지 제6 트리밍 신호(TRIM<1:6>)를 생성한다. 따라서, 제1 저항부(526)의 저항값은 점차 증가하고, 제2 저항부(528)의 저항값은 점차 감소하여 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨이 감소되는 것을 확인할 수 있다.
업 트리밍과정은 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨이 낮다고 판단될 때 제2 테스트모드 신호(TM_UP)를 인가함으로써 수행된다. 즉, 제2 테스트모드 신호(TM_UP)의 펄스가 인가될 때마다 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨은 한단계씩 증가되는데, 제2 테스트모드 신호(TM_UP)의 펄스는 총 26개=64개까지 인가되어 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨을 64 단계까지 증가시킬 수 있다. 이하, 제2 테스트모드 신호(TM_UP)가 인가되어 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨이 증가되는 과정을 구체적으로 살펴본다.
우선, 제2 테스트모드 신호(TM_UP)가 인가되면 제2 레벨신호 생성부(2)는 하이레벨(실시예에 따라서는 로우레벨)로 인에이블된 제2 레벨신호(UP_L)를 생성한다. 이때, 제1 테스트모드 신호(TM_DN)는 펄스신호로 입력되지 않으므로 제1 레벨신호 생성부(1)는 리셋신호(RST)에 의해 리셋된 상태로 로우레벨(실시예에 따라서는 하이레벨)로 디스에이블된 제1 레벨신호(DN_L)를 생성한다.
아울러, 제1 테스트모드 신호(TM_DN)와 제2 테스트모드 신호(TM_UP)를 입력받는 펄스신호 생성부(3)는 제2 테스트모드 신호(TM_UP)와 동일한 펄스수를 갖는 펄스신호(PULSE)를 생성한다.
펄스신호(PULSE)를 입력받은 트리밍신호 생성부(4)는 카운팅하여 제1 내지 제6 트리밍 신호(TRIM<1:6>)를 생성한다. 이를 보다 구체적으로 살펴보면 다음과 같다. 트리밍신호 생성부(4)에서 출력되는 제1 내지 제6 트리밍 신호(TRIM<1:6>)는 초기상태에서 '0, 0, 0, 0, 0, 0'으로 설정되어 있다. 트리밍신호 생성부(4)에 펄스신호(PULSE)가 입력되면 카운팅 동작이 수행되는 데, 카운팅 동작은 펄스신호(PULSE)의 펄스수에 의해 결정된다. 즉, 제2 테스트모드 신호(TM_UP)의 펄스가 3 회 인가되는 경우 펄스신호 생성부(3)에서 생성되는 펄스신호(PULSE) 또한 3개의 펄스를 갖고, 이와 같이 생성된 펄스신호(PULSE)를 입력받는 트리밍신호 생성부(4)는 3번의 카운팅동작을 수행하여 '0, 0, 0, 0, 1, 1'로 업 카운팅된 제1 내지 제6 트리밍 신호(TRIM<1:6>)를 생성한다.
다음으로, 기준전압생성부(5)는 제1 레벨신호(DN_L)와 제2 레벨신호(UP_L) 및 제1 내지 제6 트리밍 신호(TRIM<1:6>)를 입력받아 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)을 생성한다. 이때, 제1 레벨신호(DN_L)는 로우레벨이고, 제2 레벨신호(UP_L)는 하이레벨이므로, 디코더(50)에서 출력되는 제1 내지 제6 다운디코딩신호(DN<1:6>)는 모두 로우레벨이고, 제1 내지 제6 업디코딩신호(UP<1:6>)는 제1 내지 제6 트리밍 신호(TRIM<1:6>)에 의해 결정된다.
예를 들어, 앞서 살펴본 예에서와 같이, 제2 테스트모드 신호(TM_UP)가 3회 인가되어 펄스신호(PULSE)의 펄스수가 3개로 생성되는 경우 제1 내지 제6 트리밍 신호(TRIM<1:6>)는 '0, 0, 0, 0, 1, 1'로 생성되고, 이로부터 생성되는 제1 내지 제6 업디코딩신호(UP<1:6>) 또한, '0, 0, 0, 0, 1, 1'로 생성된다.
이와 같이 생성된 제1 내지 제6 업디코딩신호(UP<1:6>)에 의한 제1 저항부(526) 제2 저항부(528)의 저항값의 변화를 살펴보면 다음과 같다. 제1 테스트모드 신호(TM_DN) 및 제2 테스트모드 신호(TM_UP)가 인가되지 않은 상태에서 제1 내지 제6 다운디코딩신호(DN<1:6>) 및 제1 내지 제6 업디코딩신호(UP<1:6>)는 모두 로우레벨로 생성되므로 전달게이트(T101~T106, T121~T126)은 턴온되고, 전달게이 트(T111~T116, T131~T136)은 턴오프된다. 이때, 제1 저항부(526)의 저항값은 R111+R112+R113+R114+R115+R116이 되고, 제2 저항부(528)의 저항값은 R131+R132+R133+R134+R135+R136이 된다.
이와 같은 상태에서, 앞서 살펴본 예에서와 같이 제2 테스트모드 신호(TM_UP)가 3회 인가되면 제1 내지 제6 업디코딩신호(UP<1:6>)는 '0, 0, 0, 0, 1, 1'로 생성되고, 제1 내지 제6 다운디코딩신호(DN<1:6>)는 모두 로우레벨 생성되므로, 전달게이트(T115~T116)는 턴온되고, 전달게이트(T125~T126)는 턴오프된다. 따라서, 제1 저항부(526)의 저항값은 R111+R112+R113+R114이 되고, 제2 저항부(528)의 저항값은 R125+R126+R131+R132+R133+R134+R135+R136이 된다.
이상을 정리하면, 제2 테스트모드 신호(TM_UP)가 인가됨에 따라 제1 저항부(526)의 저항값은 점차 감소하고, 제2 저항부(528)의 저항값은 점차 증가하므로 출력부(529)에서 생성되는 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨은 점차 증가한다. 제2 테스트모드 신호(TM_UP)의 펄스가 64회 인가되면 제1 내지 제6 업디코딩신호(UP<1:6>)는 '0, 0, 0, 0, 0, 0'에서 '1, 1, 1, 1, 1, 1'로 상승하여 제1 저항부(526)의 저항값을 감소시키고, 제2 저항부(528)의 저항값을 증가시키므로, 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨은 제2 테스트모드 신호(TM_UP)에 의해 64단계의 레벨로 증가시킬 수 있다.
상기 업 트리밍 과정이 종료되면 리셋신호가 하이레벨로 인가되어 제2 레벨신호 생성부(2)에서 생성되는 제2 레벨신호(UP_L)를 로우레벨로 천이시키고, 트리 밍신호 생성부(4)에서 생성되는 제1 내지 제6 트리밍 신호(TRIM<1:6>)를 '0, 0, 0, 0, 0, 0'로 초기화시킨다.
이상 설명한 본 실시예의 기준전압 트리밍회로는 전달게이트 제어를 통해 제1 내지 제6 기준전압(VREF_100, VREF_95, VREF_90, VREF_85, VREF_75, VREF_55)의 레벨을 128단계로 트리밍함으로써, 적은 저항소자를 사용하고 라인 증가 없이 기준전압 트리밍회로를 구현할 수 있다.
도 1은 종래 기술에 따른 기준전압 트리밍회로의 회로도이다.
도 2는 본 발명의 일실시예에 따른 기준전압 트리밍회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 기준전압 트리밍회로에 포함된 기준전압 생성부의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 기준전압 생성부에 포함된 디코더의 회로도이다.
도 5는 도 3에 도시된 기준전압 생성부에 포함된 트리밍부의 회로도이다.
도 6은 도 2에 도시된 기준전압 트리밍회로에서 생성되는 기준전압의 레벨을 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1: 제1 레벨신호 생성부 2: 제2 레벨신호 생성부
3: 펄스신호 생성부 4: 트리밍신호 생성부
5: 기준전압 생성부 50: 디코더
500~511: 제1 내지 제12 논리부 52: 트리밍부
520: 전압분배부 522: 비교부
524: 구동부 526: 제1 저항부
5260: 제1 저항조절부 5262: 제2 저항조절부
528: 제2 저항부 5280: 제3 저항조절부
5282: 제4 저항조절부

Claims (29)

  1. 제1 테스트모드 신호를 입력받아 제1 레벨신호를 생성하는 제1 레벨신호 생성부;
    제2 테스트모드 신호를 입력받아 제2 레벨신호를 생성하는 제2 레벨신호 생성부;
    상기 제1 및 제2 테스트모드 신호를 입력받아 펄스신호를 생성하는 펄스신호 생성부;
    상기 펄스신호를 입력받아 트리밍신호를 생성하는 트리밍신호 생성부; 및
    상기 제1 및 제2 레벨신호와 상기 트리밍신호를 입력받아 다양한 레벨로 트리밍되는 기준전압을 생성하는 기준전압 생성부를 포함하는 기준전압 트리밍회로.
  2. 제 1 항에 있어서, 상기 제1 레벨신호 생성부는 제1 테스트모드 신호의 펄스가 인가되는 경우 소정 레벨로 인에이블되고 리셋신호에 의해 디스에이블되는 상기 제1 레벨신호를 생성하는 기준전압 트리밍회로.
  3. 제 1 항에 있어서, 상기 제2 레벨신호 생성부는 제2 테스트모드 신호의 펄스가 인가되는 경우 소정 레벨로 인에이블되고 리셋신호에 의해 디스에이블되는 상기 제2 레벨신호를 생성하는 기준전압 트리밍회로.
  4. 제 1 항에 있어서, 상기 펄스신호 생성부는 상기 제1 테스트모드 신호 또는 제2 테스트모드 신호와 동일한 펄스수를 갖는 상기 펄스신호를 생성하는 기준전압 트리밍회로.
  5. 제 1 항에 있어서, 상기 트리밍신호 생성부는 상기 펄스신호의 펄스수만큼의 카운팅 동작을 수행하여 상기 트리밍신호를 생성하는 기준전압 트리밍회로.
  6. 제 5 항에 있어서, 상기 기준전압 생성부는
    상기 제1 및 제2 레벨신호와 상기 트리밍신호를 입력받아 디코딩하여 제1 디코딩신호 및 제2 디코딩신호를 생성하는 디코더; 및
    상기 제1 및 제2 디코딩신호를 입력받아 상기 기준전압을 다양한 레벨로 트리밍하여 출력하는 트리밍부를 포함하는 기준전압 트리밍회로.
  7. 제 6 항에 있어서, 상기 디코더는
    상기 제1 레벨신호와 상기 트리밍신호를 입력받아 상기 디코딩신호를 생성하는 제1 논리부; 및
    상기 제2 레벨신호와 상기 트리밍신호를 입력받아 상기 디코딩신호를 생성하는 제2 논리부를 포함하는 기준전압 트리밍회로.
  8. 제 7 항에 있어서, 상기 제1 및 제2 논리부는 논리곱 연산을 수행하는 기준전압 트리밍회로.
  9. 제 6 항에 있어서, 상기 트리밍부는
    제1 노드와 기준전압이 출력되는 제2 노드 사이에 연결되어, 상기 제1 및 제2 디코딩신호에 응답하여 저항값이 조절되는 제1 저항부; 및
    상기 제2 노드와 제3 노드 사이에 연결되어, 상기 제1 및 제2 디코딩신호에 응답하여 저항값이 조절되는 제2 저항부를 포함하는 기준전압 트리밍회로.
  10. 제 9 항에 있어서, 상기 제1 저항부는
    상기 제1 노드와 제4 노드 사이에 연결된 제1 저항소자;
    상기 제4 노드와 상기 제2 노드 사이에 연결된 제2 저항소자;
    상기 제1 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 제1 전달소자; 및
    상기 제2 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 제2 전달소자를 포함하는 기준전압 트리밍회로.
  11. 제 9 항에 있어서, 상기 제2 저항부는
    상기 제2 노드와 제4 노드 사이에 연결된 제1 저항소자;
    상기 제4 노드와 상기 제3 노드 사이에 연결된 제2 저항소자;
    상기 제1 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 제1 전달소자; 및
    상기 제2 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 제2 전달소자를 포함하는 기준전압 트리밍회로.
  12. 제 6 항에 있어서, 상기 트리밍부는
    제1 노드와 기준전압이 출력되는 제2 노드 사이에 연결되어, 상기 제1 및 제2 디코딩신호에 응답하여 저항값이 조절되는 저항부를 포함하는 기준전압 트리밍회로.
  13. 제 12 항에 있어서, 상기 저항부는
    상기 제1 노드와 제3 노드 사이에 연결된 제1 저항소자;
    상기 제3 노드와 상기 제2 노드 사이에 연결된 제2 저항소자;
    상기 제1 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 제1 전달소자; 및
    상기 제2 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 제2 전달소자를 포함하는 기준전압 트리밍회로.
  14. 제 6 항에 있어서, 상기 트리밍부는
    기준전압이 출력되는 제1 노드와 제2 노드 사이에 연결되어, 상기 제1 및 제2 디코딩신호에 응답하여 저항값이 조절되는 저항부를 포함하는 기준전압 트리밍회로.
  15. 제 14 항에 있어서, 상기 저항부는
    상기 제1 노드와 제3 노드 사이에 연결된 제1 저항소자;
    상기 제3 노드와 상기 제2 노드 사이에 연결된 제2 저항소자;
    상기 제1 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되 는 제1 전달소자; 및
    상기 제2 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 제2 전달소자를 포함하는 기준전압 트리밍회로.
  16. 제 6 항에 있어서, 상기 트리밍부는
    제1 노드와 기준전압이 출력되는 제2 노드 사이에 연결되어, 상기 제1 디코딩신호에 응답하여 저항값이 조절되는 제1 저항부; 및
    상기 제2 노드와 제3 노드 사이에 연결되어, 상기 제2 디코딩신호에 응답하여 저항값이 조절되는 제2 저항부를 포함하는 기준전압 트리밍회로.
  17. 제 16 항에 있어서, 상기 제1 저항부는
    상기 제1 노드와 상기 제2 노드 사이에 연결된 저항소자; 및
    상기 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 전달소자를 포함하는 기준전압 트리밍회로.
  18. 제 16 항에 있어서, 상기 제2 저항부는
    상기 제2 노드와 제3 노드 사이에 연결된 저항소자; 및
    상기 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 전달소자를 포함하는 기준전압 트리밍회로.
  19. 제1 및 제2 테스트모드 신호를 입력받아 제1 및 제2 레벨신호를 생성하는 레벨신호 생성부;
    상기 제1 및 제2 테스트모드 신호를 입력받아 펄스신호를 생성하는 펄스신호 생성부;
    상기 펄스신호를 입력받아 트리밍신호를 생성하는 트리밍신호 생성부;
    상기 제1 및 제2 레벨신호와 상기 트리밍신호를 입력받아 디코딩하여 제1 디코딩신호 및 제2 디코딩신호를 생성하는 디코더;
    제1 노드의 신호를 전압분배하여 분배신호를 생성하는 전압분배부;
    상기 분배신호와 기준전압을 비교하여 구동신호를 생성하는 비교부;
    상기 구동신호에 응답하여 상기 제1 노드를 구동하는 구동부;
    상기 제1 및 제2 디코딩신호에 응답하여 조절된 저항값의 비에 의해 상기 제1 노드의 전압을 전압분배하여 기준전압으로 출력하는 출력부를 포함하는 기준전압 트리밍회로.
  20. 제 19 항에 있어서, 상기 출력부는
    제1 노드와 기준전압이 출력되는 제2 노드 사이에 연결되어, 상기 제1 및 제2 디코딩신호에 응답하여 저항값이 조절되는 제1 저항부; 및
    상기 제2 노드와 제3 노드 사이에 연결되어, 상기 제1 및 제2 디코딩신호에 응답하여 저항값이 조절되는 제2 저항부를 포함하는 기준전압 트리밍회로.
  21. 제 20 항에 있어서, 상기 제1 저항부는
    상기 제1 노드와 제4 노드 사이에 연결된 제1 저항소자;
    상기 제4 노드와 상기 제2 노드 사이에 연결된 제2 저항소자;
    상기 제1 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 제1 전달소자; 및
    상기 제2 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 제2 전달소자를 포함하는 기준전압 트리밍회로.
  22. 제 20 항에 있어서, 상기 제2 저항부는
    상기 제2 노드와 제4 노드 사이에 연결된 제1 저항소자;
    상기 제4 노드와 상기 제3 노드 사이에 연결된 제2 저항소자;
    상기 제1 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 제1 전달소자; 및
    상기 제2 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 제2 전달소자를 포함하는 기준전압 트리밍회로.
  23. 제 19 항에 있어서, 상기 출력부는
    제1 노드와 기준전압이 출력되는 제2 노드 사이에 연결되어, 상기 제1 및 제2 디코딩신호에 응답하여 저항값이 조절되는 저항부를 포함하는 기준전압 트리밍회로.
  24. 제 23 항에 있어서, 상기 저항부는
    상기 제1 노드와 제3 노드 사이에 연결된 제1 저항소자;
    상기 제3 노드와 상기 제2 노드 사이에 연결된 제2 저항소자;
    상기 제1 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 제1 전달소자; 및
    상기 제2 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 제2 전달소자를 포함하는 기준전압 트리밍회로.
  25. 제 19 항에 있어서, 상기 출력부는
    기준전압이 출력되는 제1 노드와 제2 노드 사이에 연결되어, 상기 제1 및 제2 디코딩신호에 응답하여 저항값이 조절되는 저항부를 포함하는 기준전압 트리밍회로.
  26. 제 25 항에 있어서, 상기 저항부는
    상기 제1 노드와 제3 노드 사이에 연결된 제1 저항소자;
    상기 제3 노드와 상기 제2 노드 사이에 연결된 제2 저항소자;
    상기 제1 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 제1 전달소자; 및
    상기 제2 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 제2 전달소자를 포함하는 기준전압 트리밍회로.
  27. 제 19 항에 있어서, 상기 출력부는
    제1 노드와 기준전압이 출력되는 제2 노드 사이에 연결되어, 상기 제1 디코딩신호에 응답하여 저항값이 조절되는 제1 저항부; 및
    상기 제2 노드와 제3 노드 사이에 연결되어, 상기 제2 디코딩신호에 응답하여 저항값이 조절되는 제2 저항부를 포함하는 기준전압 트리밍회로.
  28. 제 27 항에 있어서, 상기 제1 저항부는
    상기 제1 노드와 상기 제2 노드 사이에 연결된 저항소자; 및
    상기 저항소자와 병렬 연결되어 상기 제1 디코딩신호에 응답하여 턴온되는 전달소자를 포함하는 기준전압 트리밍회로.
  29. 제 27 항에 있어서, 상기 제2 저항부는
    상기 제2 노드와 제3 노드 사이에 연결된 저항소자; 및
    상기 저항소자와 병렬 연결되어 상기 제2 디코딩신호에 응답하여 턴온되는 전달소자를 포함하는 기준전압 트리밍회로.
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344793A (ja) 2005-06-09 2006-12-21 Ricoh Co Ltd トリミング回路を有する半導体装置、そのトリミング方法及びその製造方法
KR20080062713A (ko) * 2006-12-29 2008-07-03 주식회사 하이닉스반도체 기준전압 트리밍회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344793A (ja) 2005-06-09 2006-12-21 Ricoh Co Ltd トリミング回路を有する半導体装置、そのトリミング方法及びその製造方法
KR20080062713A (ko) * 2006-12-29 2008-07-03 주식회사 하이닉스반도체 기준전압 트리밍회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8638006B2 (en) 2010-10-29 2014-01-28 SK Hynix Inc. Semiconductor apparatus and method of trimming voltage

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