KR20160132290A - Otp 메모리 읽기 회로 - Google Patents

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Abstract

본 발명은 한번의 프로그램이 가능한 OTP 메모리(One Time Programmable Memory)의 상태를 판독하여 출력하는 회로에 관한 것으로, 읽기 전압을 인가한 후 소정의 시간이 경과한 시점에 제1 지연시간동안 OTP 메모리 단위셀의 프로그램 여부를 판독함으로써 노이즈 특성을 향상시킬 수 있다.

Description

OTP 메모리 읽기 회로{Circuit for Reading the One Time Programmable memory}
본 발명은 한번의 프로그램이 가능한 OTP 메모리(One Time Programmable Memory)의 상태를 판독하여 출력하는 회로에 관한 것이다.
OTP 메모리는 한번의 프로그램이 가능한 비휘발성 메모리로서, 프로그램이 이뤄진 후에는 더 이상 프로그램 동작이 불가능하고 읽기 동작만이 가능하다. OTP 메모리의 단위셀로는 퓨즈방식이 널리 사용되는데, 퓨즈방식이란 퓨즈가 끊어졌는지 여부에 따라 데이터 값을 판독하는 방식을 의미한다.
안티퓨즈(anti-fuse)는 퓨즈방식을 이용한 OTP 메모리로서 트랜지스터 게이트 산화막을 퓨즈로 사용하기 때문에 퓨즈를 제조하기 위한 별도의 추가공정이 필요 없다. 안티퓨즈는 게이트 산화막을 이용하기 때문에 프로그램 되기 전에는 단선 상태(electrically open)에 있어 캐패시터처럼 동작하고, 프로그램이 되면 게이트 산화막이 파괴되면서 단락 상태(electrically short)가 된다.
안티퓨즈의 프로그램 동작은 항복전압(break-down voltage)보다 높은 고전압을 인가함으로써 게이트 산화막을 파괴한다. 읽기 동작은 안티퓨즈가 연결되는 감지노드에 전원전압(VDD) 또는 접지전압(VSS)을 인가하면서 일정한 전류를 출력하고, 감지노드의 전압을 측정하여 안티퓨즈가 단락 상태에 있는지 여부를 판독한다. 안티퓨즈가 프로그램되어 단락 상태에 있다면 안티퓨즈를 통해 전류가 흐르면서 감지노드의 전압이 변하게 되지만, 안티퓨즈가 단선 상태에 있다면 감지노드의 전압은 읽기전압이 된다. 즉, 안티퓨즈를 저항으로 보면, 단선 상태에 있는 안티퓨즈는 무한대의 저항을 가지므로 감지노드의 전압은 읽기전압에 의해 결정되지만, 안티퓨즈가 단락 상태가 되면 직렬로 연결된 읽기전압생성부와 안티퓨즈의 저항비에 의해 감지노드의 전압이 결정된다.
이 때, 안티퓨즈의 게이트 산화막이 파괴되더라도 일정한 저항값을 갖고 있기 때문에 감지노드는 안티퓨즈의 다른 전극에 연결된 전원전압(VDD) 또는 접지전압(VSS)로 완전히 수렴하지 못한다. 따라서 OTP 메모리 읽기 회로는 감지노드의 감지율을 높이기 위해 로직 문턱전압(logic threshold voltage)의 마진을 확보하는 것이 필요하다.
종래 기술에 의한 OTP 메모리 읽기 회로는 읽기 동작시 감지노드의 전압을 판독하기 위한 수단으로 로직 문턱전압(logic threshold voltage)을 조절한 버퍼 또는 차동증폭기 등을 사용하여 감지율을 향상시킨다.
그러나 안티퓨즈의 저항은 온도 및 공정 등의 영향으로 일정한 범위의 오차를 갖게 되고, 다양한 형태의 노이즈에 노출되므로 안티퓨즈 게이트 전극의 전압이 흔들릴 수 있다. 이 때, 안티퓨즈가 연결된 감지노드의 전압이 로직 문턱전압(logic threshold voltage) 레벨에서 흔들리면, 버퍼 또는 차동증폭기는 흔들리는 감지노드의 전압을 따라 잘못된 신호를 출력하는 문제점이 있다.
또한, 감지율을 향상시키기 위한 증폭기는 별도의 전압과 전류를 필요로 하기 때문에 증폭기의 전압과 전류를 공급하기 위한 회로가 증가되는 문제점이 있다.
또한, 일반적으로 OTP 메모리를 제조한 후 프로그램 여부를 테스트할 때에는 안정적인 전압과 상온(Room temperature)에서 검사를 진행한다. 그러나 실제 OTP 메모리는 다양한 변수를 가진 환경에서 사용되기 때문에 테스트 결과 정상 동작으로 선별되었다고 하더라도 실제 사용 환경에서 오동작을 하는 경우가 발생하기도 한다. 따라서, 종래 OTP 메모리 읽기 회로에 따르면 읽기 전압 마진을 확보하지 못하므로 테스트 결과를 신뢰하기 어려운 문제점이 있다.
(특허문헌 1) 미국등록특허 제8,199,552호 (2012. 06. 12. Unit cell of nonvolatile memory device and nonvolatile memory device having the same)
본 발명의 목적은 OTP 메모리가 연결된 감지노드에 노이즈가 발생하여 전압이 흔들리더라도 안정된 신호를 출력할 수 있는 OTP 메모리 읽기 회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 테스트 결과의 신뢰성을 향상시킨 OTP 메모리 읽기 회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 증폭기에 전압과 전류를 공급하기 위한 외부회로의 증가를 막고, 디지털 방식에 의한 잡음에 상대적으로 안정적인 동작을 보장할 수 있는 OTP 메모리 읽기 회로를 제공하는 것이다.
상기의 목적을 달성하기 위하여 본 발명의 실시예에 따른 OTP 메모리 읽기 회로는 읽기입력신호를 입력받아 읽기지연신호, 읽기전압신호 및 읽기래치신호를 생성하는 제어부, 제1 전극이 감지노드에 연결되는 OTP 메모리 단위셀, 상기 읽기전압신호를 입력받아 상기 감지노드에 읽기 전압을 인가하는 읽기전압생성부, 상기 감지노드의 전압을 판별하는 제1 감지부, 상기 읽기지연신호를 입력받아 상기 제1 감지부의 출력신호를 제1 지연시간 동안 지연시키는 판별부 및 상기 읽기래치신호를 입력받아 읽기입력신호의 하강 에지에서 제1 지연시간 동안 상기 판별부의 출력신호를 래치하는 래치부를 포함한다.
상기 읽기지연신호는 상기 읽기입력신호보다 제1 지연시간만큼 지연된 신호이고, 상기 읽기전압신호는 상기 읽기입력신호의 상승 에지부터 상기 읽기지연신호의 하강 에지까지의 시간동안 하이레벨을 갖는 신호이고, 상기 읽기래치신호는 상기 읽기입력신호의 상승 및 하강 에지에서 제1 지연시간만큼 하이레벨을 가질 수 있다.
상기 제어부는 딜레이 회로를 포함할 수 있다.
상기 제어부는 상기 딜레이 회로의 출력신호를 버퍼링하여 읽기지연신호를 생성하는 버퍼를 포함할 수 있다.
상기 제어부는 상기 읽기입력신호 및 딜레이 회로의 출력신호를 입력받아 읽기전압신호를 생성하는 OR 게이트를 포함할 수 있다.
상기 제어부는 상기 읽기입력신호 및 딜레이 회로의 출력신호를 입력받아 읽기래치신호를 생성하는 XOR 게이트를 포함할 수 있다.
상기 읽기전압생성부는 일반모드에서 제1 전류를 출력하고, 테스트모드에서 제2 전류를 출력할 수 있다.
상기 읽기전압생성부는, 제1 및 제2 풀업부, 제1 및 제2 풀업부와 감지노드 사이에 연결되는 제1 및 제2 전송게이트 및 상기 제1 및 제2 전송게이트를 제어하는 스위치부를 포함할 수 있다.
상기 제1 감지부는 슈미트트리거 회로를 포함할 수 있다.
상기 판별부는, 상기 읽기지연신호에 따라 상기 제1 감지부와의 연결을 차단하는 전송게이트, 상기 제1 감지부의 출력신호를 버퍼링하는 제2 감지부 및 상기 읽기지연신호에 따라 상기 제2 감지부의 입력단과 출력단을 프리차지하는 프리차지부를 포함할 수 있다.
상기 제2 감지부는, 제1 및 제2 인버터를 포함하고, 상기 제1 인버터의 입력단이 제2 인버터의 출력단과 연결되고, 상기 제2 인버터의 입력단이 제1 인버터의 출력단과 연결될 수 있다.
상기 제1 인버터는, 게이트 전극이 상기 제2 인버터의 출력단과 연결되는 풀업부 및 게이트 전극이 상기 프리차지부의 출력단과 연결되는 풀다운부를 포함할 수 있다.
상기 프리차지부는, 상기 제2 감지부의 입력단을 풀다운시키는 제1 풀다운부 및 상기 제2 감지부의 입력단을 풀다운시키는 제2 풀다운부를 포함할 수 있다.
본 발명에 의한 OTP 메모리 읽기 회로는 감지노드의 전압이 정상상태에 이른 후 소정의 시간동안 상기 감지노드의 전압을 래치함으로써 노이즈 특성을 향상시킬 수 있다.
본 발명에 의한 OTP 메모리 읽기 회로는 전류량의 마진을 확보함으로써 프로그램 여부에 대한 테스트 결과의 신뢰성을 향상시킬 수 있다.
본 발명에 의한 OTP 메모리 읽기 회로는 종래 기술에서 필요로 하였던 외부에서 인가되는 전압 또는 전류의 입력없이 순수한 디지털 방식으로 OTP data를 감지 및 저장하므로 외부회로에서의 회로증가를 막을 수 있으며 디지털 방식에 의한 잡음에 상대적으로 안정적인 동작을 보장할 수 있다.
도1은 본 발명의 실시예에 따른 OTP 메모리 읽기 회로를 나타내는 도면이다.
도2는 본 발명의 실시예에 따른 제어부를 나타내는 도면이다.
도3은 본 발명의 실시예에 따른 OTP 메모리 읽기 회로가 동작하는 신호의 파형을 나타내는 도면이다.
도4는 본 발명의 다른 실시예에 따른 읽기전압생성부를 적용한 OTP 메모리 읽기 회로를 나타내는 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도1은 본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)를 나타내는 도면이다.
먼저, 도1을 참조하여 본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)의 구성에 대해 설명하기로 한다. 본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)는 읽기입력신호(RE)를 입력받아 읽기전압신호(RE_EX), 읽기지연신호(RE_DLY) 및 읽기래치신호(RE_LAT)를 생성하는 제어부(110), 읽기전압신호(RE_EX)를 입력받아 감지노드(X)에 읽기 전압을 인가하는 읽기전압생성부(120), 제1 전극이 감지노드(X)에 연결되는 OTP 메모리 단위셀(130), 입력단이 감지노드(X)에 연결되는 제1 감지부(140), 입력단이 제1 감지부(140)의 출력단에 연결되는 판별부(150) 및 입력단이 판별부(150)의 출력단에 연결되는 래치부(160)를 포함한다. 이 때, 본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)는 프로그램 동작시 OTP 메모리 단위셀(130)의 제1 전극에 고전압을 인가하여 게이트 산화막을 파괴하기 위한 프로그램전압인가부(170)를 더 포함할 수 있다.
제어부(110)는 1개의 입력단과 3개의 출력단을 포함한다. 상기 입력단에는 읽기입력신호(RE)가 입력된다. 상기 3개의 출력단에는 읽기전압신호(RE_EX), 읽기지연신호(RE_DLY) 및 읽기래치신호(RE_LAT)가 각 출력된다. 이 때, 제어부(110)는 프로그램입력신호(WR)를 입력받아 프로그램제어신호(WR_EN)를 출력하고, 리셋입력신호(RST)를 입력받아 리셋제어신호(RSTB)를 출력하는 구성을 더 포함할 수 있다. 제어부(110)의 구체적인 구성에 대해서는 도2를 참조하여 후술하기로 한다.
읽기전압생성부(120)는 소스 전극이 전원단(VDD)에 연결되고, 게이트 전극이 읽기전압신호(RE_EX) 노드와 연결되고, 드레인 전극이 감지노드(X)에 연결되는 풀업부(P1)를 포함한다. 읽기전압생성부(120)는 읽기전압신호(RE_EX)를 버퍼링하기 위해 읽기전압신호(RE_EX)가 인가되는 노드와 읽기전압생성부(120)의 게이트 전극 사이에 NOT 게이트(121) 또는 버퍼를 더 포함할 수 있다. 도1은 읽기전압생성부(120)가 전원전압(VDD)을 인가하는 풀업부(P1)로 이루어진 구성을 도시하고 있지만, 접지전압(VSS)을 인가하는 풀다운부로 구성하는 등 다양한 형태의 구성이 가능하다.
OTP 메모리 단위셀(130)은 제1 전극이 감지노드(X)에 연결되고, 제2 전극이 접지단(VSS)에 연결되는 안티퓨즈를 포함한다. 도1은 OTP 메모리 단위셀(130)이 접지단(VSS)과 연결되는 구성을 도시하고 있지만, 읽기전압생성부(120)가 풀다운부로 구성되는 경우 제2 전극이 전원단(VDD)에 연결되는 등 읽기전압생성부(120)의 구성에 따라 다양한 형태의 구성이 가능하다.
제1 감지부(140)는 입력단이 감지노드(X)에 연결되는 슈미트트리거 회로(141)로 구성된다. 제1 감지부(140)의 입력단과 감지노드(X) 사이에는 프로그램 동작시 감지노드(X)에 인가되는 고전압으로부터 제1 감지부(140)의 게이트를 보호하기 위해 저항(142)을 더 포함할 수 있다.
판별부(150)는 제1 감지부(140)의 출력단과 제2 감지부(152) 사이에 연결되고 게이트 전극이 읽기지연신호(RE_DLY)와 연결되는 전송게이트(151), 입력단이 전송게이트에 연결되고 출력단이 판별부(150)의 출력단과 연결되는 제2 감지부(152) 및 입력단이 읽기지연신호(RE_DLY)에 연결되고 출력단이 제2 감지부(152)의 입력단과 출력단에 각 연결되는 프리차지부(153)를 포함한다.
전송게이트(151)는 소스 또는 드레인 전극이 제1 감지부(140)의 출력단과 연결되고, 드레인 또는 소스 전극이 제2 감지부(152)의 입력단과 연결되고, 게이트 전극이 읽기지연신호(RE_DLY)와 연결되는 N형 트랜지스터(N1)를 포함한다. 도1은 전송게이트(151)가 N형 트랜지스터(N1)로 구성된 전송게이트를 도시하고 있지만, P형 트랜지스터를 포함하는 등 다양한 형태로 구성이 가능하다.
제2 감지부(152)는 제1 인버터(154) 및 제2 인버터(155)를 포함한다. 제1 인버터(154)는 소스 전극이 전원단(VDD)에 연결되고 게이트 전극이 제2 인버터(155)의 출력단에 연결되는 풀업부(P2) 및 소스 전극이 접지단(VSS)에 연결되고 게이트 전극이 전송게이트(151)의 드레인 또는 소스 전극에 연결되고 드레인 전극이 상기 풀업부(P2)에 연결되는 풀다운부(N2)를 포함한다. 제2 인버터는(155)는 입력단이 제1 인버터(154)의 출력단과 연결되고 출력단이 제1 인버터(154)의 풀업부(P2)의 게이트 전극에 연결된다. 도1은 제2 인버터(155)의 출력단이 제1 인버터(154)의 입력단 중 풀업부(P2)에 연결된 구성을 도시하고 있지만, 제1 인버터(154)의 입력단 중 풀다운부(N2)에 연결되는 형태로 구성될 수도 있다.
프리차지부(153)는 제2 감지부(152)의 입력단을 풀다운시키는 제1 풀다운부(N3) 및 제2 감지부(152)의 출력단을 풀다운시키는 제2 풀다운부(N4)를 포함한다. 이 때, 프리차지부(153)는 읽기지연신호(RE_DLY)의 입력에 따라 제1 및 제2 풀다운부(N3, N4)를 턴온시키기 위하여 NOT 게이트(156) 또는 버퍼를 더 포함할 수 있다.
래치부(160)는 입력단이 판별부(150)의 출력단과 연결되고, 인에이블단(EN)이 읽기래치신호(RE_LAT)에 연결되고, 출력단이 OTP 메모리 읽기 회로(100)의 출력단과 연결되는 래치회로(161)를 포함한다. 래치부(160)는 래치회로(161)의 출력신호를 버퍼링하기 위해 NOT 게이트(162) 또는 버퍼를 더 포함할 수 있다.
도2는 본 발명의 실시예에 따른 제어부(110)를 나타내는 도면이다.
도2를 참조하여 제어부(110)의 구성에 대해 설명하기로 한다. 제어부(110)는 1개의 입력단(RE)과 3개의 출력단(RE_EX, RE_DLY, RE_LAT)을 포함한다. 제어부(110)는 입력단(RE)과 연결되는 딜레이 회로(111), 딜레이 회로(111)의 출력신호를 입력받아 읽기지연신호(RE_DLY)를 출력하는 버퍼(112), 딜레이 회로(111)의 출력신호와 읽기입력신호(RE)를 입력받아 읽기전압신호(RE_EX)를 출력하는 제1 논리 회로(113) 및 딜레이 회로(111)의 출력신호와 읽기입력신호(RE)를 입력받아 읽기래치신호(RE_LAT)를 출력하는 제2 논리 회로(114)를 포함한다.
읽기전압신호(RE_EX)는 읽기입력신호(RE)와 읽기지연신호(RE_DLY) 중 어느 하나라도 온 상태(on state)에 있으면 읽기전압생성부(120)를 턴온시킨다. 이 때, 읽기전압생성부(120)를 턴온시키는 신호가 하이레벨이면 읽기입력신호(RE)와 읽기지연신호(RE_DLY)의 OR 연산을 통해 읽기전압신호(RE_EX)를 생성할 수 있다. 따라서 제1 논리 회로(113)는 OR 게이트로 구성할 수 있다.
읽기래치신호(RE_LAT)는 읽기입력신호(RE)가 로우레벨에서 하이레벨로 천이되는 상승에지와 하이레벨에서 로우레벨로 천이되는 하강에지에서 제1 지연시간(T_rd)동안 래치부(160)를 턴온시킨다. 이 때, 래치부(160)를 턴온시키는 신호가 하이레벨이면 읽기입력신호(RE)와 읽기지연신호(RE_DLY)의 XOR 연산을 통해 읽기래치신호(RE_LAT)를 생성할 수 있다. 따라서 제2 논리 회로(114)는 XOR 게이트로 구성할 수 있다.
이 때, 제어부(110)는 프로그램입력신호(WR)를 입력받아 프로그램제어신호(WR_EN)를 출력하는 NOT 게이트(115) 및 리셋입력신호(RST)를 입력받아 리셋제어신호(RSTB)를 출력하는 버퍼(116)를 더 포함할 수 있다
도3은 본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)가 동작하는 신호의 파형을 나타내는 도면이다.
도1 내지 도3을 참조하여 본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)의 구체적인 동작에 대해 설명하기로 한다.
먼저, 읽기 동작을 수행하기 전에 OTP 메모리 읽기 회로(100)를 활성화하기 위해 리셋제어신호(RSTB)가 온상태(on state)가 된다. 이 때, 프로그램제어신호(WR_EN)는 오프상태(Off state)를 유지한다.
읽기입력신호(RE)가 제어부(110)로 입력되면 딜레이 회로(111)를 거쳐 제1 지연시간(T_rd)만큼 지연된 딜레이 회로(111)의 출력신호가 생성되고, 버퍼(112)는 딜레이 회로(111)의 출력신호를 버퍼링하여 읽기지연신호(RE_DLY)를 출력한다. 따라서 읽기입력신호(RE)가 로우레벨에서 하이레벨로 상승하면 읽기지연신호(RE_DLY)는 제1 지연시간(T_rd)만큼 지연되어 로우레벨에서 하이레벨로 상승한다.
OR 게이트(113)는 읽기입력신호(RE)와 딜레이 회로(111)의 출력신호를 입력받아 OR 연산을 수행하여 읽기전압신호(RE_EX)를 출력한다. 읽기전압신호(RE_EX)는 읽기입력신호(RE)와 딜레이 회로(111)의 출력신호의 OR 연산에 의해 생성되므로, 읽기입력신호(RE) 및 딜레이 회로(111)의 출력신호 중 어느 하나라도 하이레벨이면 읽기전압신호(RE_EX)도 하이레벨이 된다. 따라서 읽기전압신호(RE_EX)는 읽기입력신호(RE)의 상승 에지부터 딜레이 회로(111)의 출력신호 또는 읽기지연신호(RE_DLY)의 하강 에지까지 하이레벨이 된다.
XOR 게이트(114)는 읽기입력신호(RE)와 딜레이 회로(111)의 출력신호를 입력받아 XOR 연산을 수행하여 읽기래치신호(RE_LAT)를 출력한다. 읽기래치신호(RE_LAT)는 읽기입력신호(RE)와 딜레이 회로(111)의 출력신호의 XOR 연산에 의해 생성되므로, 읽기입력신호(RE) 및 딜레이 회로(111)의 출력신호가 다른 레벨이면 하이레벨이 된다. 따라서 읽기래치신호(RE_LAT)는 읽기입력신호(RE)의 상승 에지부터 딜레이 회로(111)의 출력신호 또는 읽기지연신호(RE_DLY)의 상승 에지까지 하이레벨이 되고, 읽기래치신호(RE_LAT)는 읽기입력신호(RE)의 하강 에지부터 딜레이 회로(111)의 출력신호 또는 읽기지연신호(RE_DLY)의 하강 에지까지 하이레벨이 된다. 즉, 읽기래치신호(RE_LAT)는 읽기입력신호(RE)의 1주기동안 2번의 클럭을 갖게되고, 각 클럭이 하이레벨을 유지하는 시간은 제1 지연시간(T_rd)이 된다.
읽기전압신호(RE_EX)가 로우레벨에서 하이레벨로 상승하면 읽기전압생성부(120)가 턴온된다. 턴온된 읽기전압생성부(120)는 감지노드(X)에 읽기 전압인 전원전압(VDD)을 인가한다. 이 때, 감지노드(X)의 전압은 직렬로 연결된 읽기전압생성부(120)와 OTP 메모리 단위셀(130)의 저항비에 의해 결정된다. OTP 메모리 단위셀(130)이 프로그램되지 않은 경우(No blown cell) 감지노드(X)의 전압은 읽기전압생성부(120)에 의해 전원전압(VDD)으로 풀업되지만, OTP 메모리 단위셀(130)이 프로그램된 경우(blown cell) 감지노드(X)에 충전되는 전하는 단락된 OTP 메모리 단위셀(130)을 통해 접지단(VSS)으로 방전된다. 따라서 감지노드(X)는 OTP 메모리 단위셀(130)이 프로그램되지 않은 경우 하이레벨로 상승하고, 프로그램된 경우 접지전압(VSS) 또는 접지전압(VSS)에 근접한 전압을 유지하며 로우레벨이 된다.
제1 감지부(140)는 감지노드(X)의 전압을 입력받아 A노드로 출력한다. OTP 메모리 단위셀(130)이 프로그램되지 않은 경우 감지노드(X)는 전원전압(VDD)으로 풀업되므로 제1 감지부(140)는 로우레벨을 출력하고, OTP 메모리 단위셀(130)이 프로그램된 경우 감지노드(X)는 접지전압(VSS) 내지 접지전압(VSS)에 근접한 전압을 유지하므로 제1 감지부(140)는 하이레벨을 출력한다. 이 때, 제1 감지부(140)는 슈미트트리거 회로를 포함하기 때문에 상승 에지와 하강 에지에서의 로직 문턱전압(logic threshold voltage)이 다른 특성을 갖는다. 슈미트트리거 회로(141)는 로직 문턱전압이 히스테리시스(hyteresis) 특성을 갖기 때문에 입력신호의 노이즈에 대한 마진을 확보할 수 있다. 따라서 감지노드(X)의 전압에 노이즈가 발생한다고 하더라도 제1 감지부(140)의 로직 문턱전압(logic threshold voltage)의 마진을 넘지 않는 이상 제1 감지부(140)의 출력신호는 안정되게 유지된다.
제1 감지부(140)가 출력하는 신호는 판별부(150)의 입력단으로 전송된다. 전송게이트(151)는 읽기지연신호(RE_DLY)가 로우레벨이면 턴오프되어 제1 감지부(140)의 출력단과 제2 감지부(152)의 입력단의 연결을 차단하고, 읽기지연신호(RE_DLY)가 하이레벨이면 턴온되어 제1 감지부(140)의 출력단과 제2 감지부(152)의 입력단을 연결한다.
프리차지부(153)는 읽기지연신호(RE_DLY)가 로우레벨이면 NOT 게이트(156)에 의해 C노드가 하이레벨이 되므로 턴온되고, 제2 감지부(152)의 입력단이 연결된 B노드와 출력단이 연결된 E노드를 접지전압(VSS)으로 프리차지한다. 반대로 프리차지부(153)는 읽기지연신호(RE_DLY)가 하이레벨이면 턴오프된다.
전송게이트(151)와 제2 감지부(152)의 입력단이 연결된 B노드는 읽기입력신호(RE)가 로우레벨(또는 오프 상태)이면 프리차지부(153)에 의해 접지전압(VSS)으로 프리차지되고, 읽기입력신호(RE)가 하이레벨(또는 온 상태)이 되면 제1 지연시간(T_rd) 이 후에 A노드의 전압과 동기화된다. 다만, 도1에 도시된 바와 같이 전송게이트(151)가 N형 트랜지스터(N1)만으로 구성된 경우 B노드의 하이레벨은 전원전압(VDD)에서 N형 트랜지스터의 문턱전압(Vthn)만큼 강하된 전압(VDD-Vthn)으로 제한된다. 이 때, P형 트랜지스터를 병렬로 연결하면 B노드의 하이레벨은 전원전압(VDD)까지 A노드의 전압과 동기화될 수 있다.
따라서, OTP 메모리 단위셀(130)이 프로그램되지 않은 경우 B노드는 프리차지된 전압으로서 접지전압(VSS)을 유지하고, OTP 메모리 단위셀(130)이 프로그램된 경우 B노드는 A노드가 하이레벨로 상승한 시점으로부터 제1 지연시간(T_rd)이 경과한 후 하이레벨(VDD-Vthn 또는 VDD)로 상승한다.
버퍼부(152)는 B노드의 전압을 입력받아 E노드로 버퍼링된 신호를 출력한다. 버퍼부(152)는 제1 인버터(154)와 제2 인버터(155)가 피드백 루프 구조를 이루고 있기 때문에 B노드의 전압이 로우레벨에서 하이레벨로 상승할 때 로직 문턱전압(logic threshold voltage)이 증가한다. 이 때, 버퍼부(152)의 로직 문턱전압(logic threshold voltage)은 풀업부(P2)와 풀다운부(N2)의 저항비에 의해 결정된다.
제1 인버터(154)의 출력단이 연결되는 D노드는 읽기지연신호(RE_DLY)가 하이레벨이면 턴온된 풀업부(P2)에 의해 전원전압(VDD)으로 프리차지되고, 읽기지연신호(RE_DLY)가 로우레벨이면 OTP 메모리 단위셀(130)이 프로그램 되었는지 여부에 따라 전원전압(VDD)을 유지하거나 접지전압(VSS)으로 하강한다.
제2 인버터(155)의 출력단이 연결된 E노드는 D노드와 반전된 신호가 인가된다. 따라서, E노드의 전압은 OTP 메모리 단위셀(130)이 프로그램되지 않은 경우 접지전압(VSS)을 유지하고, OTP 메모리 단위셀(130)이 프로그램된 경우 읽기전압신호(RE_EX)가 온 상태(On state)가 되면 제1 지연시간(T_rd)만큼 경과한 후 전원전압(VDD)로 상승한다.
래치부(160)는 읽기래치신호(RE_LAT)가 하이레벨을 유지하는 동안 판별부(150)가 출력하는 신호를 래치한다. 상술한 바와 같이 읽기래치신호(RE_LAT)는 읽기입력신호(RE)의 1주기 동안 2번의 클럭을 갖게 되고, 각 클럭은 제1 지연시간(T_rd)동안 하이레벨을 유지한다. 읽기래치신호(RE_LAT)는 읽기입력신호(RE)의 상승 에지에서 제1 클럭을 갖고, 읽기입력신호(RE)의 하강 에지에서 제2 클럭을 갖는다.
이 때, 제1 클럭에서는 읽기지연신호(RE_DLY)가 로우레벨이므로 B, E노드는 OTP 메모리 단위셀(130)이 프로그램되었는지 여부와는 관계없이 프리차지부(153)에 의해 로우레벨을 유지한다. 그러나 제2 클럭에서는 읽기지연신호(RE_DLY)가 하이레벨이므로 OTP 메모리 단위셀(130)이 프로그램되었는지 여부에 따라 E노드의 신호가 결정된다. 따라서 래치부(160)는 읽기입력신호(RE)의 하강 에지에서 제2 클럭이 하이레벨을 유지하는 제1 지연시간(T_rd)동안 판별부(150)의 출력단이 연결되는 E노드의 신호를 래치한다.
특히, 래치부(160)는 읽기래치신호(RE_LAT)의 제1 클럭 이 후 읽기입력신호(RE)의 하강 에지에서 제1 지연시간(T_rd)동안 E노드의 신호를 래치한 후 출력값을 고정한다. 따라서, 래치부(160)는 E노드의 신호가 정상상태(steady state)에 이른 후에 래치할 수 있고, 제2 클럭이 로우레벨이 된 후에는 노이즈가 발생하더라도 출력신호를 안정적인 상태로 유지할 수 있다.
즉, 본 발명에 의한 OTP 메모리 읽기 회로(100)는 읽기 동작을 수행하는 동안 제2 클럭이 하이레벨을 유지하는 제1 지연시간(T_rd)의 전후로 발생하는 노이즈가 출력신호에 영향을 미치지 않으므로 노이즈 특성이 향상된다.
또한, 본 발명에 의한 OTP 메모리 읽기 회로(100)는 OTP 메모리 단위셀(130)의 프로그램 여부를 감지하기 위한 별도의 증폭기를 사용하지 않으므로 증폭기에 전압과 전류를 공급하는 외부회로로 인하여 회로가 증가하는 것을 방지할 수 있다.
도4는 본 발명의 다른 실시예에 따른 읽기전압생성부(120)를 적용한 OTP 메모리 읽기 회로(100)를 나타내는 도면이다.
도4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 읽기전압생성부(120)는 제1 전류량을 출력하는 제1 풀업부(122), 제1 풀업부(122)와 감지노드(X) 사이에 연결된 제1 전송게이트(123), 제2 전류량을 출력하는 제2 풀업부(124), 제2 풀업부(124)와 감지노드(X) 사이에 연결된 제2 전송게이트(125) 및 제1, 제2 전송게이트(123, 125)를 제어하는 스위치부(126)를 포함한다.
상술한 바와 같이, OTP 메모리 단위셀(130)이 프로그램 되었는지 여부는 감지노드(X)의 전압을 판별하여 확인하고, 감지노드(X)의 전압은 읽기전압생성부(120)의 저항값과 OTP 메모리 단위셀(130)의 저항값의 비율에 의해 결정된다. 그러나, 트랜지스터의 특성은 온도와 전압 등 여러 다양한 변수들에 의해 변할 수 있으므로 테스트 환경과 실제 사용하는 환경에서 OTP 메모리 읽기 회로의 동작이 달라질 수 있다.
본 발명에 의한 OTP 메모리 읽기 회로(100)는 읽기전압생성부(120)가 출력하는 전류량의 마진을 확보하기 위해 제2 풀업부(124)가 제1 풀업부(122)와 병렬로 연결된다. 제2 풀업부(124)는 테스트 단계에서 읽기전압생성부(120)의 전류량을 증가시킴으로써 감지노드(X)의 전압을 상승시킨다. 읽기전압생성부(120)의 전류량이 증가된 상황에서 정상동작으로 판별이 된다면 증가된 전류량만큼 마진을 확보할 수 있다. 따라서, 본 발명에 따른 OTP 메모리 읽기 회로(100)는 읽기전압생성부의 전류량에 대한 마진을 확보함으로써 테스트 결과의 신뢰성을 향상시킬 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100: OTP 메모리 읽기 회로 110: 제어부
120: 읽기전압생성부 130: OTP 메모리 단위셀
140: 제1 감지부 150: 판별부
151: 전송게이트 152: 제2 감지부
153: 프리차지부 160: 래치부
170: 프로그램전압인가부

Claims (16)

  1. 읽기입력신호를 입력받아 읽기지연신호, 읽기전압신호 및 읽기래치신호를 생성하는 제어부;
    상기 읽기전압신호를 입력받아 감지노드에 읽기 전압을 인가하는 읽기전압생성부;
    제1 전극이 상기 감지노드에 연결되는 OTP 메모리 단위셀;
    상기 감지노드의 전압을 판별하는 제1 감지부;
    상기 읽기지연신호를 입력받아 상기 제1 감지부의 출력신호를 제1 지연시간 동안 지연시키는 판별부; 및
    상기 읽기래치신호를 입력받아 읽기입력신호의 하강 에지에서 제1 지연시간 동안 상기 판별부의 출력신호를 래치하는 래치부를 포함하는 OTP 메모리 읽기 회로.
  2. 제1항에 있어서,
    상기 읽기지연신호는 상기 읽기입력신호보다 제1 지연시간만큼 지연된 신호이고,
    상기 읽기전압신호는 상기 읽기입력신호의 상승 에지부터 상기 읽기지연신호의 하강 에지까지의 시간동안 하이레벨을 갖는 신호이고,
    상기 읽기래치신호는 상기 읽기입력신호의 상승 및 하강 에지에서 제1 지연시간만큼 하이레벨을 갖는 신호인 OTP 메모리 읽기 회로.
  3. 제2항에 있어서,
    상기 제어부는 딜레이 회로를 포함하는 OTP 메모리 읽기 회로.
  4. 제3항에 있어서,
    상기 제어부는 상기 딜레이 회로의 출력신호를 버퍼링하여 읽기지연신호를 생성하는 버퍼를 포함하는 OTP 메모리 읽기 회로.
  5. 제3항에 있어서,
    상기 제어부는 상기 읽기입력신호 및 딜레이 회로의 출력신호를 입력받아 읽기전압신호를 생성하는 제1 논리 회로를 포함하는 OTP 메모리 읽기 회로.
  6. 제5항에 있어서,
    상기 논리 회로는 OR 게이트인 OTP 메모리 읽기 회로.
  7. 제3항에 있어서,
    상기 제어부는 상기 읽기입력신호 및 딜레이 회로의 출력신호를 입력받아 읽기래치신호를 생성하는 제2 논리 회로를 포함하는 OTP 메모리 읽기 회로.
  8. 제7항에 있어서,
    상기 논리 회로는 XOR 게이트인 OTP 메모리 읽기 회로.
  9. 제1항에 있어서,
    상기 읽기전압생성부는 일반모드에서 제1 전류를 출력하고, 테스트모드에서 제2 전류를 출력하는 OTP 메모리 읽기 회로.
  10. 제9항에 있어서,
    상기 제2 전류는 제1 전류보다 큰 OTP 메모리 읽기 회로.
  11. 제9항에 있어서,
    상기 읽기전압생성부는,
    제1 및 제2 풀업부;
    제1 및 제2 풀업부와 감지노드 사이에 연결되는 제1 및 제2 전송게이트; 및
    상기 제1 및 제2 전송게이트를 제어하는 스위치부를 포함하는 OTP 메모리 읽기 회로.
  12. 제1항에 있어서,
    상기 제1 감지부는 슈미트트리거 회로를 포함하는 OTP 메모리 읽기 회로.
  13. 제1항에 있어서,
    상기 판별부는,
    상기 읽기지연신호에 따라 상기 제1 감지부와의 연결을 차단하는 전송게이트;
    상기 제1 감지부의 출력신호를 버퍼링하는 제2 감지부; 및
    상기 읽기지연신호에 따라 상기 제2 감지부의 입력단과 출력단을 프리차지하는 프리차지부를 포함하는 OTP 메모리 읽기 회로.
  14. 제13항에 있어서,
    상기 제2 감지부는,
    제1 및 제2 인버터를 포함하고,
    상기 제1 인버터의 입력단이 제2 인버터의 출력단과 연결되고,
    상기 제2 인버터의 입력단이 제1 인버터의 출력단과 연결되는 OTP 메모리 읽기 회로.
  15. 제14항에 있어서,
    상기 제1 인버터는,
    게이트 전극이 상기 제2 인버터의 출력단과 연결되는 풀업부; 및
    게이트 전극이 상기 프리차지부의 출력단과 연결되는 풀다운부를 포함하는 OTP 메모리 읽기 회로.
  16. 제13항에 있어서,
    상기 프리차지부는,
    상기 제2 감지부의 입력단을 풀다운시키는 제1 풀다운부; 및
    상기 제2 감지부의 출력단을 풀다운시키는 제2 풀다운부를 포함하는 OTP 메모리 읽기 장치.
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