KR20180006521A - Otp 메모리 읽기 회로 - Google Patents

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Abstract

본 발명은 OTP(One time programmable) 메모리 셀의 읽기 회로에 관한 것으로, 프로그램 여부를 비교할 수 있는 기준 OTP 메모리 셀을 구비하고, 읽기 전압의 수준을 조절하는 기준전압 생성부를 구비함으로써 읽기 마진이 향상된 OTP 메모리 읽기 회로를 제공할 수 있다.

Description

OTP 메모리 읽기 회로{Read circuit for one time programmable memory cell}
본 발명은 OTP(One time programmable) 메모리 셀의 읽기 회로에 관한 것으로, OTP 메모리 셀의 프로그램 여부에 대한 읽기 마진을 향상시킨 OTP 메모리 읽기 회로에 관한 것이다.
OTP(One time programmable) 메모리 셀은 한번의 프로그래밍이 가능한 메모리 셀을 의미하며, 금속성 퓨즈(metal fuse), 실리사이드(silicide)를 포함하는 폴리 퓨즈(Poly fuse), 게이트 산화막(gate oxide)를 이용한 퓨즈 등으로 구성된다.
OTP 메모리 셀은 일단이 접지단(GND)에 연결되고, 읽기노드와 연결된다. OTP 메모리 셀의 프로그래밍 여부는 읽기노드에 일정한 수준의 읽기 전압(read voltage)를 인가한 후 읽기노드의 전압을 감지하여 판별한다. 즉, 프로그래밍이 수행되지 않은 경우에는 OTP 메모리 셀의 절연막이 유지되므로 읽기노드는 읽기 전압 또는 그에 근접한 전압을 유지하는 반면에, 프로그래밍이 수행된 경우에는 OTP 메모리 셀의 절연막이 손상되어 도통된 상태에 있으므로 읽기노드의 전압은 감소하게 된다.
읽기회로는 읽기노드의 전압을 감지하여 OTP 메모리 셀이 프로그램된 상태인지 여부를 판별한다.
그러나, 프로그램된 OTP 메모리 셀은 각 셀마다 환경적 요인 및 제조 상의 특성 차이로 인해 절연막이 손상된 정도, 즉 전기전도도의 차이가 발생할 수 있다. 프로그램된 OTP 메모리 셀의 저항값은 수KΩ에서 수십 MΩ까지 넓게 분포할 수 있다.
읽기회로는 일반적인 버퍼를 이용하는데, 상기와 같이 프로그램된 OTP 메모리 셀의 저항값의 편차가 클 경우 읽기노드의 전압도 편차가 커지게 되므로 OTP 메모리 셀의 프로그램 여부를 정확하게 판별하기 곤란한 문제점이 있다.
대한민국 등록특허공보, 10-1210286 (2012. 12. 04.), 오티피(OTP) 메모리의 읽기 회로
본 발명의 목적은 OTP 메모리 셀의 읽기 마진이 향상된 읽기 회로를 제공하는 것이다.
상기의 목적을 달성하기 위한 본 발명의 실시예에 따른 OTP(One Time Programmable) 메모리 읽기 회로는, OTP 메모리 블록, 제어 신호에 따라 상기 OTP 메모리 셀을 프로그램하는 프로그램 제어부, 정상 상태를 유지하는 기준 메모리 블록, 상기 OTP 메모리 블록 및 기준 메모리 블록의 출력을 입력 받아 차이를 출력하는 버퍼부 및 상기 OTP 메모리 블록 및 기준 메모리 블록에 기준 전압을 인가하는 기준 전압 생성부를 포함할 수 있다.
또한, 상기 OTP 메모리 블록과 기준 메모리 블록은 동일한 회로로 될 수 있다.
또한, 상기 OTP 메모리 블록은, 일단이 접지단에 연결되는 OTP 메모리 셀, 상기 OTP 메모리 셀의 타단과 읽기노드 사이에 연결되는 스위치 및 상기 읽기노드와 전원단 사이에 연결되는 스위치를 포함할 수 있다.
또한, 상기 버퍼부는, 상기 OTP 메모리 블록과 기준 메모리 블록의 출력을 증폭하는 차동증폭기를 포함할 수 있다.
또한, 상기 차동증폭기는, 읽기 제어 신호에 따라 차동증폭기의 동작 여부를 제어하는 동작제어부를 포함할 수 있다.
또한, 상기 기준전압 생성부는, 전원단과 기준전압 출력단 사이에 연결되는 하나 이상의 풀업(pull-up) 저항, 접지단과 기준전압 출력단 사이에 연결되는 하나 이상의 풀다운(pull-down) 저항, 상기 풀업(pull-up) 저항과 병렬로 연결되는 하나 이상의 풀업저항통과스위치 및 상기 풀다운(pull-down) 저항과 병렬로 연결되는 하나 이상의 풀다운저항통과스위치를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 OTP 메모리 읽기 회로는, 상기 OTP 메모리 블록 및 기준 메모리 블록의 출력을 입력 받아 상기 OTP 메모리 블록 및 기준 메모리 블록의 불량 여부를 판별하는 불량판별부를 더 포함할 수 있다.
또한, 상기 불량판별부는, 상기 OTP 메모리 블록 및 기준 메모리 블록의 출력을 입력받는 제1 앤드(AND) 게이트 및 상기 제1 낸드(NAND) 게이트 및 차동증폭기의 출력을 입력받는 제2 낸드(NAND) 게이트를 포함할 수 있다.
본 발명의 실시예에 따른 OTP 메모리 읽기 회로는 프로그램 여부를 비교할 수 있는 기준 OTP 메모리 셀을 구비함으로써 읽기 마진을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 OTP 메모리 읽기 회로의 회로도를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 OTP 메모리 셀의 회로도를 나타내는 도면이다.
도 3은 본 발명의 실시에에 따른 기준전압 생성부의 회로도를 나타내는 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도 1은 본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)의 회로도를 나타내는 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)는 OTP(One Time Programmable) 메모리 블록(111), 제어 신호에 따라 OTP 메모리 셀(111)을 프로그램하는 프로그램 제어부(120), 정상 상태를 유지하는 기준 메모리 블록(112), OTP 메모리 블록(111) 및 기준 메모리 블록(112)의 출력을 입력 받아 차이를 출력하는 버퍼부(140) 및 OTP 메모리 블록(111) 및 기준 메모리 블록(112)에 기준 전압을 인가하는 기준 전압 생성부(130)를 포함할 수 있다.
OTP 메모리 블록(111)을 OTP 메모리 셀(111a, 도 2 참조)을 포함하는 블록으로서, 프로그램 여부에 따라 데이터를 저장하는 단위 블록으로 동작한다.
본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)는 OTP 메모리 블록(111)과 비교가 가능한 기준 메모리 블록(112)을 구비함으로써 양 블록(111, 112) 사이의 출력값을 비교할 수 있다. 상기와 같은 비교를 통해 OTP 메모리 블록(111)과 기준 메모리 블록(112)과의 출력의 차이가 일정한 수준을 넘어서면 OTP 메모리 블록(111)이 프로그램 된 것으로 판별할 수 있다.
이와 같이, 기준 메모리 블록(112)과의 비교를 통해 OTP 메모리 블록(111)의 프로그램 여부를 판별함으로써 OTP 메모리 블록(111)의 저항값 편차로 인해 발생하는 오류를 예방할 수 있다.
기준 메모리 블록(112)은 OTP 메모리 블록(111)과 동일한 회로로 구성되는 블록일 수 있다. OTP 메모리 블록(111)과 동일한 회로로 구성되지만 프로그램 되지 않은 기준 메모리 블록(112)을 구비함으로써 OTP 메모리 블록(111)의 프로그램 여부를 보다 정확하게 판별할 수 있다.
OTP 메모리 블록(111)이 프로그램 되지 않은 상태라면 프로그램 되지 않은 OTP 메모리 블록(111)과 동일한 회로로 구성되는 기준 메모리 블록(112)과 동일한 신호를 출력하고, OTP 메모리 블록(111)이 프로그램 된 상태라면 기준 메모리 블록(112)과는 다른 신호를 출력하게 된다. 따라서, 본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)는 양 블록(111, 112) 사이의 출력의 차이가 있는 것으로만 감지되면 OTP 메모리 블록(111)이 프로그램 된 것으로 판별할 수 있다.
즉, 본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)는 OTP 메모리 블록(111)이 기준 메모리 블록(112)과 출력이 다르기만 하더라도 프로그램 된 상태로 판별할 수 있기 때문에 OTP 메모리 셀(111a)의 프로그램 편차가 크더라도 이에 관계 없이 프로그램 상태로 판별할 수 있다.
버퍼부(140)는, OTP 메모리 블록(111)과 기준 메모리 블록(112)의 출력(OUTA, OUTB)을 증폭하는 차동증폭기(141)를 포함할 수 있다. 차동증폭기(141)는 두 개의 입력단으로 입력되는 신호의 차이를 증폭하여 출력하는 기능을 담당한다. 본 발명의 실시예에 따른 버퍼부(140)는 차동증폭기(141)의 신호차를 증폭하는 특성을 이용하여 프로그램 여부를 판별해야 하는 OTP 메모리 블록(111)과 기준 메모리 블록(112)의 출력 신호를 비교할 수 있다.
버퍼부(140)는, 읽기 제어 신호(Read_con)에 따라 차동증폭기(141)의 활성화 상태를 제어하는 동작제어부를 포함할 수 있다.
상기 동작제어부는, 차동증폭기(141)의 풀다운 트랜지스터(MN1, MN2)와 접지단(VSS) 사이에 연결되어 읽기 제어 신호(Read_con)에 따라 개폐 여부를 제어하는 접지제어스위치부(MN5), 차동증폭기(141)의 풀다운 트랜지스터(MN1, MN2)와 출력단(SAOUT, SAOUTB) 사이에 연결되어 읽기 제어 신호(Read_con)에 따라 개폐 여부를 제어하는 풀다운제어스위치부(MN3, MN4), 전원단(VDD)과 출력단(SAOUT, SAOUTB) 사이에 연결되어 읽기 제어 신호(Read_con)에 따라 출력단(SAOUT, SAOUTB)을 풀업시키는 풀업제어스위치부(MP3, MP4, MP5)를 포함할 수 있다.
상기 동작제어부는, 읽기 제어 신호(Read_con)가 하이 레벨(High level)인 경우 접지제어스위치부(MN5) 및 풀다운제어스위치부(MN3, MN4)를 활성화시키고 풀업제어스위치부(MP3, MP4, MP5)를 비활성화시킨다. 상기와 같은 경우 차동증폭기(141)는 활성화 상태가 되어 OTP 메모리 블록(111)과 기준 메모리 블록(112)의 출력에 따라 차이를 증폭시켜 출력한다.
반면에, 상기 동작제어부는 읽기 제어 신호(Read_con)가 로우 레벨(Low level)인 경우, 접지제어스위치부(MN5) 및 풀다운제어스위치부(MN3, MN4)를 비활성화시키고 풀업제어스위치부(MP3, MP4, MP5)를 활성화시킨다. 상기와 같은 경우 차동증폭기(141)는 비활성화 상태가 되어 OTP 메모리 블록(111)과 기준 메모리 블록(112)의 출력에 관계 없이 풀업제어스위치부(MP3, MP4, MP5)에 의한 하이 레벨의 신호만을 출력한다.
본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)는, OTP 메모리 블록(111) 및 기준 메모리 블록(112)의 출력을 입력 받아 OTP 메모리 블록(111) 및 기준 메모리 블록(112)의 불량 여부를 판별하는 불량판별부(151, 152)를 더 포함할 수 있다.
불량판별부(151, 152)는, OTP 메모리 블록(111) 및 기준 메모리 블록(112)의 출력을 입력받는 제1 낸드(NAND) 게이트(151); 및 제1 낸드 게이트(151) 및 차동증폭기(141)의 출력을 입력받는 제2 낸드 게이트(152)를 포함할 수 있다.
상기 제2 낸드 게이트에 입력되는 차동증폭기의 출력은 센스 앰프 인에이블 신호와 차동증폭기 출력신호(SAOUT)를 입력으로 하는 제3 낸드 게이트의 출력일 수 있다.
불량판별부(151, 152)는 구동 초기 OTP 메모리 블록(111) 및 기준 메모리 블록(112)의 출력 신호를 입력 받는다. 이 때, OTP 메모리 블록(111) 및 기준 메모리 블록(112)은 모두 프로그램 되지 않은 상태이므로 양 블록(111, 112)의 출력(OUTA, OUTB)는 하이 레벨을 출력하는 것이 정상이다. 그러나, OTP 메모리 블록(111) 및 기준 메모리 블록(112) 중 어느 하나 이상이 제조 시 불량 상태가 되어 절연막이 적절히 형성되지 않은 상태이면, 출력(OUTA, OUTB)이 하이 레벨이 아닌 로우 레벨이 될 수 있고, 두 출력(OUTA, OUTB) 중 어느 하나 이상이 로우 레벨이 되면 제1 낸드 게이트(151)는 하이 레벨을 출력한다.
제1 낸드 게이트(151)로부터 하이 레벨을 입력 받은 제2 낸드 게이트(152)는 차동증폭기(141)의 출력신호(SAOUT)와 관계 없이 로우 레벨을 유지하는 센스 앰프 인에이블 신호(SA_EN)에 의해 항상 로우 레벨을 출력함으로써 불량 상태를 판별할 수 있다.
도 2는 본 발명의 실시예에 따른 OTP 메모리 블록(111)의 회로도를 나타내는 도면이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 OTP 메모리 블록(111)은, 일단이 접지단(VSS)에 연결되는 OTP 메모리 셀(111a), OTP 메모리 셀(111a)의 타단과 읽기 노드(OUTA) 사이에 연결되는 읽기제어스위치(MN6) 및 읽기 노드(OUTA)와 전원단(VDD) 사이에 연결되는 읽기전압스위치(MP6)를 포함할 수 있다.
읽기제어스위치(MN6)는 읽기 제어 신호(Read_con)에 따라 OTP 메모리 셀(111a)과 읽기 노드(OUTA, OUTB) 사이의 연결을 개폐한다. 즉, 읽기 제어 신호(Read_con)가 로우 레벨이면 연결을 차단함으로써 OTP 메모리 셀(111a)에 대한 읽기를 비활성화시키고, 하이 레벨이면 연결을 하여 OTP 메모리 셀(111a)에 대한 읽기를 활성화시킨다.
읽기전압스위치(MP6)는 기준 전압(REF)에 신호에 따라 전원단(VDD)로부터 읽기 노드(OUTA, OUTB)로 유입되는 전류의 양을 조절한다. 기준 전압(REF)이 낮으면 낮을수록 읽기전압스위치(MP6)의 출력 전류량이 증가한다.
읽기 노드(OUTA, OUTB)의 전압은 기준 전압(REF)에 따른 읽기전압스위치(MP6)의 출력 전류량과 OTP 메모리 셀(111a)이 접지단(VSS)으로 출력하는 전류량의 비율에 따라 결정된다.
따라서, 본 발명의 실시예에 따른 OTP 메모리 읽기 회로(100)는 기준 전압(REF)을 조절함으로써 OTP 메모리 셀(111a)의 저항값 편차에 따른 출력 편차를 조절할 수 있다.
도 3은 본 발명의 실시에에 따른 기준전압 생성부(130)의 회로도를 나타내는 도면이다.
기준전압 생성부(130)는, 전원단(VDD)과 기준전압 출력단(REF) 사이에 연결되는 하나 이상의 풀업(pull-up) 저항(R1-R5), 접지단(VSS)과 기준전압 출력단(REF) 사이에 연결되는 하나 이상의 풀다운(pull-down) 저항(R6-R10), 풀업(pull-up) 저항(R1-R5)과 병렬로 연결되는 하나 이상의 풀업저항통과스위치(MP7, MP8); 및 풀다운(pull-down) 저항(R6-R10)과 병렬로 연결되는 하나 이상의 풀다운저항통과스위치(MN7, MN8);를 포함할 수 있다.
기준전압(REF)은 풀업 저항(R1-R5)과 풀다운 저항(R6-R10) 사이의 저항 비율에 의해 결정된다. 이 때, 풀업저항통과스위치(MP7, MP8) 또는 풀다운저항통과스위치(MN7, MN8)가 활성화되면 전기적 경로가 풀업저항통과스위치(MP7, MP8) 또는 풀다운저항통과스위치(MN7, MN8)로 형성되므로 활성화된 상기 스위치(MN7, MN8, MP7, MP8)와 병렬로 연결된 저항은 저항으로서 기능을 하지 못한다. 따라서, 기준전압(REF)의 저항 비율이 조절될 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: OTP 메모리 읽기 회로
111: OTP 메모리 블록
112: 기준 메모리 블록
120: 프로그램 제어부
130: 기준전압 생성부
140: 버퍼부
141: 차동증폭기
151: 제1 낸드 게이트
152: 제2 낸드 게이트

Claims (11)

  1. OTP(One Time Programmable) 메모리 블록;
    제어 신호에 따라 상기 OTP 메모리 셀을 프로그램하는 프로그램 제어부;
    정상 상태를 유지하는 기준 메모리 블록;
    상기 OTP 메모리 블록 및 기준 메모리 블록의 출력을 입력 받아 차이를 출력하는 버퍼부; 및
    상기 OTP 메모리 블록 및 기준 메모리 블록에 기준 전압을 인가하는 기준 전압 생성부를 포함하는 OTP 메모리 읽기 회로.
  2. 제1항에 있어서,
    상기 OTP 메모리 블록과 기준 메모리 블록은 동일한 회로로 구성되는 OTP 메모리 읽기 회로.
  3. 제2항에 있어서,
    상기 OTP 메모리 블록은,
    일단이 접지단에 연결되는 OTP 메모리 셀;
    상기 OTP 메모리 셀의 타단과 읽기노드 사이에 연결되는 제1 스위치; 및
    상기 읽기노드와 전원단 사이에 연결되는 제2 스위치를 포함하는 OTP 메모리 읽기 회로.
  4. 제1항에 있어서,
    상기 버퍼부는,
    상기 OTP 메모리 블록과 기준 메모리 블록의 출력을 증폭하는 차동증폭기를 포함하는 OTP 메모리 읽기 회로.
  5. 제4항에 있어서,
    상기 버퍼부는,
    읽기 제어 신호에 따라 상기 차동증폭기의 활성화 상태를 제어하는 동작제어부를 포함하는 OTP 메모리 읽기 회로.
  6. 제1항에 있어서,
    상기 기준전압 생성부는,
    전원단과 기준전압 출력단 사이에 연결되는 하나 이상의 풀업(pull-up) 저항;
    접지단과 기준전압 출력단 사이에 연결되는 하나 이상의 풀다운(pull-down) 저항;
    상기 풀업(pull-up) 저항과 병렬로 연결되는 하나 이상의 풀업저항통과스위치; 및
    상기 풀다운(pull-down) 저항과 병렬로 연결되는 하나 이상의 풀다운저항통과스위치;를 포함하는 OTP 메모리 읽기 회로.
  7. 제1항에 있어서,
    상기 OTP 메모리 블록 및 기준 메모리 블록의 출력을 입력 받아 상기 OTP 메모리 블록 및 기준 메모리 블록의 불량 여부를 판별하는 불량판별부를 더 포함하는 OTP 메모리 읽기 회로.
  8. 제6항에 있어서,
    상기 불량판별부는,
    상기 OTP 메모리 블록 및 기준 메모리 블록의 출력을 입력받는 제1 낸드(NAND) 게이트; 및
    상기 제1 낸드(NAND) 게이트 및 차동증폭기의 출력을 입력받는 제2 낸드(NAND) 게이트를 포함하는 OTP 메모리 읽기 회로.
  9. 제3항에 있어서,
    상기 제1 스위치의 게이트 단에는 리드 제어 신호가 인가되며,
    상기 제2 스위치의 게이트 단에는 기준 전압이 인가되는 OTP 메모리 읽기 회로.
  10. 제8항에 있어서,
    상기 제1 낸드 게이트에 반전된 센스 앰프 인에이블 신호가 추가로 입력되는 OTP 메모리 읽기 회로.
  11. 제10항에 있어서,
    상기 차동 증폭기의 출력은 상기 센스 앰프 인에이블 신호와 차동 증폭기 출력 신호를 입력 받은 제3 낸드 게이트의 출력인 것을 특징으로하는 OTP 메모리 읽기 회로.
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