JP2012129403A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】金属シリサイド層を利用した電気ヒューズの信頼性を向上する。
【解決手段】半導体装置５０は、電気ヒューズ１６を有する。電気ヒューズ１６は、第１の端子領域１６ａと、第２の端子領域１６ｂと、第１の端子領域１６ａ及び第２の端子領域１６ｂを接続するヒューズリンク領域１６ｃとを備える。ヒューズリンク領域１６ｃは、第１のシリコン膜１２ｃと、第１のシリコン膜上に形成された第１の金属シリサイド層１５ｃとを有する。平面視において、第１の端子領域１６ａと第２の端子領域１６ｂとが並ぶ方向に垂直な方向の寸法を幅とするとき、第１のシリコン膜１２ｃの少なくとも一部の幅は、第１の金属シリサイド層１５ｃの幅よりも大きい。
【選択図】図１

Description

本開示は、電気的に切断される電気ヒューズを有する半導体装置及びその製造方法に関する。

半導体装置は大容量化・高集積化の要求から微細化が加速している。パターンの微細化に伴って、異物等による欠陥が発生しやすくなる。そこで、特にメモリ用の半導体装置において、予め救済用の冗長回路を同一半導体基板上に形成すると共にヒューズを形成することが行なわれている。このようにすると、欠陥が発生した場合にも、ヒューズを切断することにより、欠陥が生じた回路を冗長回路に切り替えることができるので、半導体装置の製品歩留りを向上させることができる。

このようなヒューズ素子のうち、電圧を印加することで切断（プログラム）を行うものを電気ヒューズと呼称する。電気ヒューズを形成するには、ＭＩＳ（Metal Insulator Semiconductor ）トランジスタのゲート配線構造と同じような構造を用いる方法がある。

電気ヒューズは、２つの端子と、これらの端子間に接続されたヒューズリンクとにより構成される。両端子及びヒューズリンクは、例えば、ポリシリコン膜とその上に自己整合的に形成されたシリサイド層により構成されている（例えば特許文献１を参照）。

以下、電気ヒューズを有する半導体装置について、図９（ａ）及び（ｂ）を参照して説明する。図９（ａ）は半導体装置１５０を模式的に示す平面図であり、そのIXb-IXb'線による断面が図９（ｂ）に示されている。但し、図９（ａ）において、一部の構成要素の図示は省略している。

図９（ａ）及び（ｂ）に示す通り、半導体装置１５０は、シリコン基板１００を用いて形成されている。シリコン基板１００上部には埋め込み素子分離（Shallow Trench Isolation；ＳＴＩ）法により素子分離領域１０１が形成され、その上に電気ヒューズ１０５が形成されている。

電気ヒューズ１０５は、第１の端子領域１０５ａ及び第２の端子領域１０５ｂと、これらを接続するヒューズリンク領域１０５ｃとにより構成されている。第１の端子領域１０５ａは、ポリシリコン膜１０２ａとその上に形成された金属シリサイド層１０４ａからなる。第２の端子領域１０５ｂは、ポリシリコン膜１０２ｂとその上に形成された金属シリサイド層１０４ｂからなる。ヒューズリンク領域１０５ｃは、ポリシリコン膜１０２ｃとその上に形成された金属シリサイド層１０４ｃからなる。第１の端子領域１０５ａと第２の端子領域１０５ｂとは同じ面積を有する。また、ヒューズリンク領域１０５ｃの幅は、両端子領域の幅よりも小さい。尚、平面視において、第１の端子領域１０５ａと第２の端子領域１０５ｂとの接続方向に垂直な方向の寸法を幅と考える。

ここで、金属シリサイド層１０４（１０４ａ、１０４ｂ及び１０４ｃ）は、ポリシリコン膜１０２（１０２ａ、１０２ｂ及び１０２ｃ）上に金属膜を堆積した後に熱処理を行なうことにより、自己整合的に形成される。従って、金属シリサイド層１０４は、ポリシリコン膜１０２と同じ平面形状であり、且つ、実質的に同一の面積を有する。

電気ヒューズ１０５の側壁には、サイドウォールスペーサー１０３が形成されている。また、シリコン基板１００のうち素子分離領域１０１以外の部分の上には、金属シリサイド層１０４ｘが形成されている。

電気ヒューズ１０５を覆うように、シリコン基板１００上には層間絶縁膜１０６が形成されている。層間絶縁膜１０６を貫通して、第１の端子領域１０５ａに達するコンタクトプラグ１０７ａと、第２の端子領域１０５ｂに達するコンタクトプラグ１０７ｂとが形成されている。図示は省略するが、これらのコンタクトプラグには配線が接続される。

以上のような電気ヒューズ１０５のプログラムは、例えば、第１の端子領域１０５ａを陽極端子、第２の端子領域１０５ｂを陰極端子として、コンタクトプラグ１０７ａ及び１０７ｂを通じて電圧を印加することにより行なう。つまり、ヒューズリンク領域１０５ｃに電流ストレスを印加し、ヒューズリンク領域１０５ｃにおける金属シリサイド層１０４ｃを溶断することによってプログラムされる。

特許文献１の場合、ヒューズリンク領域１０５ｃを構成するポリシリコン膜１０２ｃをノンドープにしている。このようにすると、電圧印加によってヒューズリンク領域１０５ｃに流れる電流を金属シリサイド層１０４ｃに集中させて、これにより発生するジュール熱によってポリシリコン膜１０２ｃを融解させる。融解した状態において、金属シリサイド層１０４ｃ中の金属がプラスイオン化し、比較的短時間のうちに、陰極端子となる第２の端子領域１０５ｂ側に偏在するようになる。その後、電圧印加を停止することによりプログラムが完了する。

特開２００５−２４４１０１号公報

前記のような電気ヒューズを有する半導体装置では、下記のような不具合があった。

ヒューズリンク領域におけるポリシリコン膜を融解させて電気ヒューズの切断を加速する前記の方法は、消費電力の低減及びプログラム時間の低減のためには有効である。

しかしながら、ポリシリコン膜を融解するためには、ヒューズリンク領域の金属シリサイド層に通電して約１４００℃に到達させることが必要である。このためには、電気ヒューズに３Ｖ程度の電圧を印加する必要がある。

これに対し、現在、半導体装置を構成する基本的なトランジスタは１．２Ｖ程度の電圧により動作させることが主流である。また、動作電圧は、世代が進むに連れて消費電力低減の観点から更に低下する方向にある。従って、前記のような電気ヒューズ及びそのプログラミング用の回路は、救済対象であるメモリ等とは動作電圧が大きく異なってしまい、電源配線の配置等の都合から半導体基板上に自由にレイアウトすることができない。結果として設計に制限が生じ、チップサイズの縮小を妨げる要因となるので、コストが高くなる。

また、本願出願人は、一旦切断した電気ヒューズが、チップの実装後に再び低抵抗化している場合があることを見出している。このようなことが起ると、半導体装置の信頼性が低下する。

以上に鑑みて、本開示の目的は、信頼性の高い電気ヒューズを備える半導体装置とその製造方法を低コストに提供することである。

本願発明者は、一旦切断した電気ヒューズの再度の低抵抗化は、金属シリサイド層中の金属を偏在させる方法（エレクトロマイグレーションによる方法、溶融させたポリシリコン層において電界ドリフトにより金属元素を偏在させる方法等）及びプログラム直後の放熱方法には関係なく、チップ実装時等に生じることを見出した。

前記の通り、プログラムのための電圧印加により、電気ヒューズのヒューズリンク領域における金属シリサイド層中の金属は、一方の端子領域側に偏在するようになる。その後、チップを実装する際には３００℃程度の温度を必要とするので、当該温度において、偏在化した金属元素がポリシリコン膜中を再拡散する。この結果低抵抗化した領域が両端子領域を再度接続してしまい、端子領域間が電気的に接続されてしまう。尚、チップ実装以外にも、プログラミング後に熱処理を行なうと、同様の低抵抗化が生じ得る。

このような本願発明者の得た知見に基づき、本開示の半導体装置は、電気ヒューズを有しており、電気ヒューズは、第１の端子領域と、第２の端子領域と、第１の端子領域及び第２の端子領域を接続するヒューズリンク領域とを備え、ヒューズリンク領域は、第１のシリコン膜と、第１のシリコン膜上に形成された第１の金属シリサイド層とを有し、平面視において、第１の端子領域と第２の端子領域とが並ぶ方向に垂直な方向の寸法を幅とするとき、第１のシリコン膜の少なくとも一部の幅は、第１の金属シリサイド層の幅よりも大きい。

このような半導体装置において、第１及び第２の端子領域に所定の電圧を印加すると、ヒューズリンク領域の第１の金属シリサイド層への通電によりジュール熱が生じる。当該ジュール熱により、第１の金属シリサイド層中の金属元素が一方の端子領域側に偏在化するので、ヒューズリンク領域において第１の金属シリサイド層が断線する。

また、第１のシリコン膜の幅が少なくとも一部において第１の金属シリサイド層よりも大きいので、実装時等の熱処理により金属元素が再拡散したとしても、他方の端子領域にまで達するのを避けることができる。つまり、第１のシリコン膜の幅方向にも金属元素が拡散するので、他方の端子領域の側への拡散距離が小さくなり、端子領域同士が金属シリサイド層によって再度接続されるのを避けることができる。従って、半導体装置の信頼性が向上する。

尚、第１のシリコン膜上に保護膜が形成され、保護膜は、第１のシリコン膜の一部を露出させる開口部を有し、第１の金属シリサイド層は、第１のシリコン膜上における第１の開口部内に形成されていても良い。

このような保護膜を設けることにより、第１のシリコン膜よりも幅の狭い第１の金属シリサイド層を容易に形成することができる。

また、第１の端子領域は、第２のシリコン膜上に第２の金属シリサイド層が積層された構造を有し、第２の端子領域は、第３のシリコン膜上に第３の金属シリサイド層が積層された構造を有し、第２のシリコン膜及び第３のシリコン膜は、第１のシリコン膜を介して連続して一体に形成され、第２の金属シリサイド層及び第３の金属シリサイド層は、第１の金属シリサイド層を介して連続して一体に形成されていても良い。

つまり、電気ヒューズは、連続して一体に形成されたシリコン膜と、その上に連続して一体に形成された金属シリサイド層とを含む積層構造として形成されていても良い。

また、第２のシリコン膜の幅は、第２の金属シリサイド層の幅と同じであり、第３のシリコン膜の幅は、第３の金属シリサイド層の幅と同じであっても良い。

第２のシリコン膜上に第２の金属シリサイド層、第３のシリコン膜上に第３の金属シリサイド層を自己整合的に形成することにより、このような構成が実現する。

また、第１のシリコン膜の幅は、第２のシリコン膜の幅よりも小さく、第１の金属シリサイド層の幅は、第２の金属シリサイド層の幅よりも小さくても良い。

このようにすると、ヒューズリンク領域における金属シリサイド層の幅が端子領域における金属シリサイド層の幅より小さくなる。従って、電圧を印加した際に、ヒューズリンク領域において、電流密度が高くなって切断が行なわれる。

また、第１のシリコン膜の比抵抗は、第１の金属シリサイド層の比抵抗の１０倍以上であっても良い。

また、第１のシリコン膜は、ノンドープのシリコンからなっていても良い。

このようにすると、第１及び第２の端子領域間に電圧を印加した際に、電流は主に第１の金属シリサイド層を通ることになる。従って、第１の金属シリサイド層において十分なジュール熱を発生させるために要する電圧（電気ヒューズの切断に要する電圧）を小さくすることができる。

また、第１の金属シリサイド層は、白金を含んでいても良い。

このようにすると、第１の金属シリサイド層の異常成長を抑制し、異常成長に起因する第１の金属シリサイド層の断線についても抑制することができる。これにより、より幅の狭い第１の金属シリサイド層を用いることができるので、電気ヒューズの切断に要する電圧を低減することができる。

電気ヒューズの切断に要する電圧が低減され、トランジスタ等と同じ電源体系を用いてプログラム可能になると、レイアウトの自由度が向上する。結果として、チップサイズの縮小及び低コスト化が実現する。

また、電気ヒューズは、半導体基板上に設けられた素子分離領域上に形成されていても良い。

電気ヒューズは、第１の端子領域と第２の端子領域との間に２Ｖ以下の電圧を印加することにより切断されても良い。

このような電圧により切断が可能であれば、トランジスタ等と同じ電源体系を用いてプログラムすることも可能となる。

また、第１のシリコン膜は、第１の端子領域側から第２の端子領域側までの全体について、同じ幅であっても良い。

また、第１のシリコン膜は、第１の端子領域側において第１の端子領域と同じ幅を有すると共に、第２の端子領域側において第１の端子領域よりも小さい幅を有しており、第１のシリコン膜の第２の端子領域側における幅は、第１の金属シリサイド層の幅と同じであっても良い。

つまり、電気ヒューズを切断した際に金属元素が偏在する端子領域の側において、第１の金属シリサイド層の幅よりも第１のシリコン膜の幅が大きい部分が有ると、実装時に金属元素が再拡散して両端子間を接続するのを抑制することができる。

また、第１の端子領域は、陽極端子であり、第２の端子領域は、陰極端子であっても良い。

次に、本開示の半導体装置の製造方法について説明する。つまり、第１の端子領域と、第２の端子領域と、第１の端子領域及び第２の端子領域を接続するヒューズリンク領域とを有する電気ヒューズを備えた半導体装置の製造方法において、ヒューズリンク領域を形成する工程は、第１のシリコン膜を形成する工程と、第１のシリコン膜上に第１の金属シリサイド層を形成する工程とを含み、平面視において、第１の端子領域と第２の端子領域とが並ぶ方向に垂直な方向の寸法を幅とするとき、第１の金属シリサイド層の少なくとも一部の幅を、第１のシリコン膜の幅よりも小さくする。

このようにすると、前記のように信頼性の向上した半導体装置を製造することができる。

以上に説明した半導体装置によると、両端子間に対する電圧の印加により電気ヒューズを容易に切断することができると共に、プログラミング後の熱処理によって端子間が再度低抵抗化されるのを避けることができ、信頼性を向上させることができる。

図１（ａ）〜（ｃ）は、本開示の第１の実施形態の例示的半導体装置を模式的に示す図であり、平面図を図１（ａ）、そのIb-Ib'線及びIc-Ic'線による断面図を図１（ｂ）及び（ｃ）に示している。 図２（ａ）及び（ｂ）は、図１（ａ）〜（ｃ）の半導体装置について、プログラミング後に金属シリサイド層が切断された状態を示す平面図及びそのIIb-IIb'線による断面図である。 図３（ａ）及び（ｂ）は、図１（ａ）〜（ｃ）の半導体装置について、プログラミング後に熱処理によって金属シリサイド層の金属元素が拡散した状態を示す平面図及びそのIIIb-IIIb'線による断面図である。 図４（ａ）及び（ｂ）は、図１（ａ）〜（ｃ）の半導体装置の製造工程を示す平面図及びそのIVb-IVb'線による断面図である。 図５（ａ）及び（ｂ）は、図１（ａ）〜（ｃ）の半導体装置の製造工程を示す平面図及びそのVb-Vb'線による断面図である。 図６（ａ）及び（ｂ）は、図１（ａ）〜（ｃ）の半導体装置の製造工程を示す平面図及びそのVIb-VIb'線による断面図である。 図７（ａ）及び（ｂ）は、図１（ａ）〜（ｃ）の半導体装置の製造工程を示す平面図及びそのVIIb-VIIb'線による断面図である。 図８（ａ）〜（ｄ）は、本開示の第２の実施形態の例示的半導体装置を模式的に示す図であり、平面図を図８（ａ）、そのVIIIb-VIIIb'線、VIIIc-VIIIc'線及びVIIId-VIIId'線による断面図を図８（ｂ）、（ｃ）及び（ｄ）に示している。 図９（ａ）及び（ｂ）は、背景技術の半導体装置について示す図であり、平面図を図９（ａ）に、そのIXb-IXb'線による断面を図９（ｂ）に示している。

（第１の実施形態）
以下、本開示の第１の実施形態について、図面を参照しながら説明する。図１（ａ）〜（ｃ）は、電気ヒューズを有する本実施形態の例示的半導体装置５０について模式的に示す図であり、図１（ａ）に平面構成、そのIb-Ib'線及びIc-Ic'線による断面をそれぞれ図１（ｂ）及び図１（ｃ）に示している。尚、実施形態中の平面図（図１（ａ）、図３（ａ）等）において、構成を分りやすく示すために、一部の構成要素（保護絶縁膜１４、層間絶縁膜１７、配線１９ａ及び１９ｂ等）については図示していない場合がある。

図１（ａ）〜（ｃ）に示すように、半導体装置５０は、例えばシリコンからなる半導体基板１０を用いて形成されている。半導体基板１０の上部に素子分離領域１１が形成され、その上に、第１の端子領域１６ａ及び第２の端子領域１６ｂと、これらを接続するヒューズリンク領域１６ｃとからなる電気ヒューズ部１６が形成されている。電気ヒューズ部１６の側面上には絶縁性サイドウォールスペーサ１３が形成されている。ヒューズリンク領域１６ｃの一部及び絶縁性サイドウォールスペーサ１３を覆うように、保護膜１４が形成されている。電気ヒューズ部１６上には層間絶縁膜１７が形成され、当該層間絶縁膜１７を貫通して、第１の端子領域１６ａ及び第２の端子領域１６ｂにそれぞれ接続する複数のコンタクトプラグ１８ａ及びコンタクトプラグ１８ｂが形成されている。層間絶縁膜１７上には、それぞれコンタクトプラグ１８ａ及びコンタクトプラグ１８ｂに接続する配線１９ａ及び配線１９ｂが形成されている。

第１の端子領域１６ａは、シリコン膜１２ａと、その上に形成された金属シリサイド層１５ａとを有し、本実施形態の例では陽極端子となる。第２の端子領域１６ｂは、シリコン膜１２ｂと、その上に形成された金属シリサイド層１５ｂとを有し、本実施形態の例では陰極端子となる。ヒューズリンク領域１６ｃは、シリコン膜１２ｃと、その上に形成された金属シリサイド層１５ｃとを有する。

シリコン膜１２ａ及びシリコン膜１２ｂと、これらを接続するシリコン膜１２ｃとは連続して一体に形成されており、例えばノンドープシリコンからなる。金属シリサイド層１５ａ及び金属シリサイド層１５ｂと、これらを接続する金属シリサイド層１５ｃとは連続して一体に形成されており、例えば白金（Ｐｔ）を含有するニッケル（Ｎｉ）シリサイド（ＰｔＮｉシリサイド）からなる。また、電気ヒューズ部１６は、半導体装置５０が備えるトランジスタ（図示省略）のゲート電極と同じ材料によって構成されている。

金属シリサイド層１５ａ、１５ｂ及び１５ｃの形状は、シリコン膜１２ａ、１２ｂ及び１２ｃと、これらの上に開口部を有する保護膜１４によって決定される。例えば、第１の端子領域１６ａ及び第２の端子領域１６ｂにおいて、シリコン膜１２ａ及び１２ｂの全上面が露出するように、それぞれ保護膜１４に開口部１４ａ及び１４ｂが設けられている。従って、シリコン膜１２ａ及び１２ｂの全上面に金属シリサイド層１５ａ及び１５ｂが形成されており、シリコン膜１２ａと金属シリサイド層１５ａ、シリコン膜１２ｂと金属シリサイド層１５ｂについて、それぞれ平面形状、寸法（幅等）が実質的に同じである。

この一方、ヒューズリンク領域１６ｃにおいては、図１（ａ）及び（ｃ）に示す通り、シリコン膜１２ｃの上面のうち、幅方向について中央付近の一部が露出するように保護膜１４の開口部１４ｃが設けられている。また、開口部１４ｃは、第１の端子領域１６ａから第２の端子領域１６ｂまで途切れることなく繋がっている。従って、シリコン膜１２ｃの上面のうち、保護膜１４に覆われていない開口部１４ｃのみに金属シリサイド層１５ｃが形成されており、その幅Ｗ１は、シリコン膜１２ｃの幅Ｗ２に比べて小さくなっている。

尚、図１（ａ）のような平面視において、第１の端子領域１６ａと第２の端子領域１６ｂとを接続する方向（接続方向）に垂直な方向を幅方向と考える。ヒューズリンク領域１６ｃに限らず、第１の端子領域１６ａ、第２の端子領域１６ｂ等についても、同じ方向を幅と考える。

また、素子分離領域１１は、例えば、基板１０に形成されたトレンチ内にシリコン酸化膜が埋め込まれた構造を有する。絶縁性サイドウォールスペーサ１３は、例えば、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜からなる。コンタクトプラグ１８ａ及び１８ｂは例えばタングステンからなる。配線１９ａ及び１９ｂは例えば銅（Ｃｕ）からなる。

次に、半導体装置５０における電気ヒューズのプログラミングに関し、図２（ａ）及び（ｂ）と、図３（ａ）及び（ｂ）とを参照して説明する。

図２（ａ）及び（ｂ）には、プログラミング後の状態を示している。図２（ａ）は平面図、そのIIb-IIb'線による断面が図２（ｂ）である。

図１（ａ）〜（ｃ）に示す半導体装置５０において、第１の端子領域１６ａ（陽極端子）と第２の端子領域１６ｂ（陰極端子）との間に電圧を印加すると、ヒューズリンク領域１６ｃにおける金属シリサイド層１５ｃ（ＰｔＮｉシリサイド層）に通電され、ジュール熱が発生する。該ジュール熱によりエレクトロマイグレーションが発生する温度となり、金属シリサイド層１５ｃ中の金属（Ｎｉ）が第１の端子領域１６ａ側に偏在化して金属シリサイド層１５ｃｘが形成される。尚、図２（ａ）において、偏在化が起る前の金属シリサイド層１５ｃの形状を破線によって示している。同様に、図２（ｂ）においても、偏在化が起る前の金属シリサイド層１５ｃの形状の図示を残している。当該部分には、シリコンが残っている。

この結果、ヒューズリンク領域１６ｃにおける金属シリサイド層１５ｃが溶断された状態となるので、第１の端子領域１６ａと第２の端子領域１６ｂとの間が高抵抗（シリコン膜１２ｃによる抵抗）となり、プログラミングされる。

図３（ａ）及び（ｂ）には、プログラミング後の熱処理により金属（Ｎｉ）が再拡散した状態を示す。図３（ａ）は平面図、そのIIIb-IIIb'線による断面が図３（ｂ）である。つまり、図２（ａ）及び（ｂ）に示す状態の半導体装置５０に対して、例えば、検査工程において３００℃以上の熱処理が行なわれたとする。これにより、第１の端子領域１６ａ側に偏在化した金属シリサイド層１５ｃｘ中のＮｉがシリコン膜１２ｃ中に拡散され、金属シリサイド層１５ｃｙが形成される。尚、図３（ａ）においても、偏在化が起る前の金属シリサイド層１５ｃの形状を破線によって示している。

この際、金属シリサイド層１５ｃの幅Ｗ１よりもシリコン膜１２ｃの幅Ｗ２の方が大きいことから、Ｎｉは、当初の金属シリサイド層１５ｃが形成されていた部分（保護膜１４の開口部内）のシリコン膜１２ｃ（以下、シリコン膜１２ｃ１）に加えて、保護膜１４に覆われている部分のシリコン膜１２ｃ（以下、シリコン膜１２ｃ２）にも拡散する。

ここで、通電により金属が偏在化して形成された金属シリサイド層１５ｃｘについては金属が拡散しやすくなっている。このことから、金属シリサイド層１５ｃｘの金属が拡散する場合にも、第２の端子領域１６ｂにおける金属シリサイド層１５ｂ中のＮｉがシリコン膜１２ｃ中に拡散されることはほとんど無い。

この結果、金属シリサイド層１５ｃｘから拡散したＮｉは、第２の端子領域１６ｂにまで達しない。従って、熱処理後においても、金属シリサイド層１５ｃｙが金属シリサイド層１５ｂと離間した状態（断線した状態）となり、電気ヒューズ部１６の高抵抗状態を保つことができる。

尚、図９（ａ）及び（ｂ）に示した構造の場合、ヒューズリンク領域におけるシリコン膜１０２ｃの幅と金属シリサイド層１０５ｃの幅とが同じであり、半導体装置５０のシリコン膜１２ｃ２に対応する部分は存在しない。このことから、熱処理によって拡散するＮｉは、半導体装置５０のシリコン膜１２ｃ１に対応する部分のみに拡散し、第２の端子領域１０６ｂにまで達する。結果として、第１の端子領域１０６ａと第２の端子領域１０６ｂとが拡散したＮｉを含む金属シリサイド層によって接続され、低抵抗化してしまう。本実施形態の半導体装置５０において、これを解消している。

また、半導体装置５０において、ヒューズリンク領域１６ｃにおける金属シリサイド層１５ｃとしては、Ｐｔを含有するＮｉシリサイド（ＰｔＮｉシリサイド）を用いている。このことにより、Ｐｔを含有していない通常のＮｉシリサイドに比べて、異常成長の発生を抑制することができ、金属シリサイド層の断線確率を低下させることができる。このようなＰｔＮｉシリサイドを利用すると、通常のＮｉシリサイドを用いる場合に比べ、金属シリサイド層１５ｃの幅Ｗ１を小さくすることができる。

更に、金属シリサイド層１５ｃはノンドープのシリコン膜１２ｃ上に形成されている。ノンドープのシリコン膜１２ｃの比抵抗は金属シリサイド層１５ｃの比抵抗に比べて一桁以上高いので、第１の端子領域１６ａと第２の端子領域１６ｂとの間に電圧を印加した場合、電流は金属シリサイド層１５ｃに集中する。このことから、金属シリサイド層１５ｃを効率良く切断することができる。

以上から、本実施形態の半導体装置５０によると、電気ヒューズをプログラミングするための印加電圧を低く抑えることができ、例えば２Ｖ以下とすることも可能である。従って、従来、メモリ等を構成するトランジスタ用の電源とは別のそれよりも高電圧の電気ヒューズ用の電源が必要であったのに対し、本実施形態の半導体装置５０では不要となっている。

この結果、面積の大きな高耐圧駆動トランジスタ等が不要となると共に、電気ヒューズをチップ上の任意の位置に配置でき且つ高圧電源からの配線の引き回しも不要となる。従って、面積ロスの削減と設計の自由度の向上によりチップ面積が縮小され、且つ、電気ヒューズの動作による消費電力も低減できる。

――半導体装置の製造方法――
以下、半導体装置５０の製造方法について、各工程の平面図及び断面図である図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）を参照して説明する。図４（ａ）のIVb-IVb'線、図５（ａ）のVb-Vb'線、図６（ａ）のVIb-VIb'線、図７（ａ）のVIIb-VIIb'線による断面が、それぞれ図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）に対応する。尚、以下の説明は望ましい例を示すものであり、記載の内容に発明を限定するものではない。発明の趣旨を変えない範囲で変更・修正されてもよい。

図４（ａ）及び（ｂ）に示す工程から説明する。まず、例えばシリコンからなる半導体基板１０の上部に、素子分離領域１１を選択的に形成する。例えば、ＳＴＩ法を用いて、深さ３００ｎｍのトレンチ内にシリコン酸化膜を埋め込むことにより形成する。

次に、素子分離領域１１上を含む半導体基板１０上に、ノンドープポリシリコンからなる厚さが例えば１００ｎｍのシリコン膜を堆積した後、電気ヒューズの形状に対応するレジストパターンをマスクとして形成し、異方性エッチングを行なう。これにより、素子分離領域１１上に、電気ヒューズの形状を有するシリコン膜１２を形成する。

シリコン膜１２は、それぞれ第１の端子領域１６ａ、第２の端子領域１６ｂ及びヒューズリンク領域１６ｃの一部となるシリコン膜１２ａ、シリコン膜１２ｂ及びシリコン膜１２ｃを含む。また、シリコン膜１２ｃの幅Ｗ２は、シリコン膜１２ａ及びシリコン膜１２ｂの幅Ｗ３に比べて小さい。例として、シリコン膜１２ｃの幅Ｗ２を４００ｎｍ、シリコン膜１２ａ及び１２ｂの幅Ｗ３を６００ｎｍとする。

シリコン膜１２の厚さ（この例では１００ｎｍ）は、同時に形成されるＭＩＳトランジスタ（図示省略）のゲート電極におけるシリコン膜の厚さによって決まる。前記の効果は、シリコン膜１２の厚さに関わらず発揮される。

続いて、シリコン膜１２の側面上に、例えば幅４０ｎｍの絶縁性サイドウォールスペーサ１３を形成する。絶縁性サイドウォールスペーサ１３は、例えばシリコン酸化膜、シリコン窒化膜又はこれらの積層膜からなる。また、絶縁性サイドウォールスペーサ１３は、同時に形成されるＭＩＳトランジスタの製造方法によっては、後の工程において一部又は全部が除去されることもある。このことは、半導体装置５０の効果に特別の影響は与えない。

次に、図５（ａ）及び（ｂ）の工程を行なう。まず、シリコン膜１２上を含む半導体基板１０上の全面に、例えば厚さ２０ｎｍのシリコン酸化膜からなる保護膜１４を堆積する。続いて、保護膜１４上にフォトレジスト（図示せず）を形成した後、該フォトレジストをマスクとして保護膜１４に対するウェットエッチングを行ない、シリコン膜１２上に開口部１４ｘを形成する。開口部１４ｘは、シリコン膜１２ａ上の開口部１４ａと、シリコン膜１２ｂ上の開口部１４ｂと、シリコン膜１２ｃ上の開口部１４ｃとからなる。

開口部１４ａ及び開口部１４ｂは、シリコン膜１２ａ及びシリコン膜１２ｂの上面全体を露出させるように、シリコン膜１２ａ及びシリコン膜１２ｂと同じ大きさを有している。従って、開口部１４ａ及び１４ｂの幅Ｗ４は、シリコン膜１２ａ及び１２ｂの幅Ｗ３（図４（ａ）を参照）と実質的に同じである。

これに対し、開口部１４ｃは、シリコン膜１２ｃの上面の一部を露出させるように、その幅Ｗ１が、シリコン膜１２ｃの幅Ｗ２よりも小さくなっている。例えば、開口部１４ｃの幅Ｗ１を８０ｎｍとする。

但し、開口部１４ａ及び１４ｂの幅Ｗ４は、シリコン膜１２ａ及び１２ｂの幅Ｗ３と等しくすることは必須ではない。例えば、幅Ｗ４がシリコン膜１２ａ及び１２ｂの幅Ｗ３よりも大きくても良い。また、幅Ｗ４がシリコン膜１２ａ及び１２ｂの幅Ｗ３よりも小さく、且つ、後の工程にて形成されるコンタクトプラグの形成領域よりも大きくなっていても良い。但し、いずれの場合にも、開口部１４ａ及び１４ｂが開口部１４ｃと連続している形状とすることは必要である。

尚、図５（ａ）では保護膜１４を図示しているが、図が煩雑になるのを避けるために、図６（ａ）及び図７（ａ）において保護膜１４の図示は省略する。

次に、図６（ａ）及び（ｂ）の工程を行なう。まず、例えば、Ｐｔを含むＮｉターゲットを用いるスパッタリング法により、半導体基板１０上の全面に、厚さ１５ｎｍのＰｔ含有Ｎｉ層を形成する。その後、例えば２８０℃で且つ１０秒の熱処理を行ない、シリコン膜１２のうち、開口部１４ｘ内に表面が露出する部分に、ＰｔＮｉシリサイドからなる金属シリサイド層１５を自己整合的に形成する。その後、未反応の部分のＰｔ含有Ｎｉ層をウェットエッチング等により除去する。

このようにしてシリコン膜１２上に形成された金属シリサイド層１５は、シリコン膜１２ａ及び１２ｂ上に位置し、幅Ｗ４が例えば４００ｎｍである金属シリサイド層１５ａ及び１５ｂと、シリコン膜１２ｃ上に位置し、幅Ｗ１が例えば８０ｎｍである金属シリサイド層１５ｃとを含む。

このようにして、シリコン膜１２ａ及び金属シリサイド層１５ａからなる第１の端子領域１６ａと、シリコン膜１２ｂ及び金属シリサイド層１５ｂからなる第２の端子領域１６ｂと、シリコン膜１２ｃ及び金属シリサイド層１５ｃからなるヒューズリンク領域１６ｃとが一体に形成された電気ヒューズ部１６が形成される。

従って、電気ヒューズ部１６は、幅Ｗ２が４００ｎｍの金属シリサイド層１５ｃ上に幅Ｗ１が８０ｎｍの金属シリサイド層１５ｃが形成されたヒューズリンク領域１６ｃによって、第１の端子領域１６ａと第２の端子領域１６ｂとが電気的に接続された構成を有する。

ここで、シリコン膜１２ｃの幅Ｗ２は、電気ヒューズ部１６が大きくならない範囲、つまり、シリコン膜１２ａ及びシリコン膜１２ｂの幅Ｗ３よりも大きくならない範囲において、なるべく大きい方が好ましい（幅Ｗ２と幅Ｗ３とが同じであっても良い）。

また、保護膜１４にける開口部１４ｃの幅Ｗ１、つまり金属シリサイド層１５ｃの幅Ｗ１については、保護膜１４を開口する際の加工限界及び金属シリサイド層１５ｃのプログラム前の断線確率が十分小さい範囲において、なるべく小さい方が良い。

次に、図７（ａ）及び（ｂ）の工程を行なう。まず、半導体基板１０上の全面に、層間絶縁膜１７（図７（ａ）では図示せず）を形成する。続いて、層間絶縁膜１７を貫通して第１の端子領域１６ａの金属シリサイド層１５ａ及び第２の端子領域１６ｂの金属シリサイド層１５ｂにそれぞれ達するコンタクトプラグ１８ａ及びコンタクトプラグ１８ｂを形成する。更に、層間絶縁膜１７上に、コンタクトプラグ１８ａ及び１８ｂにそれぞれ接続する配線１９ａ及び配線１９ｂ（図１（ｂ）を参照）を形成する。

これにより、電気ヒューズ部１６は、配線１９ａ及び１９ｂを通じて電気ヒューズを動作させるための駆動トランジスタ（図示せず）に電気的に接続される。このようにして、本実施形態の半導体装置５０が製造される。

尚、ここまでの各工程は、全て、ＭＩＳトランジスタ及び非シリサイドの抵抗素子を含む一般的な半導体装置の製造工程に含まれる工程を利用して同時に行なうことができる。よって、本実施形態の電気ヒューズ部１６を形成するために新たな工程を追加することは必要ない。

また、本実施形態では、金属シリサイド層１５をノンドープのシリコン膜１２上に形成している。これは、ヒューズリンク領域１６ｃにおける金属シリサイド層１５ｃを低い電圧（２Ｖ以下等）の電圧印加により切断するために、シリコン膜１２ｃの比抵抗を金属シリサイド層１５ｃの比抵抗よりも十分に小さくする手段の１つである。つまり、金属シリサイド層１５ｃを２Ｖ以下等の低い電圧にて切断できるのであれば、シリコン膜１２をノンドープとする必要はなく、例えばｎ型不純物又はｐ型不純物がドープされていても良い。例えば、シリコン膜１２の比抵抗が、金属シリサイド層１５の比抵抗の１０倍以上になっていれば良い。

また、金属シリサイド層を形成するための金属として、Ｐｔを含有するＮｉを用いた。これにより、金属シリサイド層の異常成長の発生を抑制して断線確率を低下させることができる。しかしながら、これについても、低電圧にて電気ヒューズのプログラミングが可能であれば、必須ではない。更に、金属シリサイド層を形成するための金属として、Ｎｉに換えて、Ｃｏ（コバルト）、Ｗ（タングステン）、Ｔｉ（チタン）等を用いることも可能である。

（第２の実施形態）
以下、本開示の第２の実施形態について、図面を参照しながら説明する。図８（ａ）〜（ｄ）は、電気ヒューズを有する本実施形態の例示的半導体装置５０ａについて模式的に示す図である。図８（ａ）は平面構成であり、そのVIIIb-VIIIb'線、VIIIc-VIIIc'線及びVIIId-VIIId'線による断面をそれぞれ図８（ｂ）、図８（ｃ）及び図８（ｄ）に示している。尚、図８（ａ）において、構成を分りやすく示すために、一部の構成要素（保護絶縁膜１４、層間絶縁膜１７、配線１９ａ及び１９ｂ等）については図示していない。また、図８（ａ）〜（ｄ）において、図１（ａ）〜（ｃ）に示す第１の実施形態の半導体装置５０と共通する構成要素を有するので、そのような構成要素については同じ符号を付している。以下では、相違点を主に説明する。

本実施形態の半導体装置５０ａを、図１（ａ）〜（ｃ）の半導体装置５０と比較すると、ヒューズリンク領域１６ｃにおけるシリコン膜の形状が異なっている。また、絶縁性サイドウォールスペーサ１３について、前記ヒューズリンク領域１６ｃにおけるシリコン膜の形状に合わせて平面的な形状が異なっているが、シリコン酸化膜、シリコン窒化膜等からなる構成は同じである。

具体的に、半導体装置５０ａにおけるヒューズリンク領域１６ｃのシリコン膜１２ｄは、第１の端子領域１６ａ（陽極端子）側の幅が図１（ａ）の半導体装置５０におけるシリコン膜１２ｃの幅Ｗ２と同じであるのに対し、第２の端子領域１６ｂ（陰極端子）側の幅は金属シリサイド層１５ｃの幅Ｗ１と同じである（図８（ａ）では、第２の端子領域１６ｂ側のシリコン膜１２ｄは金属シリサイド層１５ｃに隠されている）。つまり、ヒューズリンク領域１６ｃにおけるシリコン膜１２ｄは、第２の端子領域１６ｂ側の幅が、第１の端子領域１６ａ側の幅に比べて小さくなっている。

このような構成においても、第１の実施形態の半導体装置５０と同様の機能を発揮する。つまり、プログラミング後に熱処理が行なわれ、第１の端子領域１６ａ側に偏在化されていたＮｉがシリコン膜１２ｄ中を拡散したとしても、第２の端子領域１６ｂ側にまで達することはなく、且つ、第２の端子領域１６ｂ側からのＮｉの拡散はほとんど起らない。この結果、Ｎｉの拡散によって第１の端子領域１６ａと第２の端子領域１６ｂとの間が再び低抵抗化するのを抑制できる。

本開示の半導体装置及びその製造方法は、信頼性の向上及びチップサイズの縮小を実現し、電気ヒューズを有する半導体装置等に有用である。

１０ 半導体基板
１１ 素子分離領域
１２ シリコン膜
１２ａ シリコン膜
１２ｂ シリコン膜
１２ｃ シリコン膜
１２ｃ１ シリコン膜
１２ｃ２ シリコン膜
１２ｄ シリコン膜
１３ 絶縁性サイドウォールスペーサ
１４ 保護絶縁膜
１４ 保護膜
１４ａ 開口部
１４ｂ 開口部
１４ｃ 開口部
１４ｘ 開口部
１５ 金属シリサイド層
１５ａ 金属シリサイド層
１５ｂ 金属シリサイド層
１５ｃ 金属シリサイド層
１５ｃｘ 金属シリサイド層
１５ｃｙ 金属シリサイド層
１６ 電気ヒューズ部
１６ａ 第１の端子領域
１６ｂ 第２の端子領域
１６ｃ ヒューズリンク領域
１７ 層間絶縁膜
１８ａ コンタクトプラグ
１８ｂ コンタクトプラグ
１９ａ 配線
１９ｂ 配線
５０ 半導体装置
５０ａ 半導体装置

Claims (14)

1. 電気ヒューズを有する半導体装置において、
   前記電気ヒューズは、第１の端子領域と、第２の端子領域と、前記第１の端子領域及び前記第２の端子領域を接続するヒューズリンク領域とを備え、
   前記ヒューズリンク領域は、第１のシリコン膜と、前記第１のシリコン膜上に形成された第１の金属シリサイド層とを有し、
   平面視において、前記第１の端子領域と前記第２の端子領域とが並ぶ方向に垂直な方向の寸法を幅とするとき、
   前記第１のシリコン膜の少なくとも一部の幅は、前記第１の金属シリサイド層の幅よりも大きいことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１のシリコン膜上に保護膜が形成され、
   前記保護膜は、前記第１のシリコン膜の一部を露出させる開口部を有し、
   前記第１の金属シリサイド層は、前記第１のシリコン膜上における前記第１の開口部内に形成されていることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第１の端子領域は、第２のシリコン膜上に第２の金属シリサイド層が積層された構造を有し、
   前記第２の端子領域は、第３のシリコン膜上に第３の金属シリサイド層が積層された構造を有し、
   前記第２のシリコン膜及び前記第３のシリコン膜は、前記第１のシリコン膜を介して連続して一体に形成され、
   前記第２の金属シリサイド層及び前記第３の金属シリサイド層は、前記第１の金属シリサイド層を介して連続して一体に形成されていることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第２のシリコン膜の幅は、前記第２の金属シリサイド層の幅と同じであり、
   前記第３のシリコン膜の幅は、前記第３の金属シリサイド層の幅と同じであることを特徴とする半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第１のシリコン膜の幅は、前記第２のシリコン膜の幅よりも小さく、
   前記第１の金属シリサイド層の幅は、前記第２の金属シリサイド層の幅よりも小さいことを特徴とする半導体装置。
6. 請求項１〜５のいずれか１つに記載の半導体装置において、
   前記第１のシリコン膜の比抵抗は、前記第１の金属シリサイド層の比抵抗の１０倍以上であることを特徴とする半導体装置。
7. 請求項１〜６のいずれか１つに記載の半導体装置において、
   前記第１のシリコン膜は、ノンドープのシリコンからなることを特徴とする半導体装置。
8. 請求項１〜７のいずれか１つに記載の半導体装置において、
   前記第１の金属シリサイド層は、白金を含むことを特徴とする半導体装置。
9. 請求項１〜８のいずれか１つに記載の半導体装置において、
   前記電気ヒューズは、半導体基板上に設けられた素子分離領域上に形成されていることを特徴とする半導体装置。
10. 請求項１〜９のいずれか１つに記載の半導体装置において、
    前記電気ヒューズは、前記第１の端子領域と前記第２の端子領域との間に２Ｖ以下の電圧を印加することにより切断されることを特徴とする半導体装置。
11. 請求項１〜１０のいずれか１つに記載の半導体装置において、
    前記第１のシリコン膜は、前記第１の端子領域側から前記第２の端子領域側までの全体について、同じ幅であることを特徴とする半導体装置。
12. 請求項１〜１０のいずれか１つに記載の半導体装置において、
    前記第１のシリコン膜は、前記第１の端子領域側において前記第１の端子領域と同じ幅を有すると共に、前記第２の端子領域側において前記第１の端子領域よりも小さい幅を有しており、
    前記第１のシリコン膜の前記第２の端子領域側における幅は、前記第１の金属シリサイド層の幅と同じであることを特徴とする半導体装置。
13. 請求項１〜１２のいずれか１つに記載の半導体装置において、
    前記第１の端子領域は、陽極端子であり、
    前記第２の端子領域は、陰極端子であることを特徴とする半導体装置。
14. 第１の端子領域と、第２の端子領域と、前記第１の端子領域及び前記第２の端子領域を接続するヒューズリンク領域とを有する電気ヒューズを備えた半導体装置の製造方法において、
    前記ヒューズリンク領域を形成する工程は、第１のシリコン膜を形成する工程と、前記第１のシリコン膜上に第１の金属シリサイド層を形成する工程とを含み、
    平面視において、前記第１の端子領域と前記第２の端子領域とが並ぶ方向に垂直な方向の寸法を幅とするとき、
    前記第１の金属シリサイド層の少なくとも一部の幅を、前記第１のシリコン膜の幅よりも小さくすることを特徴とする半導体装置の製造方法。

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