JP2005136088A - 半導体集積回路 - Google Patents

Abstract

【課題】ＥＳＤ保護素子に起因する高速動作の妨げやラッチアップ等を防止し、且つＥＳＤによる素子の破壊を防止する。
【解決手段】第１及び第２外部端子を有する内部回路と、前記第１及び第２外部端子に夫々接続された第１及び第２ヒューズ素子と、前記第１及び第２ヒューズ素子に接続された、静電気放電電流の経路である放電線とを有する。
【選択図】 図１

Description

本発明は、半導体集積回路に係り、特に上記半導体集積回路内の素子を静電気放電（electrostatic discharge ；以下、ＥＳＤという）から保護する技術に関する。

例えば半導体集積回路においては、回路基板に実装されて使用される以前の取り扱いに際して人体又は各種装置から上記半導体集積回路の信号端子に印加されるＥＳＤに対する保護が重要である。ＥＳＤ保護の方法としては、半導体集積回路の各端子に夫々ＥＳＤ保護回路を取り付け、ＥＳＤ保護回路網を形成して行っている。このＥＳＤ保護回路は、例えば静電気を半導体集積回路内部の保護対象回路に到達させないように放電させる保護素子（例えば、ダイオード）により構成される。

図８は、ＥＳＤ保護回路の一例を示す図である。信号端子Ｉ／Ｏは、保護対象回路であるインバータ回路の入力部に接続されている。電源端子ＶＤＤは、インバータ回路の電源接続部に接続されている。接地端子ＶＳＳは、インバータ回路の接地接続部に接続されている。そして、電源端子ＶＤＤと信号端子Ｉ／Ｏとの間にはダイオードＤ１が逆向きに配置されている。また、信号端子Ｉ／Ｏと接地端子ＶＳＳとの間にはダイオードＤ２が逆向きに配置されている。

上記ＥＳＤ保護回路において、通常の動作時には、ダイオードＤ１，Ｄ２は逆方向にバイアスされ、回路動作には影響を与えない。

これに対して、信号端子Ｉ／Ｏに正のＥＳＤが印加された時には、ダイオードＤ１の順方向電流として電源端子ＶＤＤに電荷を放電させ、ダイオードＤ２の耐圧を超えた逆方向電流として接地端子ＶＳＳに電荷を放電させるので、ＥＳＤを保護対象回路に到達させない。

また、信号端子Ｉ／Ｏに負のＥＳＤが印加された時には、ダイオードＤ２の順方向電流として接地端子ＶＳＳに電荷を放電させ、ダイオードＤ１の耐圧を超えた逆方向電流として電源端子ＶＤＤに電荷を放電させるので、ＥＳＤを保護対象回路に到達させない。

このように上記保護素子を用いた場合、保護素子の特性がＥＳＤ保護回路網に制限を持ってしまう。図９に、保護素子の一般的な特性を示す。保護対象電圧Ｖoxは、上記保護対象回路の破壊電圧である。ここでは、上記保護対象回路がＭＯＳトランジスタにより構成されているものとする。保護対象電圧Ｖoxは、上記保護対象回路のゲート酸化膜が薄くなると低い方向に向かう。そのため、スナップバック電圧Ｖt1、ホールド電圧Ｖh、保護素子のオン抵抗Ｒonを考慮し、保護素子の特性が保護対象電圧ＶoxとＥＳＤ規格で定められたＥＳＤ電流Ｉesdとにより決まる保護可能領域に入るように設計している。

また、保護素子を用いてＥＳＤ保護を行う半導体集積回路において、この半導体集積回路内にアナログ回路とデジタル回路とが混載されているものとする。上記半導体集積回路を回路基板に実装する前においては、アナログ回路とデジタル回路との間のＥＳＤ保護を行うため、アナログ回路とデジタル回路との間にＥＳＤ経路が必要である。また、上記半導体集積回路が回路基板に実装された場合、アナログ回路とデジタル回路とをノイズ対策のために電気的に分離する必要がある。よって、アナログ回路とデジタル回路との間にＥＳＤ保護回路を接続し、アナログ回路とデジタル回路との間でＥＳＤ保護回路網を形成している。

また、この種の関連技術として、保護素子と信号端子とをヒューズ素子で接続する例が開示されている（特許文献１参照）。

ところが、保護素子を用いてＥＳＤ保護を行っている半導体集積回路が高周波信号（例えば、数ＧＨｚ）を扱う場合、保護素子の寄生容量が回路特性に影響を及ぼす。ＥＳＤ保護に保護素子を用いる方式である場合、信号端子と保護素子との電気的な接続は切れないため、保護素子の寄生容量が信号端子に見えてしまう。このため、上記寄生容量により高周波信号の特性が変化してしまう。

また、ＥＳＤ保護回路網によっては、保護素子が直列に接続される場合がある。図１０は、保護素子１と、保護素子２と、保護素子１及び保護素子２が直列に接続された場合とにおける夫々の特性を示す図である。同図からも分かるように、保護素子が直列に接続された場合、特性を保護可能領域に入れることが困難となる。また上記関連技術においても、保護素子を用いているため保護素子の特性を考慮する必要がある。

また、ＥＳＤ保護回路を用いてアナログ回路とデジタル回路との間のノイズ対策における電源分離を行う場合、アナログ回路内の外部端子とデジタル回路内の外部端子との間では、上記ＥＳＤ保護回路が一段多くなってしまう。よって、外部端子に接続された保護対象回路の耐圧が小さい場合には、ＥＳＤ保護が困難となる。

また、保護素子を用いた場合、ＬＳＩの微細化に伴い回路面積は小さくできるにも関わらず、保護素子のサイズを小さくすることができない。そのため、回路全体の面積に対するＥＳＤ保護回路の面積の比が大きくなってしまう。
特開２００１−２４４３３８号公報

本発明は、上記のような事情に鑑みてなされたもので、ＥＳＤ保護回路に起因する高速動作の妨げやラッチアップ等を防止でき、且つＥＳＤによる素子の破壊を防止することができる半導体集積回路を提供することを目的とする。

上記目的を達成するために本発明の第１の側面に係る半導体集積回路は、第１及び第２外部端子を有する内部回路と、前記第１及び第２外部端子に夫々接続された第１及び第２ヒューズ素子と、前記第１及び第２ヒューズ素子に接続された、静電気放電電流の経路である放電線とを有する。

また本発明の第２の側面に係る半導体集積回路は、第１及び第２外部端子を有する内部回路と、前記第２外部端子に接続された静電気保護回路と、前記第１外部端子に接続されたヒューズ素子と、前記静電気保護回路とヒューズ素子とに接続された、静電気放電電流の経路である放電線とを有する
また本発明の第３の側面に係る半導体集積回路は、第１、第２及び第３外部端子を有する内部回路と、前記第１外部端子に接続されたヒューズ素子と、前記第２及び第３外部端子に夫々接続された第１及び第２静電気保護回路と、前記第１及び第２静電気保護回路に接続され、静電気放電電流の経路である第１放電線と、前記ヒューズ素子と第２外部端子とに接続された、前記第１外部端子と第２外部端子とを略同電位に保つための第２放電線とを有する。

また本発明の第４の側面に係る半導体集積回路は、第１外部端子を有するデジタル回路と、前記第１外部端子に接続された第１静電気保護回路と、前記第１静電気保護回路に接続された、静電気放電電流の経路である第１放電線と、第２外部端子を有するアナログ回路と、前記第２外部端子に接続された第２静電気保護回路と、前記第２静電気保護回路に接続された、静電気放電電流の経路である第２放電線と、前記第１放電線と第２放電線との間に接続された、前記デジタル回路とアナログ回路との静電気放電電流の経路であるヒューズ素子とを有する。

本発明によれば、ＥＳＤ保護素子に起因する高速動作の妨げやラッチアップ等を防止でき、且つＥＳＤによる素子の破壊を防止することができる半導体集積回路を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路１の主要部を示す図である。
半導体集積回路１は、ＥＳＤ保護対象回路である内部回路２を備えている。内部回路２には、複数の外部端子が接続されている。ＶＳＳ１及びＶＳＳ２は、接地端子である。ＶＳＳ１及びＶＳＳ２は、接地電位を有する電源ラインに接続される。ＶＤＤ１及びＶＤＤ２は、電源端子である。ＶＤＤ１及びＶＤＤ２は、例えば最も高い電圧を有する電源ラインに接続される。Ｉ／Ｏ１及びＩ／Ｏ２は、信号の入力或いは出力を行う信号端子である。

接地端子ＶＳＳ１と、電源端子ＶＤＤ１と、接地端子ＶＳＳ２と、電源端子ＶＤＤ２とには、それぞれＥＳＤ保護回路Ｈ１、Ｈ２、Ｈ３、Ｈ４の一方の端子が接続されている。このＥＳＤ保護回路Ｈ１〜Ｈ４は、例えば２つのダイオードにより構成される。

信号端子Ｉ／Ｏ１及びＩ／Ｏ２には、夫々ヒューズ素子Ｆ１及びＦ２の一方の端子が接続されている。上記各ＥＳＤ保護回路の他方の端子と、ヒューズ素子Ｆ１及びＦ２の他方の端子とには、放電線４が接続されている。また、例えば内部回路２が備えるＭＯＳトランジスタ３のゲートには、信号端子Ｉ／Ｏ１が接続されている。

このように構成された半導体集積回路１では、任意の２つの外部端子間でＥＳＤ保護経路が形成されている。例えば、信号端子Ｉ／Ｏ１にＥＳＤが印加され、接地端子ＶＳＳ２が接地されているものとする。この場合、ＥＳＤ電流は、ヒューズ素子Ｆ１と、放電線４と、ＥＳＤ保護回路Ｈ３と、接地端子ＶＳＳ２とを介して放電される。したがって、内部回路２にＥＳＤが印加されるのを防止することができる。他の任意外部端子についても同様である。

ところで、ヒューズ素子Ｆ１と放電線４との抵抗値は、下記の関係を満足するように設定される。

Ｖox ＞ （ Ｒm ＋ Ｒx ） × Ｉesd
ここで、Ｖoxは信号端子Ｉ／Ｏ１に接続された保護対象回路の破壊電圧（本実施形態では、ＭＯＳトランジスタ３が有するゲート酸化膜の破壊電圧）、Ｒmは信号端子Ｉ／Ｏ１と任意外部端子との間の静電気放電経路内の配線抵抗値、Ｒxは信号端子Ｉ／Ｏ１と任意外部端子との間の静電気放電経路内に配置された全ヒューズ素子の抵抗値、Ｉesdは規格で定められたＥＳＤの最大電流である。図２は、ＥＳＤ規格で定められたＥＳＤの最大電流の一例を示す図である。

このようにしてヒューズ素子Ｆ１と放電線４との抵抗値が設定されると、例えば信号端子Ｉ／Ｏ１から接地端子ＶＳＳ２へＥＳＤ電流が流れた場合、信号端子Ｉ／Ｏ１の電圧は、破壊電圧Ｖoxより低くなる。よって、ＭＯＳトランジスタ３が有するゲート酸化膜が破壊されるのを防止することができる。他のヒューズ素子についても同様である。

ところで、半導体集積回路１が例えば回路基板に実装された場合、ヒューズ素子Ｆ１及びＦ２は電気的に切断される。これにより、信号端子Ｉ／Ｏ１及びＩ／Ｏ２の入力容量を劇的に小さくすることが可能となる。よって、信号端子Ｉ／Ｏ１が高周波信号（例えば数ＧＨｚ）を扱う端子である場合、上記高周波信号の特性が変化することがなくなる。これにより、上記高周波信号を正確に処理することが可能となる。

次に、ヒューズ素子Ｆ１及びＦ２の切断について説明する。
図３は、ＥＳＤ試験を行うための容量放電回路の一例を示す図である。Ｖは直流電圧源、Ｃは等価容量、Ｒは等価抵抗、ＳＷは等価容量Ｃに対する充電と放電とを切り替えるスイッチである。

ここで、各種装置からＥＳＤが印加される場合（マシンモデル）の等価動作として、Ｒ＝０Ω、Ｃ＝２００ｐＦを使用するものとする。一方、人体からＥＳＤが印加される場合（人体モデル）の等価動作として、Ｒ＝１．５ｋΩ、Ｃ＝１００ｐＦを使用するものとする。

上記マシンモデルでは、Ｖ＝２００Ｖに対して耐性を有すればＥＳＤによる内部回路２の損傷は問題にならない。また人体モデルでは、Ｖ＝２０００Ｖに対して耐性を有すればＥＳＤによる内部回路２の損傷は問題にならない。

マシンモデルのＶ＝２００Ｖにおける静電エネルギーは、４μＪである。一方人体モデルのＶ＝２０００Ｖにおける静電エネルギーは、２００μＪである。なお、人体モデルにおいては、Ｒにおけるエネルギー消費があるので、上記静電エネルギーがすべて内部回路２に印加されるわけではない。

よって、ヒューズ素子Ｆ１或いはＦ２は、最大で２００μＪのエネルギーに対して切断しない耐性を有すればよい。さらに、半導体集積回路１に対するＥＳＤ試験を行う回数は、半導体集積回路１が有する端子数を考慮して、１００回以内である。したがって、ヒューズ素子Ｆ１或いはＦ２は、２００μＪのエネルギーを１００回以内で印加した場合でも切断しない耐性を有している。

また、上記説明したように、半導体集積回路１が例えば回路基板に実装された場合、ヒューズ素子Ｆ１及びＦ２は電気的に切断される。ヒューズ素子Ｆ１及びＦ２の切断には、例えば直流電流を使用する。この直流電流の電流値は、上記ヒュ−ズ素子を数秒で切断できる大きさである。本発明に使用する上記ヒューズ素子を切断できる電流値は、本発明者の実験により３０ｍＡ以内であることが分かった。さらに、上記電流値を２０秒以内印加することにより、上記ヒューズ素子を切断することが可能であった。したがって、上記直流電流の電流値を用いれば、上記ヒューズ素子を簡単に切断することが可能である。

以上詳述したように本実施形態では、半導体集積回路１の内部回路２に接続された外部端子のうち、各電源端子にはＥＳＤ保護回路を接続する。一方上記外部端子のうち、信号端子にはヒューズ素子を接続する。そして。上記ＥＳＤ保護回路とヒューズ素子とを放電線４にて接続するようにしている。

したがって本実施形態によれば、高周波信号を扱う信号端子にＥＳＤ保護回路が接続されないため、寄生容量による回路特性の変化を防止することができる。

また、静電気放電経路内にある各ヒューズ素子と放電線４との抵抗値を上記所定の関係式を満足するように設定しているため、ＥＳＤ保護対象回路であるＭＯＳトランジスタ３が有するゲート酸化膜の破壊を防止することができる。

また、想定される最大の静電エネルギーである２００μＪを印加しても切断しないヒューズ素子を用いているため、確実にＥＳＤから内部回路２を保護することが可能である。

また、ＥＳＤ試験の際に想定した最大試験回数である１００回印加しても切断しない耐性を有するヒューズ素子を用いているため、ＥＳＤ試験中にヒューズ素子が切断することがない。

また、ＥＳＤ保護回路に対して回路面積が小さいヒューズ素子を用いているため、半導体集積回路１の回路面積を縮小することができる。

（第２の実施形態）
第２の実施形態は、ＥＳＤ保護回路が接続された外部端子と信号端子とを放電線とヒューズ素子とを介して接続する。そして、上記外部端子と信号端子とを略同電位に保つようにしたものである。

図４は、本発明の第２の実施形態に係る半導体集積回路１０の主要部を示す図である。なお、上記図１と同一部分及び構成には、同一符号を付して詳しい説明は省略する。

接地端子ＶＳＳ１には、ＥＳＤ保護回路Ｈ１の一方の端子が接続されている。信号端子Ｉ／Ｏ１には、ヒューズ素子Ｆ１の一方の端子が接続されている。電源端子ＶＤＤ１には、ヒューズ素子Ｆ２の一方の端子が接続されている。接地端子ＶＳＳ１とヒューズ素子Ｆ１とヒューズ素子Ｆ２との夫々の他方の端子は、放電線１１により接続されている。なお、ＥＳＤ保護回路Ｈ１が接続される端子は、接地端子ＶＳＳ１に限らず、電源端子ＶＤＤ１であってもよい。また、例えば内部回路２が備えるＭＯＳトランジスタ３のゲートには、信号端子Ｉ／Ｏ１が接続されている。

このように構成された半導体集積回路１０では、接地端子ＶＳＳ１と信号端子Ｉ／Ｏ１と電源端子ＶＤＤ１とは、略同電位に保たれている。ここで、例えば、信号端子Ｉ／Ｏ１にＥＳＤが印加され、接地端子ＶＳＳ２が接地されているものとする。この場合、ＥＳＤ電流は、ヒューズ素子Ｆ１と、放電線１１と、ＥＳＤ保護回路Ｈ１と、放電線４と、ＥＳＤ保護回路Ｈ２と、接地端子ＶＳＳ２とを介して放電される。したがって、内部回路２にＥＳＤが印加されるのを防止することができる。電源端子ＶＤＤ１についても同様である。

ところで、ヒューズ素子Ｆ１と放電線１１及び４との抵抗値は、上記第１の実施形態と同様、下記の関係を満足するように設定される。

Ｖox ＞ （ Ｒm ＋ Ｒx ） × Ｉesd
このようにしてヒューズ素子Ｆ１と放電線４との抵抗値が設定されると、例えば信号端子Ｉ／Ｏ１から接地端子ＶＳＳ２へＥＳＤ電流が流れた場合、信号端子Ｉ／Ｏ１の電圧は、破壊電圧Ｖoxより低くなる。よって、ＭＯＳトランジスタ３が有するゲート酸化膜が破壊されるのを防止することができる。

ところで、半導体集積回路１０が例えば回路基板に実装された場合、ヒューズ素子Ｆ１及びＦ２は電気的に切断される。これにより、信号端子Ｉ／Ｏ１の入力容量を劇的に小さくすることが可能となる。よって、信号端子Ｉ／Ｏ１が高周波信号（例えば数ＧＨｚ）を扱う端子である場合、上記高周波信号の特性が変化することがなくなる。これにより、上記高周波信号を正確に処理することが可能となる。また、接地端子ＶＳＳ２と信号端子Ｉ／Ｏ１と電源端子ＶＤＤ１とを電気的に分離することができる。

したがって本実施形態によれば、高周波信号を扱う信号端子にＥＳＤ保護回路が接続されないため、寄生容量による回路特性の変化を防止することができる。

また、静電気放電経路内にある各ヒューズ素子と放電線１１及び４との抵抗値を上記所定の関係式を満足するように設定しているため、ＥＳＤ保護対象回路であるＭＯＳトランジスタ３が有するゲート酸化膜の破壊を防止することができる。

また、使用するＥＳＤ保護回路を大幅に削減できるため、コストが削減でき、且つ回路設計の負担を軽減することができる。

また、ＥＳＤ保護回路に対して回路面積が小さいヒューズ素子を用いているため、半導体集積回路１の回路面積を縮小することができる。

（第３の実施形態）
第３の実施形態は、ＥＳＤ保護回路を使用せずに、確実にＥＳＤ保護を行うことができるように半導体集積回路を構成したものである。

図５は、本発明の第３の実施形態に係る半導体集積回路２０の主要部を示す図である。なお、上記図１と同一部分及び構成には、同一符号を付して詳しい説明は省略する。

接地端子ＶＳＳ１と信号端子Ｉ／Ｏ１と電源端子ＶＤＤ１と接地端子ＶＳＳ２と信号端子Ｉ／Ｏ２と電源端子ＶＤＤ２とには、夫々ヒューズ素子Ｆ１〜Ｆ６の一方の端子が接続されている。各ヒューズ素子Ｆ１〜Ｆ６の他方の端子には、放電線４が接続されている。また、例えば内部回路２が備えるＭＯＳトランジスタ３のゲートには、信号端子Ｉ／Ｏ１が接続されている。

このように構成された半導体集積回路２０では、任意の２つの外部端子間でＥＳＤ保護経路が形成されている。また、各ＥＳＤ保護経路は、２つのヒューズ素子と放電線４とを通るパスに統一できる。例えば、信号端子Ｉ／Ｏ１にＥＳＤが印加され、接地端子ＶＳＳ２が接地されているものとする。この場合、ＥＳＤ電流は、ヒューズ素子Ｆ２と、放電線４と、ヒューズ素子Ｆ４と、接地端子ＶＳＳ２とを介して放電される。したがって、内部回路２にＥＳＤが印加されるのを防止することができる。他の任意外部端子についても同様である。

ところで、ヒューズ素子Ｆ１〜Ｆ６と放電線４との抵抗値は、上記第１の実施形態同様、下記の関係を満足するように設定される。

Ｖox ＞ （ Ｒm ＋ Ｒx ） × Ｉesd
このようにしてヒューズ素子Ｆ１と放電線４との抵抗値が設定されると、例えば信号端子Ｉ／Ｏ１から接地端子ＶＳＳ２へＥＳＤ電流が流れた場合、信号端子Ｉ／Ｏ１の電圧は、破壊電圧Ｖoxより低くなる。よって、ＭＯＳトランジスタ３が有するゲート酸化膜が破壊されるのを防止することができる。他のヒューズ素子についても同様である。

ところで、半導体集積回路２０が例えば回路基板に実装された場合、ヒューズ素子Ｆ１〜Ｆ６は電気的に切断される。これにより、通常動作時に内部回路２が誤動作を起こすことが無くなる。また、ＥＳＤ保護回路を一切使用していないため、ＥＳＤ保護回路からのリーク電流や、ＥＳＤ保護回路に生じる寄生容量が内部回路２の動作に影響を与えることがない。

したがって本実施形態によれば、高周波信号を扱う信号端子にＥＳＤ保護回路が接続されないため、寄生容量による回路特性の変化を防止することができる。

また、静電気放電経路内にある２つのヒューズ素子と放電線４との抵抗値を上記所定の関係式を満足するように設定しているため、ＥＳＤ保護対象回路であるＭＯＳトランジスタ３が有するゲート酸化膜の破壊を防止することができる。

また、当該半導体集積回路２０は、ＥＳＤ保護回路を一切使用していない。よって、ＥＳＤ保護回路の特性を考慮する必要がないため、回路設計の負担を軽減することができる。

また、ＥＳＤ保護回路を一切使用していないため、半導体集積回路２０の回路面積を縮小することができる。

（第４の実施形態）
図６は、本発明の第４の実施形態に係る半導体集積回路３０を示す図である。なお、上記図１と同一部分及び構成には、同一符号を付して詳しい説明は省略する。

内部回路２には、複数の外部端子Ｎ１〜Ｎｎが接続されている。各外部端子Ｎ１〜Ｎｎには、夫々ヒューズ素子Ｆ１〜Ｆｎの一方の端子が接続されている。各ヒュ−ズ素子Ｆ１〜Ｆｎの他方の端子は、放電線４に接続されている。さらに半導体集積回路３０は、電源入力端子ＰＩを備えている。この電源入力端子ＰＩは、放電線４にのみ接続されている。

このように構成された半導体集積回路３０では、任意の２つの外部端子間でＥＳＤ保護経路が形成されている。また半導体集積回路３０は、ＥＳＤ保護回路を一切用いていない。よって、ＥＳＤに耐えうるヒューズ素子のサイズと、ＥＳＤに耐えうる放電線４の配線幅とを考慮すればよいため、半導体集積回路３０の回路面積を縮小することができる。

例えば大きさが５ｍｍ×５ｍｍ、外部端子が２５６端子のチップの場合、ＥＳＤ保護回路の面積はチップ全体に対して１４％を占める。ところが、本実施形態においては、ヒューズ素子のサイズを１０μｍ、放電線４の配線幅を４０μｍとした場合でも、各ヒュ−ズ素子Ｆ１〜Ｆｎと放電線４とが占める面積は、チップ全体に対して４％程度に抑えることができる。なお、その他の効果は、上記第３の実施形態と同様である。

次に、ヒューズ素子Ｆ１の切断方法について説明する。
先ず、外部端子Ｎ１を外部から接地電位に固定する。次に、電源入力端子ＰＩに外部から直流電流を印加する。この直流電流の電流値は、ヒュ−ズ素子Ｆ１を数秒で切断できる大きさである。本発明に使用するヒューズ素子を切断できる電流値は、本発明者の実験により３０ｍＡであることが分かった。これにより、ヒュ−ズ素子Ｆ１を簡単に切断することが可能である。なお、電源入力端子ＰＩに外部から印加する電源は、直流電圧であってもよい。また、他のヒューズ素子を切断する場合についても同様である。

以上詳述したように本実施形態では、内部回路２に接続された外部端子Ｎ１〜Ｎｎに夫々ヒューズ素子Ｆ１〜Ｆｎを接続する。そして、上記各ヒューズ素子Ｆ１〜Ｆｎを放電線４に接続する。さらに外部から直流電流を印加するための電源入力端子ＰＩを備え、この電源入力端子ＰＩを放電線４に接続するようにしている。

したがって本実施形態によれば、半導体集積回路３０がＥＳＤ保護回路を用いていないため、半導体集積回路３０の回路面積を縮小することができる。

また、電源入力端子ＰＩに直流電流を印加し、切断するヒューズ素子が接続された外部端子を接地電位に固定することで、上記ヒューズ素子を簡単に切断することができる。

（第５の実施形態）
図７は、本発明の第５の実施形態に係る半導体集積回路４０の主要部を示す図である。なお、上記図１と同一部分及び構成には、同一符号を付して詳しい説明は省略する。

半導体集積回路４０は、アナログ回路４１とデジタル回路４３とを有する。アナログ回路４１は、外部端子Ｎ１とＮ２とを有する。外部端子Ｎ１とＮ２とは、夫々アナログ回路４１内のアナログ素子に接続されている（図示せず）。また、外部端子Ｎ１とＮ２とは、夫々ＥＳＤ保護回路Ｈ１とＨ２との一方の端子に接続されている。ＥＳＤ保護回路Ｈ１とＨ２との他方の端子は、放電線４２に接続されている。

デジタル回路４３は、外部端子Ｎ３とＮ４とを有する。外部端子Ｎ３とＮ４とは、夫々デジタル回路４３内のデジタル素子に接続されている（図示せず）。また、外部端子Ｎ３とＮ４とは、夫々ＥＳＤ保護回路Ｈ３とＨ４との一方の端子に接続されている。ＥＳＤ保護回路Ｈ３とＨ４との他方の端子は、放電線４４に接続されている。

放電線４２と放電線４４とは、ヒューズ素子Ｆ１により接続されている。これにより、アナログ回路４１とデジタル回路４３とは、ＥＳＤ経路が形成される。

このように構成された半導体集積回路４０では、アナログ回路４１内の任意の外部端子間においてＥＳＤ保護経路が形成されている。また、デジタル回路４３内の任意の外部端子間においてもＥＳＤ保護経路が形成されている。さらにアナログ回路４１内の任意の外部端子とデジタル回路４３内の任意の外部端子との間においてもＥＳＤ保護経路が形成されている。

例えば、外部端子Ｎ４にＥＳＤが印加され、外部端子Ｎ２が接地されているものとする。この場合、ＥＳＤ電流は、ＥＳＤ保護回路Ｈ４と、放電線４４と、ヒューズ素子Ｆ１と、放電線４２と、ＥＳＤ保護回路Ｈ２と、外部端子Ｎ２とを介して放電される。したがって、デジタル回路４３内のデジタル素子にＥＳＤが印加されるのを防止することができる。他の任意外部端子についても同様である。

ところで、ヒューズ素子Ｆ１と放電線４２及び４４との抵抗値は、下記の関係を満足するように設定される。

Ｖox ＞ （ Ｒm ＋ Ｒx ） × Ｉesd
ここで、Ｖoxは外部端子Ｎ４に接続された保護対象回路の破壊電圧（本実施形態では、ＭＯＳトランジスタ３が有するゲート酸化膜の破壊電圧）、Ｒmは外部端子Ｎ４とＮ２との間の静電気放電経路内の配線抵抗値、Ｒxはヒューズ素子Ｆ１の抵抗値、Ｉesdは規格で定められたＥＳＤの最大電流である。

このようにしてヒューズ素子Ｆ１と放電線４２及び４４との抵抗値が設定されると、外部端子Ｎ４から外部端子Ｎ２へＥＳＤ電流が流れた場合、外部端子Ｎ４の電圧は、破壊電圧Ｖoxより低くなる。よって、ＭＯＳトランジスタ３が有するゲート酸化膜が破壊されるのを防止することができる。

ところで、半導体集積回路４０が例えば回路基板に実装された場合、ヒューズ素子Ｆ１を電気的に切断する。これにより、アナログ回路４１とデジタル回路４３とは、電源分離が可能となる。したがって、例えばデジタル回路４３から発生するノイズがアナログ回路４１に伝達するのを防止することができる。

以上詳述したように本実施形態では、半導体集積回路４０が夫々ＥＳＤ保護回路網を備えたアナログ回路４１とデジタル回路４３とを有する。そしてアナログ回路４１とデジタル回路４３との間のＥＳＤ経路を形成するために、アナログ回路４１の放電線４２とデジタル回路４３の放電線４４とをヒューズ素子Ｆ１にて接続するようにしている。

したがって本実施形態によれば、アナログ回路４１とデジタル回路４３との間で、ＥＳＤ経路を形成することができる。

また、半導体集積回路４０が例えば回路基板に実装された場合、ヒューズ素子Ｆ１を電気的に切断することにより、アナログ回路４１とデジタル回路４３とを電源分離することが可能となる。

また、ヒューズ素子Ｆ１と放電線４２及び４４との抵抗値を上記所定の関係式を満足するように設定しているため、ＥＳＤ保護対象回路であるＭＯＳトランジスタ３が有するゲート酸化膜の破壊を防止することができる。

また、アナログ回路４１内の任意の外部端子とデジタル回路４３内の任意の外部端子との間において、ＥＳＤ保護回路の数を一段少なくすることができる。これにより、ＥＳＤ保護回路の特性に関わる回路設計の負担を軽減することができる。

この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能なことは勿論である。

本発明の第１の実施形態に係る半導体集積回路１の主要部を示す図。 ＥＳＤ規格で定められたＥＳＤの最大電流の一例を示す図。 ＥＳＤ試験を行うための容量放電回路の一例を示す図。 本発明の第２の実施形態に係る半導体集積回路１０の主要部を示す図。 本発明の第３の実施形態に係る半導体集積回路２０の主要部を示す図。 本発明の第４の実施形態に係る半導体集積回路３０を示す図。 本発明の第５の実施形態に係る半導体集積回路４０の主要部を示す図。 ＥＳＤ保護回路の一例を示す図。 保護素子の一般的な特性を示す図。 保護素子１と、保護素子２と、保護素子１及び保護素子２が直列に接続された場合とにおける夫々の特性を示す図。

符号の説明

ＶＤＤ，ＶＤＤ１，ＶＤＤ２…電源端子、ＶＳＳ，ＶＳＳ１，ＶＳＳ２…接地端子、Ｄ１，Ｄ２…ダイオード、Ｈ１〜Ｈ４…ＥＳＤ保護回路、Ｎ１〜Ｎｎ…外部端子、Ｆ１〜Ｆｎ…ヒューズ素子、ＰＩ…電源入力端子、Ｖ…直流電圧源、Ｃ…等価容量、Ｒ…等価抵抗、ＳＷ…スイッチ、１，１０，２０，３０，４０…半導体集積回路、２…内部回路、３…ＭＯＳトランジスタ、４，１１，４２，４４…放電線、４１…アナログ回路、４３…デジタル回路。

Claims (10)

1. 第１及び第２外部端子を有する内部回路と、
   前記第１及び第２外部端子に夫々接続された第１及び第２ヒューズ素子と、
   前記第１及び第２ヒューズ素子に接続された、静電気放電電流の経路である放電線と、
   を具備することを特徴とする半導体集積回路。
2. 第１及び第２外部端子を有する内部回路と、
   前記第２外部端子に接続された静電気保護回路と、
   前記第１外部端子に接続されたヒューズ素子と、
   前記静電気保護回路とヒューズ素子とに接続された、静電気放電電流の経路である放電線と、
   を具備することを特徴とする半導体集積回路。
3. 第１、第２及び第３外部端子を有する内部回路と、
   前記第１外部端子に接続されたヒューズ素子と、
   前記第２及び第３外部端子に夫々接続された第１及び第２静電気保護回路と、
   前記第１及び第２静電気保護回路に接続された、静電気放電電流の経路である第１放電線と、
   前記ヒューズ素子と第２外部端子とに接続された、前記第１外部端子と第２外部端子とを略同電位に保つための第２放電線と、
   を具備することを特徴とする半導体集積回路。
4. 前記内部回路は、前記第１外部端子にゲートが接続されたＭＯＳトランジスタをさらに具備し、
   前記各ヒューズ素子の抵抗値は、前記ＭＯＳトランジスタが有するゲート酸化膜の破壊電圧をＶox、前記第１外部端子と第２外部端子との間の静電気放電経路内の配線抵抗値をＲm、前記第１外部端子と第２外部端子との間の静電気放電経路内に配置された全てのヒューズ素子の抵抗値をＲx、静電気放電電流値をＩesdとした場合に、
   Ｖox ＞ （ Ｒm ＋ Ｒx ） × Ｉesd
   の関係を満足することを特徴とする請求項１又は２記載の半導体集積回路。
5. 前記内部回路は、前記第１外部端子にゲートが接続されたＭＯＳトランジスタをさらに具備し、
   前記ヒューズ素子の抵抗値は、前記ＭＯＳトランジスタが有するゲート酸化膜の破壊電圧をＶox、前記第１外部端子と前記第２外部端子或いは第３外部端子との間の静電気放電経路内の配線抵抗値をＲm、前記ヒューズ素子の抵抗値をＲx、静電気放電電流値をＩesdとした場合に、
   Ｖox ＞ （ Ｒm ＋ Ｒx ） × Ｉesd
   の関係を満足することを特徴とする請求項３記載の半導体集積回路。
6. 第１外部端子を有するデジタル回路と、
   前記第１外部端子に接続された第１静電気保護回路と、
   前記第１静電気保護回路に接続された、静電気放電電流の経路である第１放電線と、
   第２外部端子を有するアナログ回路と、
   前記第２外部端子に接続された第２静電気保護回路と、
   前記第２静電気保護回路に接続された、静電気放電電流の経路である第２放電線と、
   前記第１放電線と第２放電線との間に接続された、前記デジタル回路とアナログ回路との静電気放電電流の経路であるヒューズ素子と、
   を具備することを特徴とする半導体集積回路。
7. 前記デジタル回路は、前記第１外部端子にゲートが接続されたＭＯＳトランジスタをさらに具備し、
   前記ヒューズ素子の抵抗値は、前記ＭＯＳトランジスタが有するゲート酸化膜の破壊電圧をＶox、前記第１外部端子と第２外部端子と間の静電気放電経路内の配線抵抗値をＲm、前記ヒューズ素子の抵抗値をＲx、静電気放電電流値をＩesdとした場合に、
   Ｖox ＞ （ Ｒm ＋ Ｒx ） × Ｉesd
   の関係を満足することを特徴とする請求項６記載の半導体集積回路。
8. 前記ヒューズ素子は、２００μＪのパルス電力を印加しても切断しないことを特徴とする請求項１、２、３又は６記載の半導体集積回路。
9. 前記ヒューズ素子は、２００μＪのパルス電力の印加では溶断せず、３０ｍＡ、２０秒以内の直流電流の印加により切断する特性を持つことを特徴とする請求項１、２、３又は６記載の半導体集積回路。
10. 前記ヒューズ素子は、当該半導体集積回路が回路基板に実装された場合に、電気的に切断されることを特徴とする請求項１、２、３又は６記載の半導体集積回路。

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