JP2018067705A - 電気的過剰ストレス検出デバイス - Google Patents

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Abstract

【課題】開示された技術は、概して、電気的過剰ストレス保護デバイスに関し、より具体的には、半導体デバイスにおける電気的過剰ストレス事象を検出するための電気的過剰ストレスモニタリングデバイスに関する。
【解決手段】一態様において、電気的過剰ストレス(EOS)事象をモニタリングするように構成されたデバイスは、EOS事象に応答して電気的にアークするように構成された離間した導電性構造体の対を含み、離間した導電性構造体は、アーク放電が離間した導電性構造体の形状に検出可能な変化を引き起こすような材料で形成され、かつそのような形状を有し、デバイスは、離間した導電性構造体の形状の変化がEOSモニタとして働くために検出可能であるように構成される。
【選択図】図1A

Description

本出願は、2016年9月27日に出願された米国仮特許出願第US62/400,572号の優先権の利益を主張し、参照によりその全体を組み込む。
開示された技術は、概して、電気的過剰ストレスに対処するためのデバイスに関し、より具体的には、半導体デバイスにおける電気的過剰ストレス事象を検出、モニタリング、および/または保護するためのデバイスに関する。
特定の電子システムは、電気的過剰ストレス(EOS)事象にさらされる可能性がある。そのような事象は、電子デバイスが電子デバイスの特定の限界を超える電流および/または電圧を経験する結果として、電子デバイスに損傷を引き起こす可能性がある。例えば、電子デバイスは過渡的信号事象、または短期間持続し、急激に変化する電圧/または電流を有し、高電力を有する電気信号を経験することがある。過渡的信号事象は、例えば、物体または人から電子システムへの電荷の急激な放出に起因する静電放電(ESD)事象、または電子デバイスの電源からの電圧/電流スパイクを含み得る。加えて、EOS事象は、デバイスが電源供給されているかどうかにかかわらず発生する可能性がある。
過渡的信号事象などの電気的過剰ストレス事象は、例えば、ICの比較的小さな領域における過電圧状態および高レベルの電力消散のために、集積回路(IC)を損傷する可能性がある。高い電力消散はIC温度を上昇させ、ゲート酸化膜パンチスルー、接合損傷、金属損傷、表面電荷蓄積など、またはそれらの任意の組み合わせなどの多くの問題をもたらす可能性がある。
デバイスの故障を診断する、またはデバイスの寿命を予測するためには、例えば電圧、電力、エネルギー、および持続時間に関してEOS事象を特徴付けることは有用であり得る。しかしながら、例えば、いくつかのEOS事象の持続時間が非常に短い可能性があるので、そのような特徴付けは困難である。したがって、警告を検出し中継することができ、少なくとも半定量的なEOS事象に関する情報を提供することができるEOSモニタを開発する必要がある。
米国特許出願第14/671,767号 米国特許第6,236,087号
一態様において、電気的過剰ストレス(EOS)事象をモニタリングするように構成されたデバイスは、EOS事象に応答して電気的にアークするように構成された離間した導電性構造体の対を備え、離間した導電性構造体の対は、EOS事象に応答して電気的にアークするように構成され、離間した導電性構造体は、アーク放電が離間した導電性構造体の形状に検出可能な変化を引き起こすような材料で形成され、かつそのような形状を有し、デバイスは、離間した導電性構造体の形状の変化がEOSモニタとして働くために検出可能であるように構成される。
いくつかの実施形態では、離間した導電性構造体の対は、ギャップ距離の増加を引き起こすためにアーク放電に応答して局所的に溶融するように選択された材料で形成される。
いくつかの実施形態では、離間した導電性構造体の対は、金属で形成される。
いくつかの実施形態では、離間した導電性構造体の対は、それぞれが鋭利な先端を有する離間した突起の対を備える。
いくつかの実施形態では、形状の観察可能な変化は、離間した導電性構造体の間のギャップ距離の観察可能な増加を含む。
いくつかの実施形態では、デバイスは、EOS事象の発生を示すギャップ距離の増加が、視覚的に検出することができるように構成される。
いくつかの実施形態では、デバイスは、EOS事象の発生を示すギャップ距離の増加が、可視光顕微鏡を使用して検出することができるように構成される。
いくつかの実施形態では、デバイスは、ギャップ距離が変化したかどうかを判定するために、開回路電圧を、離間した導電性構造体の対にわたって電気的に測定するように構成される。
いくつかの実施形態では、デバイスは、漏れ電流を離間した導電性構造体の対にわたって電気的に測定するように構成される。
いくつかの実施形態では、離間した導電性構造体の対は、半導体基板に集積される。
いくつかの実施形態では、離間した導電性構造体は、半導体基板に集積されたメタライゼーションレベルで形成される。
いくつかの実施形態では、離間した導電性構造体は、メタライゼーションレベルで形成された誘電体層によって少なくとも部分的に埋め込まれる。
いくつかの実施形態では、離間した導電性構造体は、離間した導電性構造体が誘電体層を通して電気的にアークするように構成されるように、メタライゼーションレベルで形成された誘電体層によって電気的に分離される。
いくつかの実施形態では、デバイスは、電気的に並列接続された複数の突起の対を備える。
いくつかの実施形態では、2つ以上の突起の対は異なる分離距離を有し、分離距離に比例する異なる過剰ストレス電圧に応答してアークするように構成される。
いくつかの実施形態では、2つ以上の突起の対は、アーク放電の前に異なる分離距離を有する。
いくつかの実施形態では、離間した導電性構造体の対は、ヒューズに直列接続される。
いくつかの実施形態では、離間した導電性構造体の対は、電気的過剰ストレス(EOS)事象からデバイスを保護するように構成された電気的過剰ストレス保護(EOS)デバイスとして働く。
いくつかの実施形態では、デバイスは、離間した導電性構造体の対に電気的に接続された半導体ベースの電気的過剰ストレス(EOS)保護デバイスをさらに備え、EOS保護デバイスは離間した導電性構造体の対と比較してより高い電流量を分流するように構成される。
いくつかの実施形態では、半導体ベースのEOS保護デバイスは、離間した導電性構造体の対に電気的に並列接続される。
いくつかの実施形態では、デバイスは、コア回路をさらに備え、離間した導電性構造体の対がコア回路内に発生するEOS事象をモニタリングするためのモニタデバイスとして働くように、離間した導電性構造体の対とコア回路は少なくとも1つの共通電気端子に電気的に接続される。
いくつかの実施形態では、離間した導電性構造体の対は、コア回路が電気的に作動されているかどうかにかかわらず、EOS事象に応答して電気的にアークするように構成される。
いくつかの実施形態では、コア回路および離間した導電性構造体の対は、半導体パッケージ内に集積される。
いくつかの実施形態では、コア回路および離間した導電性構造体の対は、同じ半導体ダイに集積される。
いくつかの実施形態では、コア回路および離間した導電性構造体の対は、異なる半導体ダイに配置される。
いくつかの実施形態では、離間した導電性構造体の対は、電気的過剰ストレス(EOS)保護デバイスとして働く。
別の態様では、半導体デバイスをモニタリングする方法は、その間にギャップを有する導電性構造体の対を提供することを含み、離間した導電性構造体の対は、半導体基板に集積され、そして電気的過剰ストレス(EOS)事象に応答して電気的にアークするように構成され、および電気パルスが離間した導電性構造体の対の間のギャップにわたってアークしたかどうかを判定するために導電性構造体の対をモニタリングすることを含む。
いくつかの実施形態では、モニタリングすることは、ギャップにわたる開回路電圧の変化を測定することによって半導体デバイス内にEOS事象が発生したかどうかを判定することを含む。
いくつかの実施形態では、モニタリングすることは、ギャップを含む電気通路に沿った漏れ電流の変化を測定することによって半導体デバイス内にEOS事象が発生したかどうかを判定することを含む。
いくつかの実施形態では、モニタリングすることは、離間した導電性構造体の対に直列接続されたヒューズ両端の開回路を検出することによって半導体デバイス内にEOS事象が発生したかどうかを判定することを含む。
いくつかの実施形態では、モニタリングすることは、ギャップに境する導電性構造体の末端を外観の変化として視覚的に検査することによって、半導体デバイス内にEOS事象が発生したかどうかを判定することを含む。
いくつかの実施形態では、半導体デバイスを提供することは、それぞれがその間にギャップを有する複数の導電性構造体の対を提供することを含み、導電性構造体の対は、電気的に並列接続されている。
いくつかの実施形態では、導電性構造体の対は、異なるギャップを有し、かつ異なるギャップに関連する過剰ストレス電圧に応答してアークするように構成され、モニタリングすることは、アークした離間した導電性構造体の対の中で最も大きい分離距離を有する離間した導電性構造体の対を識別することと、EOS事象に関連付けられる最大電圧を推定することと、を含む。
いくつかの実施形態では、モニタリングすることは、導電性構造体の対にわたってキャパシタンスの変化を測定することによって、EOS事象が半導体デバイス内に発生したかどうかを判定することを含む。
いくつかの実施形態では、モニタリングすることは、離間した導電性構造体の対に直列接続された溶断したヒューズの兆候を視覚的に検出することによって、EOS事象が半導体デバイス内に発生したかどうかを判定することを含む。
別の態様では、電気的過剰ストレス(EOS)モニタリングデバイスは、その間に複数の異なるサイズのギャップを有する複数の導電性構造体の対を備え、導電性構造体の対は、電気的に並列接続され、異なるサイズのギャップは、相応して異なる電気的過剰ストレス電圧に応答して電気的にアークするように構成される。
いくつかの実施形態では、導電性構造体の対は、アーク放電を経験したことに対してモニタリングされるように構成される。
いくつかの実施形態では、デバイスは、ギャップにおける導電性構造体への損傷の目視検査を可能にするように構成される。
いくつかの実施形態では、デバイスは、導電性構造体がアーク放電に応答して変化したかどうかを電気的にモニタリングするように構成される。
いくつかの実施形態では、デバイスは、異なって離間した導電性構造体の対と電気的に接続された半導体ベースの電気的過剰ストレス(EOS)保護デバイスをさらに備える。
いくつかの実施形態では、半導体ベースのEOS保護デバイスは、異なって離間した導電性構造体の対がアークするように構成されている電圧より高い電圧でトリガするように構成される。
いくつかの実施形態では、半導体ベースのEOS保護デバイスは、トリガ電圧でトリガすると、半導体ベースの電気的過剰ストレス保護デバイスにわたる電圧がトリガ電圧よりも低い電圧にスナップバックしないように構成される。
いくつかの実施形態では、半導体ベースのEOS保護デバイスは、アバランシェダイオードを含む。
いくつかの実施形態では、半導体ベースのEOS保護デバイスは、トリガ電圧でトリガすると、半導体ベースの電気的過剰ストレス保護デバイスにわたる電圧がトリガ電圧よりも低い電圧にスナップバックするように構成される。
いくつかの実施形態では、より低い電圧は、異なって離間した導電性構造体の対がアークするように構成されている電圧よりも高い。
いくつかの実施形態では、半導体ベースのEOS保護デバイスは、バイポーラ接合トランジスタを含む。
いくつかの実施形態では、異なって離間した導電性構造体の対は、コア回路に接続されるように構成され、離間した導電性構造体の対およびコア回路は、離間した導電性構造体の対が、コア回路内に発生するEOS事象をモニタリングするためのモニタデバイスとして働くように、少なくとも1つの共通電気端子に電気的に接続される。
いくつかの実施形態では、電気的にアーク放電すると、異なって離間した導電性構造体の対のそれぞれは、異なって離間した導電性構造体の対のそれぞれにわたる電圧がコア回路の電源電圧より高い電圧にスナップバックするように構成される。
別の態様では、装置は、コア回路と、コア回路に電気的に接続されコア回路からEOS事象に起因する電流を分流するように構成された電気的過剰ストレス(EOS)保護デバイスと、コア回路に電気的に接続されたEOSモニタデバイスであって、EOS事象に応答して電気的にアークし、離間した導電性構造体の形状の変化を受けるように構成された、離間した導電性構造体の対を備える、EOSモニタデバイスと、を備える。
いくつかの実施形態では、デバイスは、離間した導電性構造体の対が検出されてEOSモニタとして働くように構成されるように、構成される。
別の態様では、電気的過剰ストレス(EOS)事象を感知するための集積されたセンサーを有するデバイスは、基板と、基板に集積された離間した導電性構造体の対またはスパークギャップ構造体とを含み、離間した導電性構造体は、EOS事象に応答して電気的にアークするように構成される。
いくつかの実施形態では、離間した導電性構造体は、アーク放電が離間した導電性構造体の形状に検出可能な変化を引き起こすような材料で形成され、かつそのような形状を有し、デバイスは、離間した導電性構造体が検出されてEOSモニタとして働くように構成されるように、構成される。
いくつかの実施形態では、離間した導電性構造体は、デバイスのメタライゼーションレベルで形成される。
いくつかの実施形態では、離間した導電性構造体は、誘電体層によって少なくとも部分的に埋め込まれる。
いくつかの実施形態では、離間した導電性構造体は、誘電体材料によって電気的に分離される。
いくつかの実施形態では、離間した導電性構造体の対は、その間に分離距離を有する離間した突起の対を含む。
いくつかの実施形態では、デバイスは、電気的に並列接続された複数の突起の対を含む。
いくつかの実施形態では、突起の対は、異なる分離距離を有し、分離距離に関連する異なる過剰ストレス電圧に応答してアークするように構成される。
いくつかの実施形態では、異なる過剰ストレス電圧は分離距離に比例する。
いくつかの実施形態では、離間した導電性構造体の対はヒューズに直列接続される。
いくつかの実施形態では、離間した導電性構造体の対は、EOS事象が離間した導電性構造体の対にわたってアーク放電を引き起したかどうかを視覚的に検出することができるように、デバイス内で視認可能に構成される。
いくつかの実施形態では、EOS事象が離間した導電性構造体の対にわたってアーク放電を引き起したかどうかは、顕微鏡を使用して視覚的に検出することができる。
いくつかの実施形態では、デバイスは、離間した導電性構造体の対に電気的に接続された半導体ベースの電気的過剰ストレス保護デバイスをさらに含む。
いくつかの実施形態では、半導体ベースの電気的過剰ストレス保護デバイスは、離間した導電性構造体の対に電気的に並列接続される。
いくつかの実施形態では、デバイスは、離間した導電性構造体の対に電気的に接続されたコア回路をさらに含み、離間した導電性構造体の対はコア回路が電気的に作動されているかどうかにかかわらずEOS事象に応答して電気的にアークするように構成される。
いくつかの実施形態では、離間した導電性構造体の対は、静電放電(ESD)保護デバイスとして働く。
いくつかの実施形態では、離間した導電性構造体の対は、半導体静電放電(ESD)保護デバイスに接続されたモニタデバイスとして働く。
いくつかの実施形態では、デバイスは、例えばフォトリソグラフィおよびエッチングを含む、微細加工技術によって形成される。
いくつかの実施形態では、基板は半導体基板である。
別の態様では、デバイス、例えば半導体デバイスをモニタリングする方法は、その間にギャップを有する導電性構造体の対を提供することを含む。導電性構造体の対は、半導体基板に集積され、電気的過剰ストレス(EOS)事象に応答してギャップにわたって電気的にアークするように構成される。本方法は、離間した導電性構造体の対の間のギャップにわたって電気的アークが発生したかどうかを判定するために導電性構造体の対をモニタリングすることを含む。
いくつかの実施形態では、モニタリングすることは、離間した導電性構造体の対にわたる開回路電圧の変化を測定することによって、半導体デバイスにEOS事象が発生したかどうかを判定することを含む。
いくつかの実施形態では、モニタリングすることは、離間した導電性構造体の対の間のキャパシタンスの変化を測定することによって、EOS事象が半導体デバイス内に発生したかどうかを判定することを含む。
いくつかの実施形態では、モニタリングすることは、ギャップを含む電気通路に沿った漏れ電流の変化を測定することによって、EOS事象が半導体デバイス内に発生したかどうかを判定することを含む。
いくつかの実施形態では、モニタリングすることは、離間した導電性構造体の対に直列接続されたヒューズ両端の開回路を検出することによって、EOS事象が半導体デバイス内に発生したかどうかを判定することを含む。
いくつかの実施形態では、モニタリングすることは、離間した導電性構造体の対に直列接続されたヒューズが溶断したことを視覚的に検出することによって、EOS事象が半導体デバイス内に発生したかどうかを判定することを含む。
いくつかの実施形態では、モニタリングすることは、ギャップに境する導電性構造体の先端または末端を視覚的に検査することによって、EOS事象が半導体デバイス内に発生したかどうかを判定することを含む。
いくつかの実施形態では、デバイスを提供することは、それぞれがそれらの間にギャップを有する複数の導電性構造体の対を提供することを含み、導電性構造体の対は電気的に並列接続されている。
いくつかの実施形態では、導電性構造体の対は、異なるギャップを有し、かつ異なるギャップに関連する過剰ストレス電圧に応答してアークするように構成され、モニタリングすることは、アークした離間した導電性構造体の対の中で最も大きい分離距離を有する離間した導電性構造体の対を識別することと、EOS事象に関連付けられる最大電圧を推定することと、を含む。
別の態様では、電気的過剰ストレス(EOS)モニタリングデバイスは、それらの間に異なるサイズのギャップを有する複数の離間した導電性構造体の対を含み、導電性構造体の対は電気的に並列接続され、異なるサイズのギャップは、相応して異なる電気的過剰ストレス電圧に応答して電気的にアークするように構成される。
いくつかの実施形態では、導電性構造体の対は、アーク放電を経験したことに対してモニタリングされるように構成される。
いくつかの実施形態では、デバイスは、ギャップにおける導電性構造体への損傷の目視検査を可能にするように構成される。
いくつかの実施形態では、デバイスは、導電性構造体がアーク放電に応答して変化したかどうかを電気的にモニタリングするように構成される。
いくつかの実施形態では、EOSモニタリングデバイスは、異なって離間した導電性構造体の対と電気的に接続された半導体ベースの電気的過剰ストレス保護デバイスをさらに含む。
いくつかの実施形態では、半導体ベースの電気的過剰ストレス保護デバイスは、異なって離間した導電性構造体の対がアークするように構成されている電圧よりも高い電圧でトリガするように構成される。
いくつかの実施形態では、トリガすると、半導体ベースの電気的過剰ストレス保護デバイスは、半導体ベースの電気的過剰ストレス保護デバイスにわたる電圧がより低い電圧にスナップバックしないように構成される。
いくつかの実施形態では、トリガすると、半導体ベースの電気的過剰ストレス保護デバイスは、半導体ベースの電気的過剰ストレス保護デバイスにわたる電圧が、異なって離間した導電性構造体の対がアークするように構成されている電圧より高い電圧にスナップバックするように構成される。
いくつかの実施形態では、トリガすると、半導体ベースの電気的過剰ストレス保護デバイスは、異なって離間した導電性構造体の対がアークするように構成されている電圧にスナップバックしないように、またはより高い電圧にスナップバックしないように構成される。
いくつかの実施形態では、異なって離間した導電性構造体の対は、コア回路に接続され、EOS過剰ストレス事象から生じるマイノリティ電流を引き出すように構成され、それによりEOS過剰ストレス事象のモニタリングデバイスとして働く。
いくつかの実施形態では、電気的にアーク放電すると、異なるサイズのギャップを有する離間した導電性構造体の対のそれぞれは、各ギャップにわたる電圧がコア回路への電源電圧よりも高い電圧にスナップバックするように構成される。
本開示の実施形態は、非限定的な例として、添付の図面を参照して次に説明される。
実施形態による、コア回路および離間した導電性構造体を含む電気的過剰ストレス(EOS)モニタデバイスを有する半導体デバイスの概略図である。 コア回路例を備えた図1Aに図示された半導体デバイスの一具体化を図示する。 実施形態による、EOS事象に応答して電気的アーク放電する前後の、離間した導電性構造体の対を含む電気的過剰ストレス(EOS)モニタデバイスの概略図である。 実施形態による、電気的に並列接続された複数の離間した導電体の対を含むEOSモニタデバイスの概略図である。 実施形態による、電気的にヒューズと直列接続された離間した導電性構造体の対を含むEOSモニタデバイスの概略図示である。 実施形態による、多数レベルの相互接続メタライゼーションを有する半導体デバイスの概略断面図であり、1つ以上の多数レベルはEOSモニタデバイスを含むことができる。 実施形態による、様々なメタライゼーションレベルで形成された導電性構造体のアーク放電電圧と間隔との間で実験的に観察された相関関係を図示したグラフである。 実施形態による、EOS事象に関連付けられる電圧および/またはエネルギーをモニタリングするように構成された複数の離間した導電性構造体の対を含むEOSモニタデバイスの概略図である。 実施形態による、EOS事象に関連付けられる電圧および/またはエネルギーをモニタリングするように構成された複数の離間した導電性構造体の対を含むEOSモニタデバイスの概略図である。 実施形態による、EOS事象に対してコアデバイスを保護するために静電放電(ESD)デバイスとして働くように構成された複数の離間した導電性構造体の対を含むEOS保護デバイスの概略図である。 実施形態による、EOS事象に対してコアデバイスを保護するために静電放電(ESD)デバイスとして働くように構成された複数の離間した導電性構造体の対を含むEOS保護デバイスの概略図である。 実施形態による、離間した導電性構造体の対およびESDデバイスの概略的準静的電流−電圧曲線を図示する。 実施形態による、EOS事象に関連付けられる電圧および/またはエネルギーをモニタリングするように構成された離間した導電性構造体の複数の直列接続された対を含むEOSモニタデバイスの概略図である。 実施形態による、EOS事象に関連付けられる電圧および/またはエネルギーをモニタリングするように構成された離間した導電性構造体の複数の直列接続された対を含むEOSモニタデバイスの概略図である。 実施形態による、EOS事象に対してコアデバイスを保護するための静電放電(ESD)デバイスとして構成された離間した導電性構造体の複数の直列接続された対を含むEOS保護およびモニタリング仕組みの概略図である。 実施形態による、EOS事象をモニタリングするように構成された離間した導電性構造体の複数の直列接続された対とEOS事象に対してコアデバイスを保護するように構成された別個の静電放電(ESD)デバイスとを含むEOS保護およびモニタリング仕組みの概略図である。 実施形態による、異なるトリガ電圧に対応する異なるギャップを有して電気的に並列接続された離間した導電性構造体の複数の対の概略トップダウン図である。 実施形態による、リソグラフィによってパターン化され、堆積された金属層の概略トップダウン図であり、電気的に並列接続された離間した導電性構造体の対の異なる構成を示す。 実施形態による、異なるトリガ電圧に対応する異なるギャップを有して電気的に並列接続された離間した導電性構造体の複数の対の概略トップダウン図である。 実施形態による、リソグラフィによってパターン化され、堆積された金属層の概略トップダウン図であり、電気的に並列接続された離間した導電性構造体の対の異なる構成を示す。 実施形態による、スパークギャップデバイスと直列接続することができるヒューズの概略トップダウン図である。 実施形態による、電気的に並列接続された複数の離間した導電体の対を含む電気的過剰ストレス(EOS)モニタデバイスで測定された実験的な電流−電圧曲線を図示する。 実施形態による、アーク放電電圧とそれぞれが半導体デバイス内のバックエンドオブライン(BEOL)メタライゼーションのための様々なメタライゼーションレベルで形成された離間した導電性構造体の対を含むEOSモニタデバイスの間隔との間の実験的に観察された関係を図示したグラフである。 実施形態による、EOS事象に応答して電気的アーク放電する前後の、離間した導電性構造体の対を含む電気的過剰ストレス(EOS)モニタデバイスの概略図示である。 実施形態による、EOS事象に応答して電気的アーク放電する前後の、離間した導電性構造体の対を含む電気的過剰ストレス(EOS)モニタデバイスの概略図示である。 実施形態による、離間した導電性構造体の対間のアーク放電電圧と間隔との間の実験的に観測されたウェハレベルの関係を図示したグラフである。 実施形態による、アーク放電電圧(ブレークダウン電圧またはBVとも称される)と金属1レベルで形成された離間した導電性構造体の対間の間隔との間の実験的に観察されたウェハレベルの関係を図示したグラフである。 実施形態による、アーク放電電圧と金属3レベルで形成された離間した導電性構造体の対間の間隔との間の実験的に観測されたウェハレベルの関係を図示したグラフである。 実施形態による、金属1および3レベルで形成された離間した導電性構造体の対間のアーク放電電圧と間隔との間の実験的に観測されたウェハレベルの関係を図示したグラフである。 実施形態による、金属3レベルで形成された離間した導電性構造体の対のアーク放電電圧と間隔との間の実験的に観測されたウェハレベルの関係を図示したグラフである。 実施形態による、金属1レベルで形成された離間した導電性構造体の対の公称間隔のためのウェハにわたるアーク放電電圧の実験的に観察された再現性を示したグラフである。 実施形態による、パッシベーションで覆われた、電気的に並列接続された離間した導電性構造体の複数の対の概略トップダウン図である。 実施形態による、電気的に並列接続され、ギャップを含む露出部分を有する複数の離間した導電性構造体の対の概略トップダウン図である。 実施形態による、複数の離間した導電性構造体の対(図25Bに示した)にわたってDCスイープの電流−電圧(IV)曲線を図示する。 電子回路の印加パルス幅に対する故障に至る電力密度の依存性を概略的に図示するグラフ(Wunsch−Bell曲線)である。 実施形態による、異なるギャップを有する離間した導電性構造体の様々な対のトリガ電圧の温度依存性を図示するグラフである。 実施形態による、金属2構造体を用いて製造された離間した導電性構造体の対上で測定された非常に高速の伝送線パルス(VFTLP)電流−電圧(IV)曲線を図示する。 図26AのVFTLP IV曲線に対応するオーバーレイされた電圧−時間(V−t)曲線および電流−時間(I−t)曲線を図示する。 伝送線パルス(TLP)試験条件下でギャップ距離に異なる材料で形成された離間した導電性構造体の対のトリガ電圧の依存性を図示するグラフである。 異なる負荷値を有する伝送線路を用いた伝送線路パルス試験下で有効なホールド電圧を実験的に制御することを概略的に図示する。 図28Aに関して図示されたホールド電圧に対する負荷値の影響の実験的検証を図示する。 実施形態による、ギャップを含み、異なる材料で充填されたパッシベーション層に形成された開口部を有する電気的に並列接続された複数の離間した導電性構造体の対の概略トップダウン図である。 実施形態による、ギャップを含み、異なる材料で充填されたパッシベーション層に形成された開口部を有する電気的に並列接続された複数の離間した導電性構造体の対の概略トップダウン図である。 実施形態による、ギャップを含み、異なる材料で充填されたパッシベーション層に形成された開口部を有する電気的に並列接続された複数の離間した導電性構造体の対の概略トップダウン図である。 実施形態による、マイクロ流体チャネルと重なるパッシベーション層内に形成された開口部を有する電気的に並列接続された複数の離間した導電性構造体の対の概略トップダウン図である。 実施形態による、EOSモニタ上にマイクロ流体チャネルを作り上げるためのプロセスフローである。 実施形態による、フレキシブル基板をEOSニタと集積するためのプロセスフローである。 一実施形態による電気的過剰ストレス検出回路を含む例示的な電子デバイスの概略図である。 1つ以上の実施形態で実施することができる電気的過剰ストレス保護デバイスの一例を図示する。 1つ以上の実施形態で実施することができる電気的過剰ストレス保護デバイスの一例を図示する。 1つ以上の実施形態で実施することができる電気的過剰ストレス保護デバイスの一例を図示する。 1つ以上の実施形態で実施することができる電気的過剰ストレス保護デバイスの一例を図示する。 一実施形態による電子デバイスのピンで電気的過剰ストレス事象を検出するように構成された例示的な電子デバイスの一部の概略図である。 一実施形態による蓄電素子にわたる電気的過剰ストレス事象を検出するように構成された例示的な電子デバイスの一部の概略図である。 一実施形態による検出回路および電気的過剰ストレス保護デバイスを含む概略図である。 別の実施形態による検出回路および電気的過剰ストレス保護デバイスを含む概略図である。 別の実施形態による検出回路および電気的過剰ストレス保護デバイスを含む概略図である。 別の実施形態による検出回路および電気的過剰ストレス保護デバイスを含む概略図である。 一実施形態による電気的過剰ストレス事象に関連付けられる情報を検出し保存するように構成された例示的回路の概略図である。 一実施形態による電気的過剰ストレス事象検出回路を有する電子デバイスの一部の概略図である。 一実施形態による機能安全回路を含むダイを含んでいる積み重ねダイの図である。 一実施形態による機能安全回路を含むパッケージ内のシステムの図である。 一実施形態による機能安全回路を含むシステムの図である。 一実施形態による電気的過剰ストレス事象に関連付けられる電荷を蓄積し、電気的過剰ストレス事象の発生を検出するように構成された例示的な電子デバイスの概略図である。 一実施形態による電気的過剰ストレス保護デバイスのレイアウト例の平面図である。 一実施形態による電気的過剰ストレス保護デバイスの別のレイアウト例の平面図である。 一実施形態による電気的過剰ストレス保護デバイスの別のレイアウト例の平面図である。 一実施形態による電流サージが下の層へ垂直方向に伝導される別の電気的過剰ストレス保護デバイスを図示する。 一実施形態による電荷を蓄えるために電気的過剰ストレス事象を活用することができるスケールアップされた構造体を有する垂直統合システムの一例を図示する。 一実施形態による電気的過剰ストレス保護および過剰ストレスモニタ回路を含む垂直統合システムの概略図である。 一実施形態による単一チップ上の電気的過剰ストレス保護および過剰ストレスモニタ回路を含む垂直統合システムの概略図である。 一実施形態による電気的過剰ストレス保護デバイス、蓄電素子、および処理回路を備えたダイを図示する。 別の実施形態による電気的過剰ストレス保護デバイス、蓄電素子、および処理回路を備えたダイを図示する。 一実施形態による外部ケーシング内に埋め込まれた導管を有する外部ケーシングを含むモバイルデバイスの実施形態を図示する。 一実施形態による外部ケーシング内に埋め込まれた導管を有する外部ケーシングを含むモバイルデバイス実施形態を図示する。 一実施形態による外部ケーシング内に埋め込まれた導管を有する外部ケーシングを含むウェアラブルデバイス実施形態を図示する。
ある実施形態の以下の詳細な説明は、特定の実施形態の様々な説明を提示する。しかしながら、本明細書に記載された技術革新は、多数の異なる方法で具体化することができ、例えば、特許請求の範囲によって定義されかつ網羅される。この記載において、図面が参照されここで同様の参照番号は同一または機能的に類似の要素を指すことができる。図面に示された要素は、必ずしも縮尺通りに描かれていないことが理解されよう。それに加えて、ある実施形態は、図面に図示されたより多くの要素および/または図示された要素のサブセットを含むことができることが理解されるであろう。さらに、いくつかの実施形態は、2つ以上の図面からの特徴の任意の適切な組み合わせを組み入れることができる。本明細書で提供される見出しは便宜上のものであり、必ずしも請求項の範囲または意味に影響を及ぼすものではない。
低電圧CMOSプロセスを使用して製造される自動車用および民生用電子機器を含む様々な用途のための様々な電子デバイスは、比較的高い双方向電圧で動作する入力/出力(I/O)インターフェースピンをますます使用している。これらのデバイスは、比較的過酷な環境で動作することが多く、適用可能な静電放電(ESD)および電磁気妨害耐性(EMI)仕様に準拠しなければならない。集積回路(IC)は、ESD事象のような電気的過剰ストレス(EOC)事象から特に損傷されやすい。電子デバイスは、通常の動作条件を超える広範囲の高電圧過渡電気事象の影響を受け易いので、頑強なESDおよびEMI耐性が望ましい。高電圧事象は自動車用電子分野で特に一般的である。
過渡的な電気事象は、例えば、静電放電(ESD)事象のような急速に変化する高エネルギー信号であり得る。過渡的な電気事象は、ユーザ接触または他の物体との接触によって引き起こされる過電圧事象に関連付けられることがあり、または単に電気システムの誤動作から起こり得る。他の状況では、過渡的な電気的事象は、定義されたストレス条件下でトランシーバ集積回路のロバスト性をテストするために製造業者によって発生することができ、ストレス条件は電子機器技術評議会(JEDEC)、国際電気標準会議(IEC)、および自動車技術評議会(AEC)など、様々な組織によって設定された基準によって記述できる。
これらの損傷を与える過渡的な電気的事象に対抗するICのように、電子デバイスのコアまたは主回路を保護するために様々な技術を使用することができる。一部のシステムは、過渡的な静電気および電磁気事象に応答してコア電子システムが損傷を受けないことを確実にするために、外部のオフチップ保護デバイスを使用する。しかしながら、性能、コスト、および空間的な問題のために、主回路、すなわち保護される回路にモノリシックに集積された保護デバイスに対するニーズが高まっている。
保護デバイス、例えばESD保護デバイスを設けることによって電子回路の信頼性を高めることができる。このような保護デバイスは、ある位置で比較的高い電圧レベル、例えばIC高電源電圧(Vdd)を、過渡的な電気的事象の電圧がトリガ電圧に達するとき高インピーダンス状態から低インピーダンス状態に遷移することによって所定の安全範囲内に維持することができる。その後、過渡的電気的事象の電圧がIC損傷の最も共通した原因の1つに導く正または負の故障電圧に達する前に、保護デバイスは、過渡的な電気的事象に関連付けられる電流の少なくとも一部を、例えば接地に分流することができる。保護デバイスは、例えば、ICの高電源レベルおよび低電源(例えば、接地)レベルを超える過渡信号から内部回路を保護するように構成することができる。保護デバイスは、異なる電流および電圧(I−V)ブロッキング特性に対して構成可能であり、高速動作性能と通常の動作電圧条件での低い静的電力消費を備えて、正および負の過渡的な電気的事象に対する保護を提供できることが望ましいことがある。
離間した導電性構造体を有する電気的過剰ストレスモニタデバイスおよび保護デバイス。
典型的な電気的過剰ストレス保護デバイスは、潜在的に損傷を与える電気的過剰ストレス事象からコア回路を保護するように設計される。EOS保護デバイスは、コア回路が使用中に受けると予想されるEOS条件の範囲に基づいて、コア回路を保護するようにしばしば設計される。しかしながら、EOS保護デバイスは、損傷しているEOS事象がトリガ条件、例えばトリガ電圧または閾値電圧、を超えたときにトリガするように設計されているため、トリガ事象は、例えばどのくらいの程度の指標もなしに、トリガ条件を超過したことを示すだけである。さらに、EOS保護デバイスのトリガ条件に近いがそれを超えない潜在的に損傷を与えるEOS事象が発生したとき、そのようなEOS事象の繰り返し発生が、最終的にコア回路および/またはEOS保護デバイスの実際の損傷および故障につながる可能性があるとしても、警告は提供されない。したがって、EOS保護デバイスがトリガされたかどうかにかかわらず、EOS事象の損傷に関する半定量的または定量的情報、例えば損傷を与えるEOS事象に関連付けられる電圧および消散エネルギーを提供することができるモニタデバイスに対するニーズがある。そのようなモニタデバイスは、例えば予防保全として、コア回路の閾値電圧の限界を超えるより破壊的なEOSがデバイスに影響を与える前に、EOS事象を検出し、警告をユーザに伝えることができる。加えて、EOS事象によってデバイスが損傷したとき、モニタデバイスは、デバイスに損傷を引き起こした可能性のあるEOS事象の履歴を提供することができ、それにより、EOS事象の根本原因を判定するための貴重な診断情報を提供する。
これらの利点および他の利点を提供するために、電気的過剰ストレス(EOS)モニタリングデバイスが様々な実施形態に従って開示される。EOSモニタリングデバイスは、EOS事象に応答して電気的にアークするように構成される離間した導電性構造体の対を備える。有利なことに、コア回路が、EOS保護デバイスを有するにもかかわらず、損傷を与えるEOS事象により故障するとき、またはESC保護デバイス自体が、EOS事象の損傷の結果として故障するとき、損傷を与えるEOS事象の性質に関する情報は、EOSモニタデバイスを用いて得ることができる。そのような情報は、例えば、EOS事象に関連付けられる電圧および/またはエネルギーを含んでもよい。加えて、EOS保護デバイスのトリガ条件に近いがそれを超えない潜在的に損傷を与えるEOS事象が発生するとき、そのようなEOS事象の繰り返し発生がコア回路および/またはEOS保護デバイスの実際の損傷または故障をもたらすことを防ぐことができるように、EOSモニタリングデバイスは警告を提供するために使用することができる。加えて、EOSモニタリングデバイスは、EOS保護デバイス自体として働くように有利に構成することができる。さらに、EOSモニタリングデバイスは、コア回路が作動しているかどうかにかかわらず、モニタおよび/またはEOS保護デバイスとして働くことができる。以下の説明および図面において、「ESD保護デバイス」という用語は、EOSモニタリングデバイスのラベルを容易に区別するために使用されるが、当業者は、いわゆる「ESD」保護デバイスが、より広範なEOS事象に対して保護してもよく、ESD事象に対する保護に限定されないことを認識するであろう。
このように、EOS事象の発生に関連付けられる情報、例えばEOS事象に関連付けられる電圧および/またはエネルギーは、本明細書で開示されるEOSモニタリングデバイスを使用する電子システムに利用できないようにすることができる。様々な実施形態は、様々な用途においてより信頼性の高い回路動作を提供することができる。例えば、様々な実施形態は、自動車または他の車両内の電子機器の故障を低減し、運転者および/または乗客の安全性を向上させることができる。別の例として、心拍数モニタリング用途のような正常性管理用途の電子機器においては、実施形態は、変化を検出することに応答して適切な処置を取ることができるように、生理学的パラメータの変化をより確実に検出するために使用することができる。そのようなヘルスケア用途の回路が故障すると、正常性に悪影響を与える可能性がある。信頼性の高い回路動作が必要な用途では、本明細書で開示される実施形態は、クリティカル回路に対する未知の潜在的な損傷を低減または最小化することができる。さらに、「モニタリング」機能はリアルタイムで応答する必要はない。むしろ、診断目的のために故障した部分で何回またはどんなレベルのEOS事象が発生したかを判定するために、デバイス故障後に検査することができるモニタリングデバイスを有することは有用である。このような情報は、以下の説明によって理解されるように、例えば、使用中または故障後の電気的モニタリングによって、または故障した部分の目視検査によって得ることができる。EOS事象の程度に関する診断情報は、そのような事象を将来回避するか、そのような事象に対してより耐性があるように部品を設計するために、EOS事象の原因を正確に示すのに有用であり得る。
上述のように、本開示は、例示目的で「ESD」保護デバイスまたは回路およびESD事象を論じているが、本明細書で論じられる原理および利点のいずれも、任意の他の電気的過剰ストレス(EOS)状態に適用することができることが理解されるであろう。EOS事象は、約1ナノ秒以下持続する過渡的な信号事象、数百ナノ秒間持続する過渡的な信号事象、1マイクロ秒程度持続する過渡的な信号事象、および直流(DC)過剰ストレスを含む非常に長い持続期間の事象を含む様々な事象を包含することができる。
図1Aは、実施形態による、コア回路104および離間した導電性構造体を含む電気的過剰ストレス(EOS)モニタデバイス108a、108bを有する電子デバイス100の概略図である。離間した導電性構造体は、スパークギャップデバイスと称され得、導電性構造体間の誘電体ギャップにわたってアーク放電を生じさせるように構成さる。コア回路104は、保護されるべき任意の適切な半導体ベースの回路であってもよく、数ある回路要素の中でも、トランジスタ、ダイオードおよび抵抗器を含むことができる。コア回路104は、例えばVddまたはVccのような高電圧電源112aおよび例えばVssまたはVeeのような低電圧電源112bに接続されてもよい。コアデバイス104は、入力電圧端子114a、114bおよび出力端子116を含む。高電圧電源112aと低電圧電源112bとの間に電気的に接続され、コア回路104と電気的に並列にそれぞれ離間した導電性構造体を有するEOSモニタデバイス108a、108bがある。図示された実施形態において、モニタデバイス108a、108bのそれぞれは、アノードとして働く高電圧電源112aに接続された第1の導電性構造体およびカソードとして働く低電圧電源112bに接続された第2の導電性構造体を含む。設計された距離の少なくとも1つのギャップが、第1および第2の導電性構造体の間に設けられる。図1Aにおいて、それぞれのEOSモニタデバイス108a、108bは、平行に形成された3つのギャップを有し、後述するように、3つのギャップは3つの異なるサイズを有することができる。ESD事象に応答して、EOSモニタデバイス108a、108bは、電気的にアークするように構成される。EOSモニタデバイス108a、108bのそれぞれの離間した導電性構造体は、EOSモニタデバイス108a、108bのそれぞれが、トリガ電圧VTRでアークするように構成されるような材料で形成され、かつそのような形状を有し、第1および第2の導電性構造体の間で離間している。EOSモニタデバイス108a、108bが多数のギャップを有する場合、それぞれのギャップはそれ自身のトリガ電圧VTRを有する。アークは、EOS電圧がアークする距離よりも小さいすべてのギャップにわたって発生してもよい。
図1Bは、実施形態による、離間した導電性構造体を含む電気的過剰ストレス(EOS)モニタデバイス108a、108bに電気的に接続されたコア回路104の一例を図示する電子デバイス100の概略図である。コア回路104は、数ある回路要素の中でも、1つ以上の抵抗器、例えばR、R1、R3、R5、R6、および/または1つ以上のダイオード、および/または1つ以上のトランジスタQ1、Q2、Q4、Q5を備える。
例示の目的で、図1Aおよび図1Bの図示された実施形態において、EOSモニタデバイス108a、108bは、高電圧電源(V)112aと低電圧電源(V)112bとの間に配置されている。しかしながら、実施形態はそれに限定されず、他の実施形態では、EOSモニタデバイスは、EOSモニタデバイス108a、108bの代わりに、またはそれらに加えて、その間に電気的過剰ストレス状態が発生するかもしれないV112a、V112b、V、VおよびVoutの任意の2つの電圧ノード間に配置することができる。
図1Cは、実施形態による、EOS事象に応答して電気的アーク放電する前(116A)および後(116B)の、離間した導電性構造体の対116A/116Bを含む電気的過剰ストレス(EOS)モニタデバイスの概略図である。離間した導電性構造体の対116Aは、アーク放電前のカソード120Aおよびアノード124Aを含み、離間した導電性構造体の対116Bは、アーク放電後に起こるカソード120Bおよびアノード124Bを含む。
ESD事象に起因するアーク放電を経験する前に、離間した導電性構造体の対116Aは、アーク前の電極間間隔128Aを有する。以下に説明するように、アーク前の電極間間隔128Aは、他の要因の中でもとりわけ、結果として得られるEOSモニタデバイスが所望のトリガ電圧VTRでアークするよう構成されるようにチューニングすることができる。アーク放電を経験すると、離間した導電性構造体の対116Bは、アーク前の電極間隔128Aよりも大きいアーク後の電極間間隔128Bを有する。以下に説明するように、アーク後の電極間間隔128Bがアーク前の電極間間隔128Aに対して増加する量は、数ある要因の中でも、アーク放電中に消散するエネルギーの大きさ、ならびに導電性構造体の対の材料に依存する。アーク放電を経験した後、増加した電極間間隔128Bのために、離間した導電性構造体の対116Bのトリガ電圧VTRは増加する。離間した導電性構造体の対116Aの構造および材料は、数ある要因の中でも、結果として生じる増加したVTRが初期VTRよりも所望の量だけ高くなるようにチューニングすることができる。こうして、いくつかの実施形態によれば、EOS事象が発生したかどうかは、アーク放電前の離間した導電性構造体の対116Aに対するアーク放電後の導電性構造体の対116Bにわたる開回路電圧の増加を測定することによって判定することができる。ギャップの変化は、ギャップを含む経路を通る漏れ電流の変化として検出されてもよい。変化は、破損したチップは目視検査から明らかなので、視覚的にも検出することができる。したがって、デバイスは、顕微鏡を使用するなど、目視検査を可能にする仕方で(例えば、集積回路の金属レベルで)集積されてもよい。
いずれの理論にも限定されることなく、離間した導電性構造体のアーク放電は、カソード120Aからアノード124Aへの電流の流れによって発生する電気放電の結果として開始することができる。電流の流れは、数あるメカニズムの中でも、電界放出、二次放出および熱放出などの様々なメカニズムによって発生することができる。例えば、いくつかの状況下では、離間した導電性構造体のアーク放電は、静電界によって誘導された電子の放出を指す電界放出によるアーク放電中にカソード120Aによって放出される自由電子によって開始され、促進されまたは持続させることができる。電界放出は、自由電子が金属表面から引き出される比較的強い電界(例えば、10V/cm)下で発生することができる。一旦開始されると、いくつかの状況下では、離間した導電性構造体のアーク放電は、熱電子放出によるカソード120Aによって放出された自由電子によってさらに促進または持続させることができる。例えば、カソード120Aとアノード120Bとの間の電流の流れは、カソード120Aの導電性材料の温度を上昇させることができ、その中の自由電子の運動エネルギーを増加させ、それにより陰極120Aの導電性材料の表面から電子を放出させる。
このように発生された自由電子(例えば、電界または熱イオン放出によって)は、EOS事象に起因するカソード120Aとアノード120Bとの間の電位差のためにアノード120Bに向かって加速することができる。このような電子は、電極間材料の原子をさらに荷電粒子に分解することができ、EOS事象の高電界の下で高速度を発達させることができる。カソード120Aからアノード120Bに向かって移動するこれらの高速電子は、カソード120Aとアノード120Bとの間の電極間材料、例えば空気または誘電体材料、の原子と衝突し、それらを荷電粒子、すなわち電子およびイオンに分解する。
上記のように、自由電子および荷電粒子がアークの開始およびその維持に関与する。いかなる科学理論にも同意することなく、カソード120Aによって電子を放出することは、カソードおよび/またはアノードの仕事関数およびイオン化電位のような材料特性、ならびにそれらの物理的形状および寸法を含むいくつかの要因に依存する。加えて、上記のように、アーク放電時にVTRが増加する量は、カソードおよびアノードの融点などの材料特性、ならびにそれらの物理的形状および寸法を含むいくつかの要因に依存する。
数ある要因の中でも、上記の放出特性および溶融特性を考慮して、カソード120Aおよびアノード120Bの一方は、様々な実施形態に従って、例えば、nドープされたポリシリコンおよびpドープされたポリシリコン、C、Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta、Wなどの金属、導電性金属窒化物、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、チタンシリサイドを含む導電性金属シリサイド、RuOを含む導電性金属酸化物、上記の混合物または合金など、の適切な導体および/または半導体材料で形成することができる。いくつかの実施形態では、カソード120Aおよびアノード120Bの両方の一方は、遷移金属を含むことができ、例えば、TiN、TaN、WNまたはTaCNのような遷移金属窒化物であってもよい。
いくつかの実施形態では、カソード120Aおよびアノード120Bは、同じ導電性材料から形成または同じ導電性材料を含んでもよく、一方他の実施形態では、カソード120Aおよびアノード120Bは、異なる導電性材料から形成または異なる導電性材料を含んでもよい。
図1Dは、実施形態に従って、電気的に並列接続された複数の離間した導電性構造体の対を含むEOSモニタデバイス132の概略図である。EOSモニタデバイス132は、複数の離間した導電性構造体の対を含む。複数の離間した導電性構造体の対は、複数のカソード導電性構造体136、136、136を含むカソード136、および複数の対応するアノード導電性構造体140、140、140を含むアノード140によって形成される。
図9Aおよび10Aを参照して、様々な実施形態において、複数の離間した導電性構造体の対は、少なくとも1つの対のサブセットが対応するカソードとアノードとの間に異なる間隔を有する異なって離間した導電性構造体の対であることができる。離間した導電性構造体の異なって離間した対は、その間に多数のサイズのギャップD1、D2、...およびDnを有するものとして記述することができ、ここでnはペアの数である。
様々な他の実施形態において、複数の離間した導電性構造の対は、対応するカソードとアノードとの間に名目上同じ間隔を有することができる。
いかなる科学理論にも同意することなく、上記のように、場合によっては、カソードとアノードとの間にアーク放電を引き起こすための電子の発生は、その間の電界に依存することができる。その結果、カソードとアノードとの間の間隔は、異なる閾値またはトリガ電圧でアークするように選択または構成することができる。
したがって、いくつかの実施形態では、離間した導電性構造体の対は、異なって離間した導電性構造体の対を有利に含むことができる。これらの実施形態は、ESD事象の実際の電圧を推定するのに有利であることができる。例えば、ESD事象の後に、離間した導電性構造体のアークした対の中で最大の分離距離を有する離間した導電性構造体の対を識別することによって、EOS事象に関連付けられる過剰ストレス電圧を推定することができる。それぞれのギャップに関連付けられるトリガ電圧は事前に知ることができ、別のギャップに損傷を与えることなく、あるギャップに境するチップへの損傷は、2つのギャップの閾値電圧間の事象を指すことができる。
しかしながら、実施形態はそれに限定されない。いくつかの他の実施形態では、離間した導電性構造体の対は、名目上同じ間隔を有することが有利であり得る。
再び図1Dを参照して、複数の離間した導電性構造体の対は、複数のカソード導電性構造体136、136、136を含むカソード136、および複数の対応するアノード導電性構造体140、140、140を含むアノード140によって形成される。図示された実施形態では、カソード導電性構造体136、136、136、およびアノード導電性構造体140、140、140によって形成された離間した導電性構造体の3つの対が図示されている。しかしながら、様々な実施形態において、EOSモニタデバイス132は、カソード導電性構造体およびアノード導電性構造体の任意の適切な数の対を含むことができる。導電性フィンガ136および140によって表されたスパークギャップデバイスが損傷しているとして示されており、それはEOS事象が最も左のスパークギャップデバイスのトリガ電圧を超えていることを指し、およびEOS事象が導電性フィンガ対136/140および136/140によって表される他の2つのスパークギャップデバイスのトリガ電圧よりも低かったことも指している。
図1Eは、いくつかの実施形態による、第1の端子146、例えば高電圧端子、および第2の端子142、例えば低電圧端子、を含むEOSモニタデバイス144の概略図である。実施形態によれば、第1および第2の端子146、148の間には、ヒューズ152と電気的に直列接続された複数の離間した導電性構造体の対を含むスパークギャップモニタデバイス148が配置されている。複数の離間した導電性構造体の対148は、図1Dに関して上述したものと同様である。いくつかの他の実施形態では、第1の端子146は低電圧端子であり、第2の端子148は高電圧端子であってもよい。
ヒューズ152を有することは、いくつかの理由に対して有利であり得る。例えば、様々な実施形態によれば、ヒューズ152は、EOS事象に関連付けられる電流、速度および/またはエネルギーを推定するように構成することができる。いくつかの実施形態では、ヒューズ152は、回路を中断することなくヒューズが連続的に流すことができる最大電流に基づいて定格を付けることができる。そのような実施形態は、離間した導電性構造体148が推定に使用することができるEOS事象の電圧に加えて、EOS事象によって発生される電流を得ることが望ましい場合に有利であり得る。いくつかの他の実施形態では、ヒューズ152は、どれだけの電流が流れるか、およびヒューズが作成される材料に依存して、ヒューズ152が溶断する速度に基づいて定格を定めることができる。動作時間は固定間隔ではなく、電流が増加するにつれて減少する。このような実施形態は、スパークギャップモニタデバイス148の離間した導電性構造体が推定に使用され得る損傷EOS事象の電圧に加えて、EOS事象の持続時間を得ることが望ましいときに、ヒューズ152の電流定格がEOS事象の電流を推定するために使用することができるときに有利であることができる。いくつかの実施形態では、ヒューズ152は、回路を中断することなくヒューズが連続的に導通することができる最大エネルギーに基づいて定格を付けることができる。そのような実施形態は、離間した導電性構造体148が推定に使用され得るEOS事象の電圧に加えて、EOS事象によって発生されるエネルギーを得ることが望ましいときに有利であることができる。例えば、エネルギー定格はItの値に基づくことができ、ここでIは電流を表し、tはEOS事象の持続時間を表す。様々な実施形態において、Itは、ヒューズ152の材料を溶融させることに関連するエネルギーに比例する。ヒューズのIt定格は、溶融前にヒューズ152が消費するエネルギーに比例するので、EOS事象によって作り出される熱的損傷の尺度となり得る。
さらに図1Eを参照して、ヒューズ152は、オペアンプ156を含むことができる、例えば感知回路144を用いるスパークギャップモニタデバイス148に直列接続されているヒューズ152にわたる開回路を検出することによってEOS事象が発生したかどうかを判定するためにさらに有利であることができる。
さらに図1Eを参照して、ヒューズ152は、コア回路を含む他の回路への損傷を防止するために、EOS事象後にヒューズ152を流れる電流を遮断するためにさらに有利であることができる。これは、一度トリガされると、スパークギャップモニタデバイス148は、以下に論じるように、それにわたる電圧がホールド電圧を下回るまで、特に、EOS事象中に電源が接続されている場所に高レベルの電流を流し続ける。直列にヒューズ152を有することによって、スパークギャップモニタデバイス148が経験するEOS事象に関連付けられる所定の電流、時間および/またはエネルギーを超えると、スパークギャップモニタデバイス148の導電性構造体を通る電流の流れが遮断され、こうしてコア回路および他の接続されたデバイスに対する損傷を制限する。
図2Aは、実施形態による、基板と多数のレベルの相互接続メタライゼーションを含む半導体デバイスの概略断面図であり、多数レベルの相互接続メタライゼーションのうちの1つ以上はEOSモニタデバイスを含む。半導体デバイスは、基板に集積された離間した導電性構造体の対を含むスパークギャップモニタデバイスを含み、離間した導電性構造体は、図1A〜1Dに関して上述したように、EOS事象に応答して電気的にアークするように構成される。図示された相互接続メタライゼーションのレベルは、例えばCuベース(デュアルまたはシングルダマシンプロセスベース)、Alベース(サブトラクティブパターニングベース)または他の適切なメタライゼーション技術に基づくものであることができる。図2Aの図示された半導体デバイスは、半導体基板200、例えばシリコン基板を含む。半導体デバイスは、いくつか例を挙げると、例えば、浅溝分離(STI)領域などの分離領域202、ウェル、金属酸化膜半導体(MOS)トランジスタ、バイポーラ接合トランジスタおよびPN接合を含む、1つ以上の様々なフロントエンド構造体を含む。半導体デバイスは、接点205(ビア0)、ビア215(ビア1)、225(ビア2)および235(ビア3)を含む多層相互接続メタライゼーション構造体をさらに含む。半導体デバイスは、相互接続メタライゼーションレベル210(金属1)、220(金属2)、230(金属3)および240(金属4)をさらに含み、金属nと金属n+1はビアnによって相互接続される。離間した導電性構造体の対を含む1つ以上のEOSモニタデバイスは、1つ以上のメタライゼーションレベル210、220、230および240に形成することができる。加えて、いくつかの実施形態では、離間した導電性構造体に直列接続されたヒューズも、1つ以上の同一または異なるメタライゼーションレベル210、220、230および240に形成することができる。当然のことながら、半導体デバイスは追加の金属レベルを含むことができ、スパークギャップモニタデバイスは、半導体基板のバックエンドオブラインメタライゼーション層内の任意の適切な金属レベルに形成することができることが理解されるであろう。さらに、他の実施形態では、基板は、スタンドアローンEOSモニタダイ用の異なる材料(例えば、ガラス)であってもよい。他のデバイスに集積されているか否か、および半導体基板上に形成されているか否かにかかわらず、フォトリソグラフィおよびエッチングのような、半導体製造技術を、フィンガのような、スパークギャップデバイスの離間した導電性構造体を規定するために使用することができる。スパークギャップデバイスがスタンドアローンモニタダイに形成されているのか、または半導体デバイス回路に集積されているのかにかかわらず、製造は、その後ダイシングされるウェハレベルで行うことができる。
さらに図2Aを参照して、メタライゼーション(金属1から金属4)またはビア(ビア0からビア3)のそれぞれは、1つ以上の誘電体層内に形成または埋め込まれる。本開示では、2つの隣接する金属レベル間の誘電体は、層間誘電体(ILD)と称され、一方金属相互接続層を埋め込んだ誘電体は、金属内誘電体(IMD)と称される。図2Aに示すように、誘電体層217、227、および237はILD層であり、一方誘電体層212、222、232および242はIMD層である。半導体デバイスは、加えて、誘電体層206(ILD0)、212(IMD1)、217(ILD1)、222(IMD2)、227(ILD2)、232(IMD3)、237(ILD3)および242(IMD4)を含む。半導体デバイスは、相互接続メタライゼーションレベルの一番上に、ワイヤボンド250および金属バンプ260を含むパッシベーション層をさらに含むことができ、それは、例えば、フリップチップパッケージングにおいて使用することができる。例示の目的のために、図2Aの相互接続メタライゼーションプロセスアーキテクチャは、金属の4つのレベル、すなわち金属1(210)、金属2(220)、金属3(230)および金属4(240)を有する。しかし、実施形態はそれに限定されず、様々な実施形態による相互接続メタライゼーションプロセスアーキテクチャは、より多くの(5つ以上)またはそれより少ない(3つまたはそれ未満)メタルレベルを含むことができる。図示したマルチレベルメタル相互接続プロセスアーキテクチャでは、メタライゼーションの交互レベルは、レベル間干渉を最小にするために、上下のレベルに直交して走ることができる。加えて、各相互接続メタライゼーションレベルのピッチは、より低い相互接続メタライゼーションレベルに比べて高くすることができる。半導体デバイスは、実施形態に従って、頂部に、例えばAlワイヤボンド(例えば、ワイヤボンド250)またははんだボール(例えば、金属バンプ260)を通して不動態化されたI/O出力をさらに含むことができる。
さらに図2Aを参照して、メタライゼーションレベルおよびビアのそれぞれは、上記の任意の適切な金属で形成することができる。様々な実施形態によれば、離間した導電性金属構造体の対は、金属レベル1〜nのいずれかに形成され、0.1マイクロm〜10マイクロm、0.1マイクロm〜5マイクロm、0.1マイクロm〜1マイクロm、0.1マイクロm〜0.5マイクロm、0.5マイクロm〜1マイクロm、またはこれらの値によって規定される任意の範囲の厚さを有することができる。
IMDおよびILD層のそれぞれは、いくつかの実施形態によれば、適切な誘電材料、例えば、二酸化ケイ素または窒化ケイ素で形成することができる。いくつかの他の実施形態によれば、IMDおよびILD層は、適切な低k材料、少し例を挙げれば、例えばフッ素ドープ二酸化ケイ素、炭素ドープ二酸化ケイ素、多孔質二酸化ケイ素、多孔質炭素ドープ二酸化ケイ素、スピンオン有機高分子誘電体材料およびスピンオンケイ素系高分子誘電体材料のような材料、で形成することができる。
図2Bは、実施形態による、メタライゼーションレベル1〜5を含む様々なメタライゼーションレベルで形成された離間した導電性構造体の対をそれぞれが含むEOSモニタデバイスのアーク放電電圧と間隔との間の実験的に観察された相関関係を図示するグラフ270である。このグラフは、カソードとアノード間のミクロン単位の間隔(x軸)の関数として、図1A〜図1Eに関して上述したものと類似の様々な離間した導電性構造体の電圧(y軸)でアーク放電電圧をプロットしている。上記で論じたように、アーク放電電圧とカソードとアノード間の間隔との間には概して線形関係を観察することができる。追加の実験的に観察された相関関係が、図13にさらに図示されている。
図3は、実施形態による、EOS事象に関連付けられる電圧および/またはエネルギーをモニタリングするように構成された、複数の異なって離間した導電性構造体の対316を含むEOSモニタデバイス300の概略図である。複数の異なって離間した導電性構造体の対316は、その間に異なるギャップをそれぞれ有する導電性構造体の対316−1、316−2、...316−nを含み、導電性構造体の異なって離間した対316−1、316−2、...316−nは、それぞれ、電気的に並列接続され、異なる電気的過剰ストレス電圧VTR1、VTR2、...VTRnに応答して電気的にアークするように構成される。複数の異なって離間した導電性構造体の対316は、一端における高電圧電源、高電圧ピンまたは高電圧ノード304と、他端における複数のヒューズ320および複数の感知回路324との間に接続される。複数のヒューズ320は、一端は複数の異なって離間した導電性構造体316に接続され、他端は低電圧電源、低電圧ピンまたは低電圧ノード308に接続される。複数のヒューズ320は、導電性構造体の異なって離間した対316−1、316−2、...316−nに直列接続されたヒューズ320−1、320−2、...320−nを含む。ヒューズ320−1、320−2、...320−nは、図1Eに関して上述したように、異なるレベルの電流、異なる持続時間および/または異なるエネルギーに応答して溶断するように構成される。ヒューズ320−1、320−2、...320−nは、感知回路324−1,324−2、...、324−nに接続され、感知されるように構成される。
さらに図3を参照して、EOSモニタデバイス300は、ESDデバイス312と名付けられたEOS保護デバイスを追加して含み、それは半導体ベースのEOS保護デバイスであることができ、複数の異なって離間した導電性構造体の対316および複数のヒューズ320に並列接続される。EOSモニタデバイス300は、コア回路(図示せず)に電気的に接続されている。
動作中、EOS事象に応答して、ESDデバイス312はESDトリガ電圧VTR ESDでトリガされ、続いてそれぞれVTR ESDよりも低いVTR1、VTR2、...VTRnで複数の離間した導電性構造体316が続く。トリガすると、コア回路に接続されたESDデバイス312は、EOS過剰ストレス事象から生じるマジョリティ電流I1を引き出すように構成され、コア回路に接続された異なって離間した導電性構造体の対316は、EOS過剰ストレス事象から生じるマイノリティ電流I2を引き出すように構成される。様々な実施形態において、EOSモニタ装置300は、実施形態によれば、複数の異なって離間した導電性構造体316が、ESDデバイス312に対して比較的高いレベルの電流を引き出すことなく、EOS過剰ストレス事象に関連付けられる電圧および/またはエネルギーをモニタリングするためのモニタリングデバイスとして主に働くように構成されるように、I2がI1の50%以下、I1の10%以下、またはI1の2%以下であるように構成することができる。しかしながら、ヒューズ324は、特にEOS事象が電源に接続されている間に発生する可能性のある用途に対して、過度の電流の流れから保護する。
図4は、実施形態による、EOS事象に関連付けられる電圧および/またはエネルギーをモニタリングするように構成された、複数の異なって離間した導電性構造体の対416を含むEOSモニタデバイス400の概略図である。EOSモニタデバイス400は、図3に関して上述したEOSモニタデバイス300といくつかの点で同様に構成され、その類似点は詳細には説明されない。EOSモニタデバイス400において、複数の異なって離間した導電性構造体の対416は、一端における高電圧電源、高電圧ピンまたは高電圧ノード304と、他端における複数のヒューズ420および複数の感知回路424との間に接続される。複数のヒューズ320は、一端は複数の異なって離間した導電性構造体416に接続され、他端は低電圧電源、低電圧ピンまたは低電圧ノード308に接続される。しかしながら、図3に関して上述したEOSモニタデバイス300とは違って、導電性構造体の異なって離間した対416−1、416−2、...416−nに直列接続されたヒューズ420−1、420−2、...420−nのそれぞれは、今度は複数のヒューズ素子を含む。ヒューズ420−1、420−2、...420−nは、図1Eに関して上述したように、異なるレベルの電流、異なる持続時間および/または異なるエネルギーに応答して溶断するように構成される。加えて、それぞれのヒューズ420−1、420−2、...420−nのそれぞれの並列ヒューズ素子は、図1Eに関して上述したように、今度は異なるレベルの電流、異なる持続時間および/または異なるエネルギーに応答して溶断するように構成される。
こうして、EOSモニタデバイス300(図3)および400(図4)は、異なるギャップを有し、EOS事象に応答して、EOS事象に関連付けられる電圧が推定され得るように関連した、例えば、異なるギャップに直線的に関連した過剰ストレス電圧に応答してアークするように構成された導電性構造体の対を備える。例えば、離間した導電性構造体のアークした対の中で最大の分離距離を有する離間した導電性構造体の対を識別し、そこからEOS事象に関連付けられる最大電圧を推定することによって電圧を推定することができる。
加えて、EOSモニタデバイス300(図3)および400(図4)は、EOS事象に応答して、EOS事象に関連付けられるエネルギーが推定され得るような異なるギャップを有する導電性構造体の異なる対に直列接続された1つ以上の異なるヒューズを備える。例えば、エネルギーは、アークした導電性構造体の所与の対に対して、溶断したヒューズのエネルギー定格を識別することによって(図3)、または(まだ高いエネルギー定格のヒューズが溶断せずに残っていると仮定して)溶断したヒューズの中で最大のエネルギー定格を有するヒューズのエネルギー定格を識別することによって(図4)、およびそこからEOS事象に関連付けられるエネルギーを推定することによって、推定することができる。
図5Aは、実施形態による、コアデバイスをEOS事象から保護するためのEOS保護デバイスとして構成された、複数の異なって離間した導電性構造体の対516を含むEOS保護デバイス500Aの概略図である。図3および図4に関して説明したEOSモニタデバイスとは違って、EOS保護デバイス500Aは、1つ以上のヒューズを含まなくてもよい。EOS保護デバイス500Aは、それぞれその間に異なるギャップを有する、異なって離間した導電性構造体の対516−1、516−2、...516−nを含む複数の異なって離間した導電性構造体の対516を含み、導電性構造体の異なって離間した対516−1、516−2、...516−nは、それぞれ、電気的に並列接続され、異なる電気的過剰ストレス電圧VTR1、VTR2、...VTRnに応答して電気的にアークするように構成される。複数の異なって離間した導電性構造体の対516は、一端における高電圧電源、高電圧ピンまたは高電圧ノード304と、他端における低電圧電源、低電圧ピンまたは低電圧ノード308との間に接続される。
動作中、EOS保護デバイス500Aは、保護デバイスおよびモニタデバイスの両方として構成され、コア回路に接続された異なって離間した導電性構造体の対516は、EOS過剰ストレス事象から生じる電流の大部分または実質的にすべてを引き出し、それを接地、低電圧電源、低電圧ピンまたは低電圧ノード308に導く。
図5Bは、実施形態による、1つ以上のEOS事象の電圧の最大レベルの判定を可能にするEOSモニタデバイスとして構成された複数の異なって離間した導電性構造体の対516を含む、EOS保護デバイス500Bの概略図である。
図5Aに関して上述したEOS保護デバイス500Aとは違って、EOS保護デバイス500Bは、ESDデバイス312と名付けられた、EOS保護デバイスを追加して含み、それは、複数の異なって離間した導電性構造体516に電気的に並列接続された、半導体ベースのESDデバイスとすることができる。EOSモニタデバイス500Bは、コア回路(図示せず)に電気的に接続されている。ESDデバイス312に加えてEOS保護デバイス500Aを有することは、ESDデバイス312自体が高電流下で損傷を受ける可能性がある場合に有利であり得る。
動作中、EOS事象に応答して、図3に関して上述したのと同様の方法で、ESDデバイス312はESDトリガ電圧VTR ESDでトリガされ、続いてそれぞれVTR ESDよりも低いVTR1、VTR2、...VTRnで複数の離間した導電性構造体516が続く。トリガすると、EOS保護デバイス500Bは保護デバイスとして構成され、コア回路に接続された異なって離間した導電性構造体の対516は、EOS過剰ストレス事象から生じる電流の大部分または実質的にすべてを引き出すように構成され、それを低電圧電源、低電圧ピンまたは低電圧ノード308に導く。コア回路に接続されたESDデバイス312は、EOS過剰ストレス事象から生じるマイノリティ電流I1を引き出すように構成することができ、一方、コア回路に接続された異なって離間した導電性構造体の対316は、EOS過剰ストレス事象から生じるマジョリティ電流I2を引き出すように構成される。様々な実施形態において、EOSモニタデバイス300は、実施形態に従って、複数の異なって離間した導電性構造体516が、コア回路を保護するためのEOS保護デバイスとして主に働くように構成されるように、I2がI1の50%以上、I1の90%以上、またはI1の98%以上となるように構成することができる。
図5Aおよび図5Bでは、明確にするために、図示されたEOS保護デバイス500Aおよび500Bは、高電圧ノード304と低電圧ノード308との間にそれぞれ直接接続された離間した導電性構造体の対516−1、...、516−nを含み、様々な実施形態では、離間した導電性構造体516のそれぞれは、電気的過剰ストレス事象に応答して離間した導電性構造体がトリガされたかどうかを検出するために、例えば直列接続されたヒューズまたは直列接続された抵抗などの感知素子に接続、例えば直列接続されてもよい。これらの構成は、本明細書の他の箇所、例えば図7Aおよび図7Bを参照して、さらに図示されている。
図6は、実施形態による、離間した導電性構造体の対およびEOS保護デバイスの概略的準静的電流−電圧(IV)曲線604、608をそれぞれ図示するグラフ600である。IV曲線604は、EOS事象に対する離間した導電性構造体の対(例えば、図5Bの516)の準静的応答を概略的に図示しており、曲線608は、EOS事象に対するEOS保護デバイス(例えば、図5Bの312)の準静的応答を概略的に図示する。x軸およびy軸はそれぞれ準静的電圧および対応する電流を表す。IV曲線604および608は、原点とそれぞれのブレークダウン電圧VBD1およびVBD2との間の非常に高いインピーダンスによってそれぞれ特徴付けられる、それぞれの阻止領域(「オフ」領域)604aおよび608aを有する。VBD1は、離間した導電性構造体の対のトリガ電圧(VTR)に対応してもよく、VBD2は、ESDデバイスのBJTまたはアバランシェダイオードのトリガ電圧(VTR)または閾値電圧(VTH)に対応してもよい。EOS事象の電圧がVBD2を超えるとき、dV/dIがゼロになり、EOS保護デバイスのスイッチングが発生する。EOS保護デバイスのスイッチングの後、離間した導電性構造体をわたる電圧がVBD2を超えるとき離間した導電性構造体のスイッチングが続き、dV/dIがゼロになり、離間した導電性構造体の対のスイッチングが生じる。阻止領域604aおよび608aの後には、それぞれVBD1と第1のホールド電圧VH1との間、およびVBD2と第2のホールド電圧VH2との間の、それぞれの負抵抗領域604bおよび608b(「スナップバック領域」とも称される)が続き、その後それぞれの正の抵抗領域(「オン」領域)604cおよび608cが続く。ホールド電圧VH1およびVH2において、対応するホールド電流値はそれぞれIH1およびIH2であり、それは、それぞれのデバイスの「オン」状態を維持することができる電流の最小レベルを表すことができる。実施形態によれば、離間した導電性構造体の対およびEOS保護デバイスは、準静的状態下に、または比較的長い持続期間(例えば、約100nsより長く、または約1マイクロsより長い)を有する電圧信号に応答するように構成され、EOS保護デバイスがEOS事象に応答して低インピーダンス状態に切り換えられた後導通したままである間に、離
間した導電性構造体の対がトリガされるように、離間した導電性構造体のVBD1は、EOS保護デバイスのVBD2およびVH2よりも低い。離間した導電性構造体VBD1がEOS保護デバイスのVBD2およびVH2よりも高いとき、離間した導電性構造体の対はトリガしないかもしれないことが理解されよう。
コア回路がパワーアップされている動作条件下で、一度作動すると、高電圧電源電圧304(図3−5B)が離間した導電性構造体のホールド電圧VH1に対してより高い電圧にあるならば、離間した導電性構造体の対は、EOS事象が終了した後であっても、高レベルの電流を導通し続けてもよいことが理解されよう。こうして、さらに図6を参照して、様々な実施形態では、そのホールド電圧が高電圧電源電圧VPWRよりも大きいように構成されたEOSモニタデバイスを有することが望ましい場合がある。以下では、図7A〜8Bを参照して、VPWRよりも高いホールド電圧を有するEOSモニタデバイスおよびEOS保護デバイスの実施形態が説明される。
図7Aは、実施形態による、EOS事象に関連付けられる電圧および/またはエネルギーをモニタリングするように構成された、複数の直列接続された離間した導電性構造体の対を含むEOSモニタデバイス700Aの概略図である。EOSモニタデバイス700Aは、EOSモニタデバイス700Aが第2から第zの複数の異なって離間した導電性構造体の対716を追加して含むことを除いて、図3に関して上述したEOSモニタデバイス300と同様に構成され、それぞれは、その間に異なるギャップをそれぞれ有する導電性構造体の異なって離間した対716−1、716−2、...716−nを含む。導電性構造体の異なって離間した対716−1、716−2、...716−nのそれぞれは、一端で高電圧電源304に接続され、それぞれが、その間に異なるギャップを有する導電性構造体の異なって離間した対316−1、316−2、...316−nの対応する1つに直列接続される。それぞれが直列接続された対、例えば、716−1/316−1、716−2/316−2、...および716−n/316−nは、今度は、導電性構造体のみの各対よりも大きい正味のホールド電圧をもたらすために電気的に並列接続される。こうして、それぞれが直列接続された対、例えば、716−1/316−1、716−2/316−2、...または716−n/316−nは、異なる電気的過剰ストレス電圧VTR1、VTR2、...VTRnにそれぞれ応答して電気的にアークするように構成される。
図7Bは、実施形態による、EOS事象に関連付けられる電圧および/またはエネルギーをモニタリングするように構成された複数の直列接続された離間した導電性構造体の対を含むEOSモニタデバイスの概略図である。EOSモニタデバイス700Bは、EOSモニタデバイス700Aが第2から第zの複数の異なって離間した導電性構造体の対716を追加して含むことを除いて、図4に関して上述したEOSモニタデバイス400と同様に構成され、それぞれは、その間に異なるギャップをそれぞれ有する導電性構造体の異なって離間した対716−1、716−2、...716−nを含む。図7AのEOSモニタデバイス700Aに関して上述したのと類似の方法で、直列接続された対、例えば、716−1/416−1、716−2/416−2、...および716−n/416−nは、今度は、導電性構造体のみの各対よりも大きい正味のホールド電圧をもたらすために電気的に並列接続される。こうして、それぞれが直列接続された対、例えば、716−1/416−1、716−2/416−2、...または716−n/416−nは、異なる電気的過剰ストレス電圧VTR1、VTR2、...VTRnにそれぞれ応答して電気的にアークするように構成される。
図8Aおよび8Bは、実施形態による、それぞれが、コアデバイスをEOS事象から保護するためのEOS保護デバイスとして構成された複数の直列接続された離間した導電性構造体の対を含む、EOS保護デバイス800Aおよび800B、それぞれの概略図である。EOS保護デバイス800Aおよび800Bのそれぞれは、EOS保護デバイス800Aおよび800Bのそれぞれが第2から第zの複数の異なって離間した導電性構造体の対816を追加して含むことを除いて、それぞれ、上述したEOSモニタデバイス500A(図5A)および500B(図5B)と同様に構成され、そのそれぞれは、それぞれその間に異なるギャップを有する導電性構造体の異なって離間した対816−1、816−2、...816−nを含む。図7Aおよび7BのEOSモニタデバイス700Aおよび700Bのそれぞれに関して上述したのと類似の方法で、それぞれの直列接続された対、例えば、816−1/516−1、616−2/616−2、...および816−n/516−nは、今度は、導電性構造体のみの各対よりも大きい正味のホールド電圧をもたらすために電気的に並列接続される。こうして、それぞれが直列接続された対、例えば、816−1/516−1、816−2/516−2、...または816−n/616−nは、異なる電気的過剰ストレス電圧VTR1、VTR2、...VTRnにそれぞれ応答して電気的にアークするように構成される
したがって、図6に戻って、複数の直列接続された離間した導電性構造体の対を含むことによって、直列接続された導電性構造体の対を通る導通がESD事象が終了したときに終了するように、EOSモニタデバイスおよびESDデバイスの実施形態は、コア回路に供給されるVPWRより高いホールド電圧を有し、それによって、過度のESD事象後の漏れおよび/またはコア回路への損傷を防止する。
図9Aは、実施形態による、電気的に並列接続された異なって離間した導電性構造体の複数の対900の概略トップダウン図である。図示された実施形態では、複数の対900は、鋭利な先端を有する突起形状のフィンガを含む離間した導電性構造体のn個の対900−1、900−2、...および900−nを有する。数nは、範囲が1〜100、2〜10、例えば5の任意の適切な数であることができる。各突起は、幅912、タブ(T)904、および面取り(C)908を有するものとして説明することができ、突起の対900−1、900−2、...および900−nは、それぞれ、その間にギャップD1、D2、...およびDnを有するものとして説明することができる。一定量的具体化は、以下のパラメータを有する:
● 公称アーク放電電圧=800V/マイクロm
● 10Aに対してタブT=20マイクロm
● D=0.15マイクロmに対して可変面取りC=2.5マイクロm、5マイクロm、20マイクロm、40マイクロm、100マイクロm
● 5−フィンガ構造体に対してC=10マイクロm
● メタライゼーションレベル:Met3/2/1の1つのデフォルト構造を有する、Met5、Met4
● 60Vのアーク放電電圧に対してD=0.075マイクロm
● 80Vのアーク放電電圧に対してD=0.1マイクロm
● 100Vのアーク放電電圧に対してD=0.125マイクロm
● 120V(デフォルト)のアーク放電電圧に対してD=0.15マイクロm
● 140Vのアーク放電電圧に対してD=0.175マイクロm
● 160Vのアーク放電電圧に対してD=0.2マイクロm
● 224V(測定値220V)のアーク放電電圧に対してD=0.28マイクロm
● メタライゼーションの厚さ=Met1〜Met4に対して0.53マイクロm、Met5に対して0.95〜0.99マイクロm。
図9Bは、実施形態による、電気的に並列接続された鋭利な先端を有する離間した導電性構造体の対の異なる構成を示すパターン化された金属層924、928および932の概略トップダウン図である。パターンは、半導体製造技術を使用してフォトリソグラフィで規定することができる。実施形態によれば、鋭利な先端は、10〜170度、10〜50度、50〜90度、90〜130度、130〜170度の角度、またはこれらの値の間の任意の角度を形成する2つの辺によって形成された先端または頂点を有することができる。
図10Aは、実施形態による、電気的に並列接続された離間した導電性構造体の複数の対1000の概略トップダウン図である。図示された実施形態では、複数の対1000は、鈍いまたは丸い先端を有する突起形状のフィンガを含む離間した導電性構造体のn個の対1000−1、1000−2、...および1000−nを有する。数nは、範囲が1〜100、2〜10、例えば5の任意の適切な数であることができる。各突起は、幅1012、タブ(T)1004、および面取り(C)1008を有するものとして説明することができ、そして突起の対1000−1、1000−2、...および1000−nは、それぞれ、その間にギャップD1、D2、...およびDnを有するものとして説明することができる。一定量的具体化は、以下のパラメータを有する:
● 公称アーク放電電圧=800V/マイクロm
● 10A、C=T/2に対してタブT=20マイクロm
● デフォルトは5xフィンガ構造
● メタライゼーションレベル:Met3/2/1の1つのデフォルト構造を有する、Met5、Met4
● 60Vのアーク放電電圧に対してD=0.075マイクロm
● 80Vのアーク放電電圧に対してD=0.1マイクロm
● 100Vのアーク放電電圧に対してD=0.125マイクロm
● 120V(デフォルト)のアーク放電電圧に対してD=0.15マイクロm
● 140Vのアーク放電電圧に対してD=0.175マイクロm
● 160Vのアーク放電電圧に対してD=0.2マイクロm
● 計算値224V(測定値220V)のアーク放電電圧に対してD=0.28マイクロm
● D=0.15マイクロmに対して可変面取りC
● T=5マイクロm、10マイクロm、40マイクロm
● メタライゼーションの厚さ=Met1〜Met4に対して0.53マイクロm、Met5に対して0.95〜0.99マイクロm。
図10Bは、実施形態による、電気的に並列接続された丸い先端を有する離間した導電性構造体の対の異なる構成を示すパターン化された金属層924、928および932の概略トップダウン図である。パターンは、半導体製造技術を使用してフォトリソグラフィで規定することができる。
図11は、実施形態による、ヒューズ1100の概略トップダウン図である。図示の実施形態では、ヒューズは、接続部1102によって接続された2つの端部1114a、1114bを有する。ヒューズの端部1114a/1114bは、幅1112、タブ(T)1104および面取り(C)1108を有するとして説明することができ、接続部は幅1102として説明することができる。一定量的具体化は、以下のパラメータを有する:
● Met1〜Met4の過渡電流密度=0.45A/マイクロm
● Met5の過渡電流密度=0.9A/マイクロm
● Met5 電流2Aに対してW=2マイクロm
● Met5 電流5Aに対してW=5マイクロm
● Met5 電流10Aに対してW=10マイクロm
● Met3 電流2Aに対してW=4マイクロm
● Met3 電流5Aに対してW=10マイクロm
● Met3 電流10Aに対してW=20マイクロm
● Met1 電流2Aに対してW=4マイクロm
● Met1 電流5Aに対してW=10マイクロm
● Met1 電流10Aに対してW=20マイクロm
● 面取りされた接続
● L=50マイクロm
● メタライゼーションの厚さ=Met1〜Met4に対して0.53マイクロm、Met5に対して0.95〜0.99マイクロm
図12は、実施形態による、電気的に並列接続された複数の離間した導電体の対を含む電気的過剰ストレス(EOS)モニタデバイスで測定された実験的電流−電圧(IV)曲線を図示するグラフ1200である。特に、IV曲線は、電気的に並列接続された異なって離間した導電性構造体の5つの対を有するEOSモニタデバイスのものであり、図9Bに関して上述したものと類似している。
図13は、実施形態による、アーク放電電圧とEOSモニタデバイスの導電性構造体の間隔と間の実験的に観察された相関関係を図示するグラフ1300であり、それぞれは、様々なメタライゼーションレベル(金属1〜金属5)で形成された離間した導電性構造体の対を含む。電圧−間隔関係は、電気的に並列接続された複数の異なって離間した導電構造体の対を有するEOSモニタデバイスのものであり、図9Aおよび9Bに関して上述したものと類似している。それぞれのメタライゼーションレベルで形成された構造体は、アーク放電電圧と間隔、またはギャップサイズとの間に概して線形関係を示す。このような相関関係に基づいて、約20V〜約1000Vの電圧範囲に対してトリガ電圧の正確なチューニングを得ることができる。追加の実験的に観察された相関関係が、図2Bに関してさらに図示されている。
図14Aおよび図14Bは、実施形態による、EOS事象に応答して電気的にアークする前(図14A)および後(図14B)の、離間した導電性構造体の対1400A/1400Bを含み、集積された電気的過剰ストレス(EOS)モニタデバイスとして働くためのスパークギャップデバイスの概略図である。図1Bに関して上述した電気的過剰ストレス(EOS)モニタの概略図と同様に、離間した導電性構造体の対1400Aは、アーク放電の前にカソード120Aおよびアノード124Aを含み、離間した導電性構造体の対1400Bは、アーク放電後のアノード120Bおよびアノード124Bを含む。加えて、EOSモニタデバイスは、カソードおよびアノードモニタプローブ1404A/1404Bおよび1408A、1408Bを、それぞれ含む。図14Aを参照して、アーク放電の前に、カソードおよびアノードモニタプローブ1404Aおよび1408Aは、カソード120Aおよびアノード124Aにそれぞれ接触する。図14Bをして、アーク放電の結果として、カソードおよびアノードモニタプローブ1404Bおよび1408Bの一方または両方ともが、カソード120Bおよびアノード124Bからそれぞれ切り離される。こうして、カソードおよびアノードにわたってアーク放電が発生したか否かを視覚的に判定することができ、またはカソード120Bとカソードプローブ1404Bとの間、および/またはアノード124Bとアノードプローブ1408Bとの間で開回路が検出されたか否かに基づいて判定できる。
図15は、実施形態による、アーク放電電圧と離間した導電性構造体の対の間隔との間の実験的に観測されたウェハレベルの関係を図示するグラフ1500である。測定は異なる型のテスタを使用して行われた。TLP測定は伝送線路パルスモードで行われ、一方他の測定はDC型モードで行われた。
図16は、実施形態による、アーク放電電圧と金属1レベルで形成された離間した導電性構造体の対の間隔との間の実験的に観測されたウェハレベルの関係を図示するグラフ1600である。測定は、ケースレー(Keithley)テスタを用いてDC型モードで行われた。RB、LB、RT、LTおよびCは、それぞれ、試験されたウェハの右下、左下、右上、左上、および中心位置を指す。
図17は、実施形態による、アーク放電電圧と金属3レベルで形成された離間した導電性構造体の対の間隔との間の実験的に観測されたウェハレベルの関係を図示するグラフ1700である。測定は、ケースレー(Keithley)テスタを用いてDC型モードで行われた。RB、LB、RT、LTおよびCは、それぞれ、試験されたウェハの右下、左下、右上、左上、および中心位置を指す。
図18は、実施形態による、アーク放電電圧と金属1および金属3レベルで形成された離間した導電性構造体の対の間隔との間の実験的に観測されたウェハレベルの関係を図示するグラフ1800である。測定は、ケースレー(Keithley)テスタを用いてDC型モードで行われた。D1、D2、D3、およびD4は、試験されたウェハの異なる位置を指す。
図19は、実施形態による、アーク放電電圧と離間した導電性構造体の対の間隔との間の実験的に観測されたウェハレベルの関係を図示するグラフでありグラフ1900である。測定は、異なる型のテスタを使用して行われた。TLP測定は伝送線路パルスモードで行われ、一方他の測定はDC型モードで行われた。
図20は、実施形態による、金属1レベルで形成された離間した導電性構造体の対の公称間隔に対するウェハにわたるアーク放電電圧の実験的に観察された再現性を図示するグラフである。試験したギャップは、0〜120Vの5sランプで測定した0.075ミクロンのギャップと、0〜150Vの5sランプで測定した0.1ミクロンのギャップであった。
図21は、実施形態による、パッシベーション(図示せず)で覆われた、電気的に並列接続された複数の離間した導電性構造体の対2100のトップダウン図の概略図である。パッシベーションで覆われているとき、EOS事象が半導体デバイス内で発生したかどうかは、離間した導電性構造体の対にわたる漏れ電流の変化を測定することによって、離間した導電性構造体の対に直列接続されたヒューズにわたる開回路を検出することによって、判定することができる。
EOS事象の視覚的および電気的検出例
上述したように、本明細書で開示される様々な実施形態によれば、離間した導電性構造体の対またはスパークギャップ構造を含むEOSモニタデバイスを使用して電気的過剰ストレス(EOS)事象をモニタリングすることができ、EOSモニタデバイスから収集された情報はコア回路への損傷を防ぐために使用できる。いくつかの実施形態では、モニタリングはリアルタイムで応答しないことがある。むしろ、例えば、診断目的のためにEOS事象の数および大きさを判定するために、EOS事象が発生した後に検査可能なモニタリングデバイスを有することは有用であり得る。例えば、いくつかの実施形態では、電気的モニタリングは、EOSモニタデバイスの目視検査によって実行することができる。例えば、EOS事象の程度に関する診断情報は、そのような事象を将来回避するか、またはそのような事象に対してより耐性のある部品を設計するためにEOS事象の原因を判定するのに有用であり得る。以下において、デバイス例は、これらの利点および他の利点を提供する。
図22は、実施形態による、例えばパッシベーションの開口部によって形成された、露出部分2204を有する電気的に並列接続された離間した導電性構造体の複数の対2200のトップダウン図の概略図である。上述した方法に加えて、導電性構造体の一部が露出しているときに、EOS事象が半導体デバイス内に生じたかどうかは、外観の変化に基づいて視覚的に判定することによって判定することができる。いくつかの実施形態では、外観の変化は肉眼で検出することができ、一方いくつかの他の実施形態では、外観の変化は、光学的および/または電子顕微鏡検査技術を用いて検出することができる。露出部分を有することは、例えば導電性構造体の腐食または劣化をモニタリングするなどの他の用途を有することができる。
図23は、実施形態による、複数の離間した導電性構造体の対にわたるDCスイープの電流−電圧(IV)曲線2500を示す。IV曲線2500が図示するように、複数の離間した導電性構造体の対にわたって印加される電圧が増加すると、電流は、ベースライン領域2504において最初は徐々に増加し、プリトリガ領域2508において非常に急速に増加し、トリガ領域2512においてピークとなる。IV曲線2500は、本明細書に記載の様々な実施形態による離間した導電性構造体の対のいくつかの利点を図示する。いくつかの実施形態によれば、IV曲線2500の様々な領域は、導電性構造体の対のトリガ電圧以上での、すなわち、アーク放電事象が発生した後のEOS事象を検出するために使用することができるだけでなく、トリガ電圧よりも低い電圧での、すなわち、アーク放電事象が発生する前にEOS事象を検出するためにも使用することができる。例えば、導電性構造体の対の間の空間にわたって電流がいくつかの要因によって、例えば約20V、10V、または5V未満で10年以上、増加するとき、ユーザは、実際のEOS事象が発生する前に、EOS事象が発生しようとしていることを推論するかもしれない。加えて、図示のように、そのような検出には、比較的少量の電流(例えば、5nA未満または1nA未満)で十分であり得る。
いくつかの実施形態では、離間した導電性構造体は、スパークギャップ先端への損傷によって引き起こされる様々な他の測定可能な、もしくは観察可能なパラメータの変化、例えば、離間した導電性構造体の対の間の静電容量の変化、または離間した導電性構造体の対に関連付けられる磁気特性の変化、を測定することによってEOS事象が発生したかどうかを判定するように構成することができる。
異なる持続時間レジームにおけるEOS事象の検出
上記で論じたように、離間した導電性構造体の対の間のアーク放電事象の発生に基づいて、電気的過剰ストレス事象をモニタリングするために、様々な離間した導電性構造体を使用することができる。本発明者らは、例えば、図19に関して上に例示したように、たとえ異なる試験方法が導電性構造体にわたって異なる有効パルス幅を有するパルスを印加するとしても、導電性構造体にわたるアーク放電事象の発生は、試験方法とは比較的無関係であることを見出した。離間した導電性構造体を有するモニタデバイスは1つの持続時間レジームで得られた試験結果に基づいて設計することができ、一方モニタデバイスおよび/またはコア回路がさらされる実際のEOS事象は異なる持続時間レジームであるかもしれないので、結果として生じるアーク放電電圧に対する印加パルス幅の相対的独立性は有利であり得る。以下において、この利点および他の利点を例示する試験結果が説明される。
図24は、時折Wunsch−Bell曲線と称され、電子回路に対する印加パルス幅に対する故障に至る電力密度の依存性を概略的に図示する、グラフ2600である。いかなる理論に束縛されことなく、グラフ2600は、断熱レジーム2604、熱拡散制御レジーム2608およびDC/定常状態レジーム2612を含む、依存関係の3つのレジームを図示すると考えてもよい。断熱レジーム2604では、故障に至る電力密度(P/A)は、1/τに比例することができ、Pは故障に至る電力であり、Aは電流が流れるデバイスの断面積であり、τは観察された故障に至る時間である。熱拡散制御レジーム2608では、P/Aは、1/τ1/2に比例することができ、DC/定常状態レジーム2612において、P/Aは定数(K)に比例することができる。グラフ2600はまた、様々なESDモデルレジーム、例えば,人体モデル(HBM)、電界誘起デバイス帯電モデル(FICDM)、EMC/ISOパルスおよびDC/AMR、に対応する持続時間を図示する。過去において、断熱領域2604を含む比較的速いパルスレジームにおけるEOS事象の試験は比較的困難であった。以下では、これらの比較的短い持続時間レジームにおける試験結果が、例えば伝送線路パルス(TLP)試験方法を用いて説明される。本明細書で説明するように、TLP試験は、例えば1ns〜1.6マイクロsのパルス幅を有し、0.1ns〜45nsの立ち上がり時間を有する方形波のパルスを送るために、伝送線路、例えば荷電50オーム伝送線路、を使用して実行される。
図25は、実施形態による、異なるギャップを有する様々な離間した導電性構造体2824のトリガ電圧の温度依存性を図示するグラフ2700である。Y軸に表された離間した導電性構造体のトリガ電圧は、TLC試験条件下で測定された。試験された離間した導電性構造体は、金属4の導電性構造体を使用して製造され、曲線2704、2708、2712、2716および2720は、それぞれ0.075マイクロm、0.1マイクロm、0.175mm、0.2マイクロmおよび0.28マイクロmを有する導電性構造体に対して測定されたトリガ電圧をプロットしている。本発明者らは、25°C〜200°Cの試験温度範囲において、トリガ電圧が比較的温度に依存しないことを見出した。相対的温度非依存性は、様々な理由により有利であり得る。例えば、離間した導電性構造体を有するコア回路およびモニタデバイスが変化する温度にさらされ得る一方で、離間した導電性構造体のトリガ電圧は比較的一定のままであり、それによって、少なくとも25°C〜200°Cに包含される通常の動作温度範囲内では、モニタ結果の精度を温度とは比較的無関係に保つ。
図26A〜26Bは、離間した導電性構造体の対2824を試験することによる電気的および視覚的モニタリング結果を図示する。図26Aは、金属2構造体を使用して製造された離間した導電性構造体の対上で測定された非常に速いTLP(VFTLP)IV曲線2800Aを図示する。IV曲線2800Aは、荷電50オーム伝送線路を用いて試験された導電性構造体2824のIV応答に対応する。IV曲線2800Aが図示するように、印加されたVFTLP電圧が増加すると、離間した導電性構造体の対にわたる電圧は、最初はベースライン領域2804に比例して増加し、トリガ領域2808において急速に減少し始め、ホールド領域2812のホールド電圧にスナップする。VFTLP電流は、最初はベースライン領域2804においてゆっくりと増加し、トリガ領域2808からホールド領域2812へ非常に急速に増加する。
図26Bは、図26Aに関して説明されたVFTLP IV曲線に対応するオーバーレイ電圧−時間(V−t)曲線2816および電流−時間(I−t)曲線2820を図示するグラフ2800Bである。時間ゼロにおいて、導電性構造体の対にわたる5nsのVFTLP電圧パルスを印加すると、その間にわたる電圧に急激な上昇が生じる。トリガ領域2808において、電圧は崩落し、離間した導電性構造体の対を流れる電流の急激な上昇を伴う。
離間した導電性構造体の材料、厚さおよび/またはギャップ距離を変化させることによるトリガ電圧のチューニング
図15〜19に関して上述したように、離間した導電性構造体の対のトリガ電圧は、離間した導電性構造体の対の間の距離を変化させることによって、ならびに離間した導電性構造体の対の厚さを変化させることによってチューニングすることができる。加えて、図9A、9B、10A、10Bに関して上述したように、本発明者は、離間した導電性構造体の対のトリガ電圧が、トリガ電圧のチューニングに関して別の自由度を提供できることを見出した。さらに、本発明者らは、異なる材料を用いて離間した導電性構造体を形成することが、トリガ電圧をチューニングすることに関してさらに別の自由度を提供することができることを見出した。
図27は、TLP条件下で、ギャップ距離に異なる材料で形成された離間した導電性構造体のトリガ電圧の依存性を図示するグラフ2900である。トリガ電圧対ギャップ距離(V−d)曲線2904、2908、2912および2916は、金属5構造体、金属4構造体、多結晶シリコンおよび炭素系薄膜材料をそれぞれ用いて形成された離間した導電性構造体の対のトリガ電圧の依存性を示す。V−d曲線2904、2908、2912および2916に対応する離間した導電性構造体の公称ギャップ距離および形状は同じである。他方で、V−d曲線2904、2908に対応する離間した導電性構造体の対は、同じ材料で形成されるが異なる厚さを有し、上記で論じたように、厚さが厚いほどトリガ電圧が低くなることを示す。加えて、より薄い材料で形成された離間した導電性構造体は、短絡による実質的な歩留まり損失を被る前に、比較的小さなギャップ距離を有するように設計することができる。V−d曲線2908、2912、2916に対応する離間した導電性構造体の対は、同じ厚さを有しながら異なる材料で形成され、離間した導電性構造体の対の材料のより高い抵抗が、より高いトリガ電圧をもたらすことができることを示している。
離間した導電性構造体のホールド電圧に関する設計考慮事項
図6に関して上述したように、離間した導電性構造体の対をトリガすると、IV曲線の対応する部分は、「スナップバック」領域によって特徴付けられ、その後ホールド電圧Vへの電圧の崩落が続く。いくつかの用途、例えば給電されたコア回路のEOSモニタリング、では、離間した導電性構造体の対のVは、望ましくは所定の値より高い値に制御されてもよい。例えば、モニタデバイスが、電気的に並列接続されたいくつかの回路、例えば電源回路、と一体化されているとき、離間した導電性構造体の対のVは、電源回路の電圧より高くてもよい。これは、例えばVが電源電圧よりも低い場合、EOS事象に応答して離間した導電性構造体の対をトリガすると、離間した導電性構造体の対にわたる電圧がVに崩落する結果となり、EOS事象終了後に電源がラッチアップすることがある。以下に、この効果を実証する実験結果を記載する。したがって、様々な実施形態によれば、離間した導電性構造体の対を含むモニタデバイスは、コア回路用の電源の電圧よりも高いホールド電圧を有する。
図28Aは、異なる負荷値を有する伝送線路を使用するTLP試験において有効Vを実験的に制御することを概略的に図示する。図示のように、離間した導電性構造体の対がトリガされるとき、IV曲線は、より高い負荷値、例えば500オームを有する伝送線路を使用する伝送線路の負荷値によって規定される負荷ラインに従って負の勾配を有するので、より低い負荷値、例えば50オームを有する伝送線路を使用するときに生じるVと比較して、離間した導電性構造体にわたる電圧がより低いVに崩落する結果をもたらす。図28Bは、図28Aに関して概略的に図示されたVに対する負荷値の影響の実験的検証を図示する。図示のように、比較的低い負荷(例えば、50オーム伝送線路)を使用するTLP試験から得られたV値3208Aと比較して、名目上同じトリガ電圧を有する導電性構造体の対に対して、より高い負荷値(例えば、500オーム、1500オーム)を有する伝送線路を使用して得られたV値3208Bは、比較的低いV値を有する。
図29A〜29Cは、実施形態による、異なる材料で充填されたパッシベーション層に形成された開口部を有する電気的に並列接続された複数の離間した導電性構造体の対の概略トップダウン図である。開口部は、半透膜/ゲル(図29A)、(反応性)金属材料(図29B)または導電性構造体間のギャップ内の(絶縁性)材料で充填することができる。
図30は、実施形態による、マイクロ流体チャネルと重なるパッシベーション層内に形成された開口部を有する電気的に並列接続された複数の離間した導電性構造体の対を有するモニタデバイスの概略トップダウン図である。図示した離間した導電性構造体の対は、アーク放電すると、導電性構造体(例えば、金属構造体)間のギャップが増加し、流体が特定の方向に流れるためのより広い経路またはチャネルを作り出すことができる。離間した導電性構造体の対を含むモニタデバイスは、流体が特定の経路に沿って流れる経路を創造または修正するように電気的に修正することができる。いくつかの実施形態では、導電性構造体、例えば金属構造体は、チャネル内の流体と反応するように構成することができる。いくつかの実施形態では、アーク放電前後の流体の測定/分析は、生物医学的または化学的分析における用途のために、化学変化、例えばpHまたはガス濃度の変化、に関連付けられる電気的識別特性を提供することができる。
図31および図32は、いくつかの実施形態による離間した導電性構造体の対を有するモニタデバイスを図示しており、封止されたチャネルを形成(流体が通過するために)することができるように、キャップまたは保護カバーが、離間した導電性構造体の対を覆って形成される。図30に関して図示されたモニタデバイスと同様に、キャップによって囲まれた導電性構造体、例えば金属構造体は、チャネル内の流体と反応するように構成することができる。いくつかの実施形態では、アーク放電前後の流体の測定/分析は、生物医学的または化学的分析における用途のために、化学変化、例えばpHまたはガス濃度の変化、に関連付けられる電気的識別特性を提供することができる。いくつかの実施形態では、基板は、着用可能な用途のためにフレキシブルであることができる。
電気的過剰ストレス事象の検出および記録
本開示のさらなる態様は、電気的過剰ストレス事象の検出および記録に関する。電気的過剰ストレス事象は検出することができ、電気的過剰ストレス事象を指す情報はメモリに格納することができ、および/または外部に電子デバイスに伝えることができる。検出回路は、電気的過剰ストレス事象および、場合によっては、電気的過剰ストレス事象の強度を検出することができる。物理メモリは、過剰ストレス事象の強度および/または電気的過剰ストレス事象の発生回数を指す情報を格納することができる。検出回路およびメモリは、電気的過剰ストレス保護回路と同じ集積回路(例えば、同じダイ上および/または同じパッケージ内の)の一部であることができる。一実施形態では、検出回路およびメモリは、複合型検出およびメモリ回路によって実装することができる。
メモリに記憶された電気的過剰ストレス事象に関連付けられる情報は、機能安全のために有用であることができる。例えば、この情報は、デバイスの耐久力または寿命の指標として働くことができ、電子デバイスが潜在的に損傷していること、電子デバイスによって提供されるデータが潜在的に壊れていること、電子デバイスによって提供される測定値が潜在的に不正確であること、その類似、またはそれらの任意の組み合わせを示す。電気的過剰ストレス事象に関連付けられる情報は、電気的過剰ストレス保護回路の機能安全および/または電気的過剰ストレス保護回路によって保護された内部回路についての情報を提供するために報告することができる。電子的過剰ストレス検出および報告回路は、炭鉱のカナリアに類似した悪条件の早期の指標を提供することができる。過酷な環境では、電子的過剰ストレス検出および報告回路は、電子デバイスおよび/または電子システムの寿命のインジケータを提供することができる。電気的過剰ストレス事象を記録および報告することによって電子デバイスの寿命を追跡することは、クリティカル回路のよりよい信頼性および/または交換時期の予測可能性をもたらすことができる。これは、安全性を脅かす可能性のある車両の故障を防ぐことおよび/または医療用途のような、様々な用途において有利であり得る。
例えば、電子デバイス内で動作するカスタム半導体ダイは、半導体ダイのメモリに電気的過剰ストレス(例えば、過電圧および/またはESD)事象の発生を指す情報を記録することができる。過剰ストレス事象の発生は、電子デバイス内に故障があることを指すかもしれない。電気的過剰ストレス事象の発生は、別のチップまたはボード上の別個の保護回路などの外部保護回路、すなわちカスタム半導体ダイに接続された回路が半導体ダイが保護されるべき回路の仕様外でサージおよび/または電流スパイクを経験するような欠陥であることを指すこともあり、保護されるべき回路はカスタム半導体ダイ上またはカスタム半導体ダイの外側にあってもよい。一例として、外部保護回路のためのはんだ接合部が劣化することがあり、したがって過電圧事象からの望ましい保護を提供しない。半導体ダイは、半導体ダイの外部および/または半導体ダイを含む電子デバイスの外部の電気的過剰ストレス事象の発生を指す情報を提供することができる。これは、電気的過剰ストレス保護回路がもはや所望のレベルで機能していないことを電子システムに知らせるための診断として働くことができる。
特殊な半導体ダイは、半導体ダイのメモリ内の過剰ストレス事象を指す検出および記録情報を含めて、電気的過剰ストレスの取り扱いに専念することができる。特化された半導体ダイは、EOS事象に関連付けられるエネルギーを収穫し、および/またはEOS保護を提供するためにも働くことができる。特定の実装では、EOS保護機能とは異なる半導体ダイ上に記録機能を実装することができる。
場合によっては、集積回路は限定された/規定された寿命を有してもよい。これは、例えば過酷な電気環境にあることから生じることがある。電気的過剰ストレス検出および報告回路は、電子システムに対するフラグとして電気的過剰ストレス事象の強度および/または電気的過剰ストレス事象の発生回数についての情報を提供することができる。規定された数の電気的過剰ストレス事象が検出された後、電子システムは、電子デバイスの寿命が短くなっているというフラグを提供することができる。そのようなフラグは、電子デバイスが比較的すぐにまたは規定された期間内に置換されるべきであることを示すことができる。デバイスの寿命を追跡することは、クリティカル回路の信頼性を向上させ、および/または交換時期のより良い予測をもたらすことができる。
電気的過剰トレス事象を指す情報は、電気的過剰ストレス事象を経験する電子デバイスに、または分離されたモニタ回路またはデバイスに外部から供給されてもよい。例えば、無線および/または誘導回路は、電子デバイスを含む電子デバイスまたは電子システムの警告および/またはヒース状態を提供するために電子デバイスに遠隔の信号を提供することができる。そのような警告は、システムの寿命および/または総合的システム正常性のインジケータを提供することができる。これにより、新/置換電子デバイスを電子システムに含めるための計画を可能にする。これらの原理および利点は、自動車および/または他の車両の電子システム、および/または医療用途の電子システムのような様々な電子システムに適用することができる。
電気的過剰ストレス事象を検出および記録することに関連するこれらのおよび他の態様は、米国特許出願第14/671,767号に記載されており、その全体の技術的開示は参照により本明細書に組み込まれる。
米国特許出願第14/671,767号では、様々な半導体ベースのESDセンサーおよび半導体ベースのESD保護デバイスを使用して、電気的過剰ストレス事象に対する検出および保護が行われている。さらに、そのように検出された電気的過剰ストレス事象は、物理メモリに記録される。以下では、半導体ベースのESDセンサー/ESD保護デバイスが、その間にギャップを有する導電性構造体の対を含むEOSモニタデバイス/ESD保護デバイスに加えて置き換えられるまたは含まれる様々な実施形態が記載される。EOSモニタデバイス/ESD保護デバイスは、上述したように、検出および保護を提供することに加えて、視覚的または電気的に検出および推定することができるESD事象の不揮発性記録を提供することができる。
電気的過剰ストレス事象の検出
上に論じたように、本開示の態様は、ESD事象のような電気的過剰ストレス事象を検出することに関する。EOS事象に関連付けられる情報は、記録および/または報告することができる。これは、回路、ダイ、集積回路システム、などの機能安全についての情報を提供することができる。そのような情報は、EOS事象の強度、EOS事象の持続時間、および/または検出されたEOS事象の発生回数を示すことができる。いくつかの実施形態では、EOS事象に関連付けられる情報は、EOS事象が任意の波形を有することができるので、EOS事象のパルス幅で示すことができる。そのような情報は、それぞれのEOSパルスごとに記録することができ、および/または複数の記録をパルスごとに取り込むことができる。次に、EOS事象検出に関連する例示的な実施形態を説明する。
図33は、一実施形態による電気的過剰ストレス検出回路を含む例示的な電子デバイス8の概略図である。電子デバイス8は、様々な用途で実施することができる。いくつかの例として、本明細書で説明する電子デバイス8および/または他の電子デバイスは、自動車電子システム、航空電子システム、医療モニタ電子システム、などに含めることができる。図示のように、電子デバイス8は、入力接点10、EOS保護デバイス11、EOS分離デバイス12、内部回路13、EOS感知デバイス14、抵抗素子15、検出回路16、メモリ17、報告回路18、および出力接点19を含む。いくつかの実施形態では、EOS保護デバイス11およびEOS感知デバイス14の一方または両方は、本明細書で説明するように、離間した導電性構造体の対を含むことができる。電子デバイス8の図示された要素は、単一のパッケージ内に含むことができる。電子デバイス8は、図示されているより多くの要素および/または図示された要素のサブセットを含むことができる。電子デバイス10は、例えばダイとすることができる。そのように、場合によっては、電子デバイス8の図示された要素を単一のダイ上に具体化することができる。
電子デバイス8は、入力接点10で入力信号を受信するように構成され、入力接点10は、図示のように入力ピンとすることができる。EOS保護デバイス11は、電気的過剰ストレス事象からの保護を提供するように構成される。図示されたEOS保護デバイス11は、入力接点10上の信号が、保護されているデバイスのEOS能力、例えば電圧ブレークダウンを超えたとき、EOS事象に関連付けられる電流をグラウンドに迂回させることによって、入力接点10に電気的に接続された回路を保護するように構成される。EOS保護デバイス11は、電気的過剰ストレス事象から内部回路13および抵抗素子15を保護することができる。EOS保護デバイス11は、入力接点10に電気的に接続された任意の他の回路を保護することもできる。EOS分離デバイス12は、内部回路13と図33のピンとの間に配置されている。EOS分離デバイス12は、例えば、抵抗とすることができる。図33において、EOS保護デバイス11は、入力接点10と接地との間に配置される。EOS保護デバイス11は、入力接点10と任意の他の適切な低電圧基準との間に配置することができる。EOS保護デバイス11は、例えば、ESD保護を提供するように構成されたESD保護デバイスとすることができる。
EOS感知デバイス14はEOS保護デバイスである。例えば、EOS感知デバイス14は、EOS保護デバイス11の高インピーダンスの縮小化されたものであってもよい。EOS感知デバイス14は、EOS事象が発生すると考えられる信号レベルでトリガするように構成することができる。EOS事象の大きさを検出する目的のために、比較的小さな割合のEOS事象電流が抵抗要素15を通して提供することができる。したがって、EOS感知デバイス14を介して検出回路16に供給される信号は、EOS事象に関連付けられる信号の縮小化されたものであることができる。いくつかの実施形態では、EOS感知デバイス14は、いくつかの実施形態(例えば、図7A、図7B)に従って上記で説明したように、その間にギャップを有する導電性構造体の対を含むEOSモニタデバイスであるか、またはそれを含むものであってもよい。
抵抗素子15は、EOS感知素子14と接地との間に電気的に結合することができる。これは、例えば、検出回路に供給される信号が電気的過剰ストレス事象に関連付けられる電圧よりも低い電圧になるような電圧降下を提供することができる。抵抗素子14は、比較的低い抵抗(例えば、特定の用途では約1オーム)を有することができ、その結果、検出回路16は、電気的過剰ストレス事象に関連付けられる電圧よりも低い電圧レベル(例えば、数ボルト)の電圧信号を受信することができる。抵抗素子15によってもたらされる電圧降下は、検出回路16が電気的過剰ストレス事象によって損傷されるのを防ぐことができる。いくつかの実施形態では、抵抗素子15は、いくつかの実施形態(例えば、図7A、図7B)に従って上で説明したように、ヒューズであるか、ヒューズを含むことができる。
図示のように、検出回路16は、EOS感知デバイス14に電気的に結合され、電気的過剰ストレス事象の発生を検出するように構成される。例えば、検出回路16は、電気的過剰ストレス事象に関連付けられる電圧を基準電圧と比較するように構成された比較器を含むことができる。そのような比較器は、電気的過剰ストレス事象が発生したという指標を発生することができる。検出回路16は、電圧レベルおよび/または電流レベルなどの、特定の実施形態による1つ以上の比較器および/またはアナログ−デジタル変換器を使用して電気的過剰ストレス事象に関連付けられる強度を検出することができる。
特定の実施形態において、検出回路16は、カウンタ回路などの、EOS事象の持続時間を決定するための回路を含むことができる。EOSパルスの持続時間は、EOS事象に関連付けられるエネルギーの量を示すことができる。EOSパルスの持続時間を検出することによって、検出回路16は、長いDCパルス対短い過渡パルスなどの、異なるタイプのEOS事象を区別することができる。異なるタイプのEOS事象は、そのようなEOS事象にさらされる電子システムの機能安全に様々な影響を与えることができる。したがって、EOS事象の持続時間を検出することは、特定の用途において電子システムの機能安全についての追加の情報を提供することができる。
検出回路16は、電気的過剰ストレス事象を示す情報をメモリ17に提供することができる。メモリ17は、揮発性メモリまたは不揮発性メモリなどのそのような情報を格納するための任意の適切な物理的回路を含むことができる。特定の実施形態では、メモリ17は、ヒューズ素子を含むことができる。メモリ17は、EOS事象を示す情報を格納することができる。例えば、メモリ17は、1つ以上のEOS事象の強度を示す情報、検出回路16によって検出されたEOS事象の数を示す情報、EOS事象の型を示す情報、EOS事象の持続時間を示す情報、など、またはその任意の組み合わせを格納することができる。
報告回路18は、電子デバイス1の外部の回路などの、外部回路に1つ以上の電気的過剰ストレス事象を示す情報を提供することができる。図示のように、報告回路18は、メモリ17からそのような情報を受信することができる。いくつかの他の実施形態では、報告回路18は、情報が電子デバイス10のメモリに格納されることなく、検出回路16からそのような情報を受信することができ、その情報を報告することができる。報告回路18は、1つ以上の電気的過剰ストレス事象を示す情報を出力接点19に提供することができ、出力接点は図示のようなピンとすることができる。特定の実施形態によれば、報告回路18は、そのような情報を無線で送信する、および/またはそのような情報を誘導的に送信することができる。報告回路18は、特定の実施形態では、アンテナ送信回路および/または通信バス送信機を含むことができる。
静電放電保護デバイスは、図33および/または他の図に示すEOS保護デバイスなどの電気的過剰ストレス保護デバイスの例である。図34A〜34Dは、1つ以上の実施形態で実施することができる静電放電保護デバイス例を図示する。図34A〜34Dに図示される静電放電保護デバイスのいずれかは、電気的過剰ストレス事象検出に関連する任意の適切な実施形態に関連して実施することができ、電気的過剰ストレス事象に関連付けられるエネルギーを収穫し、電気的過剰ストレス事象が発生する可能性が高いという指標に応答して、電気的過剰ストレス保護デバイスおよび/または蓄電素子を、または任意のその組み合わせを構成する。いくつかの実施形態では、図34A〜34Dに図示するEOS保護デバイスのそれぞれは、いくつかの実施形態(例えば、図33のESD12)に従って上記で説明したように、その間にギャップを有する導電性構造体の対を含むEOSモニタデバイス/EOS保護デバイスに加えておよび接続されて提供されるEOS保護デバイスであることができる。
図34Aは、ダイオードベースのESD保護デバイス20aを図示する。図34Aは、一方向性ブロッキング接合ダイオード20a1、順バイアス導通および逆ブロッキング電圧の比例増加のための直列順方向ブロッキング接合ダイオード20a2、逆並列接続の低電圧降下導通および減結合ダイオード20a3、および高背面合わせダイオードベースの双方向ブロッキングデバイス20a4を図示する。
図34Bは、NPN ESDデバイス20b1およびPNP ESDデバイス20b2を含むバイポーラトランジスタベースのESD保護デバイス20bを図示する。コレクタ−エミッタ間(NPN)およびエミッタ−コレクタ間(PNP)で、バイポーラトランジスタは、その点でデバイスがトリガし、その端子間に低い導電路と高いホールド電圧を提供する、ブレークダウン電圧に達するまで比較的高いブロッキング電圧素子として機能する。反対の電圧極性では、順方向バイアス接合が得られる。
図34Cは、結合された一方向性NPNおよびPNPサイリスタ仕様のESD保護デバイス20cを図示する。図34Cに示すESD保護デバイスは、半導体制御整流器と称され得る。場合によっては、半導体制御整流器はシリコン制御整流器(SCR)である。NPNおよびPNPサイリスタ仕様のESDデバイスは、トリガ電圧が低くなるフローティングNPNベースの20c1、中間のトリガ電圧につながるベース−エミッタ抵抗を有するコレクタ−エミッタブレークダウン電圧モードNPNの20c2、最大のサイリスタトリガ電圧のための固定ベース抵抗を有する伝統的構成20c3、およびサイリスタバイポーラベースの外部ラッチトリガおよびラッチリリース制御20c4を備えた構成を含む。
図34Dは、結合されたNPN−PNP−NPN双方向高ブロッキングサイリスタ仕様ESD保護デバイス20dを図示する。このデバイスの双方向ブレークダウン電圧は、このデバイスの中央に図示されているPNPデバイスのベース−エミッタ接合によって厳密に規定することができる。
EOS事象は、本明細書で論じられる原理および利点に従って、電子デバイス内の様々なノードで検出することができる。本明細書で論じるEOS事象検出は、特定の実施形態では、電子デバイスのピンで感知することができる。図35は、一実施形態による電子デバイス30のピン31での静電放電事象を検出するように構成された例示的な電子デバイス30の一部の概略図である。図35に示すように、任意の適切な入力/出力(I/O)ピンであるピン31でESD事象が発生することができ、ピン31でESD事象を感知することができる。ESD感知デバイス34は、ピン31と図33の検出回路16の一例であるESD事象検出回路36との間に配置することができる。ESD事象検出回路36は、図33と同様のメモリおよび/または報告回路(図示せず)にESD事象の発生を示す情報を提供することができる。図35において、抵抗器35がESD感知デバイス34と接地との間に配置される。図示のように、抵抗器はまた、ESD事象検出回路36への入力と接地との間に配置される。ESD保護デバイス33は、ESD感知デバイス34および抵抗器35を保護することができる。ESD保護デバイス33は、ピン31に電気的に接続された任意の他の回路を保護することもできる。ESD保護デバイス33は、図35のESD感知デバイス34と抵抗器35との直列結合と並列である。ESDブロッキング/ステアリングデバイス32は、ピン31と内部回路(図示せず)との間に配置することができる。
EOS事象は、代替的にまたは付加的に、特定の回路要素にわたって検出することができる。したがって、特定の回路素子の機能安全を示す情報を記録および/または報告することができる。図36は、一実施形態による、蓄電素子にわたる静電放電事象を検出するように構成された例示的な電子デバイス40の一部の概略図である。図36において、ESD事象に関連付けられるエネルギーは、キャパシタ48にわって電荷として蓄積することができる。そのようなエネルギー収穫に関する詳細は後で提供される。図36のESD事象検出回路36は、キャパシタ48にわたるESD事象を検出することができる。図35のESD事象検出回路36は、キャパシタ48にわたって検出されたESD事象の数を追跡するためのカウンタを含むことができる。図36のESD事象検出回路36は、例えばESD事象に関連付けられる抵抗器35にわたる電圧を検出することによって、ESD事象の強度を検出することができる。図36において、第1のESD保護デバイス34および抵抗器35は、図35と同様に機能する。第1のESD保護デバイス34は、高インピーダンスESD保護デバイスとすることができ、モニタリングしたいESD事象のレベルによってトリガすることができる。それで、第1のESD保護デバイス34は、他の図示されたESD保護デバイス33、42および/または46および/またはダイオード44と整合する必要はない。第1のESD保護デバイス34の高インピーダンスは、抵抗器35を通る電流を制限することができESD事象に関連付けられる比較的小さなパーセンテージの電流を伝導してもよい。
図35および36において、ESD感知デバイス34は、いくつかの実施形態(例えば、図7A、図7B)に従って上記で説明したように、その間にギャップを有する導電性構造体の対を含むEOSモニタデバイスであるか、それを含むことができる。加えて、抵抗器55は、いくつかの実施形態(例えば、図7A、図7B)に従って上記で説明したように、ヒューズであるか、ヒューズを含むことができる。
EOS事象を検出するために、様々な検出回路36を実装することができる。検出回路36は、EOSを検出するように構成された任意の適切な回路を含むことができる。4つの例示的な検出回路36a、36b、36cおよび36dについて、図37、38、39および40を参照して説明する。これらの検出回路は、本明細書で論じられる原理および利点のいずれかと関連して実施することができる検出回路例である。さらに、検出回路例のいずれかの特徴は、他の検出回路例のいずれかと組み合わせて実施することができる。
図49は、一実施形態による検出回路36aおよびESD保護デバイス34を含む概略図である。検出回路36aは、比較器を含む。図示のように、抵抗器35は、ESD保護デバイス34と接地との間に配置される。抵抗器35にわたって発生する電圧は、基準電圧VREFと比較することができる。抵抗器35の抵抗値および基準電圧は、ESD事象が発生したことを示すために、閾値レベルを超えるESD事象が比較器をトリガするように選択することができる。抵抗器35の抵抗値は、比較器に与えられる抵抗器35にわたる電圧が、比較器を損傷しそうにない電圧レベルであるように選択することができる。比較器は、抵抗器35にわたる電圧が、ESD事象が発生したことを示す閾値を超えるときを検出するように構成された、任意の適切な回路によって実施することができる。
図38は、別の実施形態による検出回路36bおよびESD保護デバイス34を含む概略図である。検出回路36bは、それぞれ、抵抗器35にわたる電圧を異なる基準電圧(それぞれ、VREF1、VREF2、およびVREFN)と比較するように構成された、複数の比較器36b1、36b2、および36bNを含む。任意の適切な数の比較器を実装することができる。複数の比較器36b1、36b2、および36bNを使用して、ESD事象の強度またはレベルを検出することができる。ESD事象のレベルは、ESD事象の発生を検出する複数の比較器のうち比較器に供給される最大基準電圧の大きさに対応することができる。そのようにして、検出回路36bは、ESD事象の発生およびESD事象の強度を検出することができる。
図39は、別の実施形態による検出回路36cおよびESD保護デバイス34を含む概略図である。図示のように、検出回路36cは、比較器72、サンプルスイッチ74、およびアナログ−デジタル変換器(ADC)76を含む。ADC76は、ESD事象のレベルを決定するために使用することができる。図37の検出回路36aと同様に、比較器72は、ESD事象の発生を検出することができる。抵抗器35の抵抗値および基準電圧VREFの電圧レベルによって決定されるレベルを超えるESD事象の発生を検出することに応答して、コンパレータ72の出力はトグルされる。これは、サンプルスイッチ74が抵抗器35にわたる電圧をサンプリングすること生じさせる。サンプリングされた電圧は、ADC76によってデジタル電圧レベルに変換することができる。ADC76の出力は、ESD事象のレベルを示すことができる。そのようにして、検出回路36cは、検出されたESD事象に関連付けられる情報を提供することができ、その情報は、ESD事象の発生およびESD事象に関連付けられるレベルを指すことができる。
図40は、別の実施形態による検出回路36dおよびESD保護デバイス34を含む概略図である。検出回路36dは、ESD保護デバイス34にわたる電圧が比較器72をトリガし、ESD事象のレベルを検出するために使用されることを除いて、検出回路36cと同様である。ESD保護デバイス34がトリガされると、スナップバックモードに入り、抵抗値を有するホールド電圧に保持することができる。ホールド電圧は、ESD事象の発生およびESD事象のレベルを検出するために使用することができる。ESD保護デバイス34は特徴付けることができ、その後、特徴付けデータは、ESD事象のレベルを判定するために使用することができる。
図37、図38、図39および図40に示すように、ESD保護デバイス34は、いくつかの実施形態(例えば、図5A、図7A)に従って上述したように、その間にギャップを有する導電性構造体の対を含むEOSモニタまたは保護デバイスであることができ、またはそれを含むことができる。加えて、抵抗器35は、いくつかの実施形態(例えば、図7A)に従って上述したように、ヒューズであるか、またはヒューズを含むことができる。
様々なメモリは、本明細書で論じる検出回路によって検出される電気的過剰ストレス事象を示す情報を格納することができる。そのようなメモリは、不揮発性メモリおよび/または揮発性メモリを含むことができる。
特定の実施形態では、EOSの検出は、特定の条件下でデータを記憶するように構成されたメモリ素子によって実施することができる。図41は、一実施形態によるESD事象に関連付けられる情報を検出し記憶するように構成された例示的な検出およびメモリ回路90の概略図である。検出およびメモリ回路90は、図33の検出回路16およびメモリ17の機能を実施することができる。
検出およびメモリ回路90は、ヒューズを含む。ヒューズは、データを記憶し、および/または製造後のデバイス機能を変更することができる不揮発性メモリの一種である。検出およびメモリ回路90は、ヒューズバンク92および94、ヒューズバンク選択回路96、およびヒューズバンク読み出し回路98を含む。1つ以上のヒューズバンクのヒューズは、所定のESD事象レベルで溶断するように構成することができる。選択されたヒューズバンクの異なるヒューズは、異なるESD事象レベルで溶断することができる。ヒューズバンク読み出し回路98は、1つ以上のヒューズバンク92および94から読み出して、ESD事象が発生したかどうか、およびESD事象に関連付けられるレベルを判定することができる。例えば、ヒューズのいずれかが溶断した場合、ESD事象の発生を検出することができる。ESD事象に関連付けられるレベルは、どのヒューズが溶断されたかに基づいて検出することができる。検出およびメモリ回路90は、電子デバイスに電力が供給されていなくても動作することができる。ヒューズバンク内のヒューズが溶断されると、ヒューズバンク選択回路96は、ESD事象を検出するために異なるヒューズバンクを選択することができるように、ヒューズはワンタイムプログラム可能であり得る。検出およびメモリ回路90は、正および負の両方の極性のESD事象を検出することができる。図41は、例示の目的でヒューズを参照して説明されているが、この図で論じた原理および利点は、アンチヒューズのような他のヒューズ素子、および/または異なる電圧によって選択的に活性化することのできる他のメモリ素子にも適用することができる。
EOS事象検出は、デバイスを完全に損傷させることなくデバイスを時間経過させる非致命的なEOS事象を検出できる。そのような機能は、他の回路よりもわずかに低いブレークダウンを有する回路をモニタリングすることができ、回路に関する時間経過情報を提供する。図42は、一実施形態によるESD事象検出回路36を有する電子デバイス100の一部の概略図である。電子デバイスは、第1のESD保護デバイス102および第2のESD保護デバイス104を含む。
第1のESD保護デバイス102は、比較的低いブレークダウン電圧および比較的小さな物理面積を有するダイオードであり、第2のESD保護デバイス104は、比較的高いブレークダウン電圧および比較的大きな物理面積を有するダイオードであることができる。これらのESD保護デバイスはダイオードとして図示されているが、他の適切なESD保護デバイスを代わりに実装することもできる。第1のESD保護デバイス102は、第2のESD保護デバイス104よりも低い電圧でトリガすることができる。例示的な例では、第1の保護デバイス102は約6.5ボルトでトリガすることができ、第2のESD保護デバイス104は約7ボルトでトリガすることができる。第2のESD保護デバイス104は、第1のESD保護デバイス102より多くの電流を取り扱うことができる。例えば、熱暴走を防止し、および/または検出回路36に電圧を供給するために、抵抗器35を第1のESD保護デバイス102と直列にすることができる。図36において、ESD保護デバイス102は、様々な実施形態(例えば、図5A、図7A)に従って上述したように、その間にギャップを有する導電性構造体の対を含むEOSモニタまたは保護デバイスで置き換えるか、それを含むことができる。加えて、抵抗器35は、様々な実施形態(例えば、図7A)に従って上述したように、ヒューズであるか、ヒューズを含むことができる。
第1のESD保護デバイス102で、第2のESD保護デバイス104をトリガするための閾値を下回るESD事象を検出することができ、関連データは、部品の「正常性」の年齢/状態を判定するために使用することができる。第1のESD保護デバイス102によって提供されるESD保護は、内部回路を保護するのに十分ではないかもしれないが、第1のESD保護デバイス102によって提供されるESD保護は、第2のESD保護デバイス104の有効性を低下させるはずである、第2のESD保護デバイス104と直列の抵抗を含んでいない第2のESD保護デバイス104で、何が起きているかをモニタリングする方法を提供することができる。
検出回路36は、抵抗器35にわたる電圧を用いてESD事象を検出することができる。検出回路36は、ESD事象が検出されるたびに、ヒューズを溶断する、および/または別のメモリをロードすることができる。一定数のESD事象(例えば、10の事象)が検出された後、警報信号を提供することができる。例えば、すべてのヒューズが溶断する、および/またはメモリセルがオーバフローする可能性があるときに、警報信号をトグルすることができる。警報信号は、デバイスがESD事象によって老朽化していることを警告する警報を提供することができる。
EOS検出回路は、ダイレベルおよび/またはシステムレベルで機能安全情報を提供することができる。ダイレベルでは、EOS事象の記録およびモニタリングは、ダイの機能安全性の指標を提供することができる。そのような情報は、ダイの外部に報告することができる。ダイの機能安全に関する警告を提供するために、および/またはダイの交換のような措置を取ることを示唆するために、警報信号をダイの外部に提供することができる。システムレベルでは、EOS事象を検出することは、システムレベルでの機能安全に関する情報を提供できる。そのような情報は、例えば、予知保全のために使用することができる。
EOS事象を検出するように構成された機能安全回路は、ダイ内に、および/またはシステムレベルで組み込むことができる。モニタリングの信頼性および/または品質が望まれる、ある高価なおよび/またはカスタムの集積回路システムにとって、EOS事象(例えば、システムの外部から印加された電流サージおよび/または電圧サージ)を感知する能力を有すること、および、検出されたEOS事象に関連付けられる情報を、例えば外部的に、記録し提供することができること、は有利であり得る。そのような情報は、集積回路システムの外部に提供することができ、および/または機能安全問題があることを示すために集積回路システム内に警報を設定することができる。機能安全回路は、3D垂直統合システム内の積み重ねダイおよび/または予め製造された層/構成要素を含む様々な状況で実装することができる。様々な実施形態によれば、EOS事象を検出するように構成された機能安全回路は、安全回路が集積されたスタンドアロンデバイスとして、単一のダイレベルで機能安全を提供するように構成された集積回路ダイの一部として、システムインパッケージ(SIP)/モジュールの機能安全がモニタリングされ通信される(例えば、無線で)ような機能安全回路を含む部品/チップ/組立構造の一部として、または外部保護デバイス(例えば、外部ダイオード)の「正常性」/寿命/有効性がモニタリングされ、いくつかの状況下で外部通信/警報が作動されるような機能安全回路を包含するモジュール/SIP/垂直統合システムの一部として、実装することができる。
図43は、一実施形態による機能安全回路を含むダイ112を含む積み重ねダイ110の図である。積み重ねダイ110は、1つ以上の他のダイ114a、114b、114cと積み重ねられたダイ112を含むことができる。機能安全回路は、EOS事象の検出、EOS事象に関連付けられる情報の格納、EOS事象の報告、EOSおよび/またはESD保護の提供、など、またはその任意の組み合わせに関連付けられた、本明細書で論じる特徴の任意の組み合わせを実装することができる。例えば、ダイ112の機能安全回路は、過電圧事象または別のEOS事象を検出および記録することができる。いくつかの例では、機能安全回路は、EOS事象の強度、持続時間、周波数、またはそれらの任意の組み合わせを記録することができる。機能安全回路は、積み重ねダイ110の外部のデバイスに、例えば、一実施形態ではアンテナによって無線で、記録された情報を外部に送信することができる。
図44は、一実施形態による機能安全回路を含むシステムインパッケージ(SIP)120の図である。機能安全回路を含むダイ112は、回路ボード122上に他の部品と共に配置することができる。ダイ112および他の部品は、単一のパッケージ内に収容することができる。パッケージ120内のシステムは、ダイ112および他の部品を封入する封入材および/またはモールドコンパウンド124を含むことができる。本実施形態では、機能安全回路は、システムの有効な正常性に関してインジケータを提供することができる。インジケータは、ダイ112および/または他の部品によって、例えば、無線で、またはパッケージ120内のシステムの出力接点に提供されることによって、システムから外部に伝達されることができる。
図45は、一実施形態による機能安全回路を含む集積回路システム130の図である。集積回路システム130は、様々な用途を対象とする機能を提供するように構成することができる。例えば、集積回路システム130は、自動車用途(例えば、パワーステアリング)用に構成された自動車電子システムとすることができる。別の例として、集積回路システム130は、航空機用途のために構成された航空電子システムなどの車両電子システムとすることができる。別の例では、集積回路システム130は、医療モニタリング(例えば、心拍数のモニタリングおよび/または別の生理学的パラメータのモニタリング)および/または他の医療用途のために構成された医療電子システムとすることができる。図示の集積回路システム130は、図44のパッケージ120内のシステムおよびシステムボード132上の他の部品を含む。パッケージ120内のシステムの機能安全回路は、パッケージ120内のシステムの外部にある集積回路システム130の保護デバイスで潜在的な故障を示す情報を提供することができる。例えば、集積回路システム130の故障したダイオードは、ある望ましくない静電流および/または電流サージを防止することができないかもしれない。パッケージ120内のシステムの機能安全回路は、そのようなEOS事象をモニタリングし、記録することができる。機能安全回路は、そのような問題の外部警告を提供することができる。機能安全回路は、集積回路システム130の寿命の指標を提供することができる。
図46は、一実施形態による、電気的過剰ストレス事象に関連付けられる電荷を蓄積し、電気的過剰ストレス事象の発生を検出するように構成された例示的な電子デバイス150の概略図である。電子デバイス150は、過剰ストレスモニタリング回路をEOS事象を検出するように構成された検出回路とどのように組み合わせることができるかの例を図示する。ESD事象の脈絡の中で別の例が図36に示されている。図46において、ESD感知デバイス14は、いくつかの実施形態(例えば、図7A)に従って上述したように、その間にギャップを有する導電性構造体の対を含むEOSモニタデバイスであるか、それを含むことができる。加えて、抵抗器15は、いくつかの実施形態(例えば、図7A)に従って上述したように、ヒューズであるか、またはヒューズを含むことができる。
高性能化のために、ESD保護デバイスの特定の物理レイアウトを実装することができる。以下で論じる物理的レイアウトは、本明細書で論じるEOS保護デバイスのいずれかと関連して実装することができる。物理的レイアウト例が図47A〜47Cに図示されている。
図47Aは、ESD保護デバイス230の物理的レイアウトの例を提供する。図47Aにおいて、ESD保護デバイスは、平面図で環状構造である。これは、比較的高い電流処理能力を可能にすることができる。ESD保護デバイス230のアノード232およびカソード234は、ボンドパッド236の周囲に設けることができる。ESD保護デバイスの最も弱い点は、間隔、抵抗、および/または曲率の増加があっても、典型的には最も高い電場を有する場所であるため、フィンガの端にある可能性がある。環状ESDシリコン制御整流器(SCR)は、ボンドパッドを囲む円形デバイスに似せてシステムレベルESD保護のために使用することができる。このようなSCRは、米国特許第6,236,087号に記載されている特徴の任意の組み合わせを含むことができ、その全技術開示は参照により本明細書に組み込まれる。
平面図で環状形状のESD保護デバイスは、比較的大きな周囲面積を有することができ、したがって電流が流れることができる比較的大きな断面積を有することができる。一例として、周囲長は約400マイクロmとすることができ、ダイオード接合は約3マイクロmの深さとすることができ、したがって断面積は約1200マイクロm2とすることができる。加えて、環状構造では、4つの側面のボンドパッドから金属が出ることができる。これは、ESDザップに対する抵抗を実質的に最小にするために結合することができ、したがって、チップ内部の敏感な回路によって経験される電圧を実質的に最小化することができる。ESDザップに対するより低い抵抗経路を提供し得る別のアプローチは、純粋な垂直ダイオードであり、ここで伝導はシリコンを通して垂直下向きである。そのようなダイオードでは、100マイクロm×100マイクロmのパッドの場合、断面積は10,000マイクロm2であり、一方の側には厚い低抵抗の金属パドルがあり、他方の側には近接している低抵抗のボンディングワイヤーがあることができるので、金属抵抗も比較的小さい。
いくつかの例では、円形構造の場合、接合部全体に実質的に同じ電界が存在し得るので、理想的なESDデバイスは円形であり得る。円形ESDデバイスのレイアウトは面積効率が悪く、および/または内部アノードが外部カソードよりも接合面積が小さくなってしまう。円形ESDデバイスレイアウトは、ほぼ同じ面積を消費する他の一般的なESDレイアウトよりも大きな電流を導通することができる。円形ESDデバイスレイアウトは、EOS事象に関連付けられる電流のような比較的大きな電流を導通することができる。したがって、そのようなESDデバイスレイアウトは、ESDデバイスが、EOS事象に関連付けられるエネルギーを収穫するために使用される特定の用途において望ましいものとなり得る。
図47Bは、ESDデバイス237の物理的レイアウトの例を提供する。ESDデバイス237の物理的レイアウトは、平面的に見て比較的大きな円形である。これは、アノード232とカソード234との間の接合面積の差を小さくすることができる。
図47Cは、ESDデバイス238の物理的レイアウトの例を提供する。ESDデバイス238は、小さい円形ESDデバイス239の比較的高密度のアレイによって実装される。小さな円形ESDデバイス239は、横方向および/または縦方向にお互いに突き合わせることができる。小さな円形ESDデバイス239のアレイは、例えば、スマートウォッチなどのウェアラブルコンピューティングデバイスに実装することができる。
図48は、別のESD保護デバイス240を図示しており、ここで、電流サージは下の層に垂直に導通する。ESD保護デバイス240において、電流は、N領域242の下の面244を通して接地に消散することができる。N領域242を半円筒として考えると、ESD保護デバイス240は対応する環状形状のESD保護デバイスよりも大きな面積244を有するので、ESD保護デバイス240は環状ESD保護構造に比べてより大きな電流を流すことができる。これらの原理は、ESDザップ/電流サージを利用する構造体の電流搬送能力を最適化するときに適用することができる。
いくつかの実施形態では、EOS事象に関連付けられる電荷を蓄積するためにEOS事象を利用することができるスケールアップされた構造体を、垂直統合システム内に設けることができる。図37は、そのような機能を有する垂直統合システム250の例を提供する。垂直統合システム250は、より大きなサージを処理することができ、かつ/または蓄電層とリンクすることができるように、分離および/またはスケールアップされたEOS保護デバイスを含むことができる。垂直統合システム250は、ESD保護層252、絶縁層254、および蓄電層256を含む。ESD保護層252は、ESD保護デバイスを含むことができる。いくつかの実施形態では、ESD保護層252は、ESD事象を検出するための検出回路を含むことができる。ESD保護層252は、信号が垂直統合システム250の外部に無線送信されることを可能にするコイル253または他の構造体を含むことができる。代替的にまたは追加して、垂直統合システム250の1つ以上の他の層は、信号が垂直統合システム250の外部に無線送信されることを可能にするコイル253または他の構造体を含むことができる。コイルまたは他の構造体は、ESD事象を示す情報および/または外部システム安全保護に欠陥があるいるという警告を送ることができる。絶縁層254は、ESD保護層252を蓄電層256から絶縁する役割を果たすことができる。1つ以上のビア255および/または他の電気経路が、ESD層から蓄電層256に電荷が流れることを可能にする。蓄電層256は、ESD事象に関連付けられる電荷を蓄積するように構成された1つ以上のキャパシタおよび/または他の蓄電素子のような、本明細書で論じる蓄電素子のいずれか1つを含むことができる。蓄電層256に蓄えられた電荷は、他の回路に提供することができる。
図50は、一実施形態による、ESD保護および過剰ストレスモニタリング回路を含む垂直統合システム260の概略図である。垂直統合システム260は、ESD保護チップ261、蓄電チップ263、および能動側265を有する特定用途向け集積回路(ASIC)264を含む。ワイヤボンド266は、ESD保護チップ261および/またはASIC264に電気的接続を提供することができる。モールドコンパウンド267は、他の図示された素子を単一パッケージ内に収容することができる。ESD保護チップ261は、ESD事象に関連付けられるエネルギーを蓄電チップ263の蓄電素子に提供するように構成されたESD保護デバイスを含むことができる。図示のように、ESD保護チップ261と蓄電チップ263は、ASIC264と垂直積み重ねで配置される。誘電体層または他のダイアタッチ層のような絶縁層262が、図38の異なるチップ間に図示されている。
ESD保護デバイスをASIC264とは別のチップ上に有することにより、ESD保護デバイスは、ESD保護デバイスがASIC264に含まれる場合より強い大きさのESD事象を処理するように構成することができる。ESD保護チップ261は、蓄電チップ263と電気的に接続されている。蓄電チップ263は、ASIC264に電気的に接続することができる。図38のチップ間の電気的接続は、ワイヤボンド、シリコンビアを通して、などを含むことができる。蓄電層263は、ESD事象から収穫されたエネルギーを使用してASIC264の動作に給電することができる。集積回路システム260は、外部的に発生したESD事象がASIC264を給電するために使用することができるパッケージ内のシステムを提供することができる。比較的少量の電力がESD事象から収穫されても、全システムが比較的多数(例えば、数百または数千)の垂直統合システムを含む場合には、総システム電力の累積的削減が時間的に有意であり得る。
図51は、一実施形態による、単一チップ上のESD保護および過剰ストレスモニタリング回路を含む垂直統合システム270の概略図である。結合されたESD保護および蓄電チップ272は、ESD事象からのエネルギーを利用することができる回路と、ESD事象に関連付けられる電荷を蓄積するように構成された蓄電素子とを含む。結合されたESD保護および蓄電チップ272は、ASIC264と積み重ねることができる。ESD保護デバイスと蓄電素子を単一のダイに結合することにより、ピラミッド構成で積み重ねられた2つの別個のダイに対して、垂直統合されたシステムの高さを低減することができる。ESD保護デバイスと蓄電素子を単一のダイに結合することにより、別々に積み重ねられた2つのダイに対するサージ導通点および蓄電素子からの経路の長さおよび/または抵抗を低減することができる。ASIC264は、結合されたESD保護および蓄電チップ272の蓄電素子から電荷を受け取ることができる。ASICとは別のチップに過剰ストレスモニタリング回路を有することは、ESD保護デバイスなどのEOS保護デバイスが、より大きなESD事象などのより大きなEOS事象から電荷を蓄積するようにスケールアップすることができる。
図52は、一実施形態による、EOS保護デバイス282、蓄電素子284、および処理回路286を備えたダイ280を図示する。マイクロレベルでは、EOS保護デバイス282は、同じダイ280内の蓄電素子284および処理回路286から分離することができる。図示した実施形態では、ダイ280は、蓄電素子284が電源として処理回路286に電気的に接続されるチップ内でシステムを実現するように区画化されている。図示のように、ダイ280は、同心型セクションに分割される。ダイ280の異なるセクションは、シリコン基板などの単一の半導体基板上で組み合わせることができる。選択部分を基板から分離することができるトレンチアイソレーション型作成プロセスが、ダイ280の異なる部分を製造するために使用することができる。
図53は、一実施形態による、EOS保護デバイス282、蓄電素子284、および処理回路286を備えたダイ290を示す。ダイ290は、異なる回路区画282、284、286が分離障壁292によって分離され、並んで配置されるよう構成された区画化された配置を含む。分離障壁292は、レンチアイソレーションを含むことができる。トレンチは、誘電材料などの絶縁材料を含むことができる。一実施形態では、分離層は、区画化されたダイのEOS保護デバイスの一部またはすべての周囲に含めることができる。代替的または追加的に、誘電体層のような絶縁層は、EOS保護デバイス282および/または蓄電素子284を覆うことができる。
過剰ストレスモニタリング回路は、モバイルおよび/またはウェアラブルデバイスに実装することができる。図54Aおよび図54Bは、外部ケーシング302内に埋め込まれた導管304を有する外部ケーシング302を含むモバイルおよび/またはウェアラブルデバイス300の実施形態を図示する。携帯電話および/または他のハンドヘルドデバイスなどのモバイルデバイスは、静電荷などの外部の電荷源を収穫するように配置された導管304を含むことができる。図54Bに示すように、電気接続306は、導管304から過剰ストレスモニタリング回路に電荷を転送することができる。過剰ストレスモニタリング回路は、図示のように、パッケージ120内のシステムに具体化することができる。外部ケーシング302は、モバイルデバイスの外部ケーシング302内に含まれる過剰ストレスモニタリング回路への電荷の送達を強化および/または最適化するように構成することができる。モバイルおよび/またはウェアラブルデバイス300はまた、EOS電荷を増強、例えば最大化、するように構成されたシステム内に組み入れることもできる。例えば、発生したESDが最適化/最大化されるように、摩擦電気系列表に基づいて材料を選択することができる。ウェアラブルデバイスはまた、デバイスが装着されている間の摩擦/移動/相互作用が発生したESD電荷を増強、例えば最大化、するような材料に取り付け、または接続することができる。いくつかの実施形態では、上述した導電性構造体の対は、ウェアラブルデバイス300で発生したESD電荷から収集されたエネルギーを蓄積するための蓄積キャパシタの電極として働くことができる。すなわち、電荷を発生させる異なる材料から構築された動く機械部品と同様に、同様の原理をウェアラブルデバイス300に適用することができる。
例えば、モバイルまたはウェアラブルデバイスは、(ユーザによる)動きが電荷を発生するために層間に摩擦および/または動きを引き起こすように、異なる材料/織物で形成されたリストストラップを組み入れることができる。材料/衣類は、衣類(またはウェアラブルデバイス)が着用されるとき、電荷(これは、その後、蓄電素子に転送する導電性ビアを通して収穫することができる)を発生するように、異なる材料/複合材料/層から構築することができる。例えば、材料は、着用者の屈曲/動きに応じて互いに擦るように構成された構成部品/繊維/層で構築することができる。リストストラップ(皮膚に接触することができる導電性ビアを有する図54Cに示されたものと同様のモジュールに接続されている)は、着用者の動きに応じて互いに擦る構成部品/繊維/可動部品で構築することもできる。
人は標準的な運動活動を通して電荷を発生させる。アース用ストラップは、操作よって発生したESDから敏感なデバイス/システムを保護するために、電子業界全体で広く使用されている。ESD電荷の発生は、衣服/リストストラップ/皮膚に接して置くことができる構造体を構築することによって(また、この出願に示されているような他のデバイス/部品/回路に接続して)収穫のために増強することができる。特定の用途(例えば、運動/持久力活動)において、激しい動きは、特定の比較的低い電力および/または断続的な機能を実行するために(電荷を伝導/収穫/分配するために埋め込まれた関連する回路および蓄電装置を有する適切に構築された材料と結合された)十分な量の電荷を発生することができる。他の用途(例えば、医療)では、ウェアラブルデバイス300は、いくつかのモニタリング活動に給電するのに十分なエネルギーを収穫するように構成することができる。
モバイルデバイス300の特徴の任意の組み合わせは、スマートウォッチおよび/またはウェアラブルヘルスケアモニタリングデバイスなどの任意の適切なウェアラブルデバイスに適用することができる。例えば、図54Aおよび/または54Bの実施形態の原理および利点のいずれかは、ウェアラブルデバイスに適用することができる。図54Cは、外部ケーシング302および導管304を有するウェアラブルデバイス305を図示する。ウェアラブルデバイス305は、皮膚と接触するように構成することができる。外部ケーシング302上の導管304は、外部源からのEOS事象からの電荷の収穫を増強および/または最適化するように構成することができる。導管304の材料の形状および/または配置は、電荷の収穫を増強および/または最適化することができる。例えば、発生したESDが最適化/最大化されるように、摩擦電気系列表に基づいて材料を選択することができる。ウェアラブルデバイスはまた、デバイスが装着されている間の任意の摩擦/動き/相互作用が発生したESD電荷を最大にするように、材料に取り付けられるかまたは接続することができる。これは、着用している間に相互作用し/擦れ合う異なる材料を結合することによって達成することができる。例えば、スマートウォッチ/医療デバイスのストラップは、(摩擦電気系列表に基づいて)着用している間に最大のESD電荷を発生する材料から構築することができる。また、蓄電素子(電荷を収穫するための)/導管(蓄電素子からESD事象の現場までの)/および電荷を分配するためのシステムは、ESDを発生/収穫するために特別に構築された衣類/織物内に埋め込むことができる。
結び
上述の実施形態において、電気的過剰ストレス事象を感知するための装置、システム、および方法が、特定の実施形態に関連して記載されている。しかしながら、実施形態の原理および利点は、電気的過剰ストレス事象に対する感知および/または保護を必要とする任意の他のシステム、装置、または方法に使用することができることが理解されよう。
本明細書に記載の原理および利点は、様々な装置において実施することができる。そのような装置の例には、民生用電子製品、民生用電子製品の部品、電子試験装置などを含むことができるが、これらに限定されない。民生用電子製品の部品の例には、クロッキング回路、アナログ−デジタル変換器、増幅器、整流器、プログラマブルフィルタ、減衰器、可変周波数回路などが含まれる。電子デバイスの例は、メモリチップ、メモリモジュール、光ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路を含むこともできる。民生用電子製品には、無線デバイス、携帯電話(例えば、スマートフォン)、セルら基地局、電話、テレビ、コンピュータモニタ、コンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ、ラップトップコンピュータ、携帯情報端末(PDA)、電子レンジ、冷蔵庫、ステレオシステム、カセットレコーダーまたはプレーヤー、DVDプレーヤー、CDプレーヤー、デジタルビデオレコーダー(DVR)、VCR、MP3プレーヤー、ラジオ、カムコーダー、カメラ、デジタルカメラ、携帯用メモリチップ、洗濯機、乾燥機、洗濯機/乾燥機、コピー機、ファクシミリ、スキャナ、腕時計、スマートウォッチ、時計、ウェアラブルヘルスモニタリングデバイスなどを含むことができるが、これらに限定されない。さらに、装置は、未製品を含むことができる。
文脈が明らかに他に必要としない限り、明細書および特許請求の範囲を通して、「備える(comprise)」、「備える(comprising)」、「含む(include)」、「含む(including)」などの語は、排他的または網羅的な意味ではなく、包括的な意味で解釈されるべきである。言い換えれば、「含むが、これに限定されない」という意味である。本明細書で概して使用される、「結合された」または「接続された」という用語は、直接接続されるか、または1つ以上の中間要素によって接続され得る2つ以上の要素を指す。加えて、本出願で使用される場合、「本明細書」、「上」、「下」および類似の用語は、本出願全体を参照するものとし、本出願の特定部分には言及しないものとする。文脈が許す限り、単数または複数の数字を用いた詳細な説明の中の語は、それぞれ複数または単数を含んでもよい。2つ以上の項目のリストを参照して「または」という語は、次のすべての語の解釈、すなわちリスト内の項目のいずれか、リスト内のすべての項目、およびリスト内の項目の任意の組み合わせ、を網羅することを意図している。本明細書で提供されるすべての数値は、測定誤差内で類似した値を含むことを意図している。
さらに、とりわけ、「できる(can)」、「できる(could)」、「してもよい(might)」、「してもよい(may)」、「例えば(e.g.)」、「例えば(for example)」、「〜のような」などのような、本明細書で使用される条件言語は、特に明記しない限り、または使用されている文脈の中で他の意味で理解されない限り、特定の実施形態は含むが、他の実施形態は特定の特徴、要素および/または状態を含まないことを伝えることを概して意図している。
本明細書で提供される本発明の教示は、必ずしも上記のシステムではなく、他のシステムにも適用することができる。上記の様々な実施形態の要素および動作は、さらなる実施形態を提供するために組み合わせることができる。本明細書で論じる方法の動作は、適宜、任意の順序で実行することができる。さらに、本明細書で論じる方法の動作は、適宜、直列または並列で実行することができる。
本発明の特定の実施形態について説明してきたが、これらの実施形態は単なる例示として提示されたものであり、本開示の範囲を限定するものではない。実際に、本明細書に記載の新規の方法およびシステムは、様々な他の形態で具体化することができる。さらに、本開示の精神から逸脱することなく、本明細書に記載の方法およびシステムの形態における様々な省略、置換および変更がなされてもよい。添付の特許請求の範囲およびそれらの等価物は、本開示の範囲および精神に含まれるようなそのような形態または改変を包含するように意図されている。したがって、本発明の範囲は特許請求の範囲を参照して定義される。
100 電子デバイス
104 コア回路
108a、108b 電気的過剰ストレス(EOS)モニタデバイス
112a 高電圧電源
112b 低電圧電源
114a、114b 入力電圧端子
116 出力端子

Claims (20)

  1. 電気的過剰ストレス(EOS)事象をモニタリングするように構成されたデバイスであって、
    EOS事象に応答して電気的にアークするように構成された離間した導電性構造体の対を備え、前記離間した導電性構造体は、アーク放電が前記離間した導電性構造体の形状に検出可能な変化を引き起こすような材料で形成され、かつそのような形状を有し、前記デバイスは、前記離間した導電性構造体の前記形状の変化がEOSモニタとして働くために検出可能であるように構成される、デバイス。
  2. 前記離間した導電性構造体の対は、ギャップ距離の増加を引き起こすためにアーク放電に応答して局所的に溶融するように選択された材料で形成される、請求項1に記載のデバイス。
  3. 前記離間した導電性構造体の対は、それぞれが鋭利な先端を有する離間した突起の対を備える、請求項1に記載のデバイス。
  4. 前記形状の観察可能な変化は、前記離間した導電性構造体の間のギャップ距離の観察可能な増加を含む、請求項1に記載のデバイス。
  5. 前記デバイスは、前記ギャップ距離の前記観察可能な増加が、視覚的に検出することができるEOS事象の発生を示すように構成される、請求項4に記載のデバイス。
  6. 前記デバイスは、前記ギャップ距離の前記観察可能な増加が、可視光顕微鏡を使用して検出することができるように構成される、請求項5に記載のデバイス。
  7. 前記デバイスは、EOS事象が発生したかどうかを判定するために、開回路電圧を、前記離間した導電性構造体の対にわたって電気的に測定することができるように構成される、請求項4に記載のデバイス。
  8. 前記デバイスは、EOS事象が発生したかどうかを判定するために、漏れ電流を、前記離間した導電性構造体の対にわたって測定することができるように構成される、請求項4に記載のデバイス。
  9. 前記離間した導電性構造体の対は、半導体基板に集積される、請求項1に記載のデバイス。
  10. 前記離間した導電性構造体は、前記半導体基板に集積されたメタライゼーションレベルで形成される、請求項9に記載のデバイス。
  11. 前記離間した導電性構造体の対は、ヒューズに直列接続される、請求項1に記載のデバイス。
  12. 半導体デバイスをモニタリングする方法であって、
    その間にギャップを有する導電性構造体の対を提供することであって、前記導電性構造体の対は、半導体基板に集積され、電気的過剰ストレス(EOS)事象に応答して電気的にアークするように構成される、提供することと、
    電気パルスが離間した導電性構造体の対の間の前記ギャップにわたってアークしたかどうかを判定するために、前記導電性構造体の対をモニタリングすることと、を含む、方法。
  13. モニタリングすることは、前記ギャップにわたる開回路電圧の変化を測定することによって、前記半導体デバイス内にEOS事象が発生したかどうかを判定することを含む、請求項12に記載の方法。
  14. モニタリングすることは、前記ギャップを含む電気通路に沿った漏れ電流の変化を測定することによって前記半導体デバイス内にEOS事象が発生したかどうかを判定することを含む、請求項12に記載の方法。
  15. モニタリングすることは、前記離間した導電性構造体の対に直列接続されたヒューズ両端の開回路を検出することによって前記半導体デバイス内にEOS事象が発生したかどうかを判定することを含む、請求項12に記載の方法。
  16. モニタリングすることは、外観の変化として前記ギャップに境する前記導電性構造体の末端を視覚的に検査することによって、前記半導体デバイス内にEOS事象が発生したかどうかを判定することを含む、請求項12に記載の方法。
  17. 電気的過剰ストレス(EOS)モニタリングデバイスであって、
    その間に複数の異なるサイズのギャップを有する複数の導電性構造体の対を備え、前記導電性構造体の対は、電気的に並列接続され、前記異なるサイズのギャップは、相応して異なる電気的過剰ストレス電圧に応答して電気的にアークするように構成される、電気的過剰ストレス(EOS)モニタリングデバイス。
  18. 異なって離間した導電性構造体の対と電気的に接続された半導体ベースの電気的過剰ストレス(EOS)保護デバイスをさらに備える、請求項17に記載のEOSモニタリングデバイス。
  19. 前記半導体ベースのEOS保護デバイスは、前記異なって離間した導電性構造体の対がアークするように構成されている電圧より高い電圧でトリガするように構成される、請求項18に記載のEOSモニタリングデバイス。
  20. 前記異なって離間した導電性構造体の対は、コア回路に接続されるように構成され、前記離間した導電性構造体の対および前記コア回路は、前記離間した導電性構造体の対が、前記コア回路内に発生するEOS事象をモニタリングするためのモニタデバイスとして働くように、少なくとも1つの共通電気端子に電気的に接続されるように構成される、請求項17に記載のEOSモニタリングデバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200077450A (ko) * 2018-12-20 2020-06-30 엔엑스피 유에스에이 인코포레이티드 비선형 디바이스를 사용하는 아크 방지가 있는 rf 장치

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10677822B2 (en) 2016-09-27 2020-06-09 Analog Devices Global Unlimited Company Electrical overstress detection device
US11112436B2 (en) 2018-03-26 2021-09-07 Analog Devices International Unlimited Company Spark gap structures for detection and protection against electrical overstress events
US10380869B1 (en) * 2018-05-02 2019-08-13 North American Power Products, Inc. Surge protector with wireless notification
US11073551B2 (en) * 2018-08-16 2021-07-27 Taiwan Semiconductor Manufacturing Company Ltd. Method and system for wafer-level testing
US11342323B2 (en) 2019-05-30 2022-05-24 Analog Devices, Inc. High voltage tolerant circuit architecture for applications subject to electrical overstress fault conditions
US11362203B2 (en) 2019-09-26 2022-06-14 Analog Devices, Inc. Electrical overstress protection for electronic systems subject to electromagnetic compatibility fault conditions
CN114121901A (zh) * 2022-01-27 2022-03-01 深圳中科四合科技有限公司 具备保险丝功能的esd器件
CN114121900A (zh) * 2022-01-27 2022-03-01 深圳中科四合科技有限公司 具备过压和过电保护功能的esd器件加工方法
CN114859201B (zh) * 2022-05-06 2023-09-12 上海晶岳电子有限公司 一种可配置eos测试方法和系统

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6281050A (ja) * 1985-10-04 1987-04-14 Nec Corp 静電保護回路
JPH0817884A (ja) * 1994-06-27 1996-01-19 Nec Corp 半導体装置およびその測定方法
JP2003533013A (ja) * 2000-02-18 2003-11-05 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 支持基板上に配置された電気的および/または電子的構成部材を静電放電から保護するための装置
JP2005136088A (ja) * 2003-10-29 2005-05-26 Toshiba Corp 半導体集積回路
JP2005517297A (ja) * 2002-02-08 2005-06-09 デュポン、フォウタマスクス、インク 静電放電誘導ウェーハ欠陥検査用の試験ウェーハおよび方法
JP2010028109A (ja) * 2008-06-17 2010-02-04 Semiconductor Energy Lab Co Ltd 半導体装置
WO2012090731A1 (ja) * 2010-12-27 2012-07-05 株式会社村田製作所 Esd保護装置及びその製造方法
WO2012105497A1 (ja) * 2011-02-02 2012-08-09 株式会社村田製作所 Esd保護装置

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761673A (en) * 1972-01-11 1973-09-25 Electronic Removal Of Metals I Arc gap current monitor circuit
US3810063A (en) * 1972-02-25 1974-05-07 Westinghouse Electric Corp High voltage current limiting fuse including heat removing means
AR200589A1 (es) * 1973-03-03 1974-11-22 Ijr Inc Aparato para el maquinado electroerosivo
US4514712A (en) 1975-02-13 1985-04-30 Mcdougal John A Ignition coil
US4726991A (en) 1986-07-10 1988-02-23 Eos Technologies Inc. Electrical overstress protection material and process
US4939619A (en) 1987-01-26 1990-07-03 Northern Telecom Limited Packaged solid-state surge protector
JPS6412565A (en) * 1987-07-06 1989-01-17 Nec Corp Semiconductor integrated circuit
US5315472A (en) 1991-07-23 1994-05-24 Hewlett Packard Company Ground ring/spark gap ESD protection of tab circuits
EP0580913A1 (en) * 1992-07-30 1994-02-02 International Business Machines Corporation System for indicating fault condition on operator's electrostatic discharge protection equipment
FR2717308B1 (fr) 1994-03-14 1996-07-26 Sgs Thomson Microelectronics Dispositif de protection contre des surtensions dans des circuits intégrés.
US5659283A (en) * 1994-12-30 1997-08-19 Arratia; Jose F. Indicating fuse block
US6172496B1 (en) 1995-09-18 2001-01-09 James P. Karins Static event detection/protection device
US6236087B1 (en) 1998-11-02 2001-05-22 Analog Devices, Inc. SCR cell for electrical overstress protection of electronic circuits
US7067914B2 (en) 2001-11-09 2006-06-27 International Business Machines Corporation Dual chip stack method for electro-static discharge protection of integrated circuits
CN1745477A (zh) * 2002-12-20 2006-03-08 先进模拟科技公司 可测试静电放电保护电路
US6977468B1 (en) 2003-02-03 2005-12-20 Auburn University Integrated spark gap device
JP4037332B2 (ja) * 2003-07-10 2008-01-23 シャープ株式会社 Icモジュールおよびicカード
WO2005074027A2 (en) 2004-01-30 2005-08-11 Philips Intellectual Property & Standards Gmbh Integrated circuit chip with electrostatic discharge protection device
DE102004005129B4 (de) 2004-02-02 2018-09-27 Snaptrack, Inc. Bauelement mit empfindlichen Bauelementstrukturen und Verfahren zur Herstellung
US7324317B2 (en) 2004-08-31 2008-01-29 Intel Corporation Control of breakdown voltage for microelectronic packaging
US20060250744A1 (en) 2005-05-05 2006-11-09 Mctigue Michael T Micro gap method and ESD protection device
US20060274799A1 (en) 2005-06-03 2006-12-07 Doug Collins VCSEL semiconductor with ESD and EOS protection
US7248055B2 (en) 2005-12-20 2007-07-24 Dell Products L.P. Electrostatic discharge transient and frequency spectrum measurement of gap discharge
US20070201177A1 (en) 2006-02-27 2007-08-30 Eaton Corporation Surge protection device disconnector
US20080050113A1 (en) 2006-05-31 2008-02-28 Finisar Corporation Electrical overstress event indicator on electronic circuitry
JP4861060B2 (ja) 2006-06-01 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置および電気ヒューズの切断方法
JP4871031B2 (ja) * 2006-06-06 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置およびヒューズの判定方法
US20080266730A1 (en) 2007-04-25 2008-10-30 Karsten Viborg Spark Gaps for ESD Protection
CN101350516B (zh) 2007-07-16 2011-11-30 台达电子工业股份有限公司 保护储能装置的电路及方法
JP2009135283A (ja) * 2007-11-30 2009-06-18 Tokai Rika Co Ltd 静電気放電検出素子及び静電気放電検出方法
US8067952B2 (en) 2008-04-18 2011-11-29 Amazing Microelectronic Corp. System-level ESD detection circuit
US8238068B2 (en) 2009-04-24 2012-08-07 Silicon Laboratories Inc. Electrical over-stress detection circuit
CN102025137B (zh) 2009-09-21 2013-08-21 群康科技(深圳)有限公司 静电放电保护电路及具有静电放电保护电路的电子装置
US8183593B2 (en) 2009-10-16 2012-05-22 Oracle America, Inc. Semiconductor die with integrated electro-static discharge device
TWI468865B (zh) 2009-12-15 2015-01-11 羅門哈斯電子材料有限公司 光阻劑及其使用方法
KR20110083418A (ko) 2010-01-14 2011-07-20 삼성전자주식회사 외부 전기장이 존재하는 조건에서 esd에 민감한 모니터링 모듈 및 상기 모듈을 포함하는 포토마스크
CN102201701A (zh) 2010-03-26 2011-09-28 德昌电机(深圳)有限公司 控制电路、电机装置及使用该电机装置的风扇
DE102011102941B4 (de) 2011-03-18 2014-12-11 Dehn + Söhne Gmbh + Co. Kg Funkenstrecke mit mehreren in Reihe geschalteten, in einer Stapelanordnung befindlichen Einzelfunkenstrecken
CN102769282B (zh) 2011-05-04 2015-01-07 北京中科新微特科技开发股份有限公司 一种电路板接口静电放电防护电路
US8885324B2 (en) 2011-07-08 2014-11-11 Kemet Electronics Corporation Overvoltage protection component
CN202549831U (zh) 2011-09-06 2012-11-21 中国科学院微电子研究所 一种静电放电防护装置及由其组成的系统
CN102570902B (zh) 2012-01-18 2014-09-24 厦门大学 一种压电-静电复合式微机械振动能量收集器及制造方法
US9105573B2 (en) 2012-03-28 2015-08-11 International Business Machines Corporation Visually detecting electrostatic discharge events
US8633575B1 (en) 2012-05-24 2014-01-21 Amkor Technology, Inc. IC package with integrated electrostatic discharge protection
TWI455435B (zh) 2012-12-07 2014-10-01 Issc Technologies Corp 靜電放電保護電路、偏壓電路與電子裝置
TWI460454B (zh) * 2013-02-27 2014-11-11 Chicony Power Tech Co Ltd 過電壓保護測試裝置
CN105143897B (zh) * 2013-03-12 2018-04-24 Abb 技术有限公司 用于中压和高压断路器的联机监测的设备
US20140268440A1 (en) 2013-03-12 2014-09-18 Wisenstech Inc. Micromachined High Breakdown Voltage ESD Protection Device for Light Emitting Diode and Method of Making the Same
WO2014182808A1 (en) 2013-05-08 2014-11-13 Reinhold Henke Passive arc suppressor
US8981492B2 (en) * 2013-06-26 2015-03-17 Globalfoundries Inc. Methods of forming an e-fuse for an integrated circuit product and the resulting integrated circuit product
US9575111B1 (en) 2013-07-15 2017-02-21 Xilinx, Inc. On chip detection of electrical overstress events
CN106458573B (zh) 2014-04-14 2019-08-30 天工方案公司 具有放电电路的微机电系统器件
JP6782225B2 (ja) * 2014-04-29 2020-11-11 ウィリアム ディーン ウォレスWALLACE, William, Dean 頸部の腫瘍性及び増殖性細胞及び他の皮膚科学的又は表面関連疾患を治療する治療方法及びポータブル外科装置
US9484739B2 (en) 2014-09-25 2016-11-01 Analog Devices Global Overvoltage protection device and method
KR102252974B1 (ko) * 2014-12-01 2021-05-20 삼성디스플레이 주식회사 표시 장치
US10418806B2 (en) 2015-03-10 2019-09-17 Hewlett-Packard Development Company, L.P. Safety protection circuit
US9871373B2 (en) 2015-03-27 2018-01-16 Analog Devices Global Electrical overstress recording and/or harvesting
US9583938B2 (en) 2015-05-01 2017-02-28 International Business Machines Corporation Electrostatic discharge protection device with power management
US9899832B2 (en) 2015-08-23 2018-02-20 Htc Corporation Wearable device and electrostatic discharge protection circuit of the same
CN104984919B (zh) * 2015-08-25 2017-12-22 南京新侨鑫环保科技有限公司 一种折扇竹骨的测弯选材设备
US10338132B2 (en) 2016-04-19 2019-07-02 Analog Devices Global Wear-out monitor device
US10677822B2 (en) 2016-09-27 2020-06-09 Analog Devices Global Unlimited Company Electrical overstress detection device
US10418808B2 (en) 2017-02-13 2019-09-17 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Detecting electrostatic discharge events in a computer system
US10380869B1 (en) 2018-05-02 2019-08-13 North American Power Products, Inc. Surge protector with wireless notification

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6281050A (ja) * 1985-10-04 1987-04-14 Nec Corp 静電保護回路
JPH0817884A (ja) * 1994-06-27 1996-01-19 Nec Corp 半導体装置およびその測定方法
JP2003533013A (ja) * 2000-02-18 2003-11-05 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 支持基板上に配置された電気的および/または電子的構成部材を静電放電から保護するための装置
JP2005517297A (ja) * 2002-02-08 2005-06-09 デュポン、フォウタマスクス、インク 静電放電誘導ウェーハ欠陥検査用の試験ウェーハおよび方法
JP2005136088A (ja) * 2003-10-29 2005-05-26 Toshiba Corp 半導体集積回路
JP2010028109A (ja) * 2008-06-17 2010-02-04 Semiconductor Energy Lab Co Ltd 半導体装置
WO2012090731A1 (ja) * 2010-12-27 2012-07-05 株式会社村田製作所 Esd保護装置及びその製造方法
WO2012105497A1 (ja) * 2011-02-02 2012-08-09 株式会社村田製作所 Esd保護装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200077450A (ko) * 2018-12-20 2020-06-30 엔엑스피 유에스에이 인코포레이티드 비선형 디바이스를 사용하는 아크 방지가 있는 rf 장치
KR102324928B1 (ko) * 2018-12-20 2021-11-12 엔엑스피 유에스에이 인코포레이티드 비선형 디바이스를 사용하는 아크 방지가 있는 rf 장치

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