KR20000066799A - 정전기방전 보호소자 및 그 레이아웃 - Google Patents

정전기방전 보호소자 및 그 레이아웃 Download PDF

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Abstract

본 발명은 정전기방전(electrostatic discharge, 이하 ESD 라 함) 보호소자 및 그 레이아웃에 관한 것으로, 고집적회로에서 ESD 테스트 모드(test mode) 중의 하나인 CDM(charged device model)을 고려하여 FPD(field plated diode)와 입력버퍼(input buffer) 사이에 트랜지스터의 추가 형성으로 입력패드(input pad)와 입력버퍼 사이를 절연시킴으로써 CDM에 대한 내성을 증가시키고, 레이아웃시 특별한 고려없이 회로를 설계한 후 FPD의 레이아웃(layout)을 최적화하여 반도체소자의 공정수율 및 신뢰성을 향상시키는 기술이다.

Description

정전기방전 보호소자 및 그 레이아웃{Electrostatic discharge protective device and layout of the same}
본 발명은 정전기방전(electrostatic discharge, 이하 ESD 라함) 보호소자 및 그 레이아웃에 관한 것으로서, 특히 ESD 테스트모드인 CDM을 고려하여 입력패드와 입력버퍼 사이에 트랜지스터를 추가로 형성하여 상기 입력패드와 입력버퍼 사이를 절연시킴으로써 집적회로에서 CDM에 대한 내성을 향상시키는 방법에 관한 것이다.
일반적으로 반도체소자는 웨이퍼 상태에서 다수개가 함께 제작된 후 칩별로 절단되어 패키징되어 제조되고, 웨이퍼 상태에서나 패키지 상태에서 제조 공정중이나 운반 중에 장비나 인체에 의해 발생되는 ESD가 인가되면 순간접압 4000V 이상의 고전압이 인가되어 소자를 파괴하게 된다.
반도체소자가 고집적화되어 갈수록 상기와 같은 ESD 에 대한 소자의 파괴방지를 위한 대항방법이 설계상으로 많은 제약을 받게 된다.
이러한 내부회로 손상은 정전기 방전때 입력단자를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(Joule)열로 인해 취약한 곳에서 정션 스파이킹(junction spiking), 산화막 균열(rupture) 현상 등을 일으키기 때문이다.
그래서 이를 해결하기 위해서는 정전기 방전때 주입된 전하가 내부회로를 통하여 빠져나가기 전에 입력 단에 주입된 전하를 곧바로 전원공급 단자 쪽으로 방전시킬 수 있는 정전기방전 보호회로를 삽입하여야만 정전기 방전으로 인한 반도체소자의 손상을 방지할 수 있다.
그러나 출력 단자 같은 경우는 특별하게 정전기 방전 보호회로를 사용하지 않고, 풀 업(pull up)/풀 다운(pull down) 트랜지스터 자체를 정전기방전 보호용 트랜지스터로 같이 사용하고 있다.
그래서 풀 업/풀 다운 트랜지스터를 정전기 방전에 대비해 강하게 설계하여야 한다. 이와 같이 반도체소자의 출력단자에 정전기가 방전되었을 때 트랜지스터 자체가 튼튼하게 설계되어 있지 않으면 회로자체가 파괴되어 이로 인해 누설전류(leakage current)가 발생됨으로써 반도체소자의 신뢰성에 심각한 영향을 줄 수 있기 때문에 디자이너(designer)들은 반도체의 임의의 핀이 정전기에 노출되었을 때 내부회로에 손상이 가지 않도록 핀에다 Vss 또는 Vcc 파워 핀으로 전하(charge)를 바로 방전시킬 수 있는 회로를 삽입하고, 그것 또한 ESD 에 강하게 설계하게 된다.
그러나, 최근에 사용되고 있는 CDM(charged device model, 이하 CDM 이라 함) 테스트 모드(test mode)에서는 핀의 ESD 방지용 회로가 전혀 효과를 발휘하지 못한다.
이는 CDM 테스트의 핵심이라 할 수 있는데 CDM 테스트 메카니즘을 설명하면 다음과 같다.
기존의 인체모델(human body model, 이하 HBM이라 함)과 기계모델(machine model, 이하 MM이라 함)에서는 고전압 제너레이터(high voltage generator)에서 발생된 정전기 전하를 입력 핀 또는 출력 핀으로 주입(injection)시켜 곧바로 파워 핀(Vcc, Vss)으로 방전시켜주는 메카니즘이다. 따라서, 정전기 전하의 주입과 방전이 동시에 진행되므로 입력 핀 또는 출력 핀에서 파워 핀으로 빨리 빠져나갈수록 소자의 안정성이 향상된다.
그러나, CDM에서는 전하 플레이트(charge plate) 상에 탑재되어 있는 패키지 내의 칩 벌크(chip bulk)에다가 전하를 주입시키거나(field charge injection), 파워 핀의 Vcc 단 또는 Vss 단을 통해 칩 벌크에 전하를 주입시키게 되면, 일정시간(수백 nsec)이 지난 다음 칩 벌크 내에 있는 전하를 입력 또는 출력 핀으로 방전시키게 된다.
이때, 전하는 핀으로 빠지는 것 이외에는 빠져나가야 하는 경로가 전혀 없게 되는 것이다. 핀으로 빠져나가는 주된 경로는 벌크 내에 있는 전하가 정션 브레이크다운(jucntion breakdown)을 일으키며 핀으로 빠져나가는 것과 산화막 브레이크다운(oxide breakdown)을 일으키며 빠져나가는 것 2가지가 있다.
이때, 상기 2가지 경로이외에 또 다른 경로가 있는데 이는 n웰이 중간에 플로우팅(floating)되어 가로막고 있어서 전하가 방출되기 어려워진다.
한편, 상기 2가지 경로중에 하나는 전하가 빠져나가면서 발생되는 주울열을 견딜 수 있도록 정션영역만 넓게 하여 주면 된다.
그러나, 다른 하나의 경로는 산화막 면적하고는 전혀 상관이 없고 산화막 두께하고만 상관이 있기 때문에 최근의 고집적 반도체에서와 같이 얇은 산화막 두께를 사용하는 소자에서는 CDM 테스트시 게이트 절연막 파괴현상이 쉽게 발생하는 문제점이 있다.
따라서, 집적회로의 신뢰성을 위하여 CDM에 대한 능력을 올려야 될 필요가 있게 되었으나, CDM의 경우에 진동(oscillation)되는 주파수(frequency)가 높아서 전류 및 전압의 오름시간(rise-time)이 상당히 짧은 편이다. 이로 인하여 MM, HBM의 ESD를 위하여 필드 바이폴라 트랜지스터(field bipolar transistor) 등을 사용하여 ESD 보호능력을 가지게 하지만 CDM의 오름시간이 짧기 때문에 애벌런치항복(avalanche breakdown)이 일어나기 전에 전류가 흐르기 때문에 입력버퍼(input buffer)쪽의 게이트 산화막에 손상을 받게 된다. 그래서 기존의 경우 CDM을 위하여 입력버퍼쪽에 FPD(field plated diode)를 사용하지만 입력버퍼의 개수가 많은 경우 그 위치선정에 있어서 제한을 받게 되며, CDM에 대한 고려를 미리하지 않은 경우 FPD의 입력버퍼쪽에 연결은 상당히 어렵게 되기 때문에 CDM에 따른 최적화가 어렵게 된다. 또한 2차적인 ESD 보호소자인 FPD를 입력버퍼의 가까운 부분에 레이아웃을 하려고 하지만, 게이트 산화막의 두께가 계속적으로 얇아짐에 따라서 이를 효과적으로 구현하기에는 많은 어려움이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 저항과 입력버퍼 사이에 FPD와 CDM을 고려한 트랜지스터를 형성하여 전원이 가해지지 않았을 경우 입력버퍼에서 입력패드로의 정전기방전시 상기 트랜지스터로 방전되도록 하여 CDM에 대한 내성을 증가시키는 ESD 보호소자 및 그 레이아웃을 제공하는데 그 목적이 있다.
도 1 은 본 발명에 따른 정정기 보호회로의 회로의 개요도.
도 2 는 본 발명에 따른 정전기 보호소자의 레이아웃도.
＜도면의 주요부분에 대한 부호 설명＞
1 : FPD의 소오스영역
2 : FPD 및 CDM용 트랜지스터의 드레인영역
3 : CDM용 트랜지스터의 소오스영역
4 : FPD의 게이트
5 : CDM용 트랜지스터의 게이트
6 : 웰픽업영역
7 : 웰가드링영역
8 : CDM용 트랜지스터 게이트보호용 다이오드
10 : 입력패드
20, 30 : ESD보호소자
40 : 저항
50 : 입력버퍼
이상의 목적을 달성하기 위하여 본 발명에 따른 ESD 보호소자는,
입력패드와 전원단 및 접지단에 연결되어 형성되는 1차 ESD보호소자와,
상기 입력패드와 입력버퍼 사이에 연결되어 형성되는 저항과,
상기 저항과 접지단 사이에 연결되어 형성되는 2차 ESD보호소자가 구비되는 ESD보호소자에 있어서,
상기 제2차 ESD보호소자와 입력버퍼 사이에 상기 입력패드와 입력버퍼를 전기적으로 절연시키는 CDM용 트랜지스터가 구비되는 것을 특징으로 한다.
이상의 목적을 달성하기 위하여 본 발명에 따른 ESD 보호소자의 레이아웃은,
입력 패드와 입력버퍼 사이에 형성되는 ESD 보호소자의 레이아웃에 있어서,
반도체기판에서 ESD영역으로 예정되는 부분을 정의하는 웰가드링과,
상기 웰가드링의 내부에 소정 거리 이격되어 형성되는 웰픽업영역과,
상기 웰픽업영역 내부의 중심부에 형성되는 FPD의 게이트 및 CDM용 트랜지스터의 게이트와,
상기 FPD의 게이트와 CDM용 트랜지스터의 게이트의 사이에 형성되는 드레인영역과,
상기 FPD의 게이트 및 CDM용 트랜지스터의 게이트 타측에 형성되는 소오스영역과,
상기 소오스영역과 소정 거리 이격되어 형성되어 있는 CDM용 트랜지스터의 게이트 보호용 다이오드로 형성되는 것을 특징으로 한다.
이하, 본 발명에 따른 ESD 보호소자에 관하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 은 본 발명에 따른 정정기 보호회로의 회로의 개요도이고, 도 2 는 본 발명에 따른 정전기 보호소자의 레이아웃도로서, 입력패드와 전원단 및 접지단에 연결되어 있는 1차 ESD보호소자, 예를 들어 모스트랜지스터 또는 바이폴라 트랜지스터가 연결되고, 상기 입력패드와 입력버퍼 사이에 저항이 연결되어 있고, 상기 저항과 입력버퍼 사이에 2차 ESD보호소자인 FPD가 연결되어 있고, 상기 FPD에 CDM을 고려하여 트랜지스터가 병렬로 연결되어 있고, 상기 트랜지스터의 게이트와 접지단 사이에 다이오드가 역방향으로 연결되어 있다.
상기와 같은 구조를 갖는 ESD보호회로의 동작 설명은 아래와 같다. HBM 및 MM의 ESD 스트레스 인가시 ESD 전하는 ESD보호용 소자를 따라서 전류가 분류(shunt)되어야 하지만, ESD보호 소자의 특성에 따라 접합 브레이크 다운 전압(snapback voltage or turn on voltage)이 높고, 서로 다른 것이 특징이다. 그리고, 이 소자를 보통 1차 ESD 보호소자라 하고, 처음에 전하를 흐르게 하면서 패드 전압을 홀딩하기 위하여 2차 ESD 보호소자인 FPD를 추가적으로 형성하지만, 저항 및 2차 ESD 보호소자가 적절하지 못하게 되면, 입력버퍼의 게이트가 손상을 입게 된다.
따라서, 입력패드와 입력버퍼를 전기적으로 절연시키거나 혹은 한번의 추가적인 접합브레이크 다운이 일어나야 되기 때문에 입력버퍼쪽으로 전하의 유입을 방지할 수 있는 것이 첫번째 특징이다.
그리고, CDM의 경우에는 입력핀으로 유입된 전하들이 패키지 및 기판 등에 남아있게 되고, 이때 입력핀으로 다시 방전을 시킨다. CDM의 경우 그 피크치에 이르는 시간이 매우 짧아 ESD 보호소자의 접합 브레이크다운 전압에 이르기 전에 전하의 흐름이 피크치에 이르게 되고 다른 기생적인 패스로 전하가 흘러 그 패스에 있는 소자를 손상시키게 된다. 특히 입력패드쪽으로 방전된 전류가 흐르게 될 경우 입력버퍼의 접지단에서 입력패드와 연결된 입력버퍼 게이트 쪽으로 흐르게 되어 입력버퍼의 게이트 산화막에 손상을 입히게 된다.
따라서, 상기 입력 버퍼와 입력패드 사이가 전기적으로 절연이 되어 이 전하를 막아 입력버퍼 게이트 산화막의 손상을 막을 수 있게 된다.
그리고, 추가적으로 CDM 트랜지스터의 게이트 산화막의 손상을 막기 위하여 추가적인 접지단에 다이오드를 형성할 수 있고, 상기 CDM용 트랜지스터는 다른 트랜지스터에 비하여 문턱전압(Vt)이 0.1V정도 낮은 것으로 사용한다.
도 2 는 본 발명에 따른 ESD 보호소자의 레이아웃도로서, 저항과 입력버퍼 사이에 병렬로 형성되어 있는 FPD와 트랜지스터를 도시한다.
반도체기판에서 ESD 보호소자로 예정되는 부분에 웰가드링(7)이 구비되고, 상기 웰가드링(7) 내부에 소정 거리 이격되어 웰 픽업영역(6)이 구비된다.
상기 웰 픽업영역(6) 내부의 중심부에 FPD의 게이트(4)와 CDM용 트랜지스터의 게이트(5)가 소정 거리 이격되어 나란하게 구비되고, 상기 FPD의 게이트(4)와 CDM용 트랜지스터의 게이트(5)의 사이에 입력패드와 연결되는 드레인영역(2)이 구비되고, 상기 FPD의 게이트(4)와 CDM용 트랜지스터의 게이트(5)의 바깥쪽으로는 소오스영역(1, 3)이 구비되어 있다.
그리고, 상기 소오스영역(1, 3)과 소정 거리 이격되어 상기 CDM용 트랜지스터의 게이트 보호용 다이오드(8)가 구비되어 있다.
상기 FPD는 게이트가 접지된 NMOS 트랜지스터로서, 소오스영역(1, 3), 드레인영역(2) 및 CDM용 트랜지스터의 게이트 보호용 다이오드(8)는 n+확산층으로 형성된다.
상기와 같은 레이아웃에서 상기 웰가드링(7)을 생략하고 상기 CDM용 트랜지스터의 게이트 보호용 다이오드(8)만 구비하거나, 상기 웰가드링(7)과 웰픽업영역(6)을 생략하고 상기 CDM용 트랜지스터의 게이트 보호용 다이오드(8)만 구비하거나, 또는 상기 CDM용 트랜지스터의 게이트 보호용 다이오드(8)만 생략할 수가 있다.
이상에서 설명한 바와 같이 본 발명에 따른 ESD보호소자 및 그 레이아웃은, 고집적회로에서 ESD 테스트모드의 하나인 CDM을 고려하여 FPD와 입력버퍼 사이에 트랜지스터를 추가로 형성하여 ESD에 대한 내성을 증가시키고, 레이아웃시 특별한 고려없이 회로를 설계한 후 FPD의 레이아웃을 최적화하여 CDM에 대한 신뢰성을 향상시키는 이점이 있다.

Claims (5)

  1. 입력패드와 전원단 및 접지단에 연결되어 형성되는 1차 ESD보호소자와,
    상기 입력패드와 입력버퍼 사이에 연결되어 형성되는 저항과,
    상기 저항과 접지단 사이에 연결되어 형성되는 2차 ESD보호소자가 구비되는 ESD보호소자에 있어서,
    상기 제2차 ESD보호소자와 입력버퍼 사이에 상기 입력패드와 입력버퍼를 전기적으로 절연시키는 CDM용 트랜지스터가 구비되는 것을 특징으로 하는 ESD보호소자.
  2. 제 1 항에 있어서,
    상기 CDM용 트랜지스터의 게이트와 접지단 사이에 다이오드를 연결하는 것을 특징으로 하는 ESD보호소자.
  3. 제 1 항에 있어서,
    상기 CDM용 트랜지스터는 다른 트랜지스터에 비하여 Vt가 낮은 것을 특징으로 하는 ESD 보호소자.
  4. 입력 패드와 입력버퍼 사이에 형성되는 ESD 보호소자의 레이아웃에 있어서,
    반도체기판에서 ESD영역으로 예정되는 부분을 정의하는 웰가드링과,
    상기 웰가드링의 내부에 소정 거리 이격되어 형성되는 웰픽업영역과,
    상기 웰픽업영역 내부의 중심부에 형성되는 FPD의 게이트 및 CDM용 트랜지스터의 게이트와,
    상기 FPD의 게이트와 CDM용 트랜지스터의 게이트의 사이에 형성되는 드레인영역과,
    상기 FPD의 게이트 및 CDM용 트랜지스터의 게이트 타측에 형성되는 소오스영역과,
    상기 소오스영역과 소정 거리 이격되어 형성되는 CDM용 트랜지스터의 게이트 보호용 다이오드와로 형성되는 것을 특징으로 하는 ESD보호소자의 레이아웃.
  5. 제 4 항에 있어서,
    상기 CDM용 트랜지스터의 게이트 보호용 다이오드를 생략하는 것을 특징으로 하는 ESD보호소자의 레이아웃.
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