JPH03173466A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03173466A JPH03173466A JP31375389A JP31375389A JPH03173466A JP H03173466 A JPH03173466 A JP H03173466A JP 31375389 A JP31375389 A JP 31375389A JP 31375389 A JP31375389 A JP 31375389A JP H03173466 A JPH03173466 A JP H03173466A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000002184 metal Substances 0.000 abstract description 15
- 239000000758 substrate Substances 0.000 abstract description 3
- 238000010521 absorption reaction Methods 0.000 abstract 1
- 239000012466 permeate Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000008021 deposition Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置において、外部から侵
入する静電気等のサージを減衰させ内部の集積回路素子
を保護する入力保護手段に関するものである。
入する静電気等のサージを減衰させ内部の集積回路素子
を保護する入力保護手段に関するものである。
第５図は従来一般に使用されている半導体集積回路装置
の入力保護手段を示す構成図であり、第６図は第５図の
入力保護手段に使用される入力保護トランジスタ回路を
示す回路図である。図において、２は半導体集積回路の
ポンディングパッド（以下入力パッドと呼ぶ）、５はこ
の人力パッド２と入力保護トランジスタ回路６とを接続
する配線、９．ＩＯは入力保護トランジスタ回路６以外
に従来使用されているクランプダイオードであり、ＩＩ
は半導体集積回路の電源（Ｖｃｃ）を、１２は同じ＜：
ＧＮＤを示している。なお、入力保護トランジスタ回路
６としては、例えば第６図に示すような抵抗とＭＯＳＦ
ＥＴの組合せによるものがある。
の入力保護手段を示す構成図であり、第６図は第５図の
入力保護手段に使用される入力保護トランジスタ回路を
示す回路図である。図において、２は半導体集積回路の
ポンディングパッド（以下入力パッドと呼ぶ）、５はこ
の人力パッド２と入力保護トランジスタ回路６とを接続
する配線、９．ＩＯは入力保護トランジスタ回路６以外
に従来使用されているクランプダイオードであり、ＩＩ
は半導体集積回路の電源（Ｖｃｃ）を、１２は同じ＜：
ＧＮＤを示している。なお、入力保護トランジスタ回路
６としては、例えば第６図に示すような抵抗とＭＯＳＦ
ＥＴの組合せによるものがある。
従来の半導体集積回路の入力保護手段としては、入力パ
ッド２と集積回路の内部回路間に入力保護トランジスタ
回路６を設け、外部から侵入してくる静電気等のサージ
を吸収している。そして、この入力保護手段を容易に補
強する意味で、入力パッド２と入力保護トランジスタ回
路６との間にクランプダイオード９．１０をそれぞれ信
号線の配線５と電源（Ｖｃｃ）１１の間及び信号線の配
線５とＧＮＤ （Ｖｓｓ） １２の間に接続することが
多い。そうすると、＋側サージは配線５と電源（Ｖｃｃ
）１１間のクランプダイオード９を介して電源（Ｖｃｃ
） １１に流れ吸収される。一方、−側サージは配線５
とＧＮＤ （Ｖｓｓ） １２間のクランプダイオードＩ
Ｏを通してＧ Ｎ Ｄ １２に流れ吸収されるのである
。
ッド２と集積回路の内部回路間に入力保護トランジスタ
回路６を設け、外部から侵入してくる静電気等のサージ
を吸収している。そして、この入力保護手段を容易に補
強する意味で、入力パッド２と入力保護トランジスタ回
路６との間にクランプダイオード９．１０をそれぞれ信
号線の配線５と電源（Ｖｃｃ）１１の間及び信号線の配
線５とＧＮＤ （Ｖｓｓ） １２の間に接続することが
多い。そうすると、＋側サージは配線５と電源（Ｖｃｃ
）１１間のクランプダイオード９を介して電源（Ｖｃｃ
） １１に流れ吸収される。一方、−側サージは配線５
とＧＮＤ （Ｖｓｓ） １２間のクランプダイオードＩ
Ｏを通してＧ Ｎ Ｄ １２に流れ吸収されるのである
。
従来の半導体集積回路の入力保護においては、入力保護
トランジスタ回路６の他にクランプダイオード９．ｌＯ
等を設置しているが、外部から急峻なサージ波形が印加
された場合、クランプダイオード９．１０の応答が悪く
、所定の入力保護機能が発揮できない場合がある。
トランジスタ回路６の他にクランプダイオード９．ｌＯ
等を設置しているが、外部から急峻なサージ波形が印加
された場合、クランプダイオード９．１０の応答が悪く
、所定の入力保護機能が発揮できない場合がある。
この発明は上記のような問題点を解消するためになされ
たもので、急峻なサージ波形が印加されてもそのエネル
ギーを吸収することができる静電耐圧の高い半導体集積
回路装置を提供することを目的とする。
たもので、急峻なサージ波形が印加されてもそのエネル
ギーを吸収することができる静電耐圧の高い半導体集積
回路装置を提供することを目的とする。
この発明に係る半導体集積回路装置は、集積回路基板に
形成された入力パッドと内部能動素子とを接続するため
の配線層を、例えば金属膜層、絶縁膜層により形成され
る立体的な凹凸構造の上に形成し、入力パッドと内部能
動素子との間に電気的インダクタンスを構成することを
特徴とするものである。
形成された入力パッドと内部能動素子とを接続するため
の配線層を、例えば金属膜層、絶縁膜層により形成され
る立体的な凹凸構造の上に形成し、入力パッドと内部能
動素子との間に電気的インダクタンスを構成することを
特徴とするものである。
この発明の半導体集積回路装置においては、入力バッド
と内部能動素子とを接続するための配線層が、集積回路
基板上に設けた立体的な凹凸構造上に形成されることに
より、配線層自身がその凹凸部分において相互に隣合っ
て並行する構造となり、外部から急峻なサージが侵入し
ても、この立体的な凹凸部分において相互インダクタン
スが働き、サージエネルギーを吸収することとなる。
と内部能動素子とを接続するための配線層が、集積回路
基板上に設けた立体的な凹凸構造上に形成されることに
より、配線層自身がその凹凸部分において相互に隣合っ
て並行する構造となり、外部から急峻なサージが侵入し
ても、この立体的な凹凸部分において相互インダクタン
スが働き、サージエネルギーを吸収することとなる。
第１図はこの発明の一実施例による半導体集積回路装置
の入力保護手段を示す構成図、第２図Ａ。
の入力保護手段を示す構成図、第２図Ａ。
Ｂは第１図で使用される電気的インダクタンス手段の具
体的構成を示す断面図及び平面図、第３図Ａ、Ｂは他の
例による電気的インダクタンス手段を示す断面図である
。
体的構成を示す断面図及び平面図、第３図Ａ、Ｂは他の
例による電気的インダクタンス手段を示す断面図である
。
第１図において、２ 、５ 、６ 、９ 、 ＋０．１
１．１２は第５図に示す構成部品と同様であり、２０は
配線層５を立体的な凹凸構造とすることにより形成され
た電気的インダクタンス手段である。また、第２図にお
いて、１は集積回路基板、２は例えばＡＩ堆積により形
成された入力バッド（ポンディングパッド）、３は集積
回路基板１上に形成した多結晶シリコンからなる金属膜
層、４は金属膜層３と配線層５とを絶縁分離するための
絶縁膜層（例えば絶縁酸化膜）、５は例えばＡＩ堆積に
より形成された配線層を示す。
１．１２は第５図に示す構成部品と同様であり、２０は
配線層５を立体的な凹凸構造とすることにより形成され
た電気的インダクタンス手段である。また、第２図にお
いて、１は集積回路基板、２は例えばＡＩ堆積により形
成された入力バッド（ポンディングパッド）、３は集積
回路基板１上に形成した多結晶シリコンからなる金属膜
層、４は金属膜層３と配線層５とを絶縁分離するための
絶縁膜層（例えば絶縁酸化膜）、５は例えばＡＩ堆積に
より形成された配線層を示す。
さて、入力サージから半導体装置内に形成された集積回
路を保護する方法には、サージエネルギーを消費するか
、何らかの形で吸収し、そのエネルギーを減衰させる必
要があるにの発明では入力パッドと入力保護回路を結ぶ
配線層自身において相互インダクタンスを形成し、入力
サージエネルギーを大幅に減衰することにあり、特に相
互インダクタンスを形成する配線層が、それ自身いかに
立体的なオーバーラツプ（重なり）部分を多く形成する
ことができるかを提示している。
路を保護する方法には、サージエネルギーを消費するか
、何らかの形で吸収し、そのエネルギーを減衰させる必
要があるにの発明では入力パッドと入力保護回路を結ぶ
配線層自身において相互インダクタンスを形成し、入力
サージエネルギーを大幅に減衰することにあり、特に相
互インダクタンスを形成する配線層が、それ自身いかに
立体的なオーバーラツプ（重なり）部分を多く形成する
ことができるかを提示している。
まず第２図Ａ、Ｂは、配線層と直角方向に交わる様に金
属堆積物及び絶縁物を下敷層として形成し、その上に配
線層を立体的な凹凸断面構造となるように形成して、電
気的インダクタンス手段を実現させるものである。そし
て、その製造プロセスとして、集積回路基板１上に集積
回路のトランジスタ素子等を形成する際に使用する金属
膜層３を本実施例に流用して堆積する。具体例として金
属膜層５には多結晶シリコン等が用いられる。さらに一
般プロセスの酸化膜形成を流用して、金属層３の上に例
えば酸化シリコン膜等の絶縁膜層４を形成し、集積回路
基板１上に凹凸状の段差部を形成する。その上に配線層
５を形成すると、立体的にみて隣り合った配線層５同士
が並行して重なり合い、その部分で電気的インダクタン
スが形成される。
属堆積物及び絶縁物を下敷層として形成し、その上に配
線層を立体的な凹凸断面構造となるように形成して、電
気的インダクタンス手段を実現させるものである。そし
て、その製造プロセスとして、集積回路基板１上に集積
回路のトランジスタ素子等を形成する際に使用する金属
膜層３を本実施例に流用して堆積する。具体例として金
属膜層５には多結晶シリコン等が用いられる。さらに一
般プロセスの酸化膜形成を流用して、金属層３の上に例
えば酸化シリコン膜等の絶縁膜層４を形成し、集積回路
基板１上に凹凸状の段差部を形成する。その上に配線層
５を形成すると、立体的にみて隣り合った配線層５同士
が並行して重なり合い、その部分で電気的インダクタン
スが形成される。
次に、第３図Ａは、上記金属膜層３．絶縁膜層４の上層
部に更に第２の金属膜層７、第２の絶縁膜層８を形成し
、その上に配線層５を形成することにより、立体的段差
の大きい構造の電気的インダクタンス手段を提供するも
のである。製造プロセスとしては集積回路基板１上に多
層配線構造を形成する際のパターン設計等を流用すれば
よい。
部に更に第２の金属膜層７、第２の絶縁膜層８を形成し
、その上に配線層５を形成することにより、立体的段差
の大きい構造の電気的インダクタンス手段を提供するも
のである。製造プロセスとしては集積回路基板１上に多
層配線構造を形成する際のパターン設計等を流用すれば
よい。
第３図Ａの構造のものは、立体的凸状の段差が大きくな
るので、隣り合う配線層５の並行重複部分が長くなり、
電気的インダクタンスも大きくなる。
るので、隣り合う配線層５の並行重複部分が長くなり、
電気的インダクタンスも大きくなる。
さらに、配線層５同士の並行部分を長くして相互インダ
クタンスを大きくする方法として、２階層のみならず３
階層以上に金属膜層、絶縁膜層等を形成すれば大きな効
果が得られる。
クタンスを大きくする方法として、２階層のみならず３
階層以上に金属膜層、絶縁膜層等を形成すれば大きな効
果が得られる。
また第３図Ｂでは、第２図Ａ、Ｂに示した絶縁膜層４を
エツチングすることにより、その部分にスルーホール１
３を開け、凹状段差を形成して隣り合う配線層５の並行
部分の重なりを大きくしている。
エツチングすることにより、その部分にスルーホール１
３を開け、凹状段差を形成して隣り合う配線層５の並行
部分の重なりを大きくしている。
なお、第２図、第３図では図面の制約上凹凸段差部を２
個設けたものを示しているが、多数側設ければ明らかに
効果は大きくなる。またチップ面積の有効な利用のため
直線的でなく２次元的拡がりをもって形成してもよい。
個設けたものを示しているが、多数側設ければ明らかに
効果は大きくなる。またチップ面積の有効な利用のため
直線的でなく２次元的拡がりをもって形成してもよい。
上記実施例によれば、入力保護回路とは独立に、しかも
集積回路を形成するプロセス及びパターン設計上使用さ
れる物質、基準を流用することで容易に電気的インダク
タンス手段２０を製作することができる。しかもロット
間に発生する電気的な特性のバラツキを考慮せず安定な
性能が実現できる。
集積回路を形成するプロセス及びパターン設計上使用さ
れる物質、基準を流用することで容易に電気的インダク
タンス手段２０を製作することができる。しかもロット
間に発生する電気的な特性のバラツキを考慮せず安定な
性能が実現できる。
第４図は電気的インダクタンス手段２０を入力保護トラ
ンジスタ回路６に直接接続した装置の実施例を示す回路
構成図である。この様な構成によれば、集積回路基板１
上にダイオード９．ＩＯなる能動素子を形成する必要も
なく、電源（Ｖｃｃ）１１、Ｇ Ｎ Ｄ １２配線を含
めたチップ含有面積が減少し、チップの有効利用が図れ
る。
ンジスタ回路６に直接接続した装置の実施例を示す回路
構成図である。この様な構成によれば、集積回路基板１
上にダイオード９．ＩＯなる能動素子を形成する必要も
なく、電源（Ｖｃｃ）１１、Ｇ Ｎ Ｄ １２配線を含
めたチップ含有面積が減少し、チップの有効利用が図れ
る。
以上のようにこの発明によれば、入力パッドと内部能動
素子とを接続するための配線層を、立体的な凹凸構造の
上に形成し、入力パッドと内部能動素子との間に電気的
インダクタンスを構成したので、急峻なサージ電圧が侵
入しても上記電気的インダクタンス手段により吸収する
ことができる効果がある。
素子とを接続するための配線層を、立体的な凹凸構造の
上に形成し、入力パッドと内部能動素子との間に電気的
インダクタンスを構成したので、急峻なサージ電圧が侵
入しても上記電気的インダクタンス手段により吸収する
ことができる効果がある。
第１図はこの発明の一実施例に係る半導体集積回路装置
の入力保護手段を示す回路構成図、第２図Ａ、Ｂは上記
実施例に使用される電気的インダクタンス手段の具体的
構成を示す断面図及び平面図、第３図Ａ、Ｂは他の例に
よる電気的インダクタンス手段を示す断面図、第４図は
この発明の他の実施例を示す半導体集積回路装置の入力
保護手段の回路構成図、第５図は従来の集積回路装置の
入力保護手段を示す回路構成図、第６図は第５図の入力
保護手段に使用される入力保護トランジスタ回路を示す
回路図である。 図中、１は集積回路基板、２は入力パッド、３は金属膜
層、４は絶縁膜層、５は配線層、６は入力保護トランジ
スタ回路、７は第２の金属膜層、８は第２の絶縁膜層、
９．１０はクランプダイオード、１１は電源、１２はＧ
ＮＤ、１３はスルーホール、２０は電気的インダクタン
ス手段である。 なお、図中同一符号は同−又は相当部分を示す。 第１図 第２図 第４図 第５図 第６図 ＮＤ
の入力保護手段を示す回路構成図、第２図Ａ、Ｂは上記
実施例に使用される電気的インダクタンス手段の具体的
構成を示す断面図及び平面図、第３図Ａ、Ｂは他の例に
よる電気的インダクタンス手段を示す断面図、第４図は
この発明の他の実施例を示す半導体集積回路装置の入力
保護手段の回路構成図、第５図は従来の集積回路装置の
入力保護手段を示す回路構成図、第６図は第５図の入力
保護手段に使用される入力保護トランジスタ回路を示す
回路図である。 図中、１は集積回路基板、２は入力パッド、３は金属膜
層、４は絶縁膜層、５は配線層、６は入力保護トランジ
スタ回路、７は第２の金属膜層、８は第２の絶縁膜層、
９．１０はクランプダイオード、１１は電源、１２はＧ
ＮＤ、１３はスルーホール、２０は電気的インダクタン
ス手段である。 なお、図中同一符号は同−又は相当部分を示す。 第１図 第２図 第４図 第５図 第６図 ＮＤ
Claims (1)
- 集積回路基板上に立体的な凹凸構造を形成し、その上に
入力パッドと内部能動素子とを接続するための配線層を
形成して、入力パッドと内部能動素子との間に電気的イ
ンダクタンスを構成したことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31375389A JPH03173466A (ja) | 1989-12-01 | 1989-12-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31375389A JPH03173466A (ja) | 1989-12-01 | 1989-12-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03173466A true JPH03173466A (ja) | 1991-07-26 |
Family
ID=18045123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31375389A Pending JPH03173466A (ja) | 1989-12-01 | 1989-12-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03173466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034400A (en) * | 1996-12-31 | 2000-03-07 | Stmicroelectronics, Inc. | Integrated circuit with improved electrostatic discharge protection including multi-level inductor |
-
1989
- 1989-12-01 JP JP31375389A patent/JPH03173466A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034400A (en) * | 1996-12-31 | 2000-03-07 | Stmicroelectronics, Inc. | Integrated circuit with improved electrostatic discharge protection including multi-level inductor |
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