CN110149789B - 增强抵抗电磁辐射的电路 - Google Patents
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Abstract
本发明提供一种增强抵抗电磁辐射的电路，其包括至少一个增强抵抗电磁辐射的电路单元，所述增强抵抗电磁辐射的电路单元包括：静电保护电路，所述静电保护电路与对应的压焊区临近设置，且所述静电保护电路连接于所述压焊区和接地端之间；开关，所述开关连接于所述压焊区和第一连接节点之间；至少一个电磁辐射分担电路，所述电磁辐射分担电路远离所述静电保护电路设置，且所述电磁辐射分担电路连接于第一连接节点和接地端之间。与现有技术相比，本发明为静电保护电路增设至少一个电磁辐射分担电路，由电磁辐射分担电路分担过多的电磁辐射信号，从而提高被干扰的芯片抵抗电磁辐射的能力。
Description
【技术领域】
本发明涉及电路设计领域，尤其涉及一种增强抵抗电磁辐射的电路。
【背景技术】
在各种芯片设计中，随着电磁辐射环境不断恶化，需要增强电路抵抗电磁辐射的能力。常见的一种电磁辐射现象是手机辐射。当手机在拨打电话时，会产生较强的电磁场，会干扰附近的电路工作，严重时，手机的电磁辐射可能导致芯片完全失去功能。手机的电磁辐射通常在刚开始拨电话，而没有接通时，其辐射强度最强，在实验中，可以看到此时对附近芯片的干扰最强。这种电磁辐射也依赖于天线的方向和芯片的方位。虽然可以通过调整天线方向来减小电磁干扰，但是限制了手机设计，而且在实际应用中，也不能完全被控制，因为用户使用时可能是任意方向。提高被干扰的芯片抵抗电磁辐射能力很有意义。
【发明内容】
本发明的目的在于提供一种增强抵抗电磁辐射的电路，其可以提高被干扰的芯片抵抗电磁辐射的能力。
根据本发明的一个方面，本发明提供一种增强抵抗电磁辐射的电路，其包括至少一个增强抵抗电磁辐射的电路单元，所述增强抵抗电磁辐射的电路单元包括：静电保护电路，所述静电保护电路与对应的压焊区临近设置，且所述静电保护电路连接于所述压焊区和接地端之间；开关，所述开关连接于所述压焊区和第一连接节点之间；至少一个电磁辐射分担电路，所述电磁辐射分担电路远离所述静电保护电路设置，且所述电磁辐射分担电路连接于第一连接节点和接地端之间。
进一步的，所述静电保护电路包括第一MOS管和第一电阻，所述第一MOS管的第一连接端与所述压焊区相连，其第二连接端与接地端相连，其控制端通过第一电阻与接地端相连，其衬体端与接地端相连，所述第一MOS管与所述压焊区临近设置；所述电磁辐射分担电路包括第二MOS管和第二电阻，所述第二MOS管的第一连接端与所述第一连接节点相连，其第二连接端与接地端相连，其控制端通过第二电阻与接地端相连，其衬体端与接地端相连，所述第二MOS管远离所述第一MOS管设置。
进一步的，所述第一MOS管为NMOS晶体管，其第一连接端、第二连接端和控制端分别为NMOS晶体管的漏极、源极和栅极；所述第二MOS管为NMOS晶体管，其第一连接端、第二连接端和控制端分别为NMOS晶体管的漏极、源极和栅极。
进一步的，当电磁辐射分担电路为多个电路单元共享时，所述电磁辐射分担电路中的第二MOS管远离共享的多个电路单元中的各个第一MOS管。
进一步的，所述增强抵抗电磁辐射的电路单元还包括比较器，所述比较器的第一输入端与所述压焊区相连，其第二输入端与电磁辐射泄放电压阈值相连，其输出端与所述开关的控制端相连，当所述压焊区的电压大于所述电磁辐射泄放电压阈值时，所述比较器控制开关导通；当所述压焊区的电压小于所述电磁辐射泄放电压阈值时，所述比较器控制开关关断。
进一步的，所述电磁辐射泄放电压阈值大于等于所述压焊区的压焊区信号的最大正常工作电压；或所述电磁辐射泄放电压阈值为芯片的最高的电源电压，所述芯片为增强抵抗电磁辐射的电路所在的芯片。
进一步的，所述增强抵抗电磁辐射的电路还包括处理器，所述处理器能提前预知系统中出现的发射无线信号，并能预测系统自身产生的电磁辐射能量大于电磁辐射泄放能量阈值的时段，当到达所述时段时，所述处理器控制所述开关导通；当未到达所述时段时，所述处理器控制所述开关关断。
进一步的，所述第二MOS管的沟道宽度大于或等于200微米；连接所述电磁辐射分担电路的金属连线的宽度大于或等于5微米。
进一步的，所述第一MOS管和第二MOS管统称为MOS管所述MOS管包括呈梳状结构排布的多个子MOS管，所述多个子MOS管并联，且所述多个子MOS管在版图中是一样的；所述MOS管的金属连接在转角时为钝角。
进一步的，所述第一MOS管和第二MOS管统称为MOS管，所述MOS管的漏极的接触孔到栅极的间距大于等于4微米；第一电阻和第二电阻为多晶硅电阻。
与现有技术相比，本发明为静电保护电路增设至少一个电磁辐射分担电路，所述电磁辐射分担电路远离所述静电保护电路，当与所述静电保护电路相连的压焊区接收到的电磁辐射能量较高时，使电磁辐射分担电路与静电保护电路并联，由电磁辐射分担电路分担过多的电磁辐射信号，从而提高被干扰的芯片抵抗电磁辐射的能力。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为一种传统的静电保护电路的电路示意图；
图2为传统的芯片压焊区及其静电保护电路的一种布局方式；
图3为本发明在第一实施例中的增强抵抗电磁辐射的电路单元的电路示意图；
图4为本发明在第二实施例中的增强抵抗电磁辐射的电路单元的电路示意图；
图5为本发明中的芯片压焊区及其增强抵抗电磁辐射的电路单元的一种布局方式；
图6为本发明在第三实施例中的增强抵抗电磁辐射的电路单元的电路示意图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。
经过发明人研究发现，电磁辐射对芯片的干扰，通常干扰信号由印刷电路板上耦合产生，然后通过芯片管脚注入到芯片内部，因为一般印刷电路板上的导线尺寸远大于芯片内部的导线尺寸。当注入到芯片管脚的干扰信号通过静电保护电路(例如，图1中的静电保护电路)注入到芯片衬底时，会导致此静电保护电路附近的电路工作异常。因此，距离此静电保护电路越近的电路受影响越大。
请参考图1所示，其为一种传统的静电保护电路的电路示意图，其可以有效实现对静电的泄放，但是可能无法抵御电磁辐射的影响。图1所示的静电保护电路包括NMOS(N-Metal-Oxide-Semiconductor)晶体管MN1和电阻R1，电阻R1的一端连接到MN1的栅极，电阻R1的另一端接地，MN1的漏极连接到压焊区PAD上，MN1的源极接地，MN1的衬体端接地。当静电电压超过MN1的击穿电压时，MN1被击穿，泄放静电到地电位上。压焊区PAD通过导线向右边连接至芯片的内部电路。
请参考图2所示，其为传统的芯片压焊区PAD及其静电保护电路的一种布局方式。一般会把压焊区PAD沿芯片四周边缘进行排布，其对应的静电保护电路放于压焊区附近(或临近设置)。图2中斜线填充的方块示意静电保护电路(即图1中的静电保护电路)，通过导线连接到其对应的压焊区上(如图2中粗实线框所示)。这些压焊区在芯片封装时被通过例如金线连接至芯片的管脚。
本发明中的增强抵抗电磁辐射的电路包括至少一个如图3所示的增强抵抗电磁辐射的电路单元。图3为本发明在第一实施例中的增强抵抗电磁辐射的电路单元的电路示意图。
图3所示的增强抵抗电磁辐射的电路单元与对应的芯片压焊区PAD相连，其包括：静电保护电路310、开关S1、电磁辐射分担电路320和比较器Comp。
所述静电保护电路310连接于所述芯片压焊区PAD和接地端之间；所述开关S1连接于所述芯片压焊区PAD和第一连接节点Q1之间；所述电磁辐射分担电路320连接于第一连接节点Q1和接地端之间；所述比较器Comp的同相输入端与所述芯片压焊区PAD相连，其反相输入端与参考电压VTH相连，其输出端与所述开关S1的控制端相连。
在图3所示的实施例中，所述静电保护电路310包括MOS管(metal oxidesemiconductor)MN1和电阻R1，所述MOS管MN1的第一连接端与所述芯片压焊区PAD相连，其第二连接端与接地端相连，其控制端通过电阻R1与接地端相连，其衬体端与接地端相连；所述电磁辐射分担电路320包括MOS管MN2和电阻R2，所述MOS管MN2的第一连接端与所述第一连接节点Q1相连，其第二连接端与接地端相连，其控制端通过电阻R2与接地端相连，其衬体端与接地端相连。在图3所示的具体实施例中，所述MOS管MN1为NMOS晶体管，其第一连接端、第二连接端和控制端分别为NMOS晶体管的漏极、源极和栅极；所述MOS管MN2也为NMOS晶体管，其第一连接端、第二连接端和控制端分别为NMOS晶体管的漏极、源极和栅极。
其中，MOS管MN1和MN2都需要按照静电保护器件设计要求进行设计。例如，其漏极需设计较大的接触孔到栅极的距离，例如此间距可以设计大于等于4微米；静电保护器件需要设计非常好的对称性和均匀性，例如一般设计为多个梳状结构，总沟道宽度为400微米，实际设计为10个40微米的子NMOS晶体管并联，这10个子NMOS晶体管在版图中都完全一样，具有较好的一致性；静电保护器件一般还要求金属连接在转角时为钝角(即大于90度)。电阻R1和R2可以为多晶硅电阻。
所述参考电压VTH设计为电磁辐射泄放电压阈值，可以为此芯片压焊区PAD的压焊区信号的最大正常工作电压或稍高于最大正常工作电压。也可以说，所述电磁辐射泄放电压阈值VTH大于等于所述芯片压焊区PAD的压焊区信号的最大正常工作电压。因为较强的电磁辐射信号一般超过芯片管脚的最高的正常工作电压，在一些设计例子中，所述电磁辐射泄放电压阈值VTH可以为芯片最高的电源电压，所述芯片为增强抵抗电磁辐射的电路所在的芯片。
当比较器Comp检测到所述芯片压焊区PAD的电压小于参考电压VTH(即电磁辐射泄放电压阈值)时，所述比较器Comp控制开关S1关断；当比较器Comp检测到芯片压焊区PAD的电压超过参考电压VTH(即电磁辐射泄放电压阈值)时，控制开关S1导通，这样让MOS管MN2的漏极与MOS管MN1的漏极并联，从而实现MOS管MN2分担过多的电磁辐射信号。
在另一种实现方式中，可以放置多于一个的电磁辐射分担电路。图4为本发明在第二实施例中的增强抵抗电磁辐射的电路单元的电路示意图。与图3相比，图4中除了所述电磁辐射分担电路320外，还增设有电磁辐射分担电路330。所述电磁辐射分担电路330包括MOS管MN3和电阻R3，所述MOS管MN3的第一连接端与所述第一连接节点Q1相连，其第二连接端与接地端相连，其控制端通过电阻R3与接地端相连，其衬体端与接地端相连。
需要特别说明的是，电磁辐射分担电路320、330应该在版图中远离静电保护电路310(或MOS管MN1)放置。请参考图5所示，其为本发明中的芯片压焊区及其增强抵抗电磁辐射的电路单元的一种布局方式，其描述了电磁辐射分担电路远离静电保护电路放置的示意图。图5中，斜线填充的方块示意静电保护电路(如图3或图4中的静电保护电路(或MOS管MN1))，粗实线框示意压焊区(如图3或图4中的PAD)，网格填充图形示意电磁辐射分担电路(如图3或图4中电磁辐射分担电路320、330(或MOS管MN2、MN3))。
图5中描述了芯片压焊区PAD1的增强抵抗电磁辐射的设计方案，其中，MOS管MN1应该被就近放置在芯片压焊区PAD1附近(或临近设置)，以实现最佳的静电保护效果，MOS管MN2和MN3应该被远离MOS管MN1放置，例如放置在图5中上方和下方(如网格填充图形所示的位置)，这样才能实现增强抵抗电磁辐射干扰的效果。也可以说，所述静电保护电路与压焊区PAD1之间的距离小于所述电磁辐射分担电路与所述静电保护电路之间的距离；MOS管MN1与PAD1之间的距离小于MOS管MN2、MN3与MOS管MN1之间的距离。
在实际设计中，不需要每个芯片压焊区都按照增强抵抗电磁辐射的方法设计，可以只对受电磁辐射干扰严重的压焊区进行增强设计。另外，电磁辐射分担电路可以被几个不同的压焊区中的静电保护电路共享，以节省芯片面积。例如PAD1和PAD2(未标识)中都采用图3中的电路结构，而其中的MN2和R2只需放置一套。值得注意的是，在版图设计时，MN2需同时远离PAD1的静电保护电路中的MN1和PAD2的静电保护电路中的MN1。如果没有远离的设计方式，电磁辐射分担电路仍会注入电磁辐射信号，其注入处与MN1注入的电磁辐射信号处于相同位置，这样就无法实现改善抵抗电磁辐射的效果了。也就是说，电磁辐射分担电路为多个电路单元(或几个不同的压焊区中的静电保护电路)共享时，所述电磁辐射分担电路中的第二MOS管需远离共享的多个电路单元中的各个第一MOS管。
在一个实施例中，电磁辐射分担电路320、330中的MN2、MN3一般应该设计的沟道宽度大于或等于200微米。连接电磁辐射分担电路320、330的金属连线的宽度应该大于或等于5微米。电磁辐射分担电路320、330也应该遵循静电防护器件设计规则，因为它也可能受到静电过压的冲击。
图6为本发明在第三实施例中的增强抵抗电磁辐射的电路单元的电路示意图。与图3相比，图6将图3中的比较器Comp替换为应用处理器AP。在有些无线通讯系统中，应用处理器AP和软件可以提前预知本系统中会出现大功能的发射无线信号时，可以通过软件和应用处理器AP控制及时让开关S1导通，从而起到分担电磁辐射能量的效果。一般无线通讯系统会根据相应通讯协议进行间歇式工作，因此软件可以预测自身产生电磁辐射能量较高的时段。一种应用处理器AP的例子是可以为ARM处理器。
在一个实施例中，应用处理器AP能提前预知系统中出现的发射无线信号，并能预测系统自身产生的电磁辐射能量大于电磁辐射泄放能量阈值的时段。当到达所述时段时，所述应用处理器AP控制开关S1导通；当未到达所述时段时，所述应用处理器AP控制开关S1关断。
综上所述，本发明为静电保护电路310增设至少一个电磁辐射分担电路320、330，所述电磁辐射分担电路320、330远离所述静电保护电路310，当与所述静电保护电路相连的压焊区PAD接收到的电磁辐射能量较高时，使电磁辐射分担电路320、330与静电保护电路310并联，由电磁辐射分担电路320、330分担过多的电磁辐射信号，从而提高被干扰的芯片抵抗电磁辐射的能力。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (8)
1.一种增强抵抗电磁辐射的电路，其特征在于，其包括至少一个增强抵抗电磁辐射的电路单元，所述增强抵抗电磁辐射的电路单元包括：
静电保护电路，所述静电保护电路与对应的压焊区临近设置，且所述静电保护电路连接于所述压焊区和接地端之间；
开关，所述开关连接于所述压焊区和第一连接节点之间；
至少一个电磁辐射分担电路，所述电磁辐射分担电路远离所述静电保护电路设置，且所述电磁辐射分担电路连接于第一连接节点和接地端之间；
所述增强抵抗电磁辐射的电路单元还包括比较器，所述比较器的第一输入端输入所述压焊区的压焊区信号的工作电压，其第二输入端输入电磁辐射泄放电压阈值，其输出端与所述开关的控制端相连，当所述压焊区的电压大于所述电磁辐射泄放电压阈值时，所述比较器控制开关导通；当所述压焊区的电压小于所述电磁辐射泄放电压阈值时，所述比较器控制开关关断；或者，
所述增强抵抗电磁辐射的电路还包括处理器，所述处理器能提前预知无线通讯系统中出现的发射无线信号，并能预测所述系统自身产生的电磁辐射能量大于电磁辐射泄放能量阈值的时段，当到达所述时段时，所述处理器控制所述开关导通；当未到达所述时段时，所述处理器控制所述开关关断。
2.根据权利要求1所述的增强抵抗电磁辐射的电路，其特征在于，
所述静电保护电路包括第一MOS管和第一电阻，所述第一MOS管的第一连接端与所述压焊区相连，其第二连接端与接地端相连，其控制端通过第一电阻与接地端相连，其衬体端与接地端相连，所述第一MOS管与所述压焊区临近设置；
所述电磁辐射分担电路包括第二MOS管和第二电阻，所述第二MOS管的第一连接端与所述第一连接节点相连，其第二连接端与接地端相连，其控制端通过第二电阻与接地端相连，其衬体端与接地端相连，所述第二MOS管远离所述第一MOS管设置。
3.根据权利要求2所述的增强抵抗电磁辐射的电路，其特征在于，
所述第一MOS管为NMOS晶体管，其第一连接端、第二连接端和控制端分别为NMOS晶体管的漏极、源极和栅极；
所述第二MOS管为NMOS晶体管，其第一连接端、第二连接端和控制端分别为NMOS晶体管的漏极、源极和栅极。
4.根据权利要求2所述的增强抵抗电磁辐射的电路，其特征在于，
当电磁辐射分担电路为多个电路单元共享时，所述电磁辐射分担电路中的第二MOS管远离共享的多个电路单元中的各个第一MOS管。
5.根据权利要求1所述的增强抵抗电磁辐射的电路，其特征在于，
所述电磁辐射泄放电压阈值大于等于所述压焊区的压焊区信号的最大正常工作电压；或
所述电磁辐射泄放电压阈值为芯片的最高的电源电压，所述芯片为增强抵抗电磁辐射的电路所在的芯片。
6.根据权利要求2所述的增强抵抗电磁辐射的电路，其特征在于，
所述第二MOS管的沟道宽度大于或等于200微米；
连接所述电磁辐射分担电路的金属连线的宽度大于或等于5微米。
7.根据权利要求2所述的增强抵抗电磁辐射的电路，其特征在于，
所述第一MOS管和第二MOS管统称为MOS管，
所述MOS管包括呈梳状结构排布的多个子MOS管，所述多个子MOS管并联，且所述多个子MOS管在版图中是一样的；
所述MOS管的金属连接在转角时为钝角。
8.根据权利要求2所述的增强抵抗电磁辐射的电路，其特征在于，
所述第一MOS管和第二MOS管统称为MOS管，
所述MOS管的漏极的接触孔到栅极的间距大于等于4微米；
第一电阻和第二电阻为多晶硅电阻。
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