CN210780091U - 一种esd保护电路 - Google Patents
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Abstract
本实用新型涉及电子元件技术领域，提供一种ESD保护电路，包括待保护元件脚位CKT1、吸波电路以及放电控制电路；吸波电路和放电控制电路串接在静电引入触点PAD2和保护电压端PAD1之间，且吸波电路和放电控制电路连接；吸波电路引出的线路与晶体管Q1的栅极连接，晶体管Q1的漏极与静电引入触点PAD2连接，放电控制电路引出的线路与晶体管Q3的栅极连接，晶体管Q1的源极与晶体管Q3的漏极连接，待保护元件脚位CKT1引出的线路与保护电压端PAD1之间的线路上设有第一电路节点，晶体管Q3的源极与第一电路节点连接，从而实现静电缓冲和静电的快速放电，提升待保护元件的使用寿命。
Description
技术领域
本实用新型属于电子元件技术领域，尤其涉及一种ESD保护电路。
背景技术
静电放电(Electrostatic Discharge,ESD)是造成大多数的电子组件或电子系统受到过度电性应力(Electrical Overstress,EOS)破坏的主要因素。这种破坏会导致半导体组件以及计算机系统等，形成一种永久性的毁坏，因而影响集成电路(IntegratedCircuits,ICs)的电路功能，而使得电子产品工作不正常。而静电放电破坏的产生，多是由于人为因素所形成，但又很难避免。电子组件或系统在制造、生产、组装、测试、存放、搬运等的过程中，静电会累积在人体、仪器、储放设备等之中，甚至在电子组件本身也会累积静电，而人们在不知情的情况下，使这些物体相互接触，因而形了一放电路径，使得电子组件或系统遭到静电放电的肆虐。如何才能避免静电放电的危害呢。除了加强工作场所对静电累积的控制之外，必须在电子产品中加入具有防患静电放电破坏的装置。
目前，在电子产品中加入的具有防患静电放电破坏的装置是利用二极管做到钳位电压来实现，但是这种实现方式存在无快速放电功能的缺陷。
实用新型内容
针对现有技术中的缺陷，本实用新型提供了一种ESD保护电路，旨在解决现有技术提供的在电子产品中加入的具有防患静电放电破坏的装置是利用二极管做到钳位电压来实现，其无快速放电功能的缺陷。
本实用新型所提供的技术方案是：一种ESD保护电路，包括待保护元件脚位CKT1、吸波电路以及放电控制电路；
所述待保护元件脚位CKT1引出的两条线路分别连接静电引入触点PAD2和保护电压端PAD1，所述吸波电路和放电控制电路串接在所述静电引入触点PAD2和保护电压端PAD1之间，且吸波电路和放电控制电路连接；
所述吸波电路引出的线路与晶体管Q1的栅极连接，所述晶体管Q1的漏极与所述静电引入触点PAD2连接，所述放电控制电路引出的线路与晶体管Q3的栅极连接，所述晶体管Q1的源极与所述晶体管Q3的漏极连接，所述待保护元件脚位CKT1引出的线路与所述保护电压端PAD1之间的线路上设有第一电路节点，所述晶体管Q3的源极与所述第一电路节点连接。
作为一种改进的方案，所述待保护元件为USB连接器或屏幕显示器连接器。
作为一种改进的方案，所述吸波电路包括依次串接的电阻R1和电容C1，所述电阻R1靠近所述静电引入触点PAD2设置。
作为一种改进的方案，所述电容C1与所述放电控制电路之间的线路上设有第二电路节点，所述第二电路节点引出的线路与所述晶体管Q1的栅极连接。
作为一种改进的方案，所述放电控制电路包括一次串接在所述第二电路节点与所述保护电压端PAD1之间线路上的电容C2和电阻R2。
作为一种改进的方案，所述电容C2与所述电阻R2之间的线路上设有第三电路节点，所述第三电路节点引出的线路与所述晶体管Q3的栅极连接。
作为一种改进的方案，所述第二电路节点与所述电容C2之间的线路上设有第四电路节点，所述第四电路节点引出的线路与晶体管Q2的栅极连接，所述晶体管Q2的漏极与所述晶体管Q1源极连接，所述晶体管Q2的源极与所述晶体管Q3的漏极连接。
作为一种改进的方案，所述晶体管Q1和晶体管Q2为缓冲电压晶体管，所述晶体管Q3为静电放电晶体管。
在本实用新型中，ESD保护电路包括待保护元件脚位CKT1、吸波电路以及放电控制电路；所述待保护元件脚位CKT1引出的两条线路分别连接静电引入触点PAD2和保护电压端PAD1，所述吸波电路和放电控制电路串接在所述静电引入触点PAD2和保护电压端PAD1之间，且吸波电路和放电控制电路连接；所述吸波电路引出的线路与晶体管Q1的栅极连接，所述晶体管Q1的漏极与所述静电引入触点PAD2连接，所述放电控制电路引出的线路与晶体管Q3的栅极连接，所述晶体管Q1的源极与所述晶体管Q3的漏极连接，所述待保护元件脚位CKT1引出的线路与所述保护电压端PAD1之间的线路上设有第一电路节点，所述晶体管Q3的源极与所述第一电路节点连接，从而实现静电缓冲和静电的快速放电，进一步保护待保护元件的电路板的电子组件不被突波高电压低电流的能量击穿，提升待保护元件的使用寿命。
附图说明
为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
图1是本实用新型提供ESD保护电路的示意图；
其中，1-吸波电路，2-放电控制电路，3-第一电路节点，4-第二电路节点，5-第三电路节点，6-第四电路节点。
具体实施方式
下面将结合附图对本实用新型技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本实用新型的、技术方案，因此只作为示例，而不能以此来限制本实用新型的保护范围。
图1示出了本实用新型提供的ESD保护电路的示意图，为了便于说明，图中仅给出了与本实用新型相关的部分。
ESD保护电路包括待保护元件脚位CKT1、吸波电路1以及放电控制电路2；
所述待保护元件脚位CKT1引出的两条线路分别连接静电引入触点PAD2和保护电压端PAD1，所述吸波电路1和放电控制电路2串接在所述静电引入触点PAD2和保护电压端PAD1之间，且吸波电路1和放电控制电路2连接；
所述吸波电路1引出的线路与晶体管Q1的栅极连接，所述晶体管Q1的漏极与所述静电引入触点PAD2连接，所述放电控制电路2引出的线路与晶体管Q3的栅极连接，所述晶体管Q1的源极与所述晶体管Q3的漏极连接，所述待保护元件脚位CKT1引出的线路与所述保护电压端PAD1之间的线路上设有第一电路节点3，所述晶体管Q3的源极与所述第一电路节点3连接。
在本实用新型中，待保护元件包括USB连接器或屏幕显示器连接器在内的元件。
在本实用新型中，如图1所示，吸波电路1包括依次串接的电阻R1和电容C1，所述电阻R1靠近所述静电引入触点PAD2设置；
所述电容C1与所述放电控制电路2之间的线路上设有第二电路节点4，所述第二电路节点4引出的线路与所述晶体管Q1的栅极连接。
结合图1所示，放电控制电路2包括一次串接在所述第二电路节点4与所述保护电压端PAD1之间线路上的电容C2和电阻R2；
所述电容C2与所述电阻R2之间的线路上设有第三电路节点5，所述第三电路节点5引出的线路与所述晶体管Q3的栅极连接。
在本实用新型中，第二电路节点4与所述电容C2之间的线路上设有第四电路节点6，所述第四电路节点6引出的线路与晶体管Q2的栅极连接，所述晶体管Q2的漏极与所述晶体管Q1源极连接，所述晶体管Q2的源极与所述晶体管Q3的漏极连接。
在该实施例中，所述晶体管Q1和晶体管Q2为缓冲电压晶体管，所述晶体管Q3为静电放电晶体管。
结合图1所示，当待保护元件的电子组件受到外在的ESD时，电荷放电路径为Q1->Q2->Q3，Q1与Q2的功能在于缓冲瞬间功耗与高频，减缓电压剧烈变化；可透过串接RLC来实现，当有高频突波或是ESD进来时，可透过电阻吸收功率，电容电杆透过共振频率吸收高频。控制电路是透过电容与电阻串接来控制静电放晶体管的闸极电压准位，当Q3导通时，静电电荷将快速放电到V0，藉而保护CKT1。
在本实用新型中，ESD保护电路包括待保护元件脚位CKT1、吸波电路1以及放电控制电路2；所述待保护元件脚位CKT1引出的两条线路分别连接静电引入触点PAD2和保护电压端PAD1，所述吸波电路1和放电控制电路2串接在所述静电引入触点PAD2和保护电压端PAD1之间，且吸波电路1和放电控制电路2连接；所述吸波电路1引出的线路与晶体管Q1的栅极连接，所述晶体管Q1的漏极与所述静电引入触点PAD2连接，所述放电控制电路2引出的线路与晶体管Q3的栅极连接，所述晶体管Q1的源极与所述晶体管Q3的漏极连接，所述待保护元件脚位CKT1引出的线路与所述保护电压端PAD1之间的线路上设有第一电路节点，所述晶体管Q3的源极与所述第一电路节点连接，从而实现静电缓冲和静电的快速放电，进一步保护待保护元件的电路板的电子组件不被突波高电压低电流的能量击穿，提升待保护元件的使用寿命。
以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围，其均应涵盖在本实用新型的权利要求和说明书的范围当中。
Claims (8)
1.一种ESD保护电路，其特征在于，包括待保护元件脚位CKT1、吸波电路以及放电控制电路；
所述待保护元件脚位CKT1引出的两条线路分别连接静电引入触点PAD2和保护电压端PAD1，所述吸波电路和放电控制电路串接在所述静电引入触点PAD2和保护电压端PAD1之间，且吸波电路和放电控制电路连接；
所述吸波电路引出的线路与晶体管Q1的栅极连接，所述晶体管Q1的漏极与所述静电引入触点PAD2连接，所述放电控制电路引出的线路与晶体管Q3的栅极连接，所述晶体管Q1的源极与所述晶体管Q3的漏极连接，所述待保护元件脚位CKT1引出的线路与所述保护电压端PAD1之间的线路上设有第一电路节点，所述晶体管Q3的源极与所述第一电路节点连接。
2.根据权利要求1所述的ESD保护电路，其特征在于，所述待保护元件为USB连接器或屏幕显示器连接器。
3.根据权利要求2所述的ESD保护电路，其特征在于，所述吸波电路包括依次串接的电阻R1和电容C1，所述电阻R1靠近所述静电引入触点PAD2设置。
4.根据权利要求3所述的ESD保护电路，其特征在于，所述电容C1与所述放电控制电路之间的线路上设有第二电路节点，所述第二电路节点引出的线路与所述晶体管Q1的栅极连接。
5.根据权利要求4所述的ESD保护电路，其特征在于，所述放电控制电路包括一次串接在所述第二电路节点与所述保护电压端PAD1之间线路上的电容C2和电阻R2。
6.根据权利要求5所述的ESD保护电路，其特征在于，所述电容C2与所述电阻R2之间的线路上设有第三电路节点，所述第三电路节点引出的线路与所述晶体管Q3的栅极连接。
7.根据权利要求6所述的ESD保护电路，其特征在于，所述第二电路节点与所述电容C2之间的线路上设有第四电路节点，所述第四电路节点引出的线路与晶体管Q2的栅极连接，所述晶体管Q2的漏极与所述晶体管Q1源极连接，所述晶体管Q2的源极与所述晶体管Q3的漏极连接。
8.根据权利要求7所述的ESD保护电路，其特征在于，所述晶体管Q1和晶体管Q2为缓冲电压晶体管，所述晶体管Q3为静电放电晶体管。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114374196A (zh) * | 2021-12-24 | 2022-04-19 | 芯耀辉科技有限公司 | 静电防护钳位电路、接口模块及电子设备 |
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2019
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