JP2017533662A - 単一の直列キャパシタ及び分路キャパシタ構成要素を結合した出力整合ネットワーク - Google Patents

単一の直列キャパシタ及び分路キャパシタ構成要素を結合した出力整合ネットワーク Download PDF

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Abstract

整合ネットワークが、トランジスタへの出力でのインピーダンスを負荷へ変換することにおいて所定の分路キャパシタンスを要求する。整合ネットワークは、垂直に積んだ、所定の分路キャパシタンス全体をもたらす分路キャパシタと、直列ＤＣブロッキングキャパシタとを有する。

Description

本開示は、一般に出力整合ネットワークに関し、より詳細には、幾何学的な面積を減少させた半導体構造体のための出力整合ネットワークに関する。
当技術分野で知られているように、一般にマイクロ波アナログ回路において、特に電力増幅器において、パッシブ構成要素（キャパシタ、インダクタ、抵抗器、伝送線その他の分散回路素子）を含む出力整合ネットワーク（Output Matching Network , OMN）を使用して、その無線周波数（RF）出力ポートの1つにおける外部回路負荷インピーダンスZL（しばしば50オームに等しい）を、図1に示すようなその入力ポートにおける特定の複素インピーダンスに変換する。入力ポートは、能動素子のRF出力、例えば共通ソース電界効果トランジスタ（FET）のドレイン端子、又は共通エミッタバイポーラ接合トランジスタ（BJT）のコレクタ端子に接続される。OMNによってアクティブデバイスに提示される特定の複素インピーダンスは、その性能パラメータ、例えば出力電力密度、効率、線形性等の1つまたは複数を最大にするように選択される。こうして、OMNは、入力信号を増幅するために使用されるトランジスタの出力と外部負荷との間に接続され、適切なインピーダンス変換を提供する。例えば、増幅器の利得を最大にするか、増幅器によって外部負荷に供給される電力を最大にするか、増幅器の効率を最大にするか、或いは増幅器の線形性を最大にする。
特に、既知のように、アクティブデバイスは一般に、共通ソースFET用のバイアスドレイン電圧源、又は共通エミッタBJT用のコレクタバイアス電圧源などの直流（DC）電源に結合される。こうして、OMNは、バイアス電圧源とRF出力との間でDC電流が流れるのを阻止（block）することがしばしば要求される。さらに、OMNは、上述したように、アクティブデバイスの出力と負荷への入力との間のインピーダンス変換を行い、ネットワーク内で散逸される信号を最小限にする（例えばOMN損失を最小限にする）ように行うことが要求される。したがって、回路全体の性能は能動素子のそれに支配される。したがって、DC阻止に加えて、整合ネットワークのインピーダンス変換の一部が、DC阻止直列キャパシタに近接して位置された所定の分路キャパシタによってしばしば達成される。したがって、必要なDC阻止および必要な分路キャパシタをもたらすために、OMNは、互いに近接して位置されたDCブロッキングキャパシタおよび分路キャパシタを有するDCブロッキングキャパシタ及び分路キャパシタセクションを含むことがある。
ＯＭＮのDCブロッキングキャパシタ及びOMNの分路キャパシタセクションのための1つの集積回路の例を図1A乃至図1Cに示す。ここで、基板上には、基板の頂部表面の第1部分に配置された半導体と、基板の底部表面上の接地平面導電体とが形成されている。出力マッチングネットワークは基板上に配置された入力伝送ラインを含み、入力伝送ラインは、半導体層に形成されたトランジスタデバイスの出力と、（DC）バイアス電圧源に接続するためのバイアス端子とに結合される。出力伝送ラインが、基板上に配置され、負荷に結合するように適合された出力を有する。直列DC阻止キャパシタが基板の一方の表面部分上に形成される。直列キャパシタの底部プレートは、分路キャパシタの上部プレートに接続される。この接続は、図示されるように、上部プレートの一部とエアブリッジ導電体とを覆う出力伝送ラインの一部を介してなされる。分路キャパシタの底部プレートは、図示のように、導電性貫通基板ビアを介して、接地平面導電体の下側部分に接続されている。直列キャパシタの底部プレートと接地平面導電体の下側部分との間の寄生容量は、負荷へのトランジスタの出力におけるインピーダンス変換においてOMNに必要な総分路キャパシタンスの小さな一部に寄与することに留意されたい。こうして、必要な総分路キャパシタンスを得るために、図示のように、別個の集中分路キャパシタが設けられる。直列キャパシタの底部プレートと接地平面導電体の下側部分との間の寄生容量は、OMNのDCブロッキングキャパシタ／分路キャパシタセクションの全分路キャパシタンスに寄与することに留意されたい。
小さな分路キャパシタの性能はしばしば、プロセス変動（薄膜誘電体厚さ、リソグラフィー分解能）に非常に敏感である。その損失、そしてその結果としての全体的なOMN損失は、薄膜絶縁材料の誘電損失正接が大きいため、分布等価物の損失に比較して典型的に大きい。個別的な直接キャパシタと分路キャパシタとの間の相互接続はしばしば、応答的に補償されることが要求され、OMNの損失も増加する。
OMNのDCブロッキングキャパシタ及び分路キャパシタセクションのための別の集積回路の設置例を、分散構成要素として図２Ａ乃至図２Ｃに示す。上述したように、直列キャパシタの底部プレートと接地平面導電体の下側部分との間の寄生容量は、負荷へのトランジスタの出力におけるインピーダンス変換においてOMNに必要な総分路キャパシタンスの部分、典型的には小さな一部に寄与する。こうして、必要な総分路キャパシタンスを得るために、別個の分布分路キャパシタが図示のように設けられる。ここで、直列キャパシタと分路キャパシタは、基板の異なる表面部分の上に形成される。直列キャパシタの底部プレートは分路キャパシタの上部プレートに接続され、この接続は、上部プレートの一部を覆う出力伝送ラインの一部を介してなされる。ここで、出力伝送ラインの一部は、図示のように、開放回路伝送ラインスタブを提供するように選択された長さを有する伝送ラインのあるセクションに接続される。開放回路伝送ラインスタブは、分路キャパシタの上部プレートを提供するように選択された表面積を有する。分路キャパシタの底部プレートは、接地平面導電体の下側部分によって設けられる。
分路キャパシタのための分散実装を有する図2A乃至図2Cの実装は、はるかに厚い誘電体のために、図1A乃至図１Cの実装と比較してより大きなチップ面積を占める。別個の直列キャパシタと分路キャパシタとの間の相互接続は、しばしば、応答的に補償される必要があり、OMN損失も増加する。
本開示に従ってもたらされる半導体構造体は、トランジスタへの出力でのインピーダンスを負荷へ変換することにおいて所定の分路キャパシタンスを要求する整合ネットワークを含む。前記整合ネットワークが、所定の分路キャパシタンス全体をもたらす垂直に積んだ分路キャパシタと、直列ＤＣブロッキングキャパシタとを有する。
一実施形態においてもたらされる半導体構造体は、基板であり、当該基板の頂部表面の第１部分に配置された半導体と、当該基板の底部表面上の接地導電体と、を有する基板；及び前記半導体内に形成されたトランジスタへの出力でのインピーダンスを負荷へ変換することにおいて所定の分路キャパシタンスを要求する整合ネットワークを有する。整合ネットワークは、所定の分路キャパシタンス全体をもたらす垂直に積んだ分路キャパシタと、前記トランジスタに結合された直流バイアス電圧源からの直流をブロッキングするための直列ＤＣブロッキングキャパシタとを有する。前記整合ネットワークが、半導体層内に形成されたトランジスタデバイスの出力、及び直流バイアス電源への接続のためのバイアス端子に結合するための、前記基板上に配置された入力伝送ラインと、前記負荷へ結合するようにされた出力を有する、前記基板上に配置された出力伝送ラインと、前記入力伝送ラインのストリップ導電体に結合された、前記基板の前記頂部表面の第２部分上に配置された第１導電層と、前記第１導電層上に配置された誘電層とを有する。第2導電層が、前記誘電層上に配置され、前記出力伝送ラインのストリップ導電体に結合される。前記第１導電層、前記誘電層及び前記第２導電層が、第１キャパシタを形成する。前記第２導電層及び前記接地平面導電体の下部が、第２キャパシタを形成する。前記第２キャパシタが、トランジスタへの出力でのインピーダンスを負荷へ変換することにおいて要求される前記所定の分路キャパシタンスをもたらす。前記第１キャパシタが、前記直流バイアス電源から前記出力伝送ラインへの直流をブロッキングする。
このような配列によって、2つの回路構成要素（大きな直列キャパシタ及びより小さな分路キャパシタ）が基板上の同一の面積を占有し、ゆえに1つの物理的構成要素（大きな直列キャパシタ）へと集積される。したがって、この構造体は、1つの物理的構成要素を使用し、2つの回路構成要素間の相互接続を排除することによって、必要なインピーダンス変換を行い、OMN挿入損失を最小にし、DCバイアスを切り離し、レイアウトのコンパクト性を維持する。
本発明者は、大きな直列キャパシタとより小さな分路キャパシタの2つの回路部品を1つの物理的構成要素、すなわち大型直列MIMキャパシタに集積し、MIM直列キャパシタをサイジングして必要な接地への分路キャパシタを得ることを認識した。チップの基板厚さ及びその効果的な誘電率を考慮して、結果としての構造体は、必要なインピーダンス変換を行い、OMN挿入損失を最小にし、DCバイアスを切り離し、レイアウトを維持することを同時に実行する。本発明者は、その機能がDCブロッキングを提供することであり、付加的な領域が直列RFインピーダンスをさらに減少させるだけであるため、従来技術よりも大きな面積を直列キャパシタに使用することにより、この広い領域を使用して、より厚い基板の誘電率を使用していても、トランジスタへの出力におけるインピーダンスの負荷への変換に必要な全分路キャパシタンスを提供できることを認識した。さらに、2つのキャパシタが単一の物理的構成要素へと統合されるので、OMN挿入損失は最小限に抑えられ、コンパクトなレイアウトが達成される。大きな面積を有する直列キャパシタは、RF短絡とDCデカップリングを提供する。MIMキャパシタの底部プレートが、構造体のチップ基板の誘電体を介して接地する小さな分路キャパシタを形成するため、分路キャパシタと同様のインピーダンス変換が必要である。さらに、基板の寄生抵抗およびインダクタンスの除去と組み合わせたスタンドアロンのMIM分路キャパシタの薄膜絶縁体の場合と比較して、より小さな基板誘電損失正接が達成され、OMN挿入損失の低下を助けることができる。さらに、本発明者は、図１Ａ及び図１Ｂのより小さな集中分路キャパシタを除去することにより、ＯＭＮ及び全体回路を半導体製造プロセスにおける変動に対して鈍感にすることができることを認識した。
本開示の1つ又は複数の実施形態の詳細が添付図面及び以下の説明により記述される。本開示の他の特徴、目的及び利点は以下の説明、図面及び請求項から明らかであろう。
外部回路負荷インピーダンスＺＬに結合された集積回路チップ上に形成されたＯＭＮを有する無線周波（ＲＦ）電力増幅器の概略図である。従来技術に従って、ＯＭＮが、チップのＤＣブロッキングキャパシタ及び分路キャパシタ部分を有している。 従来技術に従った、ＯＭＮのＤＣブロッキングキャパシタ及び分路キャパシタセクションの平面図である。 図１Ａの１Ｂ−１Ｂ線に沿って見た、図１ＡのＯＭＮのＤＣブロッキングキャパシタ及び分路キャパシタセクションの断面図である。 図１Ａの１Ｃ−１Ｃ線に沿って見た、図１ＡのＯＭＮのＤＣブロッキングキャパシタ及び分路キャパシタセクションの断面図である。 従来技術に従った、ＯＭＮのＤＣブロッキングキャパシタ及び分路キャパシタセクションの平面図である。 図２Ａの２Ｂ−２Ｂ線に沿って見た、図２ＡのＯＭＮのＤＣブロッキングキャパシタ及び分路キャパシタセクションの断面図である。 図２Ａの２Ｃ−２Ｃ線に沿って見た、図２ＡのＯＭＮのＤＣブロッキングキャパシタ及び分路キャパシタセクションの断面図である。 外部回路負荷インピーダンスＺＬに結合された集積回路チップ上に形成されたＯＭＮを有する無線周波（ＲＦ）電力増幅器の概略図である。本開示に従って、ＯＭＮが、チップの同一表面上に形成された直列キャパシタ及び分路キャパシタを有するＤＣブロッキングキャパシタ及び分路キャパシタセクションを有している。 本開示に従った、図３のＯＭＮのＤＣブロッキングキャパシタ及び分路キャパシタセクションの平面図である。 本開示に従った、図３Ａの３Ｂ−３Ｂ線に沿って見た、図３のＯＭＮのＤＣブロッキングキャパシタ及び分路キャパシタセクションの断面図である。 様々な図中、同様な参照符号は同様な素子を示している。
次に図３、図3A及び図3Bを参照すると、基板上に、ここでは外部回路負荷インピーダンスＺＬに結合された集積回路チップ14上に形成された出力整合ネットワーク（OMN）12を有する無線周波数（RF）電力増幅器10が示されている。RF増幅器10は、基板14上の半導体層15に形成された電界効果トランジスタ（FET）を含む。FETは、RF信号が供給されるゲートＧを有する。ソースＳは図示のようにOMN12に接続され、ドレインＤは図示のように接地に結合される。
より詳細には、基板14は、基板14の頂部表面の第1部分に配置された半導体層15と、基板14の底部表面上の接地平面導電体18とを有する。OMN12は、トランジスタFETの出力におけるインピーダンスを負荷ＺＬへ変換することにおいて所定の分路キャパシタＣshuntをもたらすことが要求される整合ネットワークである。OMN12は、基板14上に配置された入力伝送ラインを含む。入力伝送ラインは、半導体層15内に形成されたトランジスタ素子（FET）の出力と；RFブロッキングインダクタLを介して+ V 直流電圧源に接続し、従来の方法でRFバイキャパシタCby-passを介して接地するためのバイアス端子Tと；負荷ZLに結合するように適合された出力を有し、基板上に配置された出力伝送ライン22と；に結合する。直列キャパシタCseries及び分路キャパシタCshuntは、図3Ｂに示すように垂直に積み重ねられた関係で形成され、チップ14の共通の表面領域上に結合された単一の直列及び分路キャパシタ構成要素30として提供される。
より詳細には、結合された単一直列及び分路キャパシタ構成要素30は、ブリッジ31を介して入力伝送ライン20のストリップ導電体34（図3B）に接続され基板15の頂部表面の第2部分の上に配置された第1導電層32と；第1導電層32上に配置された誘電層34と；誘電層34上に配置された第2導電層36に接続される。結合された単一直列及び分路キャパシタ構成要素30は、図示のようにエアブリッジ35を介して出力伝送ライン22のストリップ導電体38に接続される。第1導電層32、誘電層34及び第2導電層36は、ここでは直列キャパシタンスCseriesを有する第1キャパシタを形成する。第2導電層36と、基板14の下側部分及び接地平面導電体18の下側部分とは、分路キャパシタンスCshuntを有する第2キャパシタを形成する。第2キャパシタは、トランジスタFETへの出力におけるインピーダンスの負荷ZLへの変換に要求される所定の分路キャパシタンスを提供し、第1キャパシタは、直流バイアス電圧源+ Vから出力伝送ライン22への直流電流を阻止する。結合された単一直列及び分路キャパシタンス構成要素30によって占められる面積は、図1Ａ及び図2Ａに示される直列キャパシタCseries及び別個の分路キャパシタCshuntによって占められる面積よりも小さいことに留意されたい。
図３Ｂを参照すると、上部の点線の矩形はCseriesの領域の輪郭を示し、下部の点線の矩形はCshuntの領域の輪郭を示すことに留意されたい。したがって、2つのキャパシタは共通のプレートすなわち導電体32を共有するので、それらは共通の導電体を表す共通の点線、すなわち上部矩形の底部と下部矩形の上部である共通の線を共有する。
この構造体は、1つの物理的構成要素を使用し、2つの回路構成要素間の相互接続を排除することによって、必要なインピーダンス変換を行い、OMN挿入損失を最小にし、DCバイアスを切り離し、レイアウトのコンパクト性を維持する。上述したように、本発明者は、大きな直列キャパシタとより小さな分路キャパシタの2つの回路部品を1つの物理的構成要素、すなわち大型直列MIMキャパシタに集積し、MIM直列キャパシタをサイジングして必要な接地への分路キャパシタを得ることを認識した。本発明者は、その機能がDCブロッキングを提供することであり、付加的な領域が直列RFインピーダンスをさらに減少させるだけであるため、従来技術よりも大きな面積を直列キャパシタに使用することにより、この広い領域を使用して、より厚い基板の誘電率を使用していても、トランジスタへの出力におけるインピーダンスの負荷への変換に必要な全分路キャパシタンスを提供できることを認識した。したがって、2つのキャパシタが単一の物理的構成要素へと統合されるので、OMN挿入損失は最小限に抑えられ、コンパクトなレイアウトが達成される。大きな面積を有する直列キャパシタは、RF短絡とDCデカップリングを提供する。MIMキャパシタの底部プレートが、構造体のチップ基板の誘電体を介して接地する小さな分路キャパシタを形成するため、分路キャパシタと同様のインピーダンス変換が必要である。さらに、基板の寄生抵抗およびインダクタンスの除去と組み合わせたスタンドアロンのMIM分路キャパシタの薄膜絶縁体の場合と比較して、より小さな基板誘電損失正接が達成され、OMN挿入損失の低下を助けることができる。
本開示にしたがった半導体構造体は、トランジスタへの出力でのインピーダンスの負荷への変換において所定の分路キャパシタンスを必要とする整合ネットワークを含むことを評価すべきである。整合ネットワークは、所定のキャパシタンス全体をもたらし垂直に積み重ねられた分路キャパシタと、直列DCブロッキングキャパシタを有する。
本開示に従った半導体構造体は、基板であり、当該基板の頂部表面の第１部分に配置された半導体と、当該基板の底部表面上の接地導電体と、を有する基板；及び前記半導体内に形成されたトランジスタへの出力でのインピーダンスを負荷へ変換することにおいて所定の分路キャパシタンスを要求する整合ネットワークであり、所定の分路キャパシタンス全体をもたらす垂直に積んだ分路キャパシタと、前記トランジスタに結合された直流バイアス電源からの直流をブロッキングするための直列ＤＣブロッキングキャパシタと、を有する整合ネットワークを有することを評価すべきである。
本開示に従った半導体構造体は、基板であり、当該基板の頂部表面の第１部分に配置された半導体と、当該基板の底部表面上の接地導電体と、を有する基板；及びトランジスタへの出力でのインピーダンスを負荷へ変換することにおいて所定の分路キャパシタンスを要求する整合ネットワーク；を有し、前記整合ネットワークが、半導体層内に形成されたトランジスタデバイスの出力、及び直流バイアス電源への接続のためのバイアス端子に結合するための、前記基板上に配置された入力伝送ラインと、前記負荷へ結合するようにされた出力を有する、前記基板上に配置された出力伝送ラインと、前記入力伝送ラインのストリップ導電体に結合された、前記基板の前記頂部表面の第２部分上に配置された第１導電層と、前記第１導電層上に配置された誘電層と、前記誘電層上に配置され、前記出力伝送ラインのストリップ導電体に結合された第２導電層とを有し、前記第１導電層、前記誘電層及び前記第２導電層が、第１キャパシタを形成し；前記第２導電層及び前記接地平面導電体の下部が、第２キャパシタを形成し；前記第２キャパシタが、トランジスタへの出力でのインピーダンスを負荷へ変換することにおいて要求される前記所定の分路キャパシタンスをもたらし；かつ前記第１キャパシタが、前記直流バイアス電源から前記出力伝送ラインへの直流をブロッキングする；ことを評価すべきである。
本開示の多くの実施形態を説明してきた。しかしながら、本開示の精神及び範囲から逸脱することなく、様々な変形をなし得ることを理解されたい。例えば、構造体は特定の例をもって説明してきたが、他のアクティブデバイス、材料、厚さ、動作条件を用いることができる。したがって、他の実施形態は、以下の請求項の範囲内である。

Claims (3)

  1. 半導体構造体であって：
    トランジスタへの出力でのインピーダンスを負荷へ変換することにおいて所定の分路キャパシタンスを要求する整合ネットワークを含み、
    前記整合ネットワークが、垂直に積んだ、所定の分路キャパシタンス全体をもたらす分路キャパシタと、直列ＤＣブロッキングキャパシタと、を有する、
    半導体構造体。
  2. 半導体構造体であって：
    基板であり、当該基板の頂部表面の第１部分に配置された半導体と、当該基板の底部表面上の接地導電体と、を有する基板；及び
    前記半導体内に形成されたトランジスタへの出力でのインピーダンスを負荷へ変換することにおいて所定の分路キャパシタンスを要求する整合ネットワークであり、垂直に積んだ、所定の分路キャパシタンス全体をもたらす分路キャパシタと、前記トランジスタに結合された直流バイアス電圧源からの直流をブロッキングするための直列ＤＣブロッキングキャパシタと、を有する整合ネットワーク；
    を有する半導体構造体。
  3. 基板であり、当該基板の頂部表面の第１部分に配置された半導体と、当該基板の底部表面上の接地平面導電体と、を有する基板；及び
    トランジスタへの出力でのインピーダンスを負荷へ変換することにおいて所定の分路キャパシタンスを要求する整合ネットワーク；
    を有する半導体構造体であって：
    前記整合ネットワークが、
    半導体層内に形成されたトランジスタデバイスの出力、及び直流バイアス電源への接続のためのバイアス端子に結合するための、前記基板の上に配置された入力伝送ラインと、
    前記負荷へ結合するようにされた出力を有する、前記基板の上に配置された出力伝送ラインと、
    前記入力伝送ラインのストリップ導電体に結合された、前記基板の前記頂部表面の第２部分上に配置された第１導電層と、
    前記第１導電層の上に配置された誘電層と、
    前記誘電層の上に配置され、前記出力伝送ラインのストリップ導電体に結合された第２導電層と、
    を有し、
    前記第１導電層、前記誘電層及び前記第２導電層が、第１キャパシタを形成し、
    前記第２導電層及び前記接地平面導電体の下部が、第２キャパシタを形成し、
    前記第２キャパシタが、トランジスタへの出力でのインピーダンスを前記負荷へ変換することにおいて要求される前記所定の分路キャパシタンスをもたらし、かつ
    前記第１キャパシタが、前記直流バイアス電源から前記出力伝送ラインへの直流をブロッキングする、
    半導体構造体。

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