WO2013154013A1 - 電力増幅器 - Google Patents

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WO2013154013A1
WO2013154013A1 PCT/JP2013/060283 JP2013060283W WO2013154013A1 WO 2013154013 A1 WO2013154013 A1 WO 2013154013A1 JP 2013060283 W JP2013060283 W JP 2013060283W WO 2013154013 A1 WO2013154013 A1 WO 2013154013A1
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capacitor
insulator layer
frequency signal
power amplifier
matching circuit
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PCT/JP2013/060283
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Inventor
杉本泰崇
佐柳和也
Original Assignee
株式会社村田製作所
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    • H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages

Definitions

  • the present invention relates to a power amplifier formed of a monolithic microwave integrated circuit (MMIC).
  • MMIC monolithic microwave integrated circuit
  • the power amplifier described in Patent Document 1 includes an amplification element (for example, a field effect transistor or a bipolar transistor) connected in two stages between an RF signal input terminal and an RF signal output terminal.
  • An input matching circuit is provided between the RF signal input terminal and the first stage amplification element.
  • An output matching circuit is provided between the final stage amplification element and the RF signal output terminal.
  • An interstage matching circuit is provided between the first stage amplification element and the last stage amplification element.
  • each matching circuit is provided with a capacitor.
  • the capacitor of such a power amplifier is realized by MMIC
  • the capacitor is realized by sequentially superposing and forming the first counter electrode, the insulator layer, and the second counter electrode on the semiconductor substrate.
  • the capacitance of the capacitor is determined by the facing area between the first counter electrode and the second counter electrode, the dielectric constant of the insulator layer, and the thickness of the insulator layer.
  • the thickness of the insulator layer between the counter electrodes is reduced, the distance between the counter electrodes is shortened, and the ESD (electrostatic discharge) breakdown voltage is reduced.
  • an object of the present invention is to provide a power amplifier having a high ESD withstand voltage due to electrostatic charge from the input / output terminals.
  • the present invention relates to a power amplifier in which a high-frequency signal input terminal, a high-frequency signal output terminal, and at least one amplifying element connected between the high-frequency signal input terminal and the high-frequency signal output terminal are formed on a semiconductor substrate by MMIC. And has the following characteristics.
  • the power amplifier includes an input matching circuit including a first capacitor connected between a high-frequency signal input terminal and an amplifying element connected to the high-frequency signal input terminal, and a first for connecting a driving voltage application terminal to the amplifying element. 3 capacitors.
  • the first capacitor and the third capacitor include a set of a first counter electrode, an insulator layer, and a second counter electrode formed so as to be sequentially stacked on the surface of the semiconductor substrate.
  • the insulator layer that forms the first capacitor is thicker than the insulator layer that forms the third capacitor.
  • the power amplifier according to the present invention further includes an output matching circuit including a second capacitor connected between a high-frequency signal output terminal and an amplifying element connected to the high-frequency signal output terminal, and an insulator forming the second capacitor
  • the layer is preferably thicker than the insulator layer forming the third capacitor.
  • the power amplifier of the present invention preferably has the following configuration.
  • the amplifying element has a configuration in which a plurality of amplifying elements are connected in series.
  • the power amplifier includes an interstage matching circuit including a fourth capacitor connected in series between a plurality of amplifying elements.
  • the fourth capacitor includes a set of a first counter electrode, an insulator layer, and a second counter electrode formed so as to be sequentially stacked on the surface of the semiconductor substrate.
  • the insulator layer that forms the first capacitor and the second capacitor is thicker than the insulator layer that forms the fourth capacitor.
  • the power amplifier of the present invention preferably has the following configuration.
  • the power amplifier includes a fifth capacitor that connects between a ground and a connection line that connects the high-frequency signal input terminal or high-frequency signal output terminal and the amplifying element.
  • the fifth capacitor includes a set of a first counter electrode, an insulator layer, and a second counter electrode formed so as to be sequentially stacked on the surface of the semiconductor substrate.
  • the insulator layer that forms the fifth capacitor is thicker than the insulator layer that forms the third capacitor.
  • the withstand voltage of the input matching circuit and the output matching circuit is further improved, and the ESD withstand voltage is further improved.
  • a power amplifier having a high ESD withstand voltage can be realized.
  • FIG. 1 is a circuit diagram of a power amplifier 10 according to a first embodiment of the present invention. It is a side view showing a schematic structure in case power amplifier 10 concerning a 1st embodiment of the present invention is formed with MMIC. It is a side view which shows schematic structure of the power amplifier which concerns on the 2nd Embodiment of this invention. It is a side view which shows schematic structure of the power amplifier which concerns on the 3rd Embodiment of this invention.
  • FIG. 1 is a circuit diagram of a power amplifier 10 according to the first embodiment of the present invention.
  • the power amplifier 10 includes a high-frequency signal input terminal Pin and a high-frequency signal output terminal Pout, amplifies a high-frequency signal input from the high-frequency signal input terminal Pin, and outputs the amplified signal from the high-frequency signal output terminal Pout.
  • the input matching circuit 21, the first stage amplifier circuit 11, the interstage matching circuit 22, the final stage amplifier circuit 12, and the output matching circuit 23 are provided between the high frequency signal input terminal Pin and the high frequency signal output terminal Pout.
  • the first stage amplifier circuit 11 includes a bipolar transistor Tr1 (hereinafter simply referred to as transistor Tr1) as an amplifier element.
  • the final stage amplifier circuit 12 includes a bipolar transistor Tr2 (hereinafter simply referred to as transistor Tr2) as an amplifying element.
  • the input matching circuit 21 includes capacitors C1 and C2 and an inductor L1.
  • the capacitors C1 and C2 correspond to the “first capacitor” of the present invention.
  • the capacitor C1 and the capacitor C2 are connected in series between the high-frequency signal input terminal Pin and the base terminal of the transistor Tr1 of the first stage amplifier circuit 11.
  • the capacitor C1 is connected to the high frequency signal input terminal Pin side
  • the capacitor C2 is connected to the first stage amplifier circuit 11 side.
  • connection point between the capacitor C1 and the capacitor C2 is connected to the ground via the inductor L1.
  • the first stage amplifier circuit 11 includes a transistor Tr1, a resistor R1, an inductor L2, and a capacitor C6.
  • the capacitor C6 corresponds to the “third capacitor” of the present invention.
  • the base of the transistor Tr1 is connected to the capacitor C2 of the input matching circuit 21 as described above, and is connected to the first control signal input terminal PCTL1 via the resistor R1.
  • the first control voltage V CTL1 is applied from the first control signal input terminal P CTL1 to the base of the transistor Tr1.
  • the emitter of the transistor Tr1 is connected to the ground.
  • the collector of the transistor Tr1 is connected to the interstage matching circuit 22, and is also connected to the drive voltage input terminal PCC1 via the inductor L2.
  • Driving voltage V cc1 to the transistor Tr1 is applied from the driving voltage input terminal P CC1.
  • a connection point between the drive voltage input terminal PCC1 and the inductor L2 is connected to the ground via the capacitor C6.
  • the capacitor C6 is a so-called bypass capacitor.
  • the interstage matching circuit 22 includes a capacitor C3.
  • the capacitor C3 corresponds to the “fourth capacitor” of the present invention.
  • One end of the capacitor C3 is connected to the collector of the transistor Tr1 of the first stage amplifier circuit 11.
  • the other end of the capacitor C3 is connected to the base of the transistor Tr2 of the final stage amplifier circuit 12.
  • the final stage amplifier circuit 12 includes a transistor Tr2, a resistor R2, an inductor L3, and a capacitor C7.
  • the capacitor C7 corresponds to the “third capacitor” of the present invention.
  • the base of the transistor Tr2 is connected to the capacitor C3 of the interstage matching circuit 22 as described above, and is connected to the second control signal input terminal PCTL2 via the resistor R2.
  • the second control voltage VCTL2 is applied from the second control signal input terminal PCTL2 to the base of the transistor Tr2.
  • the emitter of the transistor Tr2 is connected to the ground.
  • the collector of the transistor Tr2 is connected to the output matching circuit 23 and to the drive voltage input terminal PCC2 via the inductor L3.
  • the drive voltage Vcc2 is applied from the drive voltage input terminal PCC2 to the transistor Tr2.
  • a connection point between the drive voltage input terminal PCC2 and the inductor L3 is connected to the ground via the capacitor C7.
  • the capacitor C7 is a so-called bypass capacitor.
  • the output matching circuit 23 includes an inductor L4 and capacitors C4 and C5.
  • the capacitor C5 corresponds to the “second capacitor” of the present invention.
  • the capacitor C4 corresponds to the “fifth capacitor” of the present invention.
  • the one end of the inductor L4 is connected to the collector of the transistor Tr2 of the final stage amplifier circuit 12.
  • the other end of the inductor L4 is connected to one end of the capacitor C5.
  • the other end of the capacitor C5 is connected to the high frequency signal output terminal Pout.
  • a connection point between the inductor L4 and the capacitor C5 is connected to the ground via the capacitor C4.
  • the power amplifier 10 having such a circuit configuration is realized by a monolithic microwave integrated circuit (MMIC) in which all circuit elements constituting the power amplifier 10 described above are formed on a semiconductor substrate (for example, a GaAs substrate).
  • MMIC monolithic microwave integrated circuit
  • FIG. 2 is a side view showing a schematic structure when the power amplifier 10 according to the first embodiment of the present invention is formed by MMIC.
  • FIG. 2A shows a part from the input matching circuit 21 to the transistor Tr1 of the first stage amplifier circuit 11.
  • FIG. 2B shows a part from the transistor Tr2 of the final stage amplifier circuit 12 to the drive voltage input terminal PCC2 .
  • the substrate 100 is made of a semiconductor substrate such as a GaAs substrate or a silicon substrate as described above.
  • An insulator layer 101 is formed in a region of the substrate 100 where the input matching circuit 21 is formed.
  • the insulator layer 101 is made of, for example, silicon nitride (SiNx).
  • a plate electrode 501 is formed in a predetermined region on the surface of the insulator layer 101 (surface opposite to the substrate 100).
  • the plate electrode 501 has a shape having a predetermined area such as a rectangular shape or a polygonal shape when the insulator layer 101 is viewed in plan (as viewed in a direction orthogonal to the surface).
  • insulator layers 102 and 103 are sequentially stacked so as to cover the plate electrode 501.
  • the insulator layers 102 and 103 are also made of, for example, silicon nitride (SiNx), like the insulator layer 101.
  • Plate electrodes 502 and 503 are formed on the surface of the insulator layer 103 (surface opposite to the insulator layer 102).
  • the plate electrode 502 is formed to face the plate electrode 501 with a predetermined area.
  • a capacitor C1 is formed by the plate electrodes 501 and 502 facing each other and the insulator layers 102 and 103 sandwiched between the plate electrodes 501 and 502.
  • the plate electrode 503 is formed to face the plate electrode 501 with a predetermined area.
  • a capacitor C2 is formed by the plate electrodes 501 and 503 facing each other and the insulator layers 102 and 103 sandwiched between the plate electrodes 501 and 503.
  • the flat plate electrode 503 is connected to a base terminal electrode 212 described later.
  • the insulator layer 104 is formed on the surface of the insulator layer 103 so as to cover the flat plate electrodes 502 and 503 and the emitter terminal electrode 213 of the transistor Tr1.
  • the insulator layer 104 is also made of, for example, silicon nitride (SiNx) like the insulator layers 101, 102, and 103.
  • the collector layer 201 is made of, for example, n-GaAs.
  • a collector terminal electrode 211 and a base layer 202 are formed on the surface of the collector layer 201 (the surface opposite to the substrate 100).
  • the collector terminal electrode 211 and the base layer 202 are formed apart from each other.
  • the base layer 202 is made of, for example, p-GaAs.
  • a base terminal electrode 212 and an emitter layer 203 are formed on the surface of the base layer 202 (surface opposite to the collector layer 201).
  • the base terminal electrode 212 and the emitter layer 203 are formed apart from each other.
  • the emitter layer 203 is made of, for example, an n-GaAs layer.
  • the base terminal electrode 212 is connected to the plate electrode 503.
  • An emitter terminal electrode 213 is formed on the surface of the emitter layer 203.
  • the emitter terminal electrode 213 is connected to the ground by an electrode pattern (not shown).
  • the transistor Tr2 has the same structure as the transistor Tr1. Therefore, the description of the structure of the transistor Tr2 is omitted.
  • An insulator layer 101 is formed in a region where the inductor L3 and the capacitor C7 are formed on the surface of the substrate 100.
  • a spiral electrode 301 is formed in a region where the inductor L3 is formed on the surface of the insulator layer 101 (the surface opposite to the substrate 100).
  • a plate electrode 401 is formed in a region where the capacitor C7 is formed on the surface of the insulator layer 101.
  • the spiral electrode 301 and the plate electrode 401 are connected by a predetermined routing electrode or the like.
  • the insulator layer 102 is formed on the surface of the insulator layer 101 so as to cover the spiral electrode 301 and the plate electrode 401.
  • the spiral electrode 301 forms an inductor L3.
  • a plate electrode 402 is formed on the surface of the insulator layer 102.
  • the plate electrode 402 is formed to face the plate electrode 401 with a predetermined area.
  • a capacitor C7 is formed by the plate electrodes 401 and 402 facing each other and the insulator layer 102 sandwiched between the plate electrodes 401 and 402.
  • the plate electrode 402 is connected to the ground via an electrode pattern (not shown).
  • An insulator layer 103 is formed on the surface of the insulator layer 102.
  • a bridge electrode 302 is formed on the surface of the insulator layer 103.
  • the bridge electrode 302 is a strip electrode having a predetermined width. One end of the bridge electrode 302 is connected to the collector electrode terminal 211. The other end of the bridge electrode 302 is connected to the spiral electrode 301 through the via electrode 303.
  • An insulator layer 104 is formed on the surfaces of the insulator layer 103, the bridge electrode 302, and the plate electrode 402. As described above, the insulator layer 104 is formed so as to cover the emitter terminal electrode 213 of the transistor Tr1.
  • the transistor Tr2, the inductor L3, and the capacitor C7 of the final stage amplifier circuit 12 are formed.
  • insulator layers 102 and 103 are disposed between the plate electrodes 501 and 502 constituting the capacitor C1.
  • the plate electrodes 501 and 502 are separated by a distance D1 corresponding to the thickness of the two insulator layers 102 and 103.
  • the insulator layer 102 is disposed between the plate electrodes 401 and 402 constituting the capacitor C7. Accordingly, the flat plate electrodes 401 and 402 are separated by a distance D7 corresponding to the thickness of the two insulating layers 102.
  • the distance D1 between the counter electrodes of the capacitors C1 and C2 is larger than the distance D7 between the counter electrodes of the capacitor C7.
  • interval of the counter electrode of the capacitor which comprises the input matching circuit 21 becomes wider than the space
  • the capacitor C5 of the output matching circuit 23 is also formed by the same structure as the capacitors C1 and C2 of FIG. Thereby, the ESD withstand voltage from the high frequency signal output terminal Pout side can be improved.
  • the capacitors C1, C2, and C5 constituting each matching circuit originally have a smaller capacitance than the bypass capacitors C6 and C7. Therefore, even if the capacitance reduction caused by widening the distance between the counter electrodes of the capacitors C1, C2, and C5 is compensated by increasing the area of the counter electrode, the influence on the entire area of the power amplifier 10 is small. As a result, a power amplifier having a high ESD withstand voltage can be realized with almost no increase in size.
  • the power amplifier of this embodiment has the same circuit configuration as that of the power amplifier of the first embodiment, and has a different capacitor structure.
  • FIG. 3 is a side view showing a schematic structure of a power amplifier according to the second embodiment of the present invention.
  • the thickness direction is exaggerated as compared with the direction along the flat plate surface.
  • An insulator layer 101A is formed on the surface of the substrate 100.
  • Flat plate electrodes 601A and 602A are formed on the surface of the insulator layer 101A.
  • the plate electrodes 601A and 602A are formed at a predetermined interval.
  • An insulator layer 102A is formed on the surface of the insulator layer 101A so as to cover the plate electrodes 601A and 602A.
  • a flat plate electrode 603A is formed on the surface of the insulator layer 102A.
  • the flat plate electrode 603A is formed so as to overlap the flat plate electrode 602A with a predetermined area and not to overlap the flat plate electrode 601A in plan view of the insulator layer 102A.
  • a capacitor C2 is formed by the plate electrodes 602A and 603A facing each other and the insulator layer 102A sandwiched between the plate electrodes 602A and 603A.
  • An insulator layer 103A is formed on the surface of the insulator layer 102A so as to cover the plate electrode 603A.
  • a flat plate electrode 604A is formed on the surface of the insulator layer 103A.
  • the flat plate electrode 604A is formed so as to overlap the flat plate electrode 601A with a predetermined area in plan view of the insulator layer 103A.
  • a capacitor C1 is formed by the plate electrodes 601A and 604A facing each other and the insulator layers 102A and 103A sandwiched between the plate electrodes 601A and 604A.
  • the plate electrode 604A and the plate electrode 603A are connected by a via electrode 610A penetrating the insulator layer 103A.
  • the capacitors C1 and C2 connected in series constituting the input matching circuit 21 can be formed.
  • the distance between the opposing electrodes of the capacitor C1 is a thickness D1A obtained by adding the thickness of the insulator layer 102A and the thickness of the insulator layer 103A.
  • the interval between the counter electrodes of the capacitor C2 is a thickness D2A that is the thickness of the insulator layer 102A. Therefore, the interval between the counter electrodes of the capacitor C1 is wider than the interval between the counter electrodes of the capacitor C2.
  • the electrostatic withstand voltage of the capacitor C1 becomes higher than the electrostatic withstand voltage of the capacitor C2. Since the connection point between the capacitor C1 and the capacitor C2 is connected to the ground via the inductor L1, the area of the MMIC is increased by improving the electrostatic withstand voltage of the capacitor C1 on the high-frequency signal input terminal Pin side in this way. While minimizing the amount, it is possible to more effectively suppress the destruction of each circuit element of the power amplifier due to the electrostatic charge from the high-frequency signal input terminal Pin side.
  • At least the capacitor C5 has the same structure as that of the capacitor C1, and the capacitors C6 and C7 have the structure of the capacitor C2.
  • the power amplifier of this embodiment has the same circuit configuration as that of the power amplifier of the first embodiment, and has a different capacitor structure.
  • FIG. 4 is a side view showing a schematic structure of a power amplifier according to the third embodiment of the present invention.
  • FIG. 4 only the parts of the capacitors C1 and C2 are shown, and the other parts are not shown.
  • the thickness direction is exaggerated as compared with the direction along the flat plate surface.
  • a plate electrode 600B is formed on the surface of the substrate 100.
  • An insulator layer 101B is formed on the surface of the substrate 100 so as to cover the flat plate electrode 600B.
  • the insulator layer 101B is formed with a thickness D1B.
  • Plate electrodes 601B and 602B are formed on the surface of the insulator layer 101B.
  • the flat plate electrodes 601B and 602B are formed at a predetermined interval.
  • the flat plate electrode 601B is formed so as to overlap with the flat plate electrode 600B in a predetermined area when the insulator layer 101B is viewed in plan.
  • a capacitor C1 is formed by the plate electrodes 600B and 601B facing each other and the insulator layer 101B sandwiched between the plate electrodes 600B and 601B.
  • the flat plate electrode 602B is formed so as not to overlap with the flat plate electrode 600B in plan view of the insulator layer 101B.
  • the insulator layer 102B is formed on the surface of the insulator layer 101B so as to cover the plate electrodes 601B and 602B.
  • the insulator layer 102B is formed with a thickness D2B.
  • the thickness D2B of the insulator layer 102B is thinner than the thickness D1B of the insulator layer 101B.
  • a flat plate electrode 603B is formed on the surface of the insulator layer 102B.
  • the flat plate electrode 603B is formed so as to overlap the flat plate electrode 602B with a predetermined area and not to overlap the flat plate electrode 601B in plan view of the insulator layer 102B.
  • a capacitor C2 is formed by the plate electrodes 602B and 603B facing each other and the insulator layer 102B sandwiched between the plate electrodes 602B and 603B.
  • An insulator layer 103B is formed on the surface of the insulator layer 102B so as to cover the plate electrode 603B.
  • the plate electrode 600B and the plate electrode 603B are connected by a via electrode 610B that penetrates the insulator layers 101B and 102B.
  • the capacitors C1 and C2 connected in series constituting the input matching circuit 21 can be formed.
  • the thickness D1B of the insulator layer 101B is thicker than the thickness D2B of the insulator layer 102B. Therefore, the interval between the counter electrodes of the capacitor C1 is wider than the interval between the counter electrodes of the capacitor C2.
  • the same effect as the second embodiment can be obtained. Furthermore, compared to the configuration of the second embodiment, the number of insulator layers can be reduced, the power amplifier can be made thinner, and the number of manufacturing steps can be reduced. Further, the cost can be reduced.
  • the capacitor C5 uses the same structure as the capacitor C1, and the capacitors C6 and C7 use the structure of the capacitor C2.
  • the power amplifier having a high ESD protection effect without increasing the size as a whole. Can be realized thinly.

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Abstract

入出力端子からの静電気チャージに対するＥＳＤ耐圧が高い電力増幅器を提供する。高周波信号入力端子（Ｐｉｎ）と高周波信号出力端子（Ｐｏｕｔ）との間には、入力整合回路（２１）、初段増幅回路（１１）、段間整合回路（２２）、終段増幅回路（１２）、出力整合回路（２３）がこの順で接続されている。入力整合回路（２１）のキャパシタ（Ｃ１，Ｃ２）と、出力整合回路（２３）のキャパシタ（Ｃ５）は、初段増幅回路（１１）および終段増幅回路（１２）のバイパスコンデンサとなるキャパシタ（Ｃ６，Ｃ７）よりも、対向電極間の間隔が広くなるように形成されている。

Description

電力増幅器
　本発明は、モノリシックマイクロ波集積回路（ＭＭＩＣ）で形成された電力増幅器に関する。
　従来、ＭＭＩＣで形成された電力増幅器が各種考案されている。例えば、特許文献１に記載の電力増幅器は、ＲＦ信号入力端子とＲＦ信号出力端子との間に、二段接続された増幅素子（例えば電界効果トランジスタやバイポーラトランジスタ）を備える。ＲＦ信号入力端子と初段の増幅素子との間には、入力整合回路が備えられる。終段の増幅素子とＲＦ信号出力端子との間には、出力整合回路が備えられている。初段の増幅素子と終段の増幅素子との間には段間整合回路が備えられている。そして、一般的に、各整合回路には、キャパシタが備えられている。
　このような電力増幅器のキャパシタをＭＭＩＣで実現する場合、半導体基板上に、第１対向電極、絶縁体層、第２対向電極を順次重ね合わせて形成することで、キャパシタが実現される。この構造では、第１対向電極と第２対向電極との対向面積、絶縁体層の誘電率、絶縁体層の厚みによって、キャパシタのキャパシタンスが決定される。
　現在、高周波通信モジュールの小型化に伴って、このような電力増幅器についても小型化が求められている。この際、単に小型化すると、第１、第２対向電極の面積が小さくなり、キャパシタンスが低下する。これを防ぐため、従来は、第１、第２の対向電極に挟まれる絶縁体層の厚みを薄くしていた。
実開平４－１２６４１４号公報
　しかしながら、対向電極間の絶縁体層の厚みを薄くした場合、対向電極間の距離が短くなり、ＥＳＤ（静電気放電）耐圧が低くなってしまう。
　特に、上述のような構成の電力増幅器では、ＲＦ信号入力端子やＲＦ信号出力端子を介して外部から静電気がチャージされることが多く、上述のように、対向電極間の距離が短い構造では、整合回路に用いられるキャパシタが破壊される可能性が高くなってしまう。これにより、電力増幅器のＥＳＤ耐圧を低下させる要因になり、整合回路を通過して増幅用のトランジスタに静電気が印加されてしまい、トランジスタを破壊する可能性が高くなってしまう。
　したがって、本発明の目的は、入出力端子からの静電気チャージによるＥＳＤ耐圧が高い電力増幅器を提供することにある。
　この発明は、高周波信号入力端子と、高周波信号出力端子と、高周波信号入力端子と高周波信号出力端子の間に接続された少なくとも１つの増幅素子とを、半導体基板上にＭＭＩＣで形成した電力増幅器に関するものであり、次の特徴を有する。この電力増幅器は、高周波信号入力端子と該高周波信号入力端子に接続する増幅素子との間に接続された第１キャパシタを含む入力整合回路と、増幅素子に駆動電圧印加端子を接続するための第３キャパシタと、を備える。第１キャパシタおよび第３キャパシタは、半導体基板の表面に順次積み重なるように形成された、第１対向電極、絶縁体層および第２対向電極の組を備える。第１キャパシタを形成する絶縁体層は、第３キャパシタを形成する絶縁体層よりも厚い。
　この構成では、第１キャパシタの対向電極間の間隔が広くなるため、入力整合回路側の絶縁耐圧が向上する。これにより、高周波信号入力端子から印加される静電気が抑圧され、電力増幅器のＥＳＤ耐圧を向上させることができる。
　また、この発明の電力増幅器では、高周波信号出力端子と該高周波信号出力端子に接続する増幅素子との間に接続された第２キャパシタを含む出力整合回路を備え、第２キャパシタを形成する絶縁体層は第３キャパシタを形成する絶縁体層よりも厚いことが好ましい。
　この構成では、第２キャパシタの対向電極間の間隔が広くなるため、出力整合回路側の絶縁耐圧が向上する。これにより、高周波信号出力端子から印加される静電気が抑圧され、電力増幅器のＥＳＤ耐圧をさらに向上させることができる。
　また、この発明の電力増幅器では、次の構成であることが好ましい。増幅素子は、複数の増幅素子が直列接続された構成からなる。電力増幅器は、複数の増幅素子間に直列接続された第４キャパシタを含む段間整合回路を備える。第４キャパシタは、半導体基板表面に順次積み重なるように形成された、第１対向電極、絶縁体層および第２対向電極の組を備える。第１キャパシタおよび第２キャパシタを形成する絶縁体層は、第４キャパシタを形成する絶縁体層よりも厚い。
　この構成では、増幅素子が多段接続される場合であっても、ＭＭＩＣの形状を最小限に抑えながら、効果的にＥＳＤ耐圧効果を向上させることができる。
　また、この発明の電力増幅器では、次の構成であることが好ましい。電力増幅器は、高周波信号入力端子または高周波信号出力端と増幅素子とを接続する接続ラインとグランドとの間を接続する第５キャパシタを備える。第５キャパシタは、半導体基板の表面に順次積み重なるように形成された、第１対向電極、絶縁体層および第２対向電極の組からなる。第５キャパシタを形成する絶縁体層は、第３キャパシタを形成する絶縁体層よりも厚い。
　この構成では、入力整合回路や出力整合回路の絶縁耐圧が更に向上し、ＥＳＤ耐圧がさらに向上する。
　この発明によれば、ＥＳＤ耐圧の高い電力増幅器を実現できる。
本発明の第１の実施形態に係る電力増幅器１０の回路図である。 本発明の第１の実施形態に係る電力増幅器１０をＭＭＩＣで形成する場合の概略構造を示す側面図である。 本発明の第２の実施形態に係る電力増幅器の概略構造を示す側面図である。 本発明の第３の実施形態に係る電力増幅器の概略構造を示す側面図である。
　本発明の第１の実施形態に係る電力増幅器について、図を参照して説明する。図１は本発明の第１の実施形態に係る電力増幅器１０の回路図である。
　電力増幅器１０は、高周波信号入力端子Ｐｉｎと高周波信号出力端子Ｐｏｕｔとを備え、高周波信号入力端子Ｐｉｎから入力される高周波信号を増幅して、高周波信号出力端子Ｐｏｕｔから出力する。
　高周波信号入力端子Ｐｉｎと高周波信号出力端子Ｐｏｕｔとの間には、機能的に、入力整合回路２１、初段増幅回路１１、段間整合回路２２、終段増幅回路１２、および出力整合回路２３がこの順に接続されている。初段増幅回路１１には、増幅素子として、バイポーラトランジスタＴｒ１（以下、単に、トランジスタＴｒ１と称する。）が備えられている。終段増幅回路１２には、増幅素子として、バイポーラトランジスタＴｒ２（以下、単にトランジスタＴｒ２と称する。）が備えられている。
　入力整合回路２１は、キャパシタＣ１，Ｃ２とインダクタＬ１を備える。キャパシタＣ１，Ｃ２は、本発明の「第１キャパシタ」に相当する。
　キャパシタＣ１とキャパシタＣ２は、高周波信号入力端子Ｐｉｎと初段増幅回路１１のトランジスタＴｒ１のベース端子との間に、直列接続されている。キャパシタＣ１は、高周波信号入力端子Ｐｉｎ側に接続され、キャパシタＣ２は初段増幅回路１１側に接続されている。
　キャパシタＣ１とキャパシタＣ２との接続点は、インダクタＬ１を介してグランドに接続されている。
　初段増幅回路１１は、トランジスタＴｒ１、抵抗器Ｒ１、インダクタＬ２、キャパシタＣ６を備える。キャパシタＣ６は、本発明の「第３キャパシタ」に相当する。
　トランジスタＴｒ１のベースは、上述のように入力整合回路２１のキャパシタＣ２に接続されるとともに、抵抗器Ｒ１を介して第１コントロール信号入力端子ＰＣＴＬ１に接続されている。第１コントロール信号入力端子ＰＣＴＬ１からトランジスタＴｒ１のベースに第１コントロール電圧ＶＣＴＬ１が印加される。
　トランジスタＴｒ１のエミッタは、グランドに接続されている。
　トランジスタＴｒ１のコレクタは、段間整合回路２２に接続されるとともに、インダクタＬ２を介して駆動電圧入力端子ＰＣＣ１に接続されている。駆動電圧入力端子ＰＣＣ１からトランジスタＴｒ１に駆動電圧Ｖｃｃ１が印加される。駆動電圧入力端子ＰＣＣ１とインダクタＬ２との接続点は、キャパシタＣ６を介してグランドに接続されている。キャパシタＣ６は、所謂バイパスコンデンサである。
　段間整合回路２２は、キャパシタＣ３からなる。キャパシタＣ３は、本発明の「第４キャパシタ」に相当する。キャパシタＣ３の一方端は、初段増幅回路１１のトランジスタＴｒ１のコレクタに接続されている。キャパシタＣ３の他方端は、終段増幅回路１２のトランジスタＴｒ２のベースに接続されている。
　終段増幅回路１２は、トランジスタＴｒ２、抵抗器Ｒ２、インダクタＬ３、キャパシタＣ７を備える。キャパシタＣ７は、本発明の「第３キャパシタ」に相当する。
　トランジスタＴｒ２のベースは、上述のように段間整合回路２２のキャパシタＣ３に接続されるとともに、抵抗器Ｒ２を介して第２コントロール信号入力端子ＰＣＴＬ２に接続されている。第２コントロール信号入力端子ＰＣＴＬ２からトランジスタＴｒ２のベースに第２コントロール電圧ＶＣＴＬ２が印加される。
　トランジスタＴｒ２のエミッタは、グランドに接続されている。
　トランジスタＴｒ２のコレクタは、出力整合回路２３に接続されるとともに、インダクタＬ３を介して駆動電圧入力端子ＰＣＣ２に接続されている。駆動電圧入力端子ＰＣＣ２からトランジスタＴｒ２に駆動電圧Ｖｃｃ２が印加される。駆動電圧入力端子ＰＣＣ２とインダクタＬ３との接続点は、キャパシタＣ７を介してグランドに接続されている。キャパシタＣ７は、所謂バイパスコンデンサである。
　出力整合回路２３は、インダクタＬ４、キャパシタＣ４，Ｃ５を備える。キャパシタＣ５は、本発明の「第２キャパシタ」に相当する。キャパシタＣ４は、本発明の「第５キャパシタ」に相当する。
　インダクタＬ４の一方端は、終段増幅回路１２のトランジスタＴｒ２のコレクタに接続されている。インダクタＬ４の他方端は、キャパシタＣ５の一方端に接続されている。キャパシタＣ５の他方端は、高周波信号出力端子Ｐｏｕｔに接続されている。インダクタＬ４とキャパシタＣ５との接続点は、キャパシタＣ４を介してグランドに接続されている。
　このような回路構成からなる電力増幅器１０は、半導体基板（例えば、ＧａＡｓ基板）に、上述の電力増幅器１０を構成する全ての回路素子を形成してなるモノリシックマイクロ波集積回路（ＭＭＩＣ）によって実現される。
　図２は本発明の第１の実施形態に係る電力増幅器１０をＭＭＩＣで形成する場合の概略構造を示す側面図である。図２（Ａ）は、入力整合回路２１から初段増幅回路１１のトランジスタＴｒ１までの一部を示している。図２（Ｂ）は、終段増幅回路１２のトランジスタＴｒ２から駆動電圧入力端子ＰＣＣ２までの一部を示している。
　まず、図２（Ａ）を用いて、入力整合回路２１から初段増幅回路１１のトランジスタＴｒ１までの構造を説明する。基板１００は、上述のようにＧａＡｓ基板やシリコン基板等の半導体基板からなる。
　基板１００における入力整合回路２１を形成する領域には、絶縁体層１０１が形成されている。絶縁体層１０１は、例えば窒化ケイ素（ＳｉＮｘ）からなる。
　絶縁体層１０１の表面（基板１００と反対側の面）の所定領域には、平板電極５０１が形成されている。平板電極５０１は、絶縁体層１０１を平面視して（表面に直交する方向に見て）、矩形状や多角形状等の所定面積を有する形状からなる。
　絶縁体層１０１の表面には、絶縁体層１０２，１０３が、平板電極５０１を覆うようにして順次積み重ねて形成されている。絶縁体層１０２，１０３も、絶縁体層１０１と同じく例えば窒化ケイ素（ＳｉＮｘ）からなる。
　絶縁体層１０３の表面（絶縁体層１０２と反対側の面）には、平板電極５０２，５０３が形成されている。
　平板電極５０２は、平板電極５０１と所定面積で対向するように形成されている。互いに対向する平板電極５０１，５０２と、これら平板電極５０１，５０２間に挟まれた絶縁体層１０２，１０３とによって、キャパシタＣ１が形成されている。
　平板電極５０３は、平板電極５０１と所定面積で対向するように形成されている。互いに対向する平板電極５０１，５０３と、これら平板電極５０１，５０３間に挟まれた絶縁体層１０２，１０３とによって、キャパシタＣ２が形成されている。
　平板電極５０３は、後述するベース端子電極２１２に接続されている。
　絶縁体層１０３の表面には、平板電極５０２，５０３、トランジスタＴｒ１のエミッタ端子電極２１３を覆うように絶縁体層１０４が形成されている。絶縁体層１０４も、絶縁体層１０１，１０２，１０３と同じく例えば窒化ケイ素（ＳｉＮｘ）からなる。
　基板１００におけるトランジスタＴｒ１を形成する領域には、コレクタ層２０１が形成されている。コレクタ層２０１は、例えばｎ－ＧａＡｓからなる。
　コレクタ層２０１の表面（基板１００と反対側の面）には、コレクタ端子電極２１１と、ベース層２０２とが形成されている。コレクタ端子電極２１１とベース層２０２は、離間して形成されている。ベース層２０２は、例えばｐ－ＧａＡｓからなる。
　ベース層２０２の表面（コレクタ層２０１と反対側の面）には、ベース端子電極２１２とエミッタ層２０３とが形成されている。ベース端子電極２１２とエミッタ層２０３は、離間して形成されている。エミッタ層２０３は、例えば、ｎ－ＧａＡｓ層等のからなる。ベース端子電極２１２は、平板電極５０３に接続されている。エミッタ層２０３の表面には、エミッタ端子電極２１３が形成されている。このエミッタ端子電極２１３は、図示しない電極パターンにより、グランドに接続されている。
　このような構成により、入力整合回路１１のキャパシタＣ１，Ｃ２と初段増幅回路１１のトランジスタＴｒ１とが形成される。
　次に、図２（Ｂ）を用いて、終段増幅回路１２のトランジスタＴｒ２からキャパシタＣ７までの構造を説明する。トランジスタＴｒ２はトランジスタＴｒ１とは同じ構造で形成されている。したがって、トランジスタＴｒ２の構造については、説明を省略する。
　基板１００の表面のインダクタＬ３およびキャパシタＣ７を形成する領域には、絶縁体層１０１が形成されている。
　絶縁体層１０１の表面（基板１００と反対側の面）におけるインダクタＬ３を形成する領域には、スパイラル電極３０１が形成されている。絶縁体層１０１の表面におけるキャパシタＣ７を形成する領域には、平板電極４０１が形成されている。スパイラル電極３０１と平板電極４０１は所定の引き回し電極等によって接続されている。
　絶縁体層１０１の表面には、スパイラル電極３０１および平板電極４０１を覆うようにして絶縁体層１０２が形成されている。スパイラル電極３０１によって、インダクタＬ３が形成されている。
　絶縁体層１０２の表面には、平板電極４０２が形成されている。平板電極４０２は、平板電極４０１と所定面積で対向するように形成されている。互いに対向する平板電極４０１，４０２と、これら平板電極４０１，４０２間に挟まれた絶縁体層１０２とによって、キャパシタＣ７が形成されている。なお、平板電極４０２は、図示しない電極パターンを介してグランドに接続されている。
　絶縁体層１０２の表面には、絶縁体層１０３が形成されている。絶縁体層１０３の表面には、ブリッジ電極３０２が形成されている。ブリッジ電極３０２は、所定幅の帯状電極である。ブリッジ電極３０２の一方端は、コレクタ電極端子２１１に接続されている。ブリッジ電極３０２の他方端は、ビア電極３０３を介してスパイラル電極３０１に接続されている。
　絶縁体層１０３およびブリッジ電極３０２、平板電極４０２の表面には、絶縁体層１０４が形成されている。絶縁体層１０４は、上述のように、トランジスタＴｒ１のエミッタ端子電極２１３も覆うように形成されている。
　このような構成により、終段増幅回路１２のトランジスタＴｒ２、インダクタＬ３、およびキャパシタＣ７が形成されている。
　ここで、図２（Ａ）に示すように、キャパシタＣ１を構成する平板電極５０１，５０２間には、絶縁体層１０２，１０３が配置されている。これにより、平板電極５０１，５０２は、二層の絶縁体層１０２，１０３の厚みに相当する間隔Ｄ１だけ離間している。
　また、図２（Ａ）に示すように、キャパシタＣ２を構成する平板電極５０１，５０３間には、絶縁体層１０２，１０３が配置されている。これにより、平板電極５０１，５０３は、二層の絶縁体層１０２，１０３の厚みに相当する間隔Ｄ２（＝Ｄ１）だけ離間している。
　一方、図２（Ｂ）に示すように、キャパシタＣ７を構成する平板電極４０１，４０２間には、絶縁体層１０２が配置されている。これにより、平板電極４０１，４０２は、二層の絶縁体層１０２の厚みに相当する間隔Ｄ７だけ離間している。
　ここで、絶縁体層１０２，１０３が同じ厚みであれば、Ｄ１＝Ｄ２＝２×Ｄ７となる。
　このような構成により、キャパシタＣ１，Ｃ２の対向電極の間隔Ｄ１は、キャパシタＣ７の対向電極の間隔Ｄ７よりも広くなる。これにより、入力整合回路２１を構成するキャパシタの対向電極の間隔が、バイパスコンデンサを構成するキャパシタの対向電極の間隔よりも広くなる。したがって、入力整合回路２１を構成するキャパシタの静電耐圧が向上し、高周波信号入力端子Ｐｉｎ側からのＥＳＤ耐圧を向上させることができる。
　また、図示していないが、出力整合回路２３のキャパシタＣ５も、図２（Ａ）のキャパシタＣ１，Ｃ２と同様の構造によって形成されている。これにより、高周波信号出力端子Ｐｏｕｔ側からのＥＳＤ耐圧を向上させることができる。
　以上のような構成により、本実施形態の構成を用いれば、ＥＳＤ耐圧の高い電力増幅器を実現することができる。
　この際、各整合回路を構成するキャパシタＣ１，Ｃ２，Ｃ５は、バイパスコンデンサＣ６，Ｃ７と比較して、元々キャパシタンスが小さい。したがって、キャパシタＣ１，Ｃ２，Ｃ５の対向電極の間隔を広げることにより生じるキャパシタンス低下を、対向電極の面積を広くすることで補償しても、電力増幅器１０の全体面積に与える影響は少ない。これにより、殆ど大型化することなく、ＥＳＤ耐圧の高い電力増幅器を実現することができる。
　なお、構造を図示していないが、出力整合回路２３の信号ラインとグランド間を接続するキャパシタＣ４についても、キャパシタＣ１，Ｃ２と同様に対向電極間の間隔を広くするとよい。これにより、ＥＳＤ耐圧がさらに高い電力増幅器を実現することができる。
　次に、本発明の第２の実施形態に係る電力増幅器について、図を参照して説明する。本実施形態の電力増幅器は、第１の実施形態の電力増幅器と同じ回路構成であり、キャパシタの構造が異なる。
　図３は、本発明の第２の実施形態に係る電力増幅器の概略構造を示す側面図である。図３では、キャパシタＣ１，Ｃ２の部分のみを図示し、他の部分の図示を省略している。なお、図３では、平板面に沿う方向と比較して厚み方向を誇張して記載している。
　基板１００の表面には、絶縁体層１０１Ａが形成されている。絶縁体層１０１Ａの表面には、平板電極６０１Ａ，６０２Ａが形成されている。平板電極６０１Ａ，６０２Ａは、所定間隔、離間して形成されている。
　絶縁体層１０１Ａの表面には、平板電極６０１Ａ，６０２Ａを覆うようにして絶縁体層１０２Ａが形成されている。
　絶縁体層１０２Ａの表面には、平板電極６０３Ａが形成されている。平板電極６０３Ａは、絶縁体層１０２Ａを平面視して、平板電極６０２Ａと所定面積で重なり、平板電極６０１Ａと重ならないように形成されている。互いに対向する平板電極６０２Ａ，６０３Ａと、これら平板電極６０２Ａ，６０３Ａ間に挟まれた絶縁体層１０２Ａとによって、キャパシタＣ２が形成されている。
　絶縁体層１０２Ａの表面には、平板電極６０３Ａを覆うようにして絶縁体層１０３Ａが形成されている。
　絶縁体層１０３Ａの表面には、平板電極６０４Ａが形成されている。平板電極６０４Ａは、絶縁体層１０３Ａを平面視して、平板電極６０１Ａと所定面積で重なり合うように形成されている。互いに対向する平板電極６０１Ａ，６０４Ａと、これら平板電極６０１Ａ，６０４Ａ間に挟まれた絶縁体層１０２Ａ，１０３Ａとによって、キャパシタＣ１が形成されている。
　平板電極６０４Ａと平板電極６０３Ａとは、絶縁体層１０３Ａを貫通するビア電極６１０Ａによって接続されている。
　このような構成により、入力整合回路２１を構成する直列接続されたキャパシタＣ１，Ｃ２を形成することができる。
　この構成では、キャパシタＣ１の対向電極の間隔は、絶縁体層１０２Ａの厚みと絶縁体層１０３Ａの厚みを加算した厚みＤ１Ａとなる。キャパシタＣ２の対向電極の間隔は、絶縁体層１０２Ａの厚みである厚みＤ２Ａとなる。したがって、キャパシタＣ１の対向電極の間隔がキャパシタＣ２の対向電極の間隔よりも広くなる。
　これにより、キャパシタＣ１の静電耐圧は、キャパシタＣ２の静電耐圧よりも高くなる。キャパシタＣ１とキャパシタＣ２の接続点は、インダクタＬ１を介してグランドに接続されているため、このように高周波信号入力端子Ｐｉｎ側のキャパシタＣ１の静電耐圧を向上させることで、ＭＭＩＣの面積の増加量を最小限に留めながら、高周波信号入力端子Ｐｉｎ側からの静電気のチャージによる電力増幅器の各回路素子の破壊を、より効果的に抑制することが可能になる。
　なお、この場合、少なくともキャパシタＣ５には、キャパシタＣ１と同じ構造を用い、キャパシタＣ６，Ｃ７には、キャパシタＣ２の構造を用いることで、全体として大型化することなく、ＥＳＤ保護効果の高い電力増幅器を実現することができる。
　次に、本発明の第３の実施形態に係る電力増幅器について、図を参照して説明する。本実施形態の電力増幅器は、第１の実施形態の電力増幅器と同じ回路構成であり、キャパシタの構造が異なる。
　図４は、本発明の第３の実施形態に係る電力増幅器の概略構造を示す側面図である。図４では、キャパシタＣ１，Ｃ２の部分のみを図示し、他の部分の図示を省略している。なお、図４では、平板面に沿う方向と比較して厚み方向を誇張して記載している。
　基板１００の表面には、平板電極６００Ｂが形成されている。基板１００の表面には、平板電極６００Ｂを覆うようにして絶縁体層１０１Ｂが形成されている。絶縁体層１０１Ｂは、厚みＤ１Ｂで形成されている。
　絶縁体層１０１Ｂの表面には、平板電極６０１Ｂ，６０２Ｂが形成されている。平板電極６０１Ｂ，６０２Ｂは、所定間隔、離間して形成されている。
　平板電極６０１Ｂは、絶縁体層１０１Ｂを平面視して、平板電極６００Ｂと所定面積で重なるように形成されている。互いに対向する平板電極６００Ｂ，６０１Ｂと、これら平板電極６００Ｂ，６０１Ｂ間に挟まれた絶縁体層１０１Ｂとによって、キャパシタＣ１が形成されている。
　平板電極６０２Ｂは、絶縁体層１０１Ｂを平面視して、平板電極６００Ｂと重ならないように形成されている。
　絶縁体層１０１Ｂの表面には、平板電極６０１Ｂ，６０２Ｂを覆うようにして絶縁体層１０２Ｂが形成されている。絶縁体層１０２Ｂは、厚みＤ２Ｂで形成されている。絶縁体層１０２Ｂの厚みＤ２Ｂは、絶縁体層１０１Ｂの厚みＤ１Ｂよりも薄い。
　絶縁体層１０２Ｂの表面には、平板電極６０３Ｂが形成されている。平板電極６０３Ｂは、絶縁体層１０２Ｂを平面視して、平板電極６０２Ｂと所定面積で重なり、平板電極６０１Ｂと重ならないように形成されている。互いに対向する平板電極６０２Ｂ，６０３Ｂと、これら平板電極６０２Ｂ，６０３Ｂ間に挟まれた絶縁体層１０２Ｂとによって、キャパシタＣ２が形成されている。
　絶縁体層１０２Ｂの表面には、平板電極６０３Ｂを覆うようにして絶縁体層１０３Ｂが形成されている。
　平板電極６００Ｂと平板電極６０３Ｂとは、絶縁体層１０１Ｂ，１０２Ｂを貫通するビア電極６１０Ｂによって接続されている。
　このような構成により、入力整合回路２１を構成する直列接続されたキャパシタＣ１，Ｃ２を形成することができる。
　この構成では、絶縁体層１０１Ｂの厚みＤ１Ｂが絶縁体層１０２Ｂの厚みＤ２Ｂよりも厚い。したがって、キャパシタＣ１の対向電極の間隔は、キャパシタＣ２の対向電極の間隔よりも広くなる。
　これにより、第２の実施形態と同様の作用効果が得られる。さらに、第２の実施形態の構成と比較して、絶縁体層数を減らすことができ、電力増幅器の薄型化が可能になるとともに、製造工数を減らすことができる。また、低コスト化が可能となる。
　なお、この構成でも、少なくともキャパシタＣ５には、キャパシタＣ１と同じ構造を用い、キャパシタＣ６，Ｃ７には、キャパシタＣ２の構造を用いることで、全体として大型化することなくＥＳＤ保護効果の高い電力増幅器を薄型に実現することができる。
１０：電力増幅器、
１１：初段増幅回路、１２：終段増幅回路、２１：入力整合回路、２２：段間整合回路、２３：出力整合回路、
１００：基板、
１０１，１０２，１０３，１０４，１０１Ａ，１０２Ａ，１０３Ａ，１０４Ａ，１０１Ｂ，１０２Ｂ，１０３Ｂ：絶縁体層、
２０１：コレクタ層、２０２：ベース層、２０３：エミッタ層、２１１：コレクタ端子電極、２１２：ベース端子電極、２１３：エミッタ端子電極、
３０１：スパイラル電極、３０２：ブリッジ電極、３０３，６１０Ａ，６１０Ｂ：ビア電極、
４０１，４０２，５０１，５０２，５０３，６０１Ａ，６０２Ａ，６０３Ａ，６０４Ａ，６００Ｂ，６０１Ｂ，６０２Ｂ，６０３Ｂ：平板電極、
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７：キャパシタ、
Ｌ１，Ｌ２，Ｌ３，Ｌ４：インダクタ、
Ｐｉｎ：高周波信号入力端子、Ｐｏｕｔ：高周波信号出力端子、ＰＣＴＬ１：第１コントロール信号入力端子、ＰＣＴＬ２：第２コントロール信号入力端子、ＰＣＣ１，ＰＣＣ２：駆動電圧入力端子、
Ｒ１，Ｒ２：抵抗器、
Ｔｒ１，Ｔｒ２：バイポーラトランジスタ

Claims (4)

  1. 　高周波信号入力端子と、高周波信号出力端子と、前記高周波信号入力端子と前記高周波信号出力端子の間に接続された少なくとも１つの増幅素子とを、半導体基板上にＭＭＩＣで形成した電力増幅器であって、
    　前記高周波信号入力端子と該高周波信号入力端子に接続する前記増幅素子との間に接続された第１キャパシタを含む入力整合回路と、
    　前記増幅素子に駆動電圧印加端子を接続するための第３キャパシタと、を備え、
    　前記第１キャパシタおよび前記第３キャパシタは、前記半導体基板の表面に順次積み重なるように形成された、第１対向電極、絶縁体層および第２対向電極の組を備え、
    　前記第１キャパシタを形成する絶縁体層は、前記第３キャパシタを形成する絶縁体層よりも厚い、電力増幅器。
  2. 　前記高周波信号出力端子と該高周波信号出力端子に接続する前記増幅素子との間に接続された第２キャパシタを含む出力整合回路を備え、
    　前記第２キャパシタを形成する絶縁体層は、前記第３キャパシタを形成する絶縁体層よりも厚い、請求項１に記載の電力増幅器。
  3. 　前記増幅素子は、複数の増幅素子が直列接続された構成からなり、
    　前記複数の増幅素子間に直列接続された第４キャパシタを含む段間整合回路を備え、
    　前記第４キャパシタは、前記半導体基板表面に順次積み重なるように形成された、第１対向電極、絶縁体層および第２対向電極の組を備え、
    　前記第１キャパシタおよび前記第２キャパシタを形成する絶縁体層は、前記第４キャパシタを形成する絶縁体層よりも厚い、請求項１または請求項２に記載の電力増幅器。
  4. 　前記高周波信号入力端子または前記高周波信号出力端と前記増幅素子とを接続する接続ラインとグランドとの間を接続する第５キャパシタを備え、
    　前記第５キャパシタは、前記半導体基板表面に順次積み重なるように形成された、第１対向電極、絶縁体層および第２対向電極の組からなり、
    　前記第５キャパシタを形成する絶縁体層は、前記第３キャパシタを形成する絶縁体層よりも厚い、請求項１乃至請求項３のいずれかに記載の電力増幅器。
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