JP4614477B2 - 半導体素子及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000000758 substrate Substances 0.000 claims description 66
- 239000012212 insulator Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 150000001875 compounds Chemical class 0.000 claims description 8
- 239000000696 magnetic material Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 241000238876 Acari Species 0.000 claims 1
- 239000010408 film Substances 0.000 description 97
- 239000010410 layer Substances 0.000 description 33
- 239000011162 core material Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 230000008859 change Effects 0.000 description 9
- 239000003963 antioxidant agent Substances 0.000 description 7
- 230000003078 antioxidant effect Effects 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000003064 anti-oxidating effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012476 oxidizable substance Substances 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
- 229910000859 α-Fe Inorganic materials 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F17/0033—Printed inductances with the coil helically wound around a magnetic core
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Coils Or Transformers For Communication (AREA)
- Manufacturing Cores, Coils, And Magnets (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に係り、特に集積回路用螺旋形インダクタ及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路を構成するために、トランジスタ、抵抗、インダクタ等の個別素子を使用する必要がある。インダクタはその構造が他の素子よりも複雑であるため、製造が容易ではない。
【０００３】
図１５乃至図１８は、従来技術によるインダクタ製造方法を説明するための斜視図であって、米国特許第３，６１４，５５４号（発明の名称：“Ｍｉｎｉａｔｕｒｉｚｅｄ Ｔｈｉｎ Ｆｉｌｍ Ｉｎｄｕｃｔｏｒｓ Ｆｏｒ Ｕｓｅ Ｉｎ Ｉｎｔｅｒｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ”、出願番号第７７０，３７５号）に開示されたものである。
【０００４】
即ち、図１５に示すように、半導体基板１０に集積回路のコレクタ１３を設計に従い形成した後、基板の表面を第１絶縁層１２で覆い、コレクタ１３と接続する導電性のコレクタターミナル１５を形成し、インダクタを構成する第１乃至第８下部導電線１４ａ−１４ｈを金属物質で形成する。次いで、図１６に示すように、それら第１乃至第８下部導電線１４ａ−１４ｈの形成された基板の表面を覆うように酸化膜１６を形成し、それら第１乃至第８下部導電線１４ａ−１４ｈと直交するようにバー（ｂａｒ）１８を磁気物質（ｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）で形成する。
【０００５】
次いで、図１７に示すように、バー１８の形成された基板の表面を覆うように第２絶縁層２０を形成し、それら第１乃至第８下部導電線１４ａ−１４ｈの一端を露出させる第１乃至第８コンタクトホール２２ａ、２２ｈとそれら第１乃至第８下部導電線１４ａ−１４ｈの他端を露出させる第９乃至第１５コンタクトホール２４ｂ−２４ｈを第２絶縁層２０に形成する。
【０００６】
次いで、図１８に示すように、それらコンタクトホールが埋め立てられるように酸化膜１６上に金属物質層を形成しこれをパターニングして、第１コンタクトホール２２ａを通じて第１下部導電線１４ａの一端と連結され、第９コンタクトホール２４ｂを通じて第２下部導電線１４ｂの他端と連結される第１上部導電線２６ａと、第２コンタクトホール２２ｂを通じて第２下部導電線１４ｈの一端と連結され、第１０コンタクトホール２４ｃを通じて第３下部導電線１４ｃの他端と連結される第２上部導電線２６ｂと、第３コンタクトホール２２ｃを通じて第３下部導電線１４ｃの一端と連結され、第１１コンタクトホール２４ｄを通じて第４下部導電線１４ｄの他端と連結される第３上部導電線２６ｃと、第４コンタクトホール２２ｄを通じて第４下部導電線１４ｄの一端と連結され第１２コンタクトホール２４ｃを通じて第５下部導電線１４ｅの他端と連結される第４上部導電線２６ｄと、第５コンタクトホール２２ｅを通じて第５下部導電線１４ｅの一端と連結され第１３コンタクトホール２４ｆを通じて第６下部導電線１４ｆの他端と連結される第５上部導電線２６ｃと、第６コンタクトホール２２ｆを通じて第６下部導電線１４ｆの一端と連結され第１４コンタクトホール２４ｇを通じて第７下部導電線１４ｇの他端と連結される第６上部導電線２６ｆと、第７コンタクトホール２２ｇを通じて前記第７下部導電線１４ｇの一端と連結され第１５コンタクトホール２４ｈを通じて第８下部導電線１４ｈの他端と連結される第７上部導電線２６ｇと、第８下部導電線１４ｈの一端と連結される外部信号の印可のための金属パッド３０と、をそれぞれ形成する。
【０００７】
このとき、第１乃至第８下部導電線１４ａ−１４ｈと第１乃至第７上部導電線２６ａ−２６ｇは一つのインダクタコイルを構成する。
【０００８】
図１９は、図１８のａ−ａ′線に沿って切断した断面図であって、従来のインダクタの一断面を図示する。図中、図１５乃至図１８で説明した図面符号と同一な符号は同一部材を意味する。
【０００９】
第２下部導電線１４ｂの一端には第２上部導電線２６ｂが連結され、他端には第１上部導電線２６ａが連結されている。
【００１０】
【発明が解決しようとする課題】
このような従来技術では、まず、インダクタコイルの導電線の線幅を微細にする場合、酸化膜１６と第２絶縁層２０の厚さは一定となるが、以下のような理由により磁気インダクタンスＬ値が減少する。
【００１１】
比透磁率μS 、断面積Ｓの磁気物質にＮ回だけ巻回されたインダクタコイル（ｉｎｄｕｃｔｏｒ ｃｏｉｌ）の場合、電流Ｉがインダクタコイルに沿って流れると磁界Ｈが発生し、このときの磁気誘導（ｓｅｌｆ ｉｎｄｕｃｔａｎｃｅ）Ｌは式（１）のように表わされる。
【００１２】
Ｌ＝ＮμO μS ＨＳ／Ｉ 式（１）
二つのインダクタが構成される場合、相互インダクタンスは式（２）のように表わされる。式（２）でｉは電流、Ｖは電圧、Φは磁束密度、ｎは巻線数をそれぞれ示す。
【００１３】
Ｍ21＝ｎ2 Φ21／i1, M21＝M12 ＝ｍ，V1／V2＝i2／i1 式（２）
式（１）によると、磁気誘導Ｌはインダクタコイル内部の断面積Ｓに比例するが、このインダクタコイル内部の断面積Ｓは、バー１８と並んでいる方向の半導体基板１０の長さをａとし、コンタクトホールの垂直方向長さをｂ（図１９のｂ参照）とした時、Ｓ＝ａ×ｂとなる。
【００１４】
このとき、上述の米国特許第３，６１４，５５４号によると、長さａはインダクタが占めるデザイン上の大きさに係り、長さｂは酸化膜１６と第２絶縁層２０との厚さの和により決定される。しかし、長さｂの値は酸化膜１６と第２絶縁層２０の厚さを一定にしてもインダクタコイルの状態に従い異なり、インダクタコイルを構成する下部導電線と上部導電線の線幅を、例えば０．５μｍ以下に微細にする場合、長さｂの値は前記線幅に相対的に従属されて制限を受け、これは結果的にＬ値を低下させる要因として作用する。
【００１５】
又、磁界の変化を均一に維持することができない。
【００１６】
これは、米国特許第３，６１４，５５４号に記述されたインダクタコイルが円形に巻き取られた状態でないためである。即ち、インダクタコイルが円形でない場合、コイルが曲がった部分（例えば、図１９のＩ参照）で急激な磁界の変化が発生して磁界の連続的な変化を作ることができないためである。
【００１７】
このような問題点を解決するため本発明の目的は、磁気インダクタンス値を容易に増加させ、磁界の変化を均一に維持し得る集積回路用螺旋形インダクタ及びその製造方法を提供しようとするものである。
【００１８】
【課題を解決するための手段】
前記目的を達成するため本発明は、半導体基板上に形成された絶縁層と、前記絶縁層に形成された半円形状の溝と、前記溝上に形成された円柱形状の絶縁体と、前記絶縁体と前記溝との間に形成された複数の下部導電線及び前記絶縁体上にそれら下部導電線と接触するように形成された上部導電線からなったスプリング形状のインダクタと、を備えたことを特徴とする。（参考例）
【００１９】
それら複数個の下部導電線は、溝の長手方向に沿って所定間隔を置いて斜めに配列され、各下部導電線は前記溝を横切るように形成され、それら上部導電線は溝の長手方向に沿って所定間隔を置いて前記下部導電線と反対方向に斜めに配列され、各上部導電線は前記溝を横切って形成される。且つ、前記各上部導電線は下部導電線の中のいずれか一つの一端と該一端に隣接して配置された他の下部導電線の他端とを連結するように形成される。それら下部及び上部導電線は不純物のドープされた多結晶シリコン及びタングステンのような導電物質よりなる。（参考例）
【００２０】
前記半導体基板はシリコン基板及びガリウム砒素のような化合物半導体基板中の何れか一つであることが好ましく、前記上部導電線と連結される部分を除外した全ての下部導電線の表面は酸化膜及び窒化膜のような酸化防止膜で二重被覆され、前記溝の下部導電線の間は、スピンオングラス（ＳＯＧ）のような物質で埋め立てることが好ましい。（参考例）
【００２１】
又、前記目的を達成するため本発明による集積回路用インダクタを具備した半導体素子の製造方法は、半導体基板上に形成された絶縁層に半円形状の溝を形成する工程と、前記溝上に所定間隔を置いて複数の下部導電線を形成する工程と、前記下部導電線の形成された前記溝と基板上部に円柱形状の絶縁体を形成する工程と、前記絶縁体上にそれら下部導電線と接触する複数の上部導電線を形成する工程と、を備えることを特徴とする。（参考例）
【００２２】
このとき、前記溝を形成する工程は、前記絶縁層上に窒化膜を形成する段階と、前記窒化膜上に溝の形成されるべき部分の前記窒化膜を露出させるように感光膜パターンを形成する段階と、前記感光膜パターンをマスクとして前記窒化膜を食刻して溝の形成されるべき部分の前記絶縁層を露出させる段階と、前記露出された前記絶縁層を食刻する段階と、からなる。前記絶縁層を食刻する段階は、等方性食刻方式、又は異方性食刻と等方性食刻とを混合した方式中何れか一つの方式で行う。（参考例）
【００２３】
前記下部導電線は、所定間隔を置いて溝の長手方向に斜めに配列され、各下部導電線は前記溝を横切るように形成される。（参考例）
【００２４】
前記下部導電線を形成する工程と絶縁体を形成する工程との間に、それら各下部導電線の表面に絶縁膜を形成する工程、前記絶縁膜の形成された基板の全面を酸化防止膜で覆う工程、及び前記溝の下部導電線の間をＣＭＰ又はエッチバック工程により埋立物で埋め立てる工程を追加して備えることが出来る。（参考例）
【００２５】
前記溝と基板の表面とに絶縁体を形成する工程は、基板の全面に前記溝を完全に埋め立てる程の厚さに酸化可能な物質を積層する段階、及び酸化可能な物質を酸化させて溝と基板の上部とに絶縁体を形成する段階よりなる。（参考例）
【００２６】
前記溝と基板の表面とを酸化可能な物質で充填させる工程は、基板の全面の前記溝を完全に埋め立てるほどの厚さに酸化可能な物質を積層する段階、及び前記酸化可能な物質をＣＭＰ又はエッチバック工程を用いて前記溝のみに充填されるようにする段階よりなり、前記酸化可能な物質は多結晶シリコンと非シリコン中の何れか一つである。（参考例）
【００２７】
又、本発明は、半導体基板上に形成された半円形状の溝と、前記溝上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、マグネティックコアを第２絶縁膜で覆った円柱形状の絶縁体と、前記絶縁体と前記第１絶縁膜との間に形成された複数個の下部導電線と前記絶縁体上に前記下部導電線と接触するように形成された複数個の上部導電線とからなるスプリング形状のインダクタと、を備える半導体素子を提供しようとするものである。
【００２８】
それら下部及び上部導電線はアルミニウム又は銅のような低抵抗導電物質で形成し、前記基板と下部導電線との間、且つ下部導電線と上部導電線との間に絶縁のための絶縁膜として酸化膜がそれぞれ形成され、前記マグネティックコアは酸化膜で完全に覆われる。
【００２９】
そして、本発明は、半導体基板に半円形状の溝を形成する工程と、前記溝上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に所定間隔を置いて複数個の下部導電線を形成する工程と、前記下部導電線の形成された前記溝にマグネティックコアを第２絶縁膜で覆った円柱形状の絶縁体を形成する工程と、前記絶縁体上に前記下部導電線と接触するよう複数個の上部導電線を形成する工程と、を備える半導体素子の製造方法を提供することを特徴とする。
【００３０】
前記溝を形成する工程は、前記基板上にバッファ用酸化膜を形成する段階と、前記酸化膜上にシリコン窒化膜及び高温酸化膜を形成する工程と、前記高温酸化膜、シリコン窒化膜、及びバッファ用酸化膜を食刻してトレンチを形成する工程と、基板の全面に酸化膜を形成する工程と、この酸化膜を湿式食刻して半円形状の溝を形成する工程と、前記高温酸化膜、シリコン窒化膜、及びバッファ用酸化膜を除去する工程と、を包含する。
【００３１】
前記下部導電線を形成する段階は、基板の全面に酸化膜を形成する工程と、前記酸化膜上に導電性物質を形成する工程と、前記導電線物質をパターニングして前記溝の長手方向に沿って所定間隔に配列される複数個の下部導電線を形成する工程と、からなる。それら上下部導電線はアルミニウム又は銅のような低抵抗物質からなる。
【００３２】
前記マグネティックコアを形成する工程は、前記下部導電線の形成された基板上の絶縁膜に酸化膜、磁性物質、及びキャッピング酸化膜を順次形成する工程と、前記磁性物質をパターニングして前記溝にマグネティックコアを形成する工程と、前記マグネティックコアの両方側に酸化膜からなるスペーサを形成してマグネティックコアを酸化膜で囲む工程と、を包含する。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００３４】
図１（Ａ），（Ｂ）は、それぞれ本発明の方法により製造されたインダクタを具備した半導体素子の断面図及び平面図で、断面図（Ａ）は平面図（Ｂ）のａ−ａ′線に沿って切断したものである。
【００３５】
本発明に係るインダクタの第１実施形態は、半導体基板３０上の絶縁層３２に形成された半円柱形状の溝３８と、この溝３８の長手方向に沿って所定間隔を置いて斜めに前記溝３８を横切るように配列された下部導電線４０（４０ａ−４０ｇ）と、溝３８上部に形成された円柱形状の絶縁体５０及び平坦な基板上に形成された絶縁体５２と、それら下部導電線４０中隣接する二つの下部導電線の一端と接触部Ａを通じて連結されるようにそれら下部導電線４０と反対方向に斜めに溝３８の長手方向に沿って所定間隔を置いて溝３８を横切るように形成された上部導電線５４ａ−５４ｆと、絶縁体５２と下部導電線上部に形成されたマグネティックコア４７と、を包含する。
【００３６】
又、本発明のインダクタは、接触部Ａを除いた下部導電線４０の表面上に形成された酸化膜４２、接触部Ａを除いた基板の全面に形成された酸化防止膜４４、溝３８に埋め立てられた埋立層４６、及び上部導電線５４を包含した基板の全面に形成された保護膜５６を包含する。
【００３７】
このとき、それら下部導電線は半円形状の溝３８を横切る一番短い線と並行するように所定間隔を置いて配列されるものでなく、斜めに所定間隔を置いて配列される。そして、それら上部導電線５４はそれら下部導電線４０と反対方向に斜めに所定間隔を置いて配列され、隣接する二つの下部導電線の一端にそれぞれ接触される。即ち、第１上部導電線５４ａは第１下部導電線４０ａの一端と第２下部導電線４０ｂの一端とに接触部Ａを通じてそれぞれ接触する。第２上部導電線５４ｂは第２下部導電線４０ｈの他端と第３下部導電線４０ｃの一端とに接触部Ａを通じてそれぞれ接触する。残りの上部導電線５４ｃ−５４ｆは前述の方法と同様に形成される。
【００３８】
従って、それら下部導電線と上部導電線とは、従来と異なってその連結部位が円形になった螺旋形コイルをなすことがわかる。
【００３９】
本発明は、前記下部及び上部導電線を不純物のドープされた多結晶シリコン又はタングステンのような導電物質で形成し、半導体基板３０としてはシリコン基板又はガリウム砒素のような化合物基板を使用する。
【００４０】
従って、本発明のインダクタによると、（１）磁気インダクタンス値が上部導電線と下部導電線とを連結するためのコンタクトホールの垂直方向の長さにより左右されず、絶縁体５０の厚さにより左右されるから、螺旋形コイルを構成する導電線の線幅により磁気タンダクタンス値が相対的に従属するという従来の問題点を解決することができる。（２）下部導電線と上部導電線の全てが円柱形状の絶縁体を囲む形態になり、従来とは異なって円形のコイルを形成できるため、コイルの曲がった部分（例えば図１９（Ｉ）参照）で急激な磁界の変化が発生し、磁界の連続的な変化を作ることが出来なかった従来の問題点を解決することができる。
【００４１】
図２乃至図７は、本発明によるインダクタを具備した半導体素子の製造方法を説明するための図であって、各図の（Ａ）は断面図、（Ｂ）は平面図をそれぞれ示す。
【００４２】
まず、図２（Ａ），（Ｂ）は、半導体基板３０に半導体インダクタの螺旋形コイル部分を形成するため半円形状の溝３８を形成した後の断面図であって、シリコン又はガリウム砒素のような化合物からなる半導体基板３０上に、例えば、１０，０００Å程の厚さの酸化物を塗布して第１絶縁層３２を形成する。
【００４３】
次いで、第１絶縁層３２上にシリコン窒化膜３４を、例えば、１，５００Å程の厚さに形成し、この窒化膜３４上に半円柱形状の溝の形成されるべき領域のシリコン窒化膜３４を露出させるように感光膜パターン３６を形成した後、この感光膜パターン３６をマスクとしてシリコン窒化膜３４を食刻して半円柱形状の溝の形成されるべき領域の第１絶縁層３２を露出させ、露出された第１絶縁層３２を食刻して円形状の溝３８を形成する。半円形状の溝３８は螺旋形の半導体インダクタが形成される部分である。このとき、第１絶縁層３２を等方性食刻方法、又は異方性食刻と等方性食刻とを混合した方法により食刻して溝３８を形成する。
【００４４】
図３（Ａ），（Ｂ）は、下部導電線４０及びマグネティックコアを形成した後の図を示す。即ち、感光膜パターン３６とシリコン窒化膜３４とを除去し、溝３８を包含する基板の全面に、例えば不純物のドープされた多結晶シリコン（ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉ）またはタングステンのような導電物質を蒸着する。次いで、通常の方法により導電物質をパターニングしてインダクタの下部導電線４０を形成し、このとき、下部導電線４０は溝３８を横切って形成される。次いで、それら下部導電線４０上に約１５０Åの厚さを有する緩衝用酸化膜４２を形成する。このとき、酸化膜４２は下部導電線４０の表面を酸化させて形成するか、酸化膜４２を蒸着するか又は成長させて形成する。次いで、基板の全面に、例えば窒化物のような酸化防止膜４４を約５００Å程度の厚さに蒸着し、溝３８内のそれら下部導電線４０の間の空間に埋立層４６を形成する。例えばシリコン−オングラスＳＯＧのような流動性物質を溝３８内の下部導電線４０が埋め立てられるように約２０００Åの厚さに形成した後エッチバックして下部導電線４０の間の空間に埋立層４６を形成する。その後、基板全面に例えば磁性物質又は導電物質などのコア物質を１０００Åの厚さに形成した後、湿式又は乾式方法によりパターニングして溝３８の内部のみにマグネティックコア４７を形成する。
【００４５】
図４（Ａ），（Ｂ）は、半円形溝３８に酸化可能な物質を埋め立てて基板を平坦化させた後の図を示す。即ち、基板の全面に亘って、例えば多結晶シリコン又は非晶質シリコン（ａｒｍｏｒｐｈｏｓ ｓｉｌｉｃｏｎ）のような酸化可能な物質を、例えば、１００００Å程の厚さに形成し、化学物理的ポリシング（ＣＭＰ）又はエッチバック（ｅｔｃｈｂａｃｋ）のような工程を行って基板を平坦化させる。このとき、酸化防止層４４及び埋立層４６が露出されるまで前記酸化可能な物質を食刻し、この酸化可能な物質４８は半円形溝３８の凹んだ部分に形成された第１酸化部４８ａとその他の部分に形成された第２酸化部４８ｂとに分けられる。
【００４６】
図５（Ａ），（Ｂ）は酸化可能な物質４８ａ，４８ｂを酸化させて厚い絶縁体５０を形成した後の図を示す。ポリシリコン又は非晶質シリコンのような酸化可能な物質４８ａ，４８ｂを酸化させると、シリコンが酸化されながらその体積が膨張して厚い酸化膜５０が形成される。シリコンの体積膨張時に厚い部分では酸化膜が厚く成長し、薄い部分では相対的に薄く成長するため、凹んだ溝３８にはその厚さが相対的に厚い円柱形態の絶縁体が形成される。即ち、第１酸化部には円柱の絶縁体５０が形成され、平らな第２酸化部には絶縁体５０よりもその厚さの薄い周辺絶縁体５２が形成される。
【００４７】
このとき、酸化防止層４４は酸化されないため、露出された状態を維持する。
【００４８】
図６（Ａ），（Ｂ）は、上部導電線（図示されず）と下部導電線４０とを連結するための接触部を形成した後の図である。まず、絶縁体５０及び周辺絶縁体５２の形成された基板の全面を湿式食刻することにより、図５で言及した酸化工程時に酸化防止層（図６の符号４４）上に形成された酸化膜（図示されず）を除去し、下部導電線４０上の酸化防止膜４４と酸化膜４２を除去して下部導電線を露出させ、下部導電線４０の両端を露出させて接触部Ａを形成する。このとき、埋立層４６も一部食刻されて除去される。
【００４９】
図７の（Ａ），（Ｂ）は、上部導電線５４を形成した図であって、ドーピングされた多結晶シリコン又はタングステンのような導電性物質を接触部Ａを介して下部導電線４０と接触するように基板の全面に形成し、前記導電物質を通常の方法によりパターニングして溝の長手方向に沿って所定間隔を維持する上部導電線５４を形成する。このとき、それら上部導電線５４は下部導電線４０ａ−４０ｇと反対方向に傾けて溝３８を横切って形成され、上部導電線５４ａ−５４ｆの両端が隣接する二つの下部導電線の対応する一端と接触部Ａを介して接触するように形成される。
【００５０】
以後、上部導電線５４の形成された化合物基板の全面に絶縁物質を塗布して層間絶縁層５６を形成し、下部導電線４０と上部導電線５４とからなった円筒形コイルを電気的に保護する。
【００５１】
このとき、図７の（Ｂ）を参照すると、第１下部導電線４０ａの一端は第１上部導電線５４ａの一端と連結され、第１上部導電線５４ａの他端は第２下部導電線４０ｂの他端と連結される如く、第１乃至第７下部導電線４０ａ−４０ｇが第１乃至第６上部導電線５４ａ，５４ｆとずれる形状にそれぞれ連結されることがわかる。
【００５２】
又、接触部Ａを介して連結された下部導電線と上部導電線とから形成されるコイルは円柱形絶縁体５０により角の形成される部分のない螺旋形に形成されることがわかる。
【００５３】
つぎに、本発明の第２の実施形態によるインダクタについて説明する。
【００５４】
本発明の第２の実施形態による半導体インダクタは、図８（Ａ）を参照すると、半導体基板６０上に形成された半円形状の溝６７と、溝６７の長手方向に沿って所定間隔を置いて斜めに溝６７を横切るように配列された下部導電線７１；７１ａ−７１ｇと、下部導電線７１の表面が所定部分露出されるように下部導電線７１を包含した基板６０全面に形成された酸化膜７２と、溝６７上部の酸化膜７２上に形成されたマグネティックコア７５と、下部導電線７１中隣接する二つの下部導電線の一端と接触部Ｃを通して連結されるように下部導電線７１と反対方向に斜めに溝６７の長手方向に沿って所定間隔を置いて溝６７を横切るように形成された上部導電線８０（８０ａ−８０ｆ）と、を包含する。
【００５５】
又、本発明の半導体インダクタは、マグネティックコア７５と上部導電線８０とを包含する基板全面に形成された保護膜８２を更に包含する。
【００５６】
このとき、下部導電線は、図８（Ｂ）の符号７１ａ−７１ｇに参照されるように、半円形状の溝６７を横切る一番短い線とずれるように形成された複数の導電線から構成され、それら上部導電線は、図８（Ｂ）の符号８０ａ−８０ｆに参照されるように、下部導電線の中で何れか一つの一端とこの一端に隣接して配置された下部導電線の他端とを連結するように複数の導電線から構成されている。従って、図８（Ａ），（Ｂ）を参照した時、それら下部導電線と上部導電線とは、従来と異なり円形のコイルを構成することがわかる。
【００５７】
上部導電線と連結される部分を除外した下部導電線の表面には酸化膜７２が被覆されている。
【００５８】
本発明ではそれら下部及び上部導電線を不純物のドープされた多結晶シリコン又はタングステンのような導電物質で形成し、半導体基板６０としてシリコン基板又はガリウム砒素のような化合物基板を使用する。
【００５９】
従って、本発明に係るインダクタによると、（１）磁気インダクタンス値が上部導電線と下部導電線とを連結するためのコンタクトホールの垂直方向の長さにより左右されることなく、絶縁体５０の厚さにより左右されるため、螺旋形コイルを構成する導電線の線幅に磁気インダクタンス値が相対的に従属されるという従来の問題点を解決することができる。（２）下部導電線と上部導電線の全てが円柱形状の絶縁体を囲み、従来と異なり円形のコイルを形成できるため、コイルの曲がった部分（例えば図１９（Ｉ）参照）で急激な磁界の変化が発生して磁界の連続的な変化を作り得なかった従来の問題点を解決することができる。
【００６０】
図９乃至図１４は、本発明によるインダクタを具備した半導体素子の製造方法を説明するための図であって、（Ａ）は断面図を示し、（Ｂ）は平面図をそれぞれ示す。
【００６１】
図９（Ａ），（Ｂ）と図１０（Ａ），（Ｂ）とは、半導体基板に半導体インダクタの螺旋形コイル部分を形成するための半円形状の溝を形成する工程を示す図である。図９（Ａ）と図１０（Ａ）とは、図９（Ｂ）のａ−ａ′線に沿って切断した断面図と、図１０（Ｂ）のａ−ａ′線に沿って切断した断面図とを示している。シリコン又はガリウム砒素のような化合物になった半導体基板６０上にバッファ用酸化膜６２を、例えば５００Å程の厚さに成長させ、その上部にシリコン窒化膜６４と高温酸化膜６６とを例えば７０００Å程の厚さに形成する。次いで、半円形状の溝を形成するため感光膜パターン（図示されず）を用いて高温酸化膜６６、シリコン窒化膜６４、及び酸化膜６２を食刻し、連続して基板６０を３乃至６μｍの厚さに食刻してトレンチ６７ａを形成する。
【００６２】
半円形状の溝を形成するため図示されていないが、トレンチ６７ａ内部に酸化膜を成長させた後除去し、酸化膜を１μｍの厚さに形成した後湿式食刻して除去し、高温酸化膜６６、シリコン窒化膜６４、及びバッファ用酸化膜６２を除去して基板６０上に半円形状の溝６７を形成する。
【００６３】
図１０（Ａ），（Ｂ）は、下部導電線を形成した後の図である。高温酸化膜６６、シリコン窒化膜６４、及び酸化膜６２を除去した後、溝６７を具備した基板上に後続工程で形成されるインダクタとの絶縁のため酸化膜６８を２０００Åの厚さに成長させ、ドープされたポリシリコン膜又はタングステン、アルミニウム、銅のような抵抗の低い導電物質７０を約２μ程の厚さに形成する。
【００６４】
図１１（Ａ），（Ｂ）は、下部導電線を形成した後の図である。感光膜パターン（図示されず）を用いて導電物質７０をパターニングして下部導電線７１（７１ａ−７１ｇ）を形成する。このとき、下部導電線７１は第１実施形態と同様に溝６７の長手方向に沿って所定間隔を置いて傾いて形成され、溝６７を横切って形成される。
【００６５】
インダクタコイル内部の絶縁のための酸化膜７２を５０００Åの厚さに形成し、マグネティックコアを形成するためフェライトのような磁性物質又は導電物質などのコア物質７４を酸化膜７２上に形成した後、ＣＭＰ工程を進行してコア物質を平坦化させる。平坦化されたコア物質７２上にキャッピング酸化膜７６を約５０００Åの厚さに形成する。
【００６６】
図１２（Ａ），（Ｂ）は、マグネティックコアを形成した後の断面図である。
【００６７】
感光膜パターン（図示されず）を用いてキャッピング酸化膜７６とコア物質７４とをパターニングしてマグネティックコア７５を形成し、酸化膜を５０００Å程の厚さに形成した後異方性食刻してスペーサ７８を形成することにより、マグネティックコア７５が酸化膜７２，７６，７８により完全に遮断される。
【００６８】
図１３（Ａ），（Ｂ）は、上部導電線を形成した後の図である。まず、酸化膜７２を食刻してコンタクトホールＣを形成し、下部導電線７１の両方側を露出させる。前記下部導電線と同様な導電物質で上部導電線８０（８０ａ−８０ｆ）を形成する。
【００６９】
このとき、上部導電線８０を下部導電線７１と反対方向に傾けて溝６７を横切って形成し、上部導電線８０の両端が隣接する二つの下部導電線の対応する一端とコンタクトホールを介して接触されるように形成する。
【００７０】
以後、前記導電線８０を形成された化合物の基板全面に絶縁物質を塗布して保護膜に使用される層間絶縁層８２を形成した後金属配線８４を形成する。この時、金属配線８４はインダクタが一定した値を有する場合、下部配線の両端のみに形成し、インダクタ値が一定でない値を有する場合、下部配線毎に形成することもできる。
【００７１】
このとき、第１下部導電線７１ａの一端は第１上部導電線８０ａの一端と連結され、第１上部導電線８０ａの他端は第２下部導電線７１ｂの他端と連結されるような方法により第１乃至第７下部導電線７１ａ−７１ｇが第１乃至第６上部導電線８０ａ−８０ｆとずれるように連結されることがわかる。
【００７２】
又、コンタクトホールを通じて連結された下部導電線７１と上部導電線８０からなるコイルは角の形成された部分のない螺旋形に形成されることがわかる。
【００７３】
図１４（Ａ），（Ｂ）は、本発明の第３の実施形態によるインダクタの断面図及び平面図である。二つの溝６７を形成してそれぞれの溝に上部導電線８０（８０ａ−８０ｇ）、８０′（８０ａ′−８０ｇ′）と下部導電線７１（７１ａ−７１ｇ）、７１′（７１ａ′−７１ｇ′）からなるインダクタを形成する。
【００７４】
本発明は前記実施形態に限定されず、多くの変形が本発明の技術的思想内で該当分野で通常の知識を有したものにより可能なことは明白である。
【００７５】
【発明の効果】
前述のように本発明は、インダクタを螺旋形に形成することにより、磁界の変化を均一に維持し、絶縁体の厚さと導電線の配置密度とを自由に調節することができるため、磁気インダクタンスを容易に増加させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による集積回路用インダクタの構成図で、（Ａ）は断面図、（Ｂ）は平面図である。
【図２】本発明の第１の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図３】本発明の第１の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図４】本発明の第１の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図５】本発明の第１の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図６】本発明の第１の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図７】本発明の第１の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図８】本発明の第２の実施形態による集積回路用インダクタの構成図で、（Ａ）は断面図、（Ｂ）は平面図である。
【図９】本発明の第２の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図１０】本発明の第２の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図１１】本発明の第２の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図１２】本発明の第２の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図１３】本発明の第２の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図１４】本発明の第２の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図１５】従来の半導体素子のインダクタ製造方法を説明する斜視図である。
【図１６】従来の半導体素子のインダクタ製造方法を説明する斜視図である。
【図１７】従来の半導体素子のインダクタ製造方法を説明する斜視図である。
【図１８】従来の半導体素子のインダクタ製造方法を説明する斜視図である。
【図１９】図１１のｂ−ｂ′線に沿って切断した断面図である。
【符号の説明】
３０：半導体基板
３２：第１絶縁層
３８：溝
４０：下部導電線
４２：酸化膜
４４：酸化防止膜
４７：マグネティックコア
５０：絶縁体
５４：上部導電線
５６：層間絶縁層
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に係り、特に集積回路用螺旋形インダクタ及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路を構成するために、トランジスタ、抵抗、インダクタ等の個別素子を使用する必要がある。インダクタはその構造が他の素子よりも複雑であるため、製造が容易ではない。
【０００３】
図１５乃至図１８は、従来技術によるインダクタ製造方法を説明するための斜視図であって、米国特許第３，６１４，５５４号（発明の名称：“Ｍｉｎｉａｔｕｒｉｚｅｄ Ｔｈｉｎ Ｆｉｌｍ Ｉｎｄｕｃｔｏｒｓ Ｆｏｒ Ｕｓｅ Ｉｎ Ｉｎｔｅｒｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ”、出願番号第７７０，３７５号）に開示されたものである。
【０００４】
即ち、図１５に示すように、半導体基板１０に集積回路のコレクタ１３を設計に従い形成した後、基板の表面を第１絶縁層１２で覆い、コレクタ１３と接続する導電性のコレクタターミナル１５を形成し、インダクタを構成する第１乃至第８下部導電線１４ａ−１４ｈを金属物質で形成する。次いで、図１６に示すように、それら第１乃至第８下部導電線１４ａ−１４ｈの形成された基板の表面を覆うように酸化膜１６を形成し、それら第１乃至第８下部導電線１４ａ−１４ｈと直交するようにバー（ｂａｒ）１８を磁気物質（ｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）で形成する。
【０００５】
次いで、図１７に示すように、バー１８の形成された基板の表面を覆うように第２絶縁層２０を形成し、それら第１乃至第８下部導電線１４ａ−１４ｈの一端を露出させる第１乃至第８コンタクトホール２２ａ、２２ｈとそれら第１乃至第８下部導電線１４ａ−１４ｈの他端を露出させる第９乃至第１５コンタクトホール２４ｂ−２４ｈを第２絶縁層２０に形成する。
【０００６】
次いで、図１８に示すように、それらコンタクトホールが埋め立てられるように酸化膜１６上に金属物質層を形成しこれをパターニングして、第１コンタクトホール２２ａを通じて第１下部導電線１４ａの一端と連結され、第９コンタクトホール２４ｂを通じて第２下部導電線１４ｂの他端と連結される第１上部導電線２６ａと、第２コンタクトホール２２ｂを通じて第２下部導電線１４ｈの一端と連結され、第１０コンタクトホール２４ｃを通じて第３下部導電線１４ｃの他端と連結される第２上部導電線２６ｂと、第３コンタクトホール２２ｃを通じて第３下部導電線１４ｃの一端と連結され、第１１コンタクトホール２４ｄを通じて第４下部導電線１４ｄの他端と連結される第３上部導電線２６ｃと、第４コンタクトホール２２ｄを通じて第４下部導電線１４ｄの一端と連結され第１２コンタクトホール２４ｃを通じて第５下部導電線１４ｅの他端と連結される第４上部導電線２６ｄと、第５コンタクトホール２２ｅを通じて第５下部導電線１４ｅの一端と連結され第１３コンタクトホール２４ｆを通じて第６下部導電線１４ｆの他端と連結される第５上部導電線２６ｃと、第６コンタクトホール２２ｆを通じて第６下部導電線１４ｆの一端と連結され第１４コンタクトホール２４ｇを通じて第７下部導電線１４ｇの他端と連結される第６上部導電線２６ｆと、第７コンタクトホール２２ｇを通じて前記第７下部導電線１４ｇの一端と連結され第１５コンタクトホール２４ｈを通じて第８下部導電線１４ｈの他端と連結される第７上部導電線２６ｇと、第８下部導電線１４ｈの一端と連結される外部信号の印可のための金属パッド３０と、をそれぞれ形成する。
【０００７】
このとき、第１乃至第８下部導電線１４ａ−１４ｈと第１乃至第７上部導電線２６ａ−２６ｇは一つのインダクタコイルを構成する。
【０００８】
図１９は、図１８のａ−ａ′線に沿って切断した断面図であって、従来のインダクタの一断面を図示する。図中、図１５乃至図１８で説明した図面符号と同一な符号は同一部材を意味する。
【０００９】
第２下部導電線１４ｂの一端には第２上部導電線２６ｂが連結され、他端には第１上部導電線２６ａが連結されている。
【００１０】
【発明が解決しようとする課題】
このような従来技術では、まず、インダクタコイルの導電線の線幅を微細にする場合、酸化膜１６と第２絶縁層２０の厚さは一定となるが、以下のような理由により磁気インダクタンスＬ値が減少する。
【００１１】
比透磁率μS 、断面積Ｓの磁気物質にＮ回だけ巻回されたインダクタコイル（ｉｎｄｕｃｔｏｒ ｃｏｉｌ）の場合、電流Ｉがインダクタコイルに沿って流れると磁界Ｈが発生し、このときの磁気誘導（ｓｅｌｆ ｉｎｄｕｃｔａｎｃｅ）Ｌは式（１）のように表わされる。
【００１２】
Ｌ＝ＮμO μS ＨＳ／Ｉ 式（１）
二つのインダクタが構成される場合、相互インダクタンスは式（２）のように表わされる。式（２）でｉは電流、Ｖは電圧、Φは磁束密度、ｎは巻線数をそれぞれ示す。
【００１３】
Ｍ21＝ｎ2 Φ21／i1, M21＝M12 ＝ｍ，V1／V2＝i2／i1 式（２）
式（１）によると、磁気誘導Ｌはインダクタコイル内部の断面積Ｓに比例するが、このインダクタコイル内部の断面積Ｓは、バー１８と並んでいる方向の半導体基板１０の長さをａとし、コンタクトホールの垂直方向長さをｂ（図１９のｂ参照）とした時、Ｓ＝ａ×ｂとなる。
【００１４】
このとき、上述の米国特許第３，６１４，５５４号によると、長さａはインダクタが占めるデザイン上の大きさに係り、長さｂは酸化膜１６と第２絶縁層２０との厚さの和により決定される。しかし、長さｂの値は酸化膜１６と第２絶縁層２０の厚さを一定にしてもインダクタコイルの状態に従い異なり、インダクタコイルを構成する下部導電線と上部導電線の線幅を、例えば０．５μｍ以下に微細にする場合、長さｂの値は前記線幅に相対的に従属されて制限を受け、これは結果的にＬ値を低下させる要因として作用する。
【００１５】
又、磁界の変化を均一に維持することができない。
【００１６】
これは、米国特許第３，６１４，５５４号に記述されたインダクタコイルが円形に巻き取られた状態でないためである。即ち、インダクタコイルが円形でない場合、コイルが曲がった部分（例えば、図１９のＩ参照）で急激な磁界の変化が発生して磁界の連続的な変化を作ることができないためである。
【００１７】
このような問題点を解決するため本発明の目的は、磁気インダクタンス値を容易に増加させ、磁界の変化を均一に維持し得る集積回路用螺旋形インダクタ及びその製造方法を提供しようとするものである。
【００１８】
【課題を解決するための手段】
前記目的を達成するため本発明は、半導体基板上に形成された絶縁層と、前記絶縁層に形成された半円形状の溝と、前記溝上に形成された円柱形状の絶縁体と、前記絶縁体と前記溝との間に形成された複数の下部導電線及び前記絶縁体上にそれら下部導電線と接触するように形成された上部導電線からなったスプリング形状のインダクタと、を備えたことを特徴とする。（参考例）
【００１９】
それら複数個の下部導電線は、溝の長手方向に沿って所定間隔を置いて斜めに配列され、各下部導電線は前記溝を横切るように形成され、それら上部導電線は溝の長手方向に沿って所定間隔を置いて前記下部導電線と反対方向に斜めに配列され、各上部導電線は前記溝を横切って形成される。且つ、前記各上部導電線は下部導電線の中のいずれか一つの一端と該一端に隣接して配置された他の下部導電線の他端とを連結するように形成される。それら下部及び上部導電線は不純物のドープされた多結晶シリコン及びタングステンのような導電物質よりなる。（参考例）
【００２０】
前記半導体基板はシリコン基板及びガリウム砒素のような化合物半導体基板中の何れか一つであることが好ましく、前記上部導電線と連結される部分を除外した全ての下部導電線の表面は酸化膜及び窒化膜のような酸化防止膜で二重被覆され、前記溝の下部導電線の間は、スピンオングラス（ＳＯＧ）のような物質で埋め立てることが好ましい。（参考例）
【００２１】
又、前記目的を達成するため本発明による集積回路用インダクタを具備した半導体素子の製造方法は、半導体基板上に形成された絶縁層に半円形状の溝を形成する工程と、前記溝上に所定間隔を置いて複数の下部導電線を形成する工程と、前記下部導電線の形成された前記溝と基板上部に円柱形状の絶縁体を形成する工程と、前記絶縁体上にそれら下部導電線と接触する複数の上部導電線を形成する工程と、を備えることを特徴とする。（参考例）
【００２２】
このとき、前記溝を形成する工程は、前記絶縁層上に窒化膜を形成する段階と、前記窒化膜上に溝の形成されるべき部分の前記窒化膜を露出させるように感光膜パターンを形成する段階と、前記感光膜パターンをマスクとして前記窒化膜を食刻して溝の形成されるべき部分の前記絶縁層を露出させる段階と、前記露出された前記絶縁層を食刻する段階と、からなる。前記絶縁層を食刻する段階は、等方性食刻方式、又は異方性食刻と等方性食刻とを混合した方式中何れか一つの方式で行う。（参考例）
【００２３】
前記下部導電線は、所定間隔を置いて溝の長手方向に斜めに配列され、各下部導電線は前記溝を横切るように形成される。（参考例）
【００２４】
前記下部導電線を形成する工程と絶縁体を形成する工程との間に、それら各下部導電線の表面に絶縁膜を形成する工程、前記絶縁膜の形成された基板の全面を酸化防止膜で覆う工程、及び前記溝の下部導電線の間をＣＭＰ又はエッチバック工程により埋立物で埋め立てる工程を追加して備えることが出来る。（参考例）
【００２５】
前記溝と基板の表面とに絶縁体を形成する工程は、基板の全面に前記溝を完全に埋め立てる程の厚さに酸化可能な物質を積層する段階、及び酸化可能な物質を酸化させて溝と基板の上部とに絶縁体を形成する段階よりなる。（参考例）
【００２６】
前記溝と基板の表面とを酸化可能な物質で充填させる工程は、基板の全面の前記溝を完全に埋め立てるほどの厚さに酸化可能な物質を積層する段階、及び前記酸化可能な物質をＣＭＰ又はエッチバック工程を用いて前記溝のみに充填されるようにする段階よりなり、前記酸化可能な物質は多結晶シリコンと非シリコン中の何れか一つである。（参考例）
【００２７】
又、本発明は、半導体基板上に形成された半円形状の溝と、前記溝上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、マグネティックコアを第２絶縁膜で覆った円柱形状の絶縁体と、前記絶縁体と前記第１絶縁膜との間に形成された複数個の下部導電線と前記絶縁体上に前記下部導電線と接触するように形成された複数個の上部導電線とからなるスプリング形状のインダクタと、を備える半導体素子を提供しようとするものである。
【００２８】
それら下部及び上部導電線はアルミニウム又は銅のような低抵抗導電物質で形成し、前記基板と下部導電線との間、且つ下部導電線と上部導電線との間に絶縁のための絶縁膜として酸化膜がそれぞれ形成され、前記マグネティックコアは酸化膜で完全に覆われる。
【００２９】
そして、本発明は、半導体基板に半円形状の溝を形成する工程と、前記溝上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に所定間隔を置いて複数個の下部導電線を形成する工程と、前記下部導電線の形成された前記溝にマグネティックコアを第２絶縁膜で覆った円柱形状の絶縁体を形成する工程と、前記絶縁体上に前記下部導電線と接触するよう複数個の上部導電線を形成する工程と、を備える半導体素子の製造方法を提供することを特徴とする。
【００３０】
前記溝を形成する工程は、前記基板上にバッファ用酸化膜を形成する段階と、前記酸化膜上にシリコン窒化膜及び高温酸化膜を形成する工程と、前記高温酸化膜、シリコン窒化膜、及びバッファ用酸化膜を食刻してトレンチを形成する工程と、基板の全面に酸化膜を形成する工程と、この酸化膜を湿式食刻して半円形状の溝を形成する工程と、前記高温酸化膜、シリコン窒化膜、及びバッファ用酸化膜を除去する工程と、を包含する。
【００３１】
前記下部導電線を形成する段階は、基板の全面に酸化膜を形成する工程と、前記酸化膜上に導電性物質を形成する工程と、前記導電線物質をパターニングして前記溝の長手方向に沿って所定間隔に配列される複数個の下部導電線を形成する工程と、からなる。それら上下部導電線はアルミニウム又は銅のような低抵抗物質からなる。
【００３２】
前記マグネティックコアを形成する工程は、前記下部導電線の形成された基板上の絶縁膜に酸化膜、磁性物質、及びキャッピング酸化膜を順次形成する工程と、前記磁性物質をパターニングして前記溝にマグネティックコアを形成する工程と、前記マグネティックコアの両方側に酸化膜からなるスペーサを形成してマグネティックコアを酸化膜で囲む工程と、を包含する。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００３４】
図１（Ａ），（Ｂ）は、それぞれ本発明の方法により製造されたインダクタを具備した半導体素子の断面図及び平面図で、断面図（Ａ）は平面図（Ｂ）のａ−ａ′線に沿って切断したものである。
【００３５】
本発明に係るインダクタの第１実施形態は、半導体基板３０上の絶縁層３２に形成された半円柱形状の溝３８と、この溝３８の長手方向に沿って所定間隔を置いて斜めに前記溝３８を横切るように配列された下部導電線４０（４０ａ−４０ｇ）と、溝３８上部に形成された円柱形状の絶縁体５０及び平坦な基板上に形成された絶縁体５２と、それら下部導電線４０中隣接する二つの下部導電線の一端と接触部Ａを通じて連結されるようにそれら下部導電線４０と反対方向に斜めに溝３８の長手方向に沿って所定間隔を置いて溝３８を横切るように形成された上部導電線５４ａ−５４ｆと、絶縁体５２と下部導電線上部に形成されたマグネティックコア４７と、を包含する。
【００３６】
又、本発明のインダクタは、接触部Ａを除いた下部導電線４０の表面上に形成された酸化膜４２、接触部Ａを除いた基板の全面に形成された酸化防止膜４４、溝３８に埋め立てられた埋立層４６、及び上部導電線５４を包含した基板の全面に形成された保護膜５６を包含する。
【００３７】
このとき、それら下部導電線は半円形状の溝３８を横切る一番短い線と並行するように所定間隔を置いて配列されるものでなく、斜めに所定間隔を置いて配列される。そして、それら上部導電線５４はそれら下部導電線４０と反対方向に斜めに所定間隔を置いて配列され、隣接する二つの下部導電線の一端にそれぞれ接触される。即ち、第１上部導電線５４ａは第１下部導電線４０ａの一端と第２下部導電線４０ｂの一端とに接触部Ａを通じてそれぞれ接触する。第２上部導電線５４ｂは第２下部導電線４０ｈの他端と第３下部導電線４０ｃの一端とに接触部Ａを通じてそれぞれ接触する。残りの上部導電線５４ｃ−５４ｆは前述の方法と同様に形成される。
【００３８】
従って、それら下部導電線と上部導電線とは、従来と異なってその連結部位が円形になった螺旋形コイルをなすことがわかる。
【００３９】
本発明は、前記下部及び上部導電線を不純物のドープされた多結晶シリコン又はタングステンのような導電物質で形成し、半導体基板３０としてはシリコン基板又はガリウム砒素のような化合物基板を使用する。
【００４０】
従って、本発明のインダクタによると、（１）磁気インダクタンス値が上部導電線と下部導電線とを連結するためのコンタクトホールの垂直方向の長さにより左右されず、絶縁体５０の厚さにより左右されるから、螺旋形コイルを構成する導電線の線幅により磁気タンダクタンス値が相対的に従属するという従来の問題点を解決することができる。（２）下部導電線と上部導電線の全てが円柱形状の絶縁体を囲む形態になり、従来とは異なって円形のコイルを形成できるため、コイルの曲がった部分（例えば図１９（Ｉ）参照）で急激な磁界の変化が発生し、磁界の連続的な変化を作ることが出来なかった従来の問題点を解決することができる。
【００４１】
図２乃至図７は、本発明によるインダクタを具備した半導体素子の製造方法を説明するための図であって、各図の（Ａ）は断面図、（Ｂ）は平面図をそれぞれ示す。
【００４２】
まず、図２（Ａ），（Ｂ）は、半導体基板３０に半導体インダクタの螺旋形コイル部分を形成するため半円形状の溝３８を形成した後の断面図であって、シリコン又はガリウム砒素のような化合物からなる半導体基板３０上に、例えば、１０，０００Å程の厚さの酸化物を塗布して第１絶縁層３２を形成する。
【００４３】
次いで、第１絶縁層３２上にシリコン窒化膜３４を、例えば、１，５００Å程の厚さに形成し、この窒化膜３４上に半円柱形状の溝の形成されるべき領域のシリコン窒化膜３４を露出させるように感光膜パターン３６を形成した後、この感光膜パターン３６をマスクとしてシリコン窒化膜３４を食刻して半円柱形状の溝の形成されるべき領域の第１絶縁層３２を露出させ、露出された第１絶縁層３２を食刻して円形状の溝３８を形成する。半円形状の溝３８は螺旋形の半導体インダクタが形成される部分である。このとき、第１絶縁層３２を等方性食刻方法、又は異方性食刻と等方性食刻とを混合した方法により食刻して溝３８を形成する。
【００４４】
図３（Ａ），（Ｂ）は、下部導電線４０及びマグネティックコアを形成した後の図を示す。即ち、感光膜パターン３６とシリコン窒化膜３４とを除去し、溝３８を包含する基板の全面に、例えば不純物のドープされた多結晶シリコン（ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉ）またはタングステンのような導電物質を蒸着する。次いで、通常の方法により導電物質をパターニングしてインダクタの下部導電線４０を形成し、このとき、下部導電線４０は溝３８を横切って形成される。次いで、それら下部導電線４０上に約１５０Åの厚さを有する緩衝用酸化膜４２を形成する。このとき、酸化膜４２は下部導電線４０の表面を酸化させて形成するか、酸化膜４２を蒸着するか又は成長させて形成する。次いで、基板の全面に、例えば窒化物のような酸化防止膜４４を約５００Å程度の厚さに蒸着し、溝３８内のそれら下部導電線４０の間の空間に埋立層４６を形成する。例えばシリコン−オングラスＳＯＧのような流動性物質を溝３８内の下部導電線４０が埋め立てられるように約２０００Åの厚さに形成した後エッチバックして下部導電線４０の間の空間に埋立層４６を形成する。その後、基板全面に例えば磁性物質又は導電物質などのコア物質を１０００Åの厚さに形成した後、湿式又は乾式方法によりパターニングして溝３８の内部のみにマグネティックコア４７を形成する。
【００４５】
図４（Ａ），（Ｂ）は、半円形溝３８に酸化可能な物質を埋め立てて基板を平坦化させた後の図を示す。即ち、基板の全面に亘って、例えば多結晶シリコン又は非晶質シリコン（ａｒｍｏｒｐｈｏｓ ｓｉｌｉｃｏｎ）のような酸化可能な物質を、例えば、１００００Å程の厚さに形成し、化学物理的ポリシング（ＣＭＰ）又はエッチバック（ｅｔｃｈｂａｃｋ）のような工程を行って基板を平坦化させる。このとき、酸化防止層４４及び埋立層４６が露出されるまで前記酸化可能な物質を食刻し、この酸化可能な物質４８は半円形溝３８の凹んだ部分に形成された第１酸化部４８ａとその他の部分に形成された第２酸化部４８ｂとに分けられる。
【００４６】
図５（Ａ），（Ｂ）は酸化可能な物質４８ａ，４８ｂを酸化させて厚い絶縁体５０を形成した後の図を示す。ポリシリコン又は非晶質シリコンのような酸化可能な物質４８ａ，４８ｂを酸化させると、シリコンが酸化されながらその体積が膨張して厚い酸化膜５０が形成される。シリコンの体積膨張時に厚い部分では酸化膜が厚く成長し、薄い部分では相対的に薄く成長するため、凹んだ溝３８にはその厚さが相対的に厚い円柱形態の絶縁体が形成される。即ち、第１酸化部には円柱の絶縁体５０が形成され、平らな第２酸化部には絶縁体５０よりもその厚さの薄い周辺絶縁体５２が形成される。
【００４７】
このとき、酸化防止層４４は酸化されないため、露出された状態を維持する。
【００４８】
図６（Ａ），（Ｂ）は、上部導電線（図示されず）と下部導電線４０とを連結するための接触部を形成した後の図である。まず、絶縁体５０及び周辺絶縁体５２の形成された基板の全面を湿式食刻することにより、図５で言及した酸化工程時に酸化防止層（図６の符号４４）上に形成された酸化膜（図示されず）を除去し、下部導電線４０上の酸化防止膜４４と酸化膜４２を除去して下部導電線を露出させ、下部導電線４０の両端を露出させて接触部Ａを形成する。このとき、埋立層４６も一部食刻されて除去される。
【００４９】
図７の（Ａ），（Ｂ）は、上部導電線５４を形成した図であって、ドーピングされた多結晶シリコン又はタングステンのような導電性物質を接触部Ａを介して下部導電線４０と接触するように基板の全面に形成し、前記導電物質を通常の方法によりパターニングして溝の長手方向に沿って所定間隔を維持する上部導電線５４を形成する。このとき、それら上部導電線５４は下部導電線４０ａ−４０ｇと反対方向に傾けて溝３８を横切って形成され、上部導電線５４ａ−５４ｆの両端が隣接する二つの下部導電線の対応する一端と接触部Ａを介して接触するように形成される。
【００５０】
以後、上部導電線５４の形成された化合物基板の全面に絶縁物質を塗布して層間絶縁層５６を形成し、下部導電線４０と上部導電線５４とからなった円筒形コイルを電気的に保護する。
【００５１】
このとき、図７の（Ｂ）を参照すると、第１下部導電線４０ａの一端は第１上部導電線５４ａの一端と連結され、第１上部導電線５４ａの他端は第２下部導電線４０ｂの他端と連結される如く、第１乃至第７下部導電線４０ａ−４０ｇが第１乃至第６上部導電線５４ａ，５４ｆとずれる形状にそれぞれ連結されることがわかる。
【００５２】
又、接触部Ａを介して連結された下部導電線と上部導電線とから形成されるコイルは円柱形絶縁体５０により角の形成される部分のない螺旋形に形成されることがわかる。
【００５３】
つぎに、本発明の第２の実施形態によるインダクタについて説明する。
【００５４】
本発明の第２の実施形態による半導体インダクタは、図８（Ａ）を参照すると、半導体基板６０上に形成された半円形状の溝６７と、溝６７の長手方向に沿って所定間隔を置いて斜めに溝６７を横切るように配列された下部導電線７１；７１ａ−７１ｇと、下部導電線７１の表面が所定部分露出されるように下部導電線７１を包含した基板６０全面に形成された酸化膜７２と、溝６７上部の酸化膜７２上に形成されたマグネティックコア７５と、下部導電線７１中隣接する二つの下部導電線の一端と接触部Ｃを通して連結されるように下部導電線７１と反対方向に斜めに溝６７の長手方向に沿って所定間隔を置いて溝６７を横切るように形成された上部導電線８０（８０ａ−８０ｆ）と、を包含する。
【００５５】
又、本発明の半導体インダクタは、マグネティックコア７５と上部導電線８０とを包含する基板全面に形成された保護膜８２を更に包含する。
【００５６】
このとき、下部導電線は、図８（Ｂ）の符号７１ａ−７１ｇに参照されるように、半円形状の溝６７を横切る一番短い線とずれるように形成された複数の導電線から構成され、それら上部導電線は、図８（Ｂ）の符号８０ａ−８０ｆに参照されるように、下部導電線の中で何れか一つの一端とこの一端に隣接して配置された下部導電線の他端とを連結するように複数の導電線から構成されている。従って、図８（Ａ），（Ｂ）を参照した時、それら下部導電線と上部導電線とは、従来と異なり円形のコイルを構成することがわかる。
【００５７】
上部導電線と連結される部分を除外した下部導電線の表面には酸化膜７２が被覆されている。
【００５８】
本発明ではそれら下部及び上部導電線を不純物のドープされた多結晶シリコン又はタングステンのような導電物質で形成し、半導体基板６０としてシリコン基板又はガリウム砒素のような化合物基板を使用する。
【００５９】
従って、本発明に係るインダクタによると、（１）磁気インダクタンス値が上部導電線と下部導電線とを連結するためのコンタクトホールの垂直方向の長さにより左右されることなく、絶縁体５０の厚さにより左右されるため、螺旋形コイルを構成する導電線の線幅に磁気インダクタンス値が相対的に従属されるという従来の問題点を解決することができる。（２）下部導電線と上部導電線の全てが円柱形状の絶縁体を囲み、従来と異なり円形のコイルを形成できるため、コイルの曲がった部分（例えば図１９（Ｉ）参照）で急激な磁界の変化が発生して磁界の連続的な変化を作り得なかった従来の問題点を解決することができる。
【００６０】
図９乃至図１４は、本発明によるインダクタを具備した半導体素子の製造方法を説明するための図であって、（Ａ）は断面図を示し、（Ｂ）は平面図をそれぞれ示す。
【００６１】
図９（Ａ），（Ｂ）と図１０（Ａ），（Ｂ）とは、半導体基板に半導体インダクタの螺旋形コイル部分を形成するための半円形状の溝を形成する工程を示す図である。図９（Ａ）と図１０（Ａ）とは、図９（Ｂ）のａ−ａ′線に沿って切断した断面図と、図１０（Ｂ）のａ−ａ′線に沿って切断した断面図とを示している。シリコン又はガリウム砒素のような化合物になった半導体基板６０上にバッファ用酸化膜６２を、例えば５００Å程の厚さに成長させ、その上部にシリコン窒化膜６４と高温酸化膜６６とを例えば７０００Å程の厚さに形成する。次いで、半円形状の溝を形成するため感光膜パターン（図示されず）を用いて高温酸化膜６６、シリコン窒化膜６４、及び酸化膜６２を食刻し、連続して基板６０を３乃至６μｍの厚さに食刻してトレンチ６７ａを形成する。
【００６２】
半円形状の溝を形成するため図示されていないが、トレンチ６７ａ内部に酸化膜を成長させた後除去し、酸化膜を１μｍの厚さに形成した後湿式食刻して除去し、高温酸化膜６６、シリコン窒化膜６４、及びバッファ用酸化膜６２を除去して基板６０上に半円形状の溝６７を形成する。
【００６３】
図１０（Ａ），（Ｂ）は、下部導電線を形成した後の図である。高温酸化膜６６、シリコン窒化膜６４、及び酸化膜６２を除去した後、溝６７を具備した基板上に後続工程で形成されるインダクタとの絶縁のため酸化膜６８を２０００Åの厚さに成長させ、ドープされたポリシリコン膜又はタングステン、アルミニウム、銅のような抵抗の低い導電物質７０を約２μ程の厚さに形成する。
【００６４】
図１１（Ａ），（Ｂ）は、下部導電線を形成した後の図である。感光膜パターン（図示されず）を用いて導電物質７０をパターニングして下部導電線７１（７１ａ−７１ｇ）を形成する。このとき、下部導電線７１は第１実施形態と同様に溝６７の長手方向に沿って所定間隔を置いて傾いて形成され、溝６７を横切って形成される。
【００６５】
インダクタコイル内部の絶縁のための酸化膜７２を５０００Åの厚さに形成し、マグネティックコアを形成するためフェライトのような磁性物質又は導電物質などのコア物質７４を酸化膜７２上に形成した後、ＣＭＰ工程を進行してコア物質を平坦化させる。平坦化されたコア物質７２上にキャッピング酸化膜７６を約５０００Åの厚さに形成する。
【００６６】
図１２（Ａ），（Ｂ）は、マグネティックコアを形成した後の断面図である。
【００６７】
感光膜パターン（図示されず）を用いてキャッピング酸化膜７６とコア物質７４とをパターニングしてマグネティックコア７５を形成し、酸化膜を５０００Å程の厚さに形成した後異方性食刻してスペーサ７８を形成することにより、マグネティックコア７５が酸化膜７２，７６，７８により完全に遮断される。
【００６８】
図１３（Ａ），（Ｂ）は、上部導電線を形成した後の図である。まず、酸化膜７２を食刻してコンタクトホールＣを形成し、下部導電線７１の両方側を露出させる。前記下部導電線と同様な導電物質で上部導電線８０（８０ａ−８０ｆ）を形成する。
【００６９】
このとき、上部導電線８０を下部導電線７１と反対方向に傾けて溝６７を横切って形成し、上部導電線８０の両端が隣接する二つの下部導電線の対応する一端とコンタクトホールを介して接触されるように形成する。
【００７０】
以後、前記導電線８０を形成された化合物の基板全面に絶縁物質を塗布して保護膜に使用される層間絶縁層８２を形成した後金属配線８４を形成する。この時、金属配線８４はインダクタが一定した値を有する場合、下部配線の両端のみに形成し、インダクタ値が一定でない値を有する場合、下部配線毎に形成することもできる。
【００７１】
このとき、第１下部導電線７１ａの一端は第１上部導電線８０ａの一端と連結され、第１上部導電線８０ａの他端は第２下部導電線７１ｂの他端と連結されるような方法により第１乃至第７下部導電線７１ａ−７１ｇが第１乃至第６上部導電線８０ａ−８０ｆとずれるように連結されることがわかる。
【００７２】
又、コンタクトホールを通じて連結された下部導電線７１と上部導電線８０からなるコイルは角の形成された部分のない螺旋形に形成されることがわかる。
【００７３】
図１４（Ａ），（Ｂ）は、本発明の第３の実施形態によるインダクタの断面図及び平面図である。二つの溝６７を形成してそれぞれの溝に上部導電線８０（８０ａ−８０ｇ）、８０′（８０ａ′−８０ｇ′）と下部導電線７１（７１ａ−７１ｇ）、７１′（７１ａ′−７１ｇ′）からなるインダクタを形成する。
【００７４】
本発明は前記実施形態に限定されず、多くの変形が本発明の技術的思想内で該当分野で通常の知識を有したものにより可能なことは明白である。
【００７５】
【発明の効果】
前述のように本発明は、インダクタを螺旋形に形成することにより、磁界の変化を均一に維持し、絶縁体の厚さと導電線の配置密度とを自由に調節することができるため、磁気インダクタンスを容易に増加させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による集積回路用インダクタの構成図で、（Ａ）は断面図、（Ｂ）は平面図である。
【図２】本発明の第１の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図３】本発明の第１の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図４】本発明の第１の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図５】本発明の第１の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図６】本発明の第１の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図７】本発明の第１の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図８】本発明の第２の実施形態による集積回路用インダクタの構成図で、（Ａ）は断面図、（Ｂ）は平面図である。
【図９】本発明の第２の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図１０】本発明の第２の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図１１】本発明の第２の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図１２】本発明の第２の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図１３】本発明の第２の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図１４】本発明の第２の実施形態による集積回路用インダクタの製造方法を説明するための図であって、（Ａ）は断面図、（Ｂ）は平面図である。
【図１５】従来の半導体素子のインダクタ製造方法を説明する斜視図である。
【図１６】従来の半導体素子のインダクタ製造方法を説明する斜視図である。
【図１７】従来の半導体素子のインダクタ製造方法を説明する斜視図である。
【図１８】従来の半導体素子のインダクタ製造方法を説明する斜視図である。
【図１９】図１１のｂ−ｂ′線に沿って切断した断面図である。
【符号の説明】
３０：半導体基板
３２：第１絶縁層
３８：溝
４０：下部導電線
４２：酸化膜
４４：酸化防止膜
４７：マグネティックコア
５０：絶縁体
５４：上部導電線
５６：層間絶縁層
Claims (16)
- 半導体基板上に形成された半円形状の溝と、
前記溝上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、マグネティックコアを第２絶縁膜で覆った円柱形状の絶縁体と、
前記絶縁体と前記第１絶縁膜との間に形成された複数個の下部導電線と前記絶縁体上に前記下部導電線と接触するように形成された複数個の上部導電線とからなるスプリング形状のインダクタと、
を備えることを特徴とする半導体素子。 - 前記複数個の下部導電線は、前記溝の長手方向に沿って所定間隔を置いて斜めに配列され、前記各下部導電線は前記溝を横切るように形成され、それら複数の上部導電線は前記溝の長手方向に沿って所定間隔を置いて前記下部導電線と反対方向に斜めに配列され、前記各上部導電線は前記溝を横切って形成されることを特徴とする請求項１に記載の半導体素子。
- 前記各上部導電線は、前記下部導電線中の一つの一端とこの一端に隣接して配置された他の下部導電線の他端とを連結するように形成されることを特徴とする請求項１に記載の半導体素子。
- 前記下部及び上部導電線は、アルミニウム又は銅のような低抵抗導電物質で形成されることを特徴とする請求項１に記載の半導体素子。
- 前記半導体基板は、シリコン基板又はガリウム砒素のような化合物半導体基板中の何れか一つであることを特徴とする請求項１に記載の半導体素子。
- 前記基板と前記下部導電線との間、および前記下部導電線と前記上部導電線との間には絶縁のための絶縁膜として酸化膜がそれぞれ形成されることを特徴とする請求項１に記載の半導体素子。
- 前記マグネティックコアは、酸化膜で完全に覆われることを特徴とする請求項１に記載の半導体素子。
- 前記インダクタの形成された基板上に層間絶縁膜が更に形成されることを特徴とする請求項１に記載の半導体素子。
- 半導体基板に半円形状の溝を形成する工程と、
前記溝上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に所定間隔を置いて複数個の下部導電線を形成する工程と、
前記下部導電線の形成された前記溝にマグネティックコアを第２絶縁膜で覆った円柱形状の絶縁体を形成する工程と、
前記絶縁体上に前記下部導電線と接触するよう複数個の上部導電線を形成する工程と、
を備えることを特徴とする半導体素子の製造方法。 - 前記溝を形成する工程は、前記基板上にバッファ用酸化膜を形成する段階と、
前記酸化膜上にシリコン窒化膜と高温酸化膜とを形成する工程と、
前記高温酸化膜、シリコン窒化膜、及びバッファ用酸化膜を食刻してトレンチを形成する工程と、
基板の全面に酸化膜を形成する工程と、
この酸化膜を湿式食刻して半円形状の溝を形成する工程と、
前記高温酸化膜、シリコン窒化膜、及びバッファ用酸化膜を除去する工程と、
を包含することを特徴とする請求項９に記載の半導体素子の製造方法。 - 前記下部導電線を形成する段階は、
基板の全面に酸化膜を形成する工程と、
前記酸化膜上に導電線物質を形成する工程と、
前記導電線物質をパターニングして前記溝の長手方向に沿って所定間隔に配列される複数の下部導電線を形成する工程と、
からなることを特徴とする請求項９に記載の半導体素子の製造方法。 - 前記下部導電線は、所定間隔を置いて前記溝の長手方向に斜めに配列され、前記各下部導電線は前記溝を横切るように形成されることを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記下部導電線は、アルミニウム又は銅のような低抵抗物質からなることを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記マグネティックコアを形成する工程は、
前記下部導電線の形成された基板上に絶縁膜として酸化膜、磁性物質、及びキャッピング酸化膜を順次形成する工程と、
前記磁性物質をパターニングして前記溝にマグネティックコアを形成する工程と、
前記マグネティックコアの両側に酸化膜からなるスペーサを形成して前記マグネティックコアを酸化膜で囲む工程と、
を包含することを特徴とする請求項９に記載の半導体素子の製造方法。 - 前記上部導電線は、所定間隔を置いて前記溝の長手方向に沿って前記下部導電線とは反対に斜めに配列され、前記各上部導電線は前記溝を横切るように形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
- 前記下部導電線は、アルミニウム又は銅のような低抵抗物質でなることを特徴とする請求項１５に記載の半導体素子の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19960055392 | 1996-11-19 | ||
| KR1996P-55392 | 1997-11-18 | ||
| KR1019970060671A KR100250225B1 (ko) | 1996-11-19 | 1997-11-18 | 집적회로용 인덕터 및 그 제조방법 |
| KR1997P-60671 | 1997-11-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189339A JPH10189339A (ja) | 1998-07-21 |
| JP4614477B2 true JP4614477B2 (ja) | 2011-01-19 |
Family
ID=26632283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31879297A Expired - Fee Related JP4614477B2 (ja) | 1996-11-19 | 1997-11-19 | 半導体素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6303971B1 (ja) |
| JP (1) | JP4614477B2 (ja) |
| KR (1) | KR100250225B1 (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE60016197D1 (de) * | 1999-04-14 | 2004-12-30 | Takashi Nishi | Mikrosolenoidspule und verfahren zu ihrer herstellung |
| US6240622B1 (en) | 1999-07-09 | 2001-06-05 | Micron Technology, Inc. | Integrated circuit inductors |
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- 1997-11-18 KR KR1019970060671A patent/KR100250225B1/ko not_active IP Right Cessation
- 1997-11-19 US US08/974,371 patent/US6303971B1/en not_active Expired - Fee Related
- 1997-11-19 JP JP31879297A patent/JP4614477B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-21 US US09/935,002 patent/US7033880B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20020013005A1 (en) | 2002-01-31 |
| KR19980042515A (ko) | 1998-08-17 |
| US7033880B2 (en) | 2006-04-25 |
| JPH10189339A (ja) | 1998-07-21 |
| US6303971B1 (en) | 2001-10-16 |
| KR100250225B1 (ko) | 2000-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070313 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070809 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070911 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080109 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080229 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100727 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101019 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |