JP4908035B2 - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

Info

Publication number
JP4908035B2
JP4908035B2 JP2006095054A JP2006095054A JP4908035B2 JP 4908035 B2 JP4908035 B2 JP 4908035B2 JP 2006095054 A JP2006095054 A JP 2006095054A JP 2006095054 A JP2006095054 A JP 2006095054A JP 4908035 B2 JP4908035 B2 JP 4908035B2
Authority
JP
Japan
Prior art keywords
spiral inductor
wiring pattern
dummy wiring
inductor
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006095054A
Other languages
English (en)
Other versions
JP2007273577A (ja
Inventor
直子 朝日
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006095054A priority Critical patent/JP4908035B2/ja
Priority to US11/727,892 priority patent/US7772674B2/en
Publication of JP2007273577A publication Critical patent/JP2007273577A/ja
Application granted granted Critical
Publication of JP4908035B2 publication Critical patent/JP4908035B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Description

本発明は、半導体集積回路（ＩＣ）に係り、特に誘導素子をなすスパイラル形状の線状導電層を備えたスパイラルインダクタを有するＩＣにおけるスパイラルインダクタ周辺のダミー配線パターンに関するもので、例えば高周波受動素子に使用されるものである。
例えば高周波受動素子用のＩＣ内にメタル配線層によりスパイラルインダクタを形成する際、最近の製造世代では、化学的機械研磨（ＣＭＰ）のばらつきおよび配線の剥離を防止するために、スパイラルインダクタの周辺領域に、メタル配線層からなるダミー配線層を所定の被覆率となるように配置するルールが提案され始めている。例えばスパイラルインダクタおよびその周辺領域を含む一定の面積内に、規定の被覆率となるような配線層のパターンが存在しない場合にダミー配線層のパターン（ダミー配線パターン）を自動的にランダムに発生させるルールが提案されている。ここで、被覆率とは、配線層の各層毎に一定のエリア内にどの程度のパターンがあるか、つまり、パターンの割合をいう。
しかし、スパイラルインダクタの近傍にダミー配線パターンを配置する際、スパイラルインダクタのパターン下にもダミー配線パターンが自動的に発生した場合、それによって発生する寄生容量やインダクタンスの影響によりスパイラルインダクタの高周波特性Ｑ値が劣化することが判明しており、ダミー配線パターンの配置に関する適切なルールを確立することが要望されている。ここで、高周波特性Ｑ値は、スパイラルインダクタの抵抗分をＲ、インダクタンス分をＬ、角周波数をωで表すと、Ｑ＝ωＬ／Ｒで示される。
ダミー配線パターンを配置する際、自動的に発生させずに手描きにより配置した場合には、ダミー配線パターンの形状によっては渦電流の発生を促す事態が生じるので、やはりスパイラルインダクタの高周波特性Ｑ値が劣化する原因となる。
なお、特許文献１には、基板上に形成された誘導素子をなすスパイラル形状の線状導電層を備えたスパイラルインダクタにおいて、線状導電層の直下の領域を除く領域に、上面がＣＭＰ工程を制御するためのダミー素子領域となる凸部が形成されるように、基板表面に素子分離用の溝を形成する点が開示されている。
特開２００２−１１０９０８号公報
本発明は前記した従来の問題点を解決すべくなされたもので、内部に形成されるスパイラルインダクタの近傍にダミー配線パターンを配置する際、ダミー配線パターンに渦電流を生じさせることなく、ダミー配線パターンに起因するスパイラルインダクタの高周波特性Ｑ値の劣化を防止し得る半導体集積回路を提供することを目的とする。
本発明の半導体集積回路は、半導体集積回路チップ内に割り当てられたインダクタ形成領域内にインダクタとなるスパイラル状の配線パターンが形成されてなるスパイラルインダクタと、前記インダクタ形成領域内で前記スパイラルインダクタの内側に形成されたダミー配線パターンとを具備し、前記ダミー配線パターンは、閉ループの少なくとも一辺が開放された形状であり、前記スパイラルインダクタから一定距離以上離れた位置で、ＸＹ座標で四分割された領域毎にサイズが異なる相似形の複数のＬ字形状のパターンを同心的に配置すると共に、前記Ｌ字状のパターンの各辺が前記スパイラルインダクタに対してほぼ直角な向きで対向して配置されている。
本発明の半導体集積回路によれば、内部に形成されるスパイラルインダクタの近傍にダミー配線パターンを配置する際、ダミー配線パターンに渦電流を生じさせることなく、ダミー配線パターンに起因するスパイラルインダクタの高周波特性Ｑ値の劣化を防止することができる。
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
図１は、本発明の半導体集積回路の一実施形態に係るＣＭＯＳプロセスにより製造されたＣＭＯＳ型ＩＣチップのパターンレイアウトの一例を概略的に示す平面図である。図１に示すＩＣチップ１０上には、各種の機能ブロック１１などのほか、ある一定面積の領域（例えば１５０μｍ×１５０μｍ）がスパイラルインダクタ形成領域２０として割り当てられている。
図２は、図１中のスパイラルインダクタ形成領域２０を取り出してスパイラルインダクタおよびその周辺領域に配置されたダミー配線のパターンの一例を概略的に示す平面図である。スパイラルインダクタ形成領域２０内には、中央部にスパイラルインダクタ２１が形成され、その周辺領域（スパイラルインダクタ２１の内側と外側領域）に所定のルールでダミー配線パターン２４が形成されている。
スパイラルインダクタ２１は、インダクタとなるスパイラル状のメタル配線パターン（例えばＣｕ配線）が形成されてなり、その両端部が引き出されている。この場合、スパイラルインダクタ２１の一端部は、スパイラルインダクタ２１の一部の下方を迂回して引き出されるように、下層のメタル配線２２との間で層間絶縁膜（図示せず）に埋め込まれたビアなどの導電プラグ（図示せず）、コンタクト部２３を経由している。なお、スパイラルの形状は、図示の方形に限らず、円形に近い八角形など変形が可能である。
スパイラルインダクタ２１の周辺領域には、複数のダミー配線パターン２４がそれぞれスパイラルインダクタ２１から一定距離Ｌ以上離れた位置に形成されている。複数のダミー配線パターン２４は、スパイラルインダクタ２１に対して影響を及ぼした場合でも、偏らないで均等に影響を及ぼすように配置されている。即ち、スパイラルインダクタ２１に対して規則性を有する、あるいは均一性を有する、望ましくは規則性および均一性を有するように配置されている。各ダミー配線パターン２４は、渦電流が生じる閉ループ状、例えば方形の４辺を囲まれた形状であってはならず、閉ループの少なくとも一辺が開放された形状とする。そのような形状の一例として、閉ループの一辺であるバー状、あるいはドット状、閉ループの二辺であるＬ字状、閉ループの三辺であるコ字状などがある。
本例では、スパイラルインダクタ２１の外側領域に配置されるダミー配線パターンであってスパイラルインダクタ２１に最も近い部分に位置する第１のダミー配線パターン２４ａは、例えば短いバー状のパターンがスパイラルインダクタ２１に対してほぼ直角な向きで対向して配置されている。また、スパイラルインダクタ２１の内側に配置されるダミー配線パターン２４のうちの全てのダミー配線パターンあるいはスパイラルインダクタ２１に最も近い部分に位置する第２のダミー配線パターン２４ｂは、例えばそれぞれＬ字状パターンとして規定されている。この場合、スパイラルインダクタ２１の内側がＸＹ座標で四分割された領域毎にサイズが異なる相似的な複数のＬ字状パターンが同心的に配置されており、Ｌ字状パターンの各辺はスパイラルインダクタ２１に対してほぼ直角な向きで対向して配置されている。
スパイラルインダクタ２１と第１のダミー配線パターン２４ａ、第２のダミー配線パターン２４ｂとの間の距離Ｌ、スパイラルインダクタ２１の内側におけるダミー配線パターン２４の被覆率（密度）を適切に設定することが望ましい。この場合、スパイラルインダクタ２１と第２のダミー配線パターン２４ｂとの間の距離Ｌの下限は、ダミー配線パターンがスパイラルインダクタ２１に対して及ぼす誘導結合および容量結合の影響ができる限り少なくなるように考慮して規定する。また、上記距離Ｌの上限は、多層のメタル配線構造を有するダミー配線パターン２４を形成する際にメタル配線構造の上層の層間絶縁膜およびメタル配線層に対するＣＭＰによる平坦性を考慮して規定する。また、スパイラルインダクタ２１の内側におけるダミー配線パターン２４の被覆率（密度）の上限は、ダミー配線パターン２４がスパイラルインダクタ２１に対して及ぼす誘導結合および容量結合の影響の大きさを考慮して規定する。ここで、被覆率（密度）とは、配線層におけるある一定の領域に占める配線面積の割合である。
上記したような各ダミー配線パターン２４は、設計段階においては例えば手書きにより作製することができるが、自動的に発生させるようにしてもよい。このことは、スパイラルインダクタ形成領域２０以外の領域に対して、例えばある一定の面積内に規定の被覆率となるような配線層のパターンが存在しない場合にダミー配線パターンを自動的に発生させる既存のプロセス上の効果を損なうことがない。
図３は、図１に示したスパイラルインダクタ２１とダミー配線パターン(Dummy) ２４との関係についてスパイラルインダクタ２１のＱ値の最大値、最小値、平均値をシミュレーションによって求めた結果を示している。ここでは、スパイラルインダクタ２１の配線幅は１５２μｍとし、スパイラルインダクタ２１からダミー配線パターン２４までの距離Ｌを変えた場合と、ダミー配線パターンまでの距離Ｌを０．３μｍあけてダミー配線パターン(DM)をランダムに自動的(Auto)に発生させた配置した場合とについて、スパイラルインダクタ形成領域２０内にダミー配線パターン２４を形成しなかった場合(No dummy)を基準値１００として対比して示した。また、スパイラルインダクタ２１のＱ値は一般に周波数依存性を有するが、ここでは測定周波数として例えば５ＧＨＺを用いた。
なお、ダミー配線パターン２４を形成した場合は、ダミー配線パターンを形成しなかった場合と比べてダミー配線パターン２４の影響によりスパイラルインダクタ２１のＱ値が若干劣化するが、図３から分かるように、スパイラルインダクタ２からダミー配線パターンまでの距離Ｌを設計基準である１．２μｍ以上の距離５μｍ程度に設定した場合にＱ値を最適化でき、Ｑ値の劣化を抑制することが可能である。
上記したように本実施形態のＩＣによれば、閉ループの少なくとも一辺が開放された形状を有するダミー配線パターンが、スパイラルインダクタ２１から一定距離Ｌ以上離れた位置で、スパイラルインダクタ２１に対して規則性および／または均一性を有するように所定の規定にしたがって配置されている。これにより、ダミー配線パターン２４がスパイラルインダクタ２１に対して及ぼす誘導結合および容量結合の影響がほぼ均一になり、つまり、局所的に影響の大小が発生しなくなり、スパイラルインダクタ２１の特性のばらつきが少なくなる。結果として、ダミー配線パターン２４に起因してスパイラルインダクタ２１の高周波特性（Ｑ）値が劣化することを防ぐことができ、スパイラルインダクタ２１を内蔵しているＩＣの性能劣化を防ぎ、このＩＣを適用するアプリケ−ションの拡大等を期待することができる。また、ＩＣの今後の微細化により前記被覆率に対する制限がますます厳しくなっていくが、前記したようにダミー配線パターン２４がスパイラルインダクタ２１に対して及ぼす影響を最小限にできることはＩＣの今後の微細化への対応にも有利となる。
なお、スパイラルインダクタ２１の内側に形成されたダミー配線パターンとして、前述したようにＸＹ座標で四分割された領域毎にサイズが異なる相似的な複数のＬ字状のパターンを同心的に配置し、Ｌ字状パターンの各辺をスパイラルインダクタ２１に対してほぼ直角な向きで対向して配置することにより、前記した効果が容易に得られる。
また、スパイラルインダクタ２１の外側領域でスパイラルインダクタ２１に最も近い部分に位置する第１のダミー配線パターン２４ａとして、前述したようにバー状あるいはドット状のパターンをスパイラルインダクタ２に対してほぼ直角な向きで配置することにより、前記した効果が容易に得られる。
本発明の半導体集積回路の第１の実施形態に係るＣＭＯＳ型ＩＣチップのパターンレイアウトの平面図。 図１中のスパイラルインダクタ形成領域を取り出してスパイラルインダクタおよびその周辺領域に配置されたダミー配線のパターンの平面図。 図１に示したスパイラルインダクタとダミー配線パターンとの関係についてスパイラルインダクタのＱ値の最大値、最小値、平均値をシミュレーションによって求めた結果を示す特性図。
符号の説明
１０…ＩＣチップ、１１…機能ブロック、２０…スパイラルインダクタ形成領域、２１…スパイラルインダクタ、２２…下層のメタル配線、２３…コンタクト部、２４…ダミー配線パターン、２４ａ…第１のダミー配線パターン、２４ｂ…第２のダミー配線パターン。

Claims (4)

  1. 半導体集積回路チップ内に割り当てられたインダクタ形成領域内にインダクタとなるスパイラル状の配線パターンが形成されてなるスパイラルインダクタと、
    前記インダクタ形成領域内で前記スパイラルインダクタの内側に形成されたダミー配線パターンと、
    を具備し、
    前記ダミー配線パターンは、閉ループの少なくとも一辺が開放された形状であり、前記スパイラルインダクタから一定距離以上離れた位置で、ＸＹ座標で四分割された領域毎にサイズが異なる相似形の複数のＬ字形状のパターンを同心的に配置すると共に、前記Ｌ字状のパターンの各辺が前記スパイラルインダクタに対してほぼ直角な向きで対向して配置されていることを特徴とする半導体集積回路。
  2. 前記スパイラルインダクタとダミー配線パターンとの間の距離の下限は、ダミー配線パターンがスパイラルインダクタに対して及ぼす誘導結合および容量結合の影響の大きさ、ダミー配線パターンを形成する際の化学的機械研磨による層間絶縁膜およびメタル配線層の平坦性を考慮して規定されていることを特徴とする請求項１記載の半導体集積回路。
  3. 前記スパイラルインダクタとダミー配線パターンとの間の距離の上限は、ダミー配線パターンを形成する際の化学的機械研磨による層間絶縁膜およびメタル配線層の平坦性を考慮して規定されていることを特徴とする請求項１または２記載の半導体集積回路。
  4. 前記スパイラルインダクタの内側におけるダミー配線パターンの被覆率の上限は、ダミー配線パターンがスパイラルインダクタに対して及ぼす誘導結合および容量結合の影響の大きさを考慮して規定されていることを特徴とする請求項１記載の半導体集積回路。
JP2006095054A 2006-03-30 2006-03-30 半導体集積回路 Expired - Fee Related JP4908035B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006095054A JP4908035B2 (ja) 2006-03-30 2006-03-30 半導体集積回路
US11/727,892 US7772674B2 (en) 2006-03-30 2007-03-28 Semiconductor integrated circuit with spiral inductors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006095054A JP4908035B2 (ja) 2006-03-30 2006-03-30 半導体集積回路

Publications (2)

Publication Number Publication Date
JP2007273577A JP2007273577A (ja) 2007-10-18
JP4908035B2 true JP4908035B2 (ja) 2012-04-04

Family

ID=38557576

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006095054A Expired - Fee Related JP4908035B2 (ja) 2006-03-30 2006-03-30 半導体集積回路

Country Status (2)

Country Link
US (1) US7772674B2 (ja)
JP (1) JP4908035B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7928539B2 (en) * 2007-01-29 2011-04-19 Renesas Electronics Corporation Semiconductor device
JP2008227076A (ja) * 2007-03-12 2008-09-25 Nec Electronics Corp 半導体装置
US8421122B2 (en) 2010-05-20 2013-04-16 Cree, Inc. High power gallium nitride field effect transistor switches
JP5948620B2 (ja) * 2011-09-16 2016-07-06 株式会社ミツトヨ 誘導検出型ロータリエンコーダ
JP5912071B2 (ja) * 2012-08-14 2016-04-27 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
DE102013112220B4 (de) * 2013-11-06 2021-08-05 Intel Corporation (N.D.Ges.D. Staates Delaware) Spulenanordnung mit Metallfüllung und Verfahren zu deren Herstellung
KR101823193B1 (ko) * 2014-09-18 2018-01-29 삼성전기주식회사 칩 전자부품 및 칩 전자부품의 실장 기판
JP6569844B2 (ja) * 2017-06-05 2019-09-04 株式会社村田製作所 コイル内蔵セラミック基板
CN215265794U (zh) * 2018-12-11 2021-12-21 株式会社村田制作所 树脂多层基板
KR20200086411A (ko) 2019-01-08 2020-07-17 삼성전자주식회사 반도체 소자
US20220037457A1 (en) * 2020-07-29 2022-02-03 Silicon Laboratories Inc. Ensuring minimum density compliance in integrated circuit inductors
CN113853674B (zh) * 2021-02-03 2022-08-05 香港中文大学（深圳） 芯片及其制造方法、冗余金属填充方法、计算机可读存储介质

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110908A (ja) 2000-09-28 2002-04-12 Toshiba Corp スパイラルインダクタおよびこれを備える半導体集積回路装置の製造方法
US6534843B2 (en) * 2001-02-10 2003-03-18 International Business Machines Corporation High Q inductor with faraday shield and dielectric well buried in substrate
JP2002373896A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体装置
JP2006528837A (ja) * 2003-07-23 2006-12-21 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 最小のパターン密度要件を有する半導体技術向けの誘導性および容量性素子
US7652348B1 (en) * 2006-07-27 2010-01-26 National Semiconductor Corporation Apparatus and method for wafer level fabrication of high value inductors on semiconductor integrated circuits

Also Published As

Publication number Publication date
JP2007273577A (ja) 2007-10-18
US7772674B2 (en) 2010-08-10
US20070228515A1 (en) 2007-10-04

Similar Documents

Publication Publication Date Title
JP4908035B2 (ja) 半導体集積回路
KR100869741B1 (ko) 나선형 인덕터
JP5180625B2 (ja) 半導体装置
JP5156324B2 (ja) 半導体装置及び半導体装置の製造方法
US20170140867A1 (en) Compact Vertical Inductors Extending in Vertical Planes
US7977767B2 (en) Spiral planar inductor and manufacturing method thereof
JP2009272360A (ja) インダクタおよびその製造方法
JP2007110129A (ja) 集積インダクター
WO2013101131A1 (en) Integrated inductor for integrated circuit devices
US7633368B2 (en) On-chip inductor
JP2002208676A (ja) 半導体装置、半導体装置の製造方法及び半導体装置の設計方法
KR101671665B1 (ko) 전도성 라인 패터닝
US6833781B1 (en) High Q inductor in multi-level interconnect
US20110309522A1 (en) Semiconductor integrated circuit device comprising different level interconnection layers connected by conductor layers including conductor layer for redundancy
JP4919475B2 (ja) 半導体集積回路の製造方法
JP4191110B2 (ja) 半導体装置
JP2015019116A (ja) 半導体装置
KR101051682B1 (ko) 반도체 소자의 인덕터 형성방법
US20040188844A1 (en) Semiconductor device and pattern generating method
US20080277792A1 (en) Semiconductor Device and Method for Manufacturing the Same
KR100709782B1 (ko) 고주파 반도체 수동 소자 및 그 제조 방법
KR20050070861A (ko) 반도체 소자의 더미층 및 그 제조방법
JP2003051547A (ja) 半導体装置
JP2016167631A (ja) 半導体装置
KR20030015529A (ko) 반도체 소자의 인덕터 및 그의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110920

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110922

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111118

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111213

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120112

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees