CN100444400C - 功率半导体器件及其方法 - Google Patents

Abstract

一种功率晶体管包括多个晶体管单元。每一晶体管单元具有耦合至覆盖第一主表面的第一电极互连区域的第一电极，耦合至覆盖所述第一主表面的控制电极互连区域的控制电极，以及耦合至覆盖第二主表面的第二电极互连区域的第二电极。每一晶体管单元在沟道区内具有基本上恒定的掺杂浓度。采用介电平台作为外延层的边缘终端，从而在其中保持基本上为平面的等势线。所述功率晶体管在工作频率高于500兆赫，功耗超过5瓦的射频应用中具有独特的应用。设计所述半导体管芯和封装，使得所述功率晶体管可以在这样严峻的条件下的高效地工作。

Description

功率半导体器件及其方法

对相关申请的交叉引用

本申请要求国际申请日为2005年1月6日的专利合作条约(PCT)国际申请号PCT/US2005/000205的优先权，该PCT申请要求于2004年1月10提交的美国临时申请No.60/535956以及于2004年1月10提交的美国临时申请No.60/535955的优先权。在此将上述所有申请引入以做参考。

技术领域

本发明总体上涉及硅半导体器件，更具体来讲涉及射频(RF)功率晶体管。

背景技术

本发明总体涉及射频(RF)功率晶体管，更具体来讲，涉及工作频率大于500兆赫，功耗超过5瓦的射频(RF)功率晶体管。但是，应当理解的是本发明的某些方面具有频率低于500MHz，功耗小于5瓦的适用性。例如，也可以在电源和电源管理电路系统中得到特定的应用。因此，本说明书中所采用的术语“射频(RF)功率半导体器件”或“射频(RF)功率晶体管”不应被视为对本发明的限制，除非权利要求书中具体界定了这样的限制。

在过去的十年当中，无线应用的数量得到了显著增长。蜂窝式电话市场就是最为普及的无线技术应用之一。无线装置的使用不再被认为是一件奢侈的事情，而是现代社会的需要。无论如何都不应将无线应用局限为蜂窝式应用。局域网、数字电视和其他便携式/非便携式电子设备均朝向具有无线互连发展。不仅无线设备的不同类型的数量在增长，而且还存在着传输和接收更高数据容量的需求。传输不断增长的容量要求更宽的带宽，从而以客户可用的速率传输数据。例如，目前大多数蜂窝式电话都工作于2G(第2代)或2.5G无线基础设施，这一点是公知的。众所周知，第二代无线技术(2G)实现了话音应用从模拟技术向数字技术的转化。在向用户传送大量数据或信息时，2G和2.5G无线基础设施的能力是有限的。

第三代蜂窝技术(3G)是蜂窝传输能力的升级，以满足传输更高容量的需要。更高容量的实例包括视频信息和对Internet的实时访问。将被3G采用的获得许可的频谱的一个区域位于2.1GHz的频率处，该频率将被用来实现最低144kbps的分组数据业务。而且，已经出现了增强型3G方案，其要求在2.6-2.8GHz的范围内进行传输。尽管还没有定义4G，但是可以预期将来会要求更高的频率操作，以提供高数据率传输所需的带宽。特别是，可以预期4G无线传输所处的频率将大于3GHz。

在蜂窝式技术以外的领域存在类似的改变，例如，在下一个十年当中，联邦政府将要求电视传输向数字电视转变。高清晰度电视(HDTV)的同时传输将进一步增大RF传输设备的复杂性。无线业务的另一个迅猛发展的领域是用于访问Internet的无线宽带技术。所有的这些应用的共同之处在于在功率放大器(PA)中采用了RF功率晶体管，其提供了5瓦到千瓦级的功率输出。

向高频大功率传输的发展触发了对RF功率晶体管的巨大需求。通常在例如蜂窝式收发基站(cellular base transceiver station，BTS)内的发射机的输出级采用RF功率晶体管。这时，蜂窝式BTS的工作频率可以低到450MHz或高达2.7GHz。蜂窝式BTS的功率输出通常为5瓦或更高。但是，无线产业正在朝着以更高的频率工作时要求更好的线性度和更低的失真的标准发展。诸如WCDMA(宽带码分多址)和OFDM(正交频分复用)的无线接口技术要求高线性度，从而使数据吞吐率最大化，并防止在传输频带之外传输寄生信号(spurious signal)。

RF功率晶体管通常在源极接地的配置下使用。在尝试进一步扩展频率、工作电压和降低失真时，这类高功率射频应用所采用的主导器件具有严重的器件设计局限性。而且，RF功率晶体管的热问题与RF功率放大器的电气设计同样重要，对于更高功率和更高频率的操作来讲，必须解决所述热问题。

因此，希望提供一种以更高频率工作，线性度得到提高的RF功率晶体管。此外，希望提供一种制造简单、造价低廉的RF功率晶体管。如果所述RF功率晶体管具有改善的热管理，更高的电压操作和更少的寄生效应，那么将体现更多的优势。

发明内容

可以单独应用本发明的各个方面，也可以将其相互结合使用。例如，如果希望制造针对蜂窝应用的RF功率晶体管，那么可以优选考虑本发明在管芯制造和封装设计方面所公开的很多改进。另一方面，如果应用要求不苛刻，那么可以单独应用一项或多项改进。此外，结合附图以及上文的技术领域和背景技术，通过下文的详细说明和附加的权利要求，本发明的其他预期功能和特征将变得更加明显。

附图说明

在下文中将结合附图对本发明予以说明，其中，采用类似的附图标记表示类似的元件，并且

图1是根据本发明制造的射频(RF)功率晶体管管芯的顶视图；

图2是图1中的射频(RF)功率晶体管管芯的横截面图；

图3-21是说明形成根据本发明的器件的晶片处理步骤的，图2所示的RF功率晶体管的一部分的分解截面图；

图22是现有技术中RF功率晶体管的掺杂分布图；

图23是根据本发明的图21所示的RF功率晶体管的掺杂分布图；

图24是网状晶体管单元(mesh transistor cell)的顶视图，可以将所述网状晶体管单元排成阵列以形成根据本发明的更大的复合结构；

图25是根据本发明由图24所示的网状晶体管单元形成的网状晶体管单元阵列的顶视图；

图26是现有技术中针对RF功率晶体管的半导体封装的顶视图；

图27是根据本发明的射频(RF)功率晶体管的顶视图；

图28是图27中的射频(RF)功率晶体管管芯的横截面图；

图29是根据本发明的射频(RF)功率晶体管封装的顶视图；

图30是图29所示的射频功率晶体管封装的一部分的横截面图；

图31是图30的顶视图；

图32是根据本发明的图29所示的RF功率晶体管封装的横截面图；

图33是图32所示的一部分RF功率晶体管封装的放大横截面图；

图34是图33所示的RF功率晶体管封装的进一步放大的图示；

图35-38是根据本发明另一实施例的半导体封装的横截面图；

图39是说明根据本发明的教导所述封装的管芯和引线之间的各种互连的简化放大局部横截面图；

图40是图39所示的器件的简化局部顶视平面图；

图41是网状连接单元(mesh connected cell)的顶视平面图，可以根据本发明的实施例将所述网状连接单元排成阵列以形成更大的复合结构；

图42是网状连接晶体管单元(mesh connected transistor cell)的顶视平面图，可以根据本发明的备选实施例将所述网状连接晶体管单元排成阵列以形成更大的复合结构；

图43是根据本发明的备选实施例制成的半导体管芯的顶视平面图；

图44是根据本发明的教导制成的半导体管芯的另一实施例的顶视平面图；

图45是在后续处理阶段中图44所示的管芯的顶视平面图；以及

图46是图45所示的管芯的部分放大图。

具体实施方式

从本质上来讲，下述详细说明仅是示范性的，并非用来对本发明或本发明的应用做出限制。而且，本发明不受技术领域、背景技术、发明内容或下述具体实施方式中明确或隐含指出的理论的束缚。

管芯

现在翻至附图，在几个图示当中始终采用类似的附图标记表示相应的元件，首先来看图1，其中示出了射频(RF)功率晶体管集成电路(IC)器件或管芯(die)90的顶视图。因此，与现有技术中的RF功率晶体管相比，预计根据本发明的器件管芯和封装具有更高的击穿电压、改善的线性度、更好的热管理、更低的R_dson，更高的输出阻抗、更低的输出电容和扩展的频率响应。在所述RF功率晶体管的实施例中，管芯90由p型硅半导体管芯或衬底制成。在工作频率大于500MHz，功率输出大于5瓦的RF功率晶体管器件中，本说明书所描述的本发明的各个方面将得到独特的应用。工作在这些级别的器件必须做电和热的考虑。此外，所述封装和器件构成了一种射频系统，其采取这样一种方式匹配电性能和热性能，使得所述器件在所有的工作条件下都是稳定可靠的。因此，本说明书将涉及RF功率晶体管的这一具体实例，但是，本领域技术人员应当理解，本发明的某些特征可以应用到其他类型的半导体器件当中。

当前市场上主导的RF功率晶体管将器件的漏极和栅极分别通过丝焊连接至封装的漏极和栅极引线。所述器件是一种横向结构，所述结构在管芯的上表面具有漏极和栅极接触，在管芯的底面具有源极接触。RF功率器件通常需要超过一次丝焊以形成低电阻连接。采用多个丝焊并采用这样一种分布方式，使得到构成所述RF功率晶体管的各晶体管的漏极的阻抗路径差异最小化。通常，使现有技术中的RF功率晶体管具有高长宽比，使得沿管芯长度方向分布丝焊。管芯的小宽度减小了从管芯到封装的引线的丝焊(wirebonds)的长度。丝焊是带宽制约(bandwidth limits)所述RF功率晶体管的电感器，在阻抗匹配网络中采用丝焊作为一个元件。在生产环境中无法理想地控制丝焊长度，而且电感的变化可能给功率放大器的成品率造成影响。因此，本发明的优选实施例采用了消除丝焊的设计。

RF功率晶体管管芯90具有第一主侧面(顶面)和第二主侧面(底面)。管芯90的第一主侧面具有第一电极互连区域58和控制电极互连区域57。通常，第一电极互连区域58和控制电极互连区域57是提供低电阻和卓越热导率的金属或金属合金层。在RF功率晶体管的实施例中，第一电极互连区域58位于管芯90的中央，其在管芯上的源电极和封装(将在下文中进行讨论)上的外部金属接触之间提供了导电通路。通常，RF功率晶体管包括多个相互并行连接的基本相同的晶体管单元。管芯90的中央有源区是形成RF功率晶体管的晶体管单元的区域。在RF功率晶体管的实施例中，第一电极互连区域58覆盖了有源区的绝大部分，优选大致覆盖整个有源区。第一电极互连区域58提供了大接触面积、低电阻和与所有晶体管单元基本上相等(平衡)的耦合。

第一电极互连区域58的总面积和中央位置提供了显著的优点。无需采用丝焊将第一电极互连区域58耦合至RF功率晶体管封装的外部接触。可以将RF功率晶体管封装的金属外部接触或引线直接连接至第一电极互连区域58，从而去除了丝焊的电感和电阻。接触第一电极互连区域58的表面区域的第二个显著优点在于可以通过RF功率晶体管封装的引线去除来自管芯90的第一主侧面的热量。由于第一电极互连区域58覆盖了管芯90的有源区，因此其为低阻热通路，其中，能够通过耦合至其上的封装引线有效地将热量从第一主侧面导出。通过提供正确的几何结构和导热特性，也可以将引线作为热沉，或将其耦合至热沉。

在管芯90的外部边缘之内，有源区之外形成介电平台区域20。其中，介电平台区域20提供了由绝缘材料构成的非导电侧壁，其穿过邻近有源晶体管单元的外延层向下延伸。在RF功率晶体管的实施例中，围绕有源区形成环形介电平台20。介电平台的优点之一在于，可以将其用作边缘终端(edgetermination)，引起有源区内的平面击穿(planar breakdown)，由此增大所述晶体管的工作电压。此外，采用介电平台20通过平台20的低介电常数使电容最小化。在管芯90的实施例中，介电平台20占据了整个管芯区域的相当大的部分。例如，介电平台可以占据100瓦RF功率晶体管的整个管芯区域的30-40％以上，并且通常大于整个管芯区域的10％。由于介电平台20可能构成了管芯90的一大部分，因此，非常重要的一点是，在晶片处理过程中介电平台20不要在管芯90中引起应力，因为应力可能导致晶片弯曲或翘曲，从而导致晶片无法使用。在本说明书后续部分将对此予以详细说明。

控制电极互连区域57与第一电极互连区域58间隔预定距离。典型地，控制电极互连区域57不像第一电极互连区域58那样导通显著的电流。在本发明的实施例中，控制电极互连区域57的外形为围绕第一电极互连区域58的环形。控制电极互连区域57覆盖介电平台区域20。通过将控制电极互连区域57与位于下部的管芯90的半导体材料表面相隔离，显著降低了通常与控制电极互联区域57相联系的电容，由此提高了RF功率晶体管的频率和线性度性能。

图2是根据本发明的教导制造的射频(RF)功率晶体管管芯90的横截面图。横截面点由图1中的箭头110表示。对p型衬底200的表面进行掺杂，从而形成重掺杂区域或掩埋层10。本实施例中，图示的p型衬底200的相当大的一部分被蚀刻掉了。常规地，最初提供的衬底200是具有均匀厚度的晶片。在这一实施例中，对掩埋层10进行N+掺杂，其具有低电阻。如图所示，掩埋层10是连续的，并且覆盖了管芯90的整个表面。备选实施例采用了掩模，以便将掩埋层仅置于形成RF功率晶体管的晶体管单元的有源区内。例如，可以掩蔽掩埋层10，使其无法形成于管芯90的外围，所述的管芯90的外围大致从介电平台20到管芯90的边缘。

形成覆盖掩埋层区域10的外延层2。在本实施例中，外延层2为n型，并且覆盖掩埋层10。在外延层2和掩埋层10中形成介电平台区域20。在本实施例中，介电平台区域20穿过外延层2延伸至掩埋层10当中，但并未穿过掩埋层10。介电平台区域20的顶面大致与外延层2的顶面呈平面。可以采用化学机械平面化步骤，使介电平台区域20的顶面大致与外延层2的表面呈平面。或者，可以采取一系列能够实现平面化表面的晶片处理步骤形成介电平台区域20的顶面。正如这里将予以详细说明的，在外延层2中形成晶体管单元；这样在介电平台区域20的环形内边界之内，界定了作为与外延层2的部分相对应的管芯90的区域的器件有源区30。这样，介电平台形成了由绝缘材料构成的围壕或隔幕(moat or curtain)，其至少穿过外延层2向下延伸，并且围绕管芯90的有源区30。正如这里将要予以详细说明的，形成作为热氧化层的邻近有源区30的介电平台20的内部侧壁，使得外延层2(对应于有源区30)终止于所述热氧化层上，并提供到所述晶体管的边缘终端。理想地，侧壁热氧化物具有高完整性，其中杂质水平低。

第一电极互连区域58覆盖含有有源区30的外延层2。控制电极互连区域57覆盖介电平台区域20。如前所述，第一电极互连区域58和控制电极互连区域57耦合至射频封装的金属接触或外部引线，如将在这里所述的。

在这一实施例中，从衬底200上去除材料，减小有效区域30中管芯90的厚度。在管芯的第二或下部主表面上形成第二电极互连区域60。从所述封装的第二外部接触到第二电极互连区域60的电和热通路可能影响所述器件的性能。在这一实施例中，将晶体管单元的有源部分(这里为漏极)通过外延层2和掩埋层10电连接至外部封装接触，外延层2和掩埋层10提供了到第二电极互连区域60的低电阻电通路，第二电极互连区域60反过来又被连接至外部封装接触543(在图2中未示出，但可参见例如图33)。RF功率晶体管的效率与RF功率晶体管的开启电阻(r_dson)相关。在某种程度上，开启电阻(r_dson)与从外延层2到第二电极互连区域60的阻抗路径相关。类似地，管芯90的工作温度和热生成的非线性度是从外延层2到第二电极互连区域60的热通路的函数。通常，可以通过减小管芯90的厚度，特别是在有源区30内形成RF功率晶体管的晶体管单元的管芯90的区域内减小厚度，改善器件的效率和热性能。从有源区30内产生热量，希望在这一区域内减薄管芯90，以减小到第二互连区域60的热阻，从而通过这一路径去除所述热量。在除射频功率放大器以外的其他应用当中，具有低r_dson的器件也是有价值的。例如，在变换效率与晶体管的r_dson直接联系的，诸如功率管理器件的开关应用当中，低r_dson是我们高度期望的。

在这一实施例中，通过蚀刻从管芯90的第二主表面去除材料以减小厚度。通常，在有源区30之下从p型衬底200去除材料。特别是，采用掩模对管芯90的第二主表面进行构图，使得位于介电平台之下的衬底200的外部边缘区域不被蚀刻。所述蚀刻步骤优选沿与管芯90的上部主表面呈54.7度角的平面从衬底上去除p型材料。N+掩埋层10在蚀刻过程中起着刻蚀停止层的作用，从而防止材料被进一步去除。如图所示，衬底200的其余部分具有梯形横截面，其形成了围绕管芯90的外围环形，并且基本上是从有源区30去除的。这样，通过蚀刻步骤形成了位于有源区30之下的空腔102。注意，有源区30中管芯90的厚度基本上为外延层2和掩埋层10的厚度。所形成的作为“画框”的衬底200的其余部分起着强化和支撑管芯90的作用。换句话说，衬底200形成了用于减薄后的有源区30的框架或支撑结构，其允许进行类似未经减薄的晶片的晶片处理。在本实施例中，衬底200(由高电阻率p型材料构成)未被欧姆耦合(ohmically coupled)至电压电势，并且基本上保持浮置。

掩埋层10提供了电流从管芯90的有源区(漏极)流至第二电极互连区域60的低电阻路径。在掩埋层10的表面之下形成第二电极互连区域60。在RF功率晶体管的实施例中，可以由金属或金属合金形成第二电极互连区域，从而获得低电阻和极佳的热导率。管芯90的下部主表面的外形提供了另一个显著的优点。可以对RF封装的外部金属接触或引线进行设计，使其与空腔102相匹配。那么，所述引线就可以与第二电极互连区域60容易地对准和耦合。例如，可以通过焊料或导电环氧树脂将所述引线与第二电极互连区域60物理和电气耦合。之后，可以在后续步骤中采用所述引线处理管芯90，以封装所述器件。直接将所述引线耦合至第二电极互连区域60实现了电感的最小化，并提供了一个大的表面区域，用于通过管芯90的下部主表面去除热量。这样，由于可以同时从第一(上部)和第二(下部)主表面去除了热量，所以热效率显著高于现有技术中的RF功率晶体管。此外，在取得增大的热效率的同时，通过减小使器件操作劣化的寄生现象改善了器件性能。

还存在其他的备选实施例可以实现厚度减小的器件，尽管其中的一些可能不具备上述的优点。例如，可以采用包括N+材料的衬底。对于N+衬底而言不需要掩埋层10。可以采用本领域技术人员公知的晶片打磨/减薄技术减薄N+衬底。之后，可以形成覆盖减薄后的N+衬底的第二电极互连区域。在本实施例中，管芯具有均匀厚度。

图3-21是图2所示的RF功率晶体管的一部分的分解横截面图，其按顺序示出了形成根据本发明实施例的器件的晶片处理步骤。在大多数情况下，采用了与图1-2中不同的附图标记表示相同的部件。图3是接近管芯90外围的RF功率晶体管的区域的放大横截面图。管芯外围的图示对介电平台20、边缘终端和晶体管单元的制造进行了说明。但是，应当理解的是，优选实施例中的RF功率晶体管包括多个这样的晶体管单元，其并联耦合以形成网状连接的(mesh-connected)晶体管单元阵列。此外，本发明说明书中给出的值只用于说明用途。众所周知，RF功率晶体管的设计根据器件预期的具体工作特性，例如功率和频率，而发生极大变化，这些变化均落在本发明的范围内。

将图3-21所示的处理步骤应用于管芯的第一主表面(本文中有时称为上表面)。在第一主表面上的晶片处理过程中，对管芯的第二主表面(有时称为下表面)进行保护。例如，在第二主表面上形成氧化层。之后，在氧化层之上形成氮化硅层。在第一主表面上的晶片处理过程中，氧化层和氮化硅层的结合将对第二主表面予以保护。如果在任何晶片处理步骤中去除了第二主表面上的保护层，可以添加其他的保护层。在图3-21中未示出在管芯的第二主表面中构建空腔和形成第二电极互连区域的后续蚀刻步骤，但是在前面已经结合图2进行了说明。

形成本发明的RF功率晶体管器件的起始材料包括衬底200。在晶片处理的实施例中，衬底200是具有晶向的p型硅衬底。在衬底200中形成的掩埋层205通常为高度掺杂的低电阻层。在晶片处理的实施例中，掩埋层205为N+掺杂的，大约为15μm厚。掩埋层205具有处于0.001Ω-cm到0.02Ω-cm的电阻率，提供掩埋层205的目的在于改善到第二电极互连区域的欧姆接触。通过在后续步骤(未示出)中蚀刻掉衬底200以暴露掩埋层205，从而允许在其上形成第二电极互连区域。

外延层210覆盖掩埋层205。在晶片处理步骤的实施例中，外延层210为n型。最初，外延层210大约为25μm。后续热工艺将改变这一区域的电阻率，并将其厚度改变至大约20μm，选择这一厚度的目的在于确定RF功率晶体管的击穿电压。特别地，已经选定了支持25V/μ的外延层210，从而实现对击穿电压为500V的RF功率晶体管的构建。

功率效率在尽可能高的电压处操作RF功率晶体管是被高度期望的。对于高压工作来讲，工作于大约2GHz的现有技术中的RF功率晶体管受到设计的限制。例如，对于蜂窝式基地收发器站(BTS)功率放大器(PA)而言，功率放大器工作电压的标准为28伏。RF功率晶体管的击穿电压与工作电压之比的一般的经验法则约为3∶1。换句话说，就目前的工艺水平而言，击穿电压大约为75伏。28伏功率放大器工作电压产生了25％范围之内的令人失望的额定功率效率。工作电压高于28伏的RF功率晶体管将以更低的电流工作，而产生相同的功率输出。工作于更低的电流连同低r_dson将产生更高的器件效率。此外，更低的工作电流降低了器件的热需求，由此提高了可靠性。晶体管的输出阻抗也随着工作电压的升高而增大。更高的输出阻抗允许为功率放大器设计出更为高效的匹配网络。因此，具有更高击穿电压的功率晶体管具有显著的优点。例如，具有500V的击穿电压的本发明的功率晶体管能够工作于150V以上的电源电压，这将显著增大功率效率。类似地，按照本说明书制造的击穿电压为150V的RF功率晶体管以50V的电压工作，与现有的28V晶体管相比具有显著的优势。

介电层215覆盖外延层210。在晶片处理的实施例中，介电层215包括SiO₂。热生长覆盖外延层210的SiO₂层，其具有大约

的厚度。形成覆盖介电层215的掩模层220。对掩模层220构图，以暴露介电层215的部分。去除介电层215的暴露部分，显露下部的外延层210。之后，去除掩模层220。之后，进行蚀刻处理，以图1中的57所示的方式，按照围绕有源区的环形，形成由六角形垂直空井或空腔225构成的矩阵。具体地，采用各向异性刻蚀基本上垂直地至少穿过外延层210蚀刻，优选至少蚀刻到掩埋层205的一部分。在本实施例中，垂直空腔225大约为2.0μm宽，其相互间隔0.4μm，并界定了由垂直延伸结构或壁垒(wall)构成的矩阵。采用各向异性刻蚀工艺，蚀刻垂直空腔225，其穿过外延层210直至掩埋层205中大约30μm的深度。垂直空腔225的蚀刻构建了空腔225之间的硅矩阵壁垒230。最内部的壁垒230a跨越有源区中外延层210和掩埋层205的外侧部分。硅矩阵壁垒230大约为0.4μm宽。介电层215受上述晶片处理步骤的影响，使SiO₂层的厚度从

降至了大约

从而降低了介电层215的厚度。

参照图4，其示出了从硅矩阵壁垒230去除材料的可选处理步骤。实施硅蚀刻，以蚀刻硅矩阵壁垒230、外延层210和掩埋层205的暴露部分。在晶片处理的实施例中，硅蚀刻将硅矩阵壁垒230减薄至大约0.2μm的宽度或厚度。

参照图5，执行热氧化工艺，从而在任何暴露的硅区域上形成二氧化硅。具体地，图4所示的硅矩阵壁垒230的硅基本上完全转化成了二氧化硅，从而形成了垂直延伸介电结构矩阵形式的二氧化硅矩阵壁垒235。类似地，最内部壁垒(图4中的230a)、空腔225的底部(图4中的240)以及最外部的壁垒(图4中的230b)的暴露的硅表面转化为了图5所示的热氧化层235a、241和235b。邻近形成晶体管单元的有源区的热氧化层235a为边缘终端，以引起RF功率晶体管内的平面击穿。根据应用，希望进一步淀积介电材料，以增大介电材料的厚度，从而增强在击穿发生前所能够承受的电压。还需要考虑的因素是形成介电层所需的时间，和施加到结构上的应力。例如，淀积额外的多晶硅层。之后，通过热氧化步骤氧化多晶硅层，形成介电层260，从而增大二氧化硅矩阵壁垒235、235a、235b和241上的介电材料的量。

参照图6，在管芯上涂覆介电材料。在晶片处理的实施例中，在第一主表面上实施TEOS(原硅酸四乙酯)245的低压淀积。一些淀积材料堵塞在垂直空腔225的每一个开口当中，逐渐减小开口的尺寸，直到封闭所述开口，形成介电塞或介电层246。在本实施例中未填充剩余的空腔225的下部。在备选实施例中，如果需要的话，可以采用介电材料填充空腔的下部。注意，通过介电层245、介电矩阵壁垒235和介电层260在每一空腔225中形成了连续的介电材料层。由介电平台(dielectric platform)255表示这一介电材料层。在晶片处理的实施例中，淀积大约

的TEOS，从而密封垂直空腔225的上部区域。随后进行热氧化处理，以增大作为介电平台255的一部分的TEOS的密度。

在一实施例中，随后进行氧化物CMP(化学机械平面化)步骤，从而在介电材料的淀积结束后使第一主表面上的氧化物平面化。CMP步骤从第一主表面去除了第一TEOS层245和介电层260的部分，从而在管芯的第一主表面上构建了平面表面250。应当注意，尽管通过介电层245在上表面密封了垂直空腔225，但是，垂直空腔225并未被固体材料填满，而是包括相当大小的空的空间。之后，在第一主表面上涂覆覆盖氧化物的保护层265。在晶片处理的实施例中，一层大约厚的氮化硅覆盖了平面表面250。如前所述，如果无法实施CMP，可以开发不需要氧化物CMP步骤的备选处理流程。所述平面应当足够平坦，从而防止在随后的晶片处理步骤中出现台阶覆盖问题。

通常，所形成的介电平台255超过10微米宽，4微米深。形成覆盖介电平台255的控制电极互连区域57(图1-2)，所形成的控制电极互连区域57超过10微米宽，以确保低电阻。在RF功率晶体管的实施例中，所形成的介电平台255具有大于4微米的深度，以隔离(standoff)器件操作所需的电压，并从控制电极互连区域减小栅极到漏极的电容。此外，可以在不向管芯施加显著应力的情况下，以这些尺寸或更大的尺寸形成介电平台255。而且，应当理解可以采用各种不同的制造工艺形成介电平台。例如，可以填满所述空腔而形成实心介电平台。

对于高电压应用，介电层245自身可能无法充分隔离所需的电压。如前所述，向底部和侧壁涂覆可选介电层260，以界定垂直空腔225。在用于形成击穿电压为500V的RF功率晶体管的晶片处理的实施例中，在形成介电层245之前，向空腔225中淀积多晶硅，从而在底部和侧壁上形成多晶硅层。例如，向垂直空腔225中淀积的多晶硅。之后，对多晶硅进行氧化处理，从而在空腔225中形成

的氧化层。之后，淀积第二个

的多晶硅层，并对其进行氧化，从而在空腔225中形成第二个

的氧化层。二者的结合在垂直空腔225中形成了的氧化层，其由介电层260表示。介电层260在一个以上的步骤中形成，以降低氧化时间。也可以采用本领域技术人员公知的其他技术增加介电材料的量。不能使垂直空腔225的开口太大使得其无法通过诸如低压TEOS淀积的工艺步骤封闭。

通常，介电平台是具有低介电常数的非导电结构，其为垂直RF功率晶体管提供了边缘终端，以提高击穿电压。介电平台必须能够隔离晶体管的击穿电压。例如，对介电平台255的空腔225的底部241上(或邻近RF功率晶体管的有源区的侧壁235a上)的总氧化物厚度以及介电层245进行设计，以承受500V的电压。从结构的角度讲，不应使空腔225的底部241和邻近有源区的侧壁235a上的氧化物形成至在衬底200中产生引起晶片翘曲的应力的深度。这样，在介电平台构成了管芯区域的相当大的部分时，通过对介电平台的设计，使之承受RF功率晶体管的击穿电压，与此同时使施加到晶片上的应力最小化。

边缘终端包括邻近晶体管的有源区由介电材料形成的侧壁，其有助于在这一结构内获得平面击穿。在晶体管的实施例中，通过介电平台255划分有源区的界线，使得晶体管的漏极区域(外延层210)终止于介电平台255的热氧化层侧壁。理想的情况下，形成介电平台的侧壁，从而以90度角终止RF功率晶体管的漏极区域内的电场，从而使场的曲率最小化。这样，晶体管的漏极内的电场等位线在外延层210内大致是水平的。不同电位的电场线将处于不同的水平面内，但在外延层210内是相互平行的。在形成热氧化侧壁时应当小心，防止产生俘获电荷，所述俘获电荷将增加电场曲率，降低晶体管的击穿电压。

介电平台255还是一种支撑结构，所述支撑结构要求足够的结构强度，从而允许形成覆盖所述平台的互连、无源部件或有源器件。通常，形成支撑顶部表面层的垂直支撑结构。垂直支撑结构和顶部表面层包括介电材料。在一实施例中，在垂直支撑结构之间形成位于顶部表面层之下的空隔间(emptycompartment)，以形成降低介电平台介电常数的空气隙。相反地，在需要的情况下，可以形成实心或填实的介电平台，其具有较高的介电常数。在图示的实施例中，当向下观察顶部表面时，介电平台255是由具有由二氧化硅形成的垂直壁的六角形单元构成的阵列。每一个六角形单元的中央区域是空的空隙或空间。形成盖层或顶部表面层，以密封每一六角形单元。介电平台255的每一单元的直径由加盖工艺决定。选择单元的直径，从而在邻近顶面的开口附近淀积介电材料，其在未填实所述单元的情况下隔离并密封了所述单元(采用诸如TEOS的淀积介电材料)。类似的间隔限制适用于需要加盖处理的其他空气隙介电平台。

介电平台255还降低了RF功率晶体管的寄生电容，由此扩展了器件的频率响应。介电平台将导电区域彼此分开，因而优选采用低介电常数使电容最小化。通过使所述平台中位于导电区域之间的空的空间的体积最大化获得了介电平台最低的介电常数，所述导电区域形成了寄生电容。特别地，介电平台255或介电平台255所包含的管芯的区域中的单元的数量与降低栅极到漏极和漏极到源极的电容相关，在下文中将对其予以详细说明。

参照图7，在第一主表面上涂覆掩模层270，并对其进行构图。掩模层270覆盖介电平台255。去除保护层265的暴露部分，从而显露其下的氧化层215。在晶片处理的实施例中，将图6所示的氧化层215的厚度大致减小到

左右。形成可选层275，对其进行比外延层210浓度更大的重掺杂，以降低RF功率晶体管的R_Dson。在晶片处理的实施例中，采用砷或磷离子注入工艺对层275进行掺杂。去除氧化层215，并形成覆盖层275的新氧化层280。在晶片处理的实施例中，热生长氧化层至到

的厚度范围，优选为

参照图8，形成覆盖第一主表面的保护层285。在晶片处理的实施例中，保护层285为氮化硅层(Si₃N₄)。所形成的氮化硅层具有大约

的厚度。在示范性实施例中，保护层265和285均为覆盖介电平台的氮化硅层，其组合厚度大约为

提供覆盖第一主表面的掩模层(未示出)并对其进行构图。所述图案露出位于内侧的邻近介电平台255的开口290。在开口290中，去除保护层285，以暴露下面的介电层280。之后，去除开口290中的介电层280，暴露层275。之后淀积覆盖第一主表面的多晶硅层295。多晶硅层295耦合至开口290中所暴露的层275。在晶片处理的实施例中，形成厚度大约为

的多晶硅层295。

之后形成覆盖第一主表面的层300。层300为导电材料。在晶片处理的实施例中，层300为硅化钨(WSi_2.8)层。所形成的硅化钨层具有大约

的厚度。之后形成覆盖第一主表面的多晶硅层305。在晶片处理的实施例中，形成厚度大约为

的多晶硅层305。之后，形成厚度大约

厚的预注入二氧化硅层。通过毯式注入(blanket implantation)工艺形成p型区域310，通过开口290对其进行掺杂。保护层285防止在顶面的其他区域内掺杂。所述毯式注入工艺还掺杂了多晶硅层295和305，以及硅化钨层300。在晶片处理的实施例中，掺杂物为硼，在大约5KeV下对其进行注入。从膜稳定性考虑，采用硅化钨(WSi_2.8)形成层300。硅化钨层300以及掺杂多晶硅层295和305起着接地屏蔽板的作用，其显著降低了RF功率晶体管中栅极到漏极的电容。栅极到漏极的电容的减小极大地扩展了器件的工作频率。尽管公开了多个公共耦合的导电层来形成复合低电阻接地屏蔽板层，但是应当理如果需要也可以采用单个导电层。将复合低电阻接地屏蔽板层通过p型掺杂区域310接地，在下文中将对其予以详细说明。

参照图9，在第一主表面之上形成掩模层(未示出)并对其进行构图。已构图掩模层在介电平台256之上具有开口315。在开口315中去除多晶硅层305、硅化钨层300和多晶硅层295，从而暴露保护层285。之后去除剩余的掩模层，并形成覆盖第一主表面的保护层320。在晶片处理的实施例中，保护层320包括氮化硅(Si₃N₄)。在第一主表面上形成约

厚的氮化硅。

之后，在第一主表面上形成介电层325。在晶片处理的实施例中，介电层325包括TEOS(原硅酸四乙酯)。TEOS介电层大约

厚。尽管在上文中公开了不只一个非导电层(层320、325)来形成晶体管导电层之间的隔离区域，但是，应当理解如果需要也可以采用单个非导电层。

之后，形成覆盖第一主表面的多晶硅层330。在晶片处理实施例中，多晶硅层330为n型掺杂多晶硅。所述n型掺杂多晶硅层大约厚。之后，形成覆盖第一主表面的层335。在晶片处理实施例中，层335为包括硅化钨(WSi_2.8)的导电层。所形成的硅化钨层大约

厚。提供层335以减小栅极电阻，或者，可以将其构造为掺杂多晶硅或钨。上文中提供的一些步骤为热步骤，其在边缘终端区域310中驱动，从而扩散至层275之下延伸的外延层210中。之后，形成覆盖第一主表面的多晶硅层340。在晶片处理的实施例中，多晶硅层340为n型掺杂多晶硅层。所形成的n型掺杂多晶硅层大约

厚。尽管公开了多个公共耦合的导电层(层330、335和340)来形成复合低电阻层，应当理解，如果需要也可以采用单个导电层。

之后，实施热氧化处理，对多晶硅层340的上部进行氧化。在晶片处理的实施例中，在所述热氧化工艺中形成介电层345。热氧化工艺从多晶硅层340形成了大约

厚的氧化层。之后，形成覆盖第一主表面的保护层350。在晶片处理实施例中，保护层350包括氮化硅(Si₃N₄)。所形成的氮化硅大约

厚。尽管在上文中公开了超过一个非导电层(层345、350)，应当理解，在需要时也可以采用单个非导电层。

参照图10，形成覆盖第一主表面的掩模层(未示出)并对其进行构图。掩模层中的图案包括暴露保护层350的开口355。所述开口355对应于管芯的一个区域，RF功率晶体管的单个晶体管单元形成于所述区域。尽管在该图中未示出，但是应当指出，RF功率晶体管将包括多个形成于管芯的有源区内的晶体管单元。去除开口355中的下述层：保护层350、介电层345、多晶硅层340、硅化钨层335、多晶硅层330、介电层325、保护层320、多晶硅层305、硅化钨层300和多晶硅层295，从而停止在保护层265上。之后，去除掩模层。

之后，形成覆盖第一主表面的保护层。在晶片处理的实施例中，保护层包括氮化硅。所形成的氮化硅大约

厚，使其覆盖保护层350和265(在示范性实施例中均为氮化硅)。特别地，保护层是保形的(conformal)，并行形成于开口355的侧壁上。采用保护层365表示位于侧壁上的保护层。

在晶片处理的实施例中，采用各向异性蚀刻去除保护层350和265的一些上部。特别地，从保护层350的上部去除材料，在开口355的侧壁上保留保护层365。由于保护层350显著厚于保护层265，因此，在所述蚀刻过程结束后一部分保护层350保留了下来，而去除了位于开口355中的保护层265。去除开口355中的保护层265，暴露下面的介电层。之后去除这一介电层，暴露层275。热生长栅极氧化层360至

到

的厚度。如果需要更高的栅极到源极击穿电压，则采用更厚的栅极氧化物。特别地，所形成的栅极氧化层360大约厚。之后形成覆盖第一主表面的多晶硅层370。在晶片处理的实施例中，多晶硅层为未掺杂的多晶硅。所形成的未掺杂的多晶硅层大约厚。

参照图11，执行热氧化工艺，使多晶硅层370的一部分氧化。氧化工艺形成了介电层375。在晶片处理实施例中，所形成的介电层375大约为

厚。之后，执行注入步骤。在晶片处理实施例中，以三个不同能量以积分方式(in quadrature)注入硼。具体来讲，在对应该注入过程中采用的不同能量的不同深度处通过开口355向层275提供一些p形掺杂物。超过一个注入过程和注入能量的使用实现了对掺杂分布的控制。例如，注入控制器件的阈值电压或者何时发生器件击穿。这样就形成了p型掺杂区域380。所形成的掺杂区域380基本上与层275具有相同的深度并耦合至p型掺杂区域310。之后形成覆盖第一主表面的保护层385。在晶片处理的实施例中，保护层385包括氮化硅(Si₃N₄)。所形成的氮化硅大约为

厚。

参照图12，形成覆盖第一主表面的介电层。在晶片处理的实施例中，介电层包括TEOS。所形成的TEOS层大约

厚。之后，对介电层进行各向异性蚀刻，从而暴露保护层385的部分。所述各向异性蚀刻在开口355的侧壁上保留了介电层390。介电区域390在开口355的底面的一部分和侧壁上为保护层385起着掩模的作用。之后，去除保护层385的暴露部分，从而显露下部的介电层375。由此形成了包括保护层385和介电区域390的侧壁隔片(spacer)。

参照图13，去除介电层375的暴露部分，显露下部的多晶硅层370。在这一晶片处理步骤中还去除介电区域390。保护层385之下的介电层375保留下来。之后，去除多晶硅层370的暴露部分，显露保护层350。通过去除多晶硅层370形成开口395，显露下部的栅极氧化层360。之后，去除开口395中的栅极氧化层360，显露掺杂区域380。保留包括多晶硅层370、介电层375和保护层385的侧壁隔片。

参照图14，去除保护层350和385。保护层350的去除显露了位于下部的介电层345。保护层385的去除显露了位于下部的介电层375。之后去除介电层375，显露位于下部的多晶硅层370。在掺杂区域380上的开口395中形成介电层400。在晶片处理的实施例中，介电层400为薄的预注入热氧化物。之后执行注入步骤形成掺杂区域405。在晶片处理的实施例中，掺杂物为砷(n型)。具体来讲，所述注入过程对多晶硅层370进行掺杂，并且通过开口395注入到掺杂区域380中，形成与晶体管单元相关的掺杂区域405。在器件的实施例中，为了确保足够的覆盖，以大约45°角实施四边(inquadrature)离子注入，从而在晶片处理步骤中将多晶硅层370转化为N型。

参照图15，从第一主表面去除介电层400。之后形成覆盖第一主表面的多晶硅层410。在晶片处理的实施例中，多晶硅为未掺杂多晶硅。所形成的未掺杂多晶硅大约为

厚。之后执行热氧化步骤，通过对多晶硅层410的一部分进行氧化形成介电层415。在晶片处理的实施例中，热氧化步骤形成了大约

厚的介电层415。

之后形成覆盖第一主表面的保护层。在晶片处理的实施例中，保护层包括氮化硅(Si₃N₄)。所形成的氮化硅层大约为

厚。在保护层上执行各向异性蚀刻，保留侧壁隔片420。之后，执行热氧化处理，使多晶硅层410的暴露部分氧化。通过热氧化工艺形成介电层425。在晶片处理的实施例中，形成大约300-

厚的介电层425。热处理将多晶硅层410从未掺杂多晶硅转化为n型多晶硅。尽管在图中未示出，所述热处理还在侧壁隔片420上形成了薄层(大约

的氧化物)。

参照图16，去除图15所示的侧壁隔片420，显露位于下部的图15所示的介电层415。之后去除介电层415的暴露部分。介电层415比介电层425薄，因此，可以将介电层415去除，同时仍然完好地保留一些介电层425。之后，在多晶硅层410的暴露部分上进行各向异性蚀刻。对多晶硅层410的暴露部分进行各向异性蚀刻，形成开口430，从而显露位于下层的栅极氧化层360。

在开口430中形成预注入薄氧化层。执行注入步骤，通过开口430将掺杂物提供到掺杂区域380当中。所述注入工艺形成了掺杂区域435。在晶片处理的实施例中，采用诸如砷或磷的n型掺杂物。以7°沿四边(in quadrature)执行n型掺杂剂离子注入，浓度在1E14-1E16的范围内，以确保良好覆盖。在晶体管的实施例中，在n型掺杂区域435中采用了5E14的掺杂浓度。掺杂区域435界定了与晶体管单元的沟道区域相邻的源极区域的边缘。以上执行的热工艺引起了掺杂区域405向掺杂区域380在垂直和水平方向的进一步扩散。

参照图17，形成覆盖第一主表面的保护层440。在晶片处理的实施例中，保护层440包括氮化硅层(Si₃N₄)。所形成的氮化硅层大约

厚。之后形成覆盖第一主表面的多晶硅层。在晶片处理的实施例中，多晶硅层包括未掺杂多晶硅层。所形成的未掺杂多晶硅层大约为

厚。在多晶硅上进行各向异性蚀刻，从而显露保护层440的部分。各向异性蚀刻保留了由侧壁区域445表示的一部分多晶硅层。

在第一主表面上方形成介电层(未示出)。在晶片处理的实施例中，介电层包括TEOS。所形成的TEOS层大约为

厚。之后执行注入步骤。在晶片处理的实施例中，注入浓度为1E14到1E15，更为具体来讲浓度为2E14的硼。所述注入通过开口450自对准，并穿过保护层440和多晶硅层410进入掺杂区域380。通过所述注入形成掺杂区域455，其延伸至掺杂区域380中。所述注入形成了增强p型层，其掺杂浓度低于掺杂区域405，而所述注入是穿过掺杂区域405进行的。掺杂区域455降低了寄生双极晶体管的垂直增益，所述寄生双极晶体管是RF功率晶体管结构的一部分。

参照图18，去除在图17中形成的介电层。之后去除侧壁区域445，显露保护层440。之后，在第一主表面上方形成保护层。在晶片处理的实施例中，保护层为氮化硅(Si₃N₄)。之后，形成大约

厚的氮化硅层。所述氮化硅层和保护层440的组合由保护层460表示。之后，在第一主表面上方形成介电层465。在晶片处理的实施例中，介电层465包括TEOS。所形成的TEOS层大约

厚。在温度大约为700℃的热处理中使TEOS致密化。在这一致密化步骤之后执行快速热退火工艺。这些工艺使图16-17中的区域405和435结合，形成区域437。区域437对应晶体管单元的源极。热退火激活了边缘终端区域310、掺杂区域380、掺杂区域437、掺杂区域455和可选掺杂区域275，并设定了结分布。区域310和区域380均为p型，并电耦合在一起。应当注意，从热的角度来讲所述晶片处理步骤的顺序提供了显著的优势。例如，在有源区内的晶体管单元之前形成介电平台255，因此，在实施注入之前进行氧化大面管芯区域所需的高温步骤。类似地，在接近所述处理流程的末尾时激活晶体管有源区内的大部分掺杂物，其允许注入不会因其他热步骤的影响而发生显著位置移动，这正是其他晶体管设计困难之处。这样就制造出了一种始终具有低工艺变化度，并且具有更高器件性能的器件。

参照图19，形成覆盖第一主表面的掩模层，并对其进行构图。通过已构图的掩模层暴露开口470，开口470对应于控制电极互连区域，其耦合至RF功率晶体管的每一晶体管单元的控制电极。如图所示，图示中仅示出了部分开口470。开口470对应于图1所示的控制电极互连区域57。在开口470中，去除了下述层：介电层465、保护层460、介电层425、多晶硅层410、介电层345、多晶硅层340、硅化钨层335、多晶硅层330和部分介电层325。在晶片处理的实施例中，向TEOS层中蚀刻大约形成开口470，TEOS层对应于介电层325的示范性实施例。之后，去除剩余的掩模层。

之后形成覆盖第一主表面的掩模层，并对其进行构图。通过已构图的掩模层暴露开口475，其对应于与RF功率晶体管的每一晶体管单元的第一电极相耦合的第一电极互连区域。第一电极互连区域对应于图1所示的第一电极互连区域58。在这一实施例中，具有网状连接的MOS晶体管单元的阵列，其并联形成本发明的RF功率集成电路器件。正如将要予以说明的，晶体管单元的所有栅极通过导电通路连接至互连区域57，互连区域57又与封装的外部金属接触配对(mated)。在开口475中，去除了下述层：介电层465、保护层460和多晶硅层410。执行穿过掺杂区域437蚀刻的蚀刻步骤。去除材料使得开口475延伸至掺杂区域455中。

参照图20，去除剩余的掩模层。形成覆盖第一主表面的薄扩散阻挡材料480。在晶片处理的实施例中，阻挡材料480包括诸如钛和氮化钛(Ti-TiN)的材料。之后，形成覆盖第一主表面的导电层。在晶片处理的实施例中，对于导电层采用低电阻和低热阻的材料，例如金。在晶片处理的实施例中，形成厚度大约为1μm到3μm的金层。除金以外还可以采用本领域技术人员公知的其他金属或金属合金。

形成覆盖第一主表面的掩模层并对其进行构图。穿过导电层和阻挡材料480形成开口485，从而将控制电极互连区域490(对应于图1-2中的附图标记57)与第一电极互连区域495(对应于图1-2中的附图标记58)分开。在晶片处理的实施例中，开口485的宽度介于10μm和50μm之间。

图21是根据本发明的RF功率晶体管的部分横截面图。与图2类似，对RF功率晶体管进行蚀刻和减薄，从而减小器件的热阻。在RF功率晶体管的实施例中，掩蔽衬底200的暴露表面，暴露与晶体管的有源区对应的衬底200。在衬底200的暴露的p型材料上进行蚀刻工艺，并停止于n型掩埋层205，从而形成空腔区域500。因此，RF功率晶体管传导电流的区域内管芯的厚度大致为外延层210和掩埋层205的厚度，使得晶体管的热阻和开启电阻很低。

在RF功率晶体管的实施例中，衬底200在管芯的外围形成了支撑结构或框架。在蚀刻工艺后暴露的掩埋层205上形成金属层。所述金属层形成了与掩埋层205电耦合的第二电极互连区域501。因此，与图1所示的类似，可以将第一电极互连区域495和控制电极互连区域490从管芯的顶部一侧耦合至封装的外部接触，同时，可以将第二电极互连区域501从管芯的下部一侧耦合至外部封装接触。在下文中将对如何使第一电极、控制电极和第二电极与封装引线接触予以详细说明。

如前所述，邻近管芯的外围，在图21中示出了一部分RF功率晶体管，从而对器件的特征予以图示说明。尽管只示出了单个晶体管单元，但是RF功率晶体管包括多个晶体管单元，其在器件的有源区内并行耦合。邻近介电平台的晶体管单元可以与有源区内部的晶体管单元(未示出)不同，不同之处在于p型区域310。通常，晶体管单元具有在源极区周围连续的沟道。因此，在从源极区向漏极区(外延层210)的所有方向上通过所述沟道发生电流导通作用。由于不存在到漏极区域的导电通路(外延层210)，因此防止了在p型区域310所在的一侧的图21所示的晶体管单元导电。在沟道耦合至n型层275的所有的其他方向上晶体管单元均导电。

RF功率晶体管的每一个晶体管单元均为具有栅极区域、源极区域和漏极区域的MOSFET结构。由于外延层210对于每一晶体管单元的每一漏极是公共的，因此，RF功率晶体管具有公共漏极。因此，晶体管单元的漏极之间不能彼此解耦(decoupled)。将公共漏极(外延层210)耦合至掩埋层205和第二漏电极互连501(60)。通过低电阻互连叠层将每一晶体管单元的栅极耦合在一起。例如，层330、335和410包括低电阻互连层，其耦合至每一晶体管单元的栅极，并由此将所述栅极公共耦合。层330、335和410耦合至控制电极互连490(57)。类似地，通过第一电极互连区域495(58)将每一晶体管单元的源极公共耦合。第一电极互连区域495、控制电极互连区域490和第二电极互连区域501分别耦合至封装的源极、栅极和漏极引线。

在RF功率器件的实施例中，每一晶体管单元的栅极长度是由非光刻的方式确定的。晶体管单元的栅电极包括多晶硅层370和多晶硅410。多晶硅层370覆盖在p型区域380上方形成的薄栅极氧化物360(图16)。在所述栅极氧化物之下是晶体管单元的沟道区域。采用这种方式形成栅极具有优势。在晶片制造设备(wafer fab)中能够以极大的精确度控制诸如多晶硅的材料的淀积。栅极长度是由多晶硅层370和410的组合宽度确定的，即，层370的厚度和所淀积的多晶硅层410的厚度。也就是说，在光刻能力大于0.35微米的晶片设备中可以制造出具有最高工艺水平的栅极长度(例如0.2-0.3微米或更小)的晶体管。晶体管的短沟道长度产生了高增益、低开启电阻和扩展的频率响应。具体来讲，导致更宽频率功率增益曲线的高增益是晶体管单元设计的结果。由于制造成本与晶片设备的光刻能力直接相关，因此，可以在低得多的成本下构建RF功率器件。此外，由于晶片处理设备对材料(多晶硅)淀积厚度的控制，可以对栅极长度实现更加严格的控制，使变化量降低。

RF功率晶体管及其封装为电和热的系统。这些器件具有非常严格的要求，对于通信应用来讲，这些要求必须得到满足。具体来讲，RF晶体管必须能够在最大功率条件下运行不少于34年的平均无故障时间，以满足蜂窝式收发器基站功率放大器的技术规格。在提供可靠的高功率RF晶体管时，散热是限制因素之一。例如，已经发现，工作于200摄氏度或更低的结温度下(最大功率条件下)的硅晶体管被证实可以满足34年的平均无故障时间的指标。因此，具有有效的器件和封装系统进行散热将获得高度的优势。

通常，通过有源区中每一晶体管单元的源极区进行散热。晶体管单元的源极区包括n型掺杂区域437。在晶体管单元的实施例中，穿过n型掺杂区域437向p型掺杂区域455中为晶体管单元源极区蚀刻所述通路(或开口)。第一电极接触区域495(图1和图2中的58)是在RF功率IC的有源区上方淀积的金属区域。第一电极接触区域495的金属填充了所述晶体管单元源极区的通路，并耦合至n型掺杂区域437和p型掺杂区域455。晶体管单元的通路内的金属不仅与源极区域具有良好的电接触，而且还是将热量从管芯散除的低阻热通路。接触体硅(bulk silicon)中的区域437和455的金属紧靠晶体管内产生热量的地方，因此可以非常有效地将来自体硅的热量散出至第一电极接触区域495。有源区内的每一晶体管单元都采取类似的方式散热。第一电极接触区域495耦合至源极封装引线和热沉，以扩散热量，在下文中将对其予以详细说明。如前所述，可以将热量从管芯的两侧散除。第二电极接触区域501耦合至漏极封装引线，其可以耦合至热沉，从而进一步提高系统散热的效率。

晶体管的开启电阻或r_dson与晶体管的效率和器件生成的热量相关。降低RF功率晶体管的开启电阻降低了对封装和热沉的热要求。该晶体管单元结构降低了晶体管的开启电阻。如图所示，晶体管的导电通路包括第一电极接触区域495、n型区域437、晶体管单元沟道、n型层275、n型外延层210、n型掩埋层205和第二电极接触区域501。第一电极接触区域495是诸如金的金属，其具有低电阻。第一电极接触区域495耦合至n型区域437。n型区域437紧密贴近晶体管单元沟道的源极侧，并且是所述源极侧的低阻通路。在晶体管单元的实施例中，沟道长度为0.2到0.3微米。在晶体管单元沟道的漏极侧，n型层275提供了到外延层210的低阻通路。在n型层275中，晶体管单元的电流通路从水平方向变为垂直方向。晶体管单元中r_dson的主要元件是外延层210。外延层210必须承受施加到器件上的电压。如前所述，邻近有源区的介电平台255的侧壁通过防止外延层中的电场弯曲促进了平面击穿(边缘终端)。平面击穿允许采用电阻率最低的外延承受所要求的电压，从而使晶体管单元的r_dson最小化。外延层210耦合至掩埋层205。掩埋层205为高掺杂低电阻层。在器件的实施例中，在管芯的有源区内进行空腔蚀刻，从而进一步降低通过掩埋层205的电阻(减小厚度)。上文所述的导电通路适用于有源区内的每一晶体管单元，因此，使器件得到优化，具有尽可能最低的开启电阻。

通过使器件的寄生电容最小化，显著提高了RF功率晶体管的频率性能。具体来讲，优化每一晶体管单元，以减小栅极到漏极的电容。栅极到漏极的电容是与工作频率相关的主导电容，因为，它的值通过器件的增益而得到数倍增长。这就是我们所了解的密勒(Miller)效应或密勒倍增电容。换句话说，降低栅极到漏极的电容直接改善了器件的带宽。通过邻近晶体管单元的栅极(多晶硅层370和410)形成的接地屏蔽板使栅极到漏极电容最小化。接地屏蔽板(图21中的附图标记299)包括导电层295、300和305，其形成了低阻导电叠层。在器件的实施例中，接地屏蔽板299基本上覆盖了有源区所有的部分，其中，界定了每一晶体管单元的沟道和源极区的掺杂区域(对应于p型掺杂区域380)除外。接地屏蔽板299通过管芯有源区内的非导电层280和285与管芯的顶部表面隔离，在邻近介电平台255的有源区的边缘处除外，在该处导电层295耦合至p型区域310，从而实现到地的连接。通常，在应用于RF功率放大器时，将RF功率晶体管的源极接地。接地屏蔽板通过邻近p型区域310的晶体管单元的源极区接地。如图21所示，接地屏蔽板的层295耦合至p型区域310。p型区域310耦合至p型区域380，p型区域380又耦合至p型区域455。p型区域455耦合至第一电极接触区域495，第一电极接触区域495耦合至每一晶体管单元的源极区，并通过源极封装引线接地。因此，用于将接地屏蔽板接地的电通路是通过管芯的体硅的，这一点是非常有利的，因为，这样减小了管芯面积，并简化了器件的互连方案。

接地屏蔽板位于晶体管单元的多晶硅栅极结构/栅极互连和漏极(层275和外延层210)之间。接地屏蔽板的这一布置将寄生的栅极到漏极电容转化(解耦)成两个独立的电容器，可以将其表述为栅极到地(源极)电容和漏极到地(源极)电容。这些电容值中的任何一个都不会被晶体管单元的增益所密勒倍增，由此提高了器件的频率性能。每一晶体管单元都具有居于中央的源极区域和由栅极结构界定的沟道区域，所述栅极结构处于源极区域的周围。接地屏蔽板尽可能靠近栅极。在器件的实施例中，接地屏蔽板通过位于晶体管单元的漏极侧上的保护层365与栅极隔离。保护层365为

厚，因此，接地屏蔽板与栅极间隔类似地，接地屏蔽板靠近管芯的顶部表面放置。在实施例中，接地屏蔽板的层295通过层280和285与顶部表面隔离。层280是厚度大约为

的氧化层。层285是厚度大约为的保护层。因此，接地屏蔽板与管芯的顶部表面大约相隔

明显地，接地屏蔽板299在晶体管单元的漏极侧上靠近沟道的边缘放置。电容值是两个导电表面之间的距离和隔离材料的介电常数的直接函数。在垂直多晶硅栅极区域(层370和410)和层275之间产生晶体管单元的栅极到漏极的边缘电容。在到晶体管单元的漏极的沟道边界处产生了最高的栅极到漏极边缘电容，因为栅极和漏极的这一间隔最小。因此，如图所示，接地屏蔽板的放置对栅极到漏极电容的减小具有显著影响。将接地屏蔽板放置在漏极侧的沟道的边缘附近必须与器件可靠性和产生大的栅极到地电容值进行权衡。经设计，层280和285将接地屏蔽板与层275可靠地隔离。接地屏蔽板和层275形成了电容器的导电板(漏极到地)，其覆盖了有源区相当大的部分。层280和285的厚度和介电常数是由接地屏蔽板和层275构成的总的漏极到地电容的因素。可以对层280和285的厚度调整进行均衡，从而相对于栅极到地电容确定最佳的栅极到漏极边缘电容，从而实现最佳的器件性能。此外，邻近顶部表面放置接地屏蔽板提供了增大晶体管击穿电压的额外好处。接地屏蔽板耗尽了n型层275的顶部表面。这降低了沟道的漏极侧上晶体管单元的p型区域380周围的场线的曲率，从而改善了高压操作。这种改善可能是显著的。仿真显示，没有接地屏蔽板的晶体管单元产生了60V的击穿电压，在具备接地屏蔽板的情况下提高到了75V，就击穿电压而言得到了25％的改善。

晶体管单元之间的栅极互连包括导电层330、335和340。这些层的导电叠置确保了与所有晶体管单元的栅极的低电阻互连。对栅极互连进行相似的构图，其大致覆盖有源区内的接地屏蔽板。栅极互连和接地屏蔽板形成了电容器的导电板。通过隔离层320和325将它们分隔开。可以调整层320和325的厚度，以增大栅极到地的电容值，但是必须和其他的晶体管单元设计相权衡，例如通路的深度，从而确保良好的金属覆盖和短的热路径，以便将热量从器件散除。应当注意，接地屏蔽板在一部分介电平台255上方延伸，以确保在将有源区的栅极互连耦合至控制电极互连区域490时，将寄生的栅极到漏极电容解耦。形成覆盖介电平台255的控制电极互连区域490，从而将栅极到漏极电容进一步最小化。控制电极互连区域490和掩埋层205形成了栅极到漏极电容器的导电板。介电平台255具有极低的介电常数，并在导电板之间提供了大于外延层210的厚度的隔离。由于控制电极互连区域490的缘故，介电平台255将栅极到漏极电容降到了无关紧要的值。因此，在晶体管单元的水平以及管芯的水平上寄生电容都被最小化了，因此得到了在10GHz以上具有显著功率增益的低r_dson射频功率晶体管。

典型地，在功率放大器中采用的RF功率晶体管在工作时将源极接地。RF功率晶体管的漏极通常在地和功率放大器的电源电压之间变动。在所公开的器件的实施例中，RF功率晶体管是n沟道增强型器件。当将超过阈值电压的电压施加到晶体管单元的栅极时，形成n沟道。所述n沟道将n型漏极耦合至n型源极，以导通电流。所导通的电流是所施加的栅极电压的函数。影响RF功率晶体管性能的一个特征是器件的掺杂分布。具体来讲，栅极氧化物之下的掺杂分布是重要的，因为其决定着在不同工作条件下沟道的特性。栅极氧化物之下的掺杂分布影响着器件的输出阻抗，所述输出阻抗又影响着RF功率晶体管以诸如宽带CDMA的格式传递信息的能力。

图22是现有技术中的RF功率晶体管的掺杂分布。所述掺杂分布对应于本领域技术人员公知的RF LDMOS(横向扩散MOS)晶体管。Y轴是器件表面处的掺杂浓度。X轴是掺杂的相对表面位置。栅极多晶硅长度A对应于晶片处理之前现有技术中的LDMOS的绘制尺寸或光刻尺寸。零参考点对应于在LDMOS晶体管的源极侧上，通过光刻界定的栅极多晶硅的边缘。正如我们所充分理解的，在晶片处理的热循环中，掺杂区域将向外扩散，从而改变RF功率晶体管的原始尺寸。所述的示范性RF LDMOS晶体管中通过光刻界定的栅极多晶硅长度A为1μm。

掺杂分布C对应于RF LDMOS晶体管中沟道区域(栅极氧化物之下)内的掺杂浓度。掺杂分布C为p型掺杂物。掺杂分布C由介于源极和漏极掺杂浓度之间的中等掺杂浓度形成。沟道区域中的掺杂分布C不是常数，而是从漏极到源极发生浓度变化。

掺杂分布B对应于RF LDMOS晶体管的掺杂浓度。掺杂分布B为n型掺杂物。如虚线所示，掺杂分布C延伸到了源极当中，并在源极内产生浓度变化。掺杂分布B具有显著高于掺杂分布C的掺杂浓度。在n型掺杂分布B和p型掺杂分布C之间形成了p-n结区域D。

掺杂分布F对应于RF LDMOS晶体管的漏极的掺杂浓度。掺杂分布F为n型掺杂物。掺杂分布F邻近掺杂分布C形成。在n型掺杂分布F和p型掺杂分布C之间形成了p-n结区域E。通常，掺杂分布F比掺杂分布C具有较低的掺杂浓度。直到在沟道区域中朝着沟道区域的源极端超过一半的位置，掺杂分布F和掺杂分布C之间的掺杂浓度的差异不超过一个数量级的差异。

RF LDMOS的有效栅极长度对应于源极区B和漏极区F之间的掺杂分布C。有效栅极长度大约为0.6μm，短于通过光刻界定的栅极多晶硅长度A。注意，从漏极到源极，掺杂分布在浓度上发生变化。用来形成RF LDMOS器件的漏极、沟道区和源极的晶片处理步骤构造了贯穿沟道区的特征掺杂浓度。由于漏极引起的势垒的降低，掺杂分布C具有降低RF LDMOS晶体管的输出阻抗的作用。由于p-n结E侵入了沟道当中，减小了沟道长度，因此，随着漏极电压的增大降低了RF LDMOS的有效栅极长度。沟道长度减小的一个因素在于在邻近漏极的低掺杂浓度导致的高压条件下p型沟道区中用于空间电荷区的面积。如图所示，直到大约处于到源极的距离的一半的位置，沟道区中的掺杂浓度未超过大于漏极掺杂浓度一个数量级的幅度。因此，空间电荷区可以侵入到沟道区中相当大的距离，从而在器件的工作范围上产生栅极长度的宽变化范围。这产生了影响RF功率晶体管的性能的低输出阻抗。

从掺杂分布中显示的不是很明显的另一个事实是显著的栅极到漏极电容。由于在栅极之下的漏极区域的向外扩散，产生了栅极到漏极电容。由于通过器件的增益使所述值得到了倍增，因此，栅极到漏极电容相当大，而其通常是频率响应的限制因素。

图23是根据本发明的图21所示的RF功率半导体器件的掺杂分布。y轴是从器件的源极(区域437)到漏极(层275)的表面处的掺杂浓度，在所述源极漏极之间包括沟道区(区域380)。x轴是掺杂分布的位置，其中，零参考点对应于通过光刻(绘制)界定的栅极多晶硅长度G，其起始于沟道的源极侧(0，x轴)，终止于漏极侧(0.28，x轴)。对于发明的本实施例，通过光刻界定的栅极多晶硅长度G大约为0.28μm，在下文中将采用图21和图23进行说明。

如掺杂分布I所示，所形成的p型掺杂区域380具有大约1E17atoms/cm³的掺杂浓度。N型掺杂区域437为晶体管单元的源极，并且在距零参考点超过-0.1微米的距离处具有1E21atoms/cm³的峰值掺杂浓度。掺杂分布H对应于晶体管单元的源极。一部分p型掺杂区域380延伸至晶体管单元的源极中，如掺杂分布I的虚线所示。在RF功率晶体管的实施例中，掺杂分布I的虚线部分在RF功率晶体管的源极之内基本上为常数。通过p型掺杂区域380和n型掺杂区域437形成p-n结J。p-n结J产生在大约距零参考点0.05微米的位置。

在邻近p型区域380处形成n型掺杂层275。n型掺杂区域275是晶体管单元的漏极，并且具有掺杂分布L。在RF功率晶体管的实施例中，漏极的掺杂浓度大约为5E14atoms/cm³。通过p型掺杂区域380和n型掺杂层275在距离零参考点0.28μm处形成p-n结K。

在执行完所有的晶片处理步骤之后，RF功率晶体管的有效栅极长度为沟道长度。在RF功率晶体管的实施例中，晶体管单元的有效栅极长度大约为0.2μm。应当注意，采用如图3-21所示的器件结构和晶片处理步骤来形成晶体管单元将在位于器件源极和漏极之间的p型掺杂区域380内的沟道区产生大致恒定的掺杂。沟道区内大约恒定的掺杂部分是由p型掺杂区域380的形成导致的，所述p型区域380的形成采用了三个注入能量，并且采用四边(in quadrature)掺杂，而且器件未承受使邻近的掺杂区域向外扩散的热循环来修正区域380内的掺杂浓度。不仅沟道区内的掺杂浓度近似为常数，而且在p-n结K处浓度水平下降得非常迅速。通过图中所示得掺杂分布I表示大致为常数的掺杂，掺杂分布I被示为大约从x轴的0.08到0.2的实线。在RF功率晶体管的沟道中掺杂分布I接近理想状况，并减弱了由漏极引起的势垒降低。

如前所述，漏极引起的势垒降低是短沟道效应，其改变了作为漏极电压的函数的沟道长度。随着漏极电压的增大，p-n结K的空间电荷区侵入p型掺杂区域380的沟道区，从而减小了沟道长度。在更高的漏极电压下，沟道区中空间电荷区所占据的区域减小了沟道长度，从而降低了输出阻抗。从掺杂浓度来讲，沟道区内掺杂分布I的特征常数掺杂水平在邻近p-n结K处急剧降低。沟道区内的掺杂浓度(掺杂分布I)比漏极的掺杂水平(掺杂分布L)要高2个数量级以上。此外，在离p-n结K大约0.03μm处，所述掺杂浓度要比漏极的掺杂浓度高1个数量级。因此，空间电荷区没有因为高掺杂浓度而显著侵入沟道区。换句话说，RF功率晶体管的有效栅极长度没有随着器件漏极电压的增大而显著变化，从而导致RF功率晶体管具有高输出阻抗。

预计所述RF功率晶体管在10-20GHz的范围内，将具有显著的功率增益，其部分原因在于大约0.2μm的有效栅极长度。所述器件结构的显著益处在于能够采用临界尺寸大于有效栅极长度的晶片处理工艺制作所述器件。在RF功率晶体管的实施例中，采用0.35μm的晶片工艺形成所述器件。通常，晶片工艺的光刻临界尺寸不是能够在RF功率晶体管中取得的栅极长度的限制因素。是对材料淀积的控制部分地决定了栅极长度。具体来讲，多晶硅的淀积是影响栅极长度的步骤。

扩展RF功率晶体管的频率响应的另一个因素在于减小寄生电容。通常，上文所述的晶片处理步骤以使栅极之下的外扩散最小化的方式完成。具体来讲，所采用的形成器件的晶片处理步骤的顺序减少了热循环的数量，所述热循环引起了注入物在栅极之下的向外扩散，从而减小了栅极到漏极电容(也称为密勒电容)。从晶片区段(wafer lot)到晶片区段的器件变化也被最小化。

图24是根据本发明的网状晶体管单元800的顶视图。通过设计，平铺(tiled)网状晶体管单元800，或者使其形成阵列，从而形成包括多个平行的网状晶体管单元的更大的RF功率晶体管。用来形成所述器件的网状晶体管的数量可以从一个到几十万个，具体取决于所需要的器件功率输出。应当注意，有关热的考虑事项是器件功率输出的决定因素。如果不能将热量从管芯散除，就无法制造出可靠的RF功率晶体管。从结构上来讲，网状晶体管单元800对应于图3-21所述的晶体管单元，但不同之处在于网状晶体管单元800通过设计在有源区内排成阵列从而形成晶体管单元的整体。在实施例中，网状晶体管单元800包括邻近中央网状晶体管单元的部分网状晶体管单元。可以在有源区外围的附近使用不同的晶体管单元，在该处网状晶体管单元邻接p型区域310(图21)，并使所述区域完整，从而在晶体管单元阵列中不留下部分的网状晶体管。在n型层275(图21)中形成和复制网状晶体管单元800。这样允许网状晶体管单元800的每一网状晶体管单元从围绕每一源极区的所有侧面(360度)导通电流。相反，图3-21所示的晶体管单元是在邻近介电平台的晶体管单元的一侧上邻接p型区域310(图21)的晶体管单元。图3-21的晶体管单元不能在沟道邻接p型区域310的一侧导电，但是可以在进入n型层275的所有其他方向导电。p型区域310防止了沟道与n型层275耦合，由此防止在栅极电压反转(invert)沟道区以形成n沟道时形成从漏极到源极的导电通路。

这里所公开的晶体管单元具有显著的优势，其原因在于和现有技术中采用交指型(interdigitated finger)几何结构的晶体管单元相比，其器件结构有效减小了寄生电阻、电容和电感，并改善了线性度、失真、功率密度和频率响应。RF LDMOS(横向扩散MOS)就是交指型晶体管的一个例子。LDMOS晶体管包含漏极区和源极区交替的长条，其间通过沟道区隔离。通过公共连接栅极区形成了大晶体管，并提供了顶面栅极接触区。类似地，公共耦合漏极区，并提供漏极接触区。源极接触区位于管芯的背面。源极区通过形成于衬底中的低阻热沉(sinker)耦合至源极接触区。低阻热沉增大了管芯和源极区的尺寸。这一类型的器件通常在器件Z(宽度)上具有每微米大约40-50微安的电流密度。

这里公开的网状晶体管结构极大地提高了晶体管区域中每平方微米的电流密度。部分效率增长是网状晶体管拓扑结构的直接函数，所述拓扑结构允许紧密分布的晶体管单元，从而在每单位面积内得到大晶体管Z/L比。网状晶体管单元800和LDMOS结构的第一个区别在于源极接触区和漏极接触区位于管芯的不同侧面。在网状晶体管单元800中，源极接触区位于管芯的顶侧，漏极位于管芯的后侧。第二个区别在于网状晶体管具有位于中央的源极区，在围绕源极区的周围形成沟道区。如前所述，网状晶体管单元800在围绕源极区的整个360度范围内导电(邻近介电平台的晶体管单元除外，其被p型区域310阻挡)。第三个区别在于每一晶体管单元的漏极是相互共用的。在所公开的实施例中，外延层210(图21)是构成RF功率晶体管的每一晶体管单元的漏极。因此，网状晶体管单元800构成的晶体管是垂直晶体管(不是公共耦合的横向器件)。第四个区别在于网状晶体管单元之间的栅极互连。这一点在图24和图25中得到了图示，并将在下文中予以详细说明。栅极互连产生了极低的栅极电阻。

网状晶体管单元800包括单个位于中央的网状晶体管和四个部分晶体管单元(partial transistor cell)。四个部分单元对称地布置在完整的网状晶体管单元周围。为了更好地图示晶体管单元800的特征，没有示出位于栅极互连之上的层。例如，没有示出对应于第一电极互连区域495(图21)的层和下部的隔离层(图21中的层425、460和465)。四个部分晶体管单元是网状晶体管单元的四分之一。沿x和y方向平铺网状晶体管单元800。平铺网状晶体管单元800是复制单元和使单元相互邻接的过程。

在器件的实施例中，在网状晶体管单元800的中央网状晶体管的周围形成的沟道区具有八个侧边。沟道区域的八边形避免了可能导致沟道长度不均匀的尖锐的90度拐角。位于周围的沟道的内部的是晶体管单元的源极区。所形成的预欧姆(preohmic，或通路)区810是暴露每一网状晶体管单元的源极区的开口。通常，金属(未示出)覆盖填充所述开口并耦合至每一源极的预欧姆区810，以形成第一电极互连区域(公共耦合网状晶体管单元的源极)。第一电极互连区域对应于图21的第一电极互连区域495。多晶硅层820耦合至第一电极区域，并对应于网状晶体管单元的源极区内的多晶硅层410。多晶硅层820耦合至网状晶体管的源极区，并增大了接触填充预欧姆区域810的金属的垂直表面积。

缝隙850对应于网状晶体管单元800的多晶硅区域之间的隔离或间隔。具体来讲，缝隙850示出了多晶硅层820和多晶硅层840之间的分隔。保护层(未示出)将多晶硅层820与多晶硅层840隔开。保护层对应于图18所示的保护层460，其将源极中的多晶硅与形成栅极和栅极互连的多晶硅隔开。多晶硅层840包括每一网状晶体管单元的栅极和耦合至相邻晶体管的栅极的栅极互连。多晶硅层840对应于耦合至图21所示的多晶硅层370的多晶硅层410(图21)。多晶硅层370和410的结合形成了每一网状晶体管单元的栅极，多晶硅层的水平宽度或厚度决定了栅极长度。多晶硅层830耦合至多晶硅层840，其用于降低控制电极电阻。多晶硅层830对应于多晶硅层330、硅化钨层335和多晶硅层340(如图21所示)，其公共耦合(图21所示)并用来将栅极(图21所示的多晶硅层370)耦合至位于管芯外围的控制电极互连区域490。因此，可以采用一种产生极低电阻通路的方式将每一晶体管单元的栅极耦合到一起。

图25是根据本发明的网状晶体管单元阵列801的顶视图。如阵列801所示，图24所示的网状晶体管单元800经过复制并平铺到一起，形成并行耦合的多个晶体管单元，以在管芯的有源区内形成RF功率晶体管。注意，在阵列的外围之上示出了部分的网状晶体管单元。典型地，其他网状晶体管单元(未示出)会被平铺到所述阵列，从而在所述外围形成完整的晶体管单元，使得只由完整的晶体管构成形成RF功率晶体管所采用的最终阵列。阵列801的顶视图对于说明如何将大部分热量从晶体管管芯散除是有用的。在采用金属填充位于每一网状晶体管单元的中央的每一预欧姆(或通路)，从而形成第一电极互连区域495(图21)时，形成了一热导通路，所述热导通路包括体硅、预欧姆中的金属、第一电极互连区域(将所有的网状晶体管单元的源极耦合到一起的金属)、封装引线和外部热沉。在紧密靠近产生热量的位置将热量从顶侧散除是去除热量的非常有效的方式。

半导体封装

用于射频(RF)功率晶体管管芯，例如上述管芯的半导体封装必须能够充分完成几项功能。首先，它容纳所述功率晶体管管芯，并将所述管芯与来自外部环境的可能对管芯的性能和可靠性造成影响的有害因素隔开。例如，湿气经常是对器件产生腐蚀并最终导致故障的一个问题。第二，功率晶体管产生大量热。因此，经过设计，本发明的功率晶体管封装成为了将热量从管芯导出的热导体。有效去除热量的能力将极大影响器件性能。相对于在较高温度下工作的晶体管，在较低温度下工作的晶体管将更加稳定，并且具有更好的性能特征。最后，通常将功率晶体管耦合至印刷电路板或模块，以形成放大器电路。半导体封装具有电引线和接触，其将功率晶体管管芯耦合至印刷电路板。所述封装自身可能增加使功率晶体管的性能产生极大恶化的寄生电阻、电感和电容。

图26是用于RF功率晶体管管芯511的现有技术中的半导体封装509的顶视图。半导体封装509包括管芯底座512、陶瓷安装环513、栅极引线514和漏极引线515。在这一实例中，RF功率管芯511是具有漏极、栅极和源极的MOS功率晶体管。

管芯底座512起着电互连、热沉/热通路和强固的支撑区域的作用，用于安装RF功率晶体管511。通常，管芯底座512由具有良好的导电和导热特性的金属构成，例如铜或铜合金。安装管芯511的管芯底座512的上表面是平面。陶瓷安装环513界定了放置管芯511的区域。换句话说，由陶瓷安装环513形成的空腔足够大，从而用开口放置管芯511。陶瓷安装环513是由非导电陶瓷材料制成的。管芯511的源极接触是管芯的后侧。典型地，在管芯的后侧形成金属层，以形成低阻源极接触。在由陶瓷安装环513形成的空腔内，将管芯511的源极接触焊接到管芯底座512上。

管芯511的顶侧包括栅极接触和漏极接触。通常，管芯底座512是矩形的，栅极引线514和漏极引线515彼此相对，并延伸过管芯底座512的边缘，从而简化到封装引线的连接。栅极引线514和漏极引线515由金属构成，并包含相当大的面积，以降低电阻和电感。将栅极引线514固定到陶瓷安装环513上，从而将其与管芯底座进行电隔离和物理隔离。类似地，在陶瓷安装环513的相对侧安装漏极引线515。

如前所述，陶瓷安装环513是不导电的，因此栅极引线514和漏极引线515彼此没有电耦合到一起，也没有耦合至管芯底座512。栅极引线514通过若干栅极丝焊516电耦合至管芯511的栅极。类似地，漏极引线515通过若干漏极丝焊517耦合至管芯511的漏极。

应当注意，RF功率晶体管511具有长并且窄的长宽比。这是通过使栅极丝焊516和漏极丝焊517的长度最小化而故意形成的，从而减小电感。通常，工作在高频和高功率下的射频功率晶体管将具有大的有源晶体管区域，其要求超过一个漏极丝焊。实际上，丝焊的分布对于使到RF功率晶体管管芯511的有源区的电阻通路最小化是非常关键的。

将盖(cap，未示出)放置并固定到陶瓷安装环513的上表面，以覆盖所述空腔，由此保护栅极丝焊516、漏极丝焊517和管芯511不受外部环境的影响。

半导体封装509是低成本封装，在工作频率达2GHz的RF功率晶体管中得到了广泛应用。半导体封装509的一个方面是管芯底座512，其通过管芯的后侧接触管芯511的源极。在放大器应用当中，管芯511的源极通常接地。通过RF功率晶体管511的后侧电耦合提供了到管芯底座512的大的热路径，从而散除热量。

不幸的是，栅极丝焊516和漏极丝焊517的应用导致了不希望的问题。栅极丝焊516和漏极丝焊517向RF功率RF功率晶体管511增加了寄生电阻和电感。已经充分验证了其问题性，并且其将严重影响器件的性能，例如晶体管带宽。具体来讲，栅极丝焊516和漏极丝焊517分别与栅极引线514和漏极引线515串联。工作在高频下的管芯511因寄生电感而降低了工作频率。通常，通过添加分路电容减少由寄生电感导致的问题。可以添加与栅极丝焊516和漏极丝焊517并联的分路电容。但是，分路电容必须与实际的寄生电感匹配，使得半导体封装509的输入阻抗与驱动器件的外部电路的阻抗匹配。由电容或电感值变化而引起的阻抗失配导致了效率的损失。通过向半导体封装509添加分路电容而减少这些高频问题还增加了成本。

或许，更为重要的是半导体封装509的寄生电成分和热传输特性劣化了器件的带宽和线性度。线性度是重要的特性。通常，寄生效应改变了射频器件的工作特性，使之更加非线性。线性度在器件精确地传输信息的能力当中是非常关键的。对于高速无线数据应用来讲，能够工作在指定带宽的信道的数量与功率放大器的线性度直接相关。使用具有非线性特性的功率晶体管产生了与相邻信道相耦合的噪声信号。如果噪声足够强，将导致数据的丢失。而且，降低这一问题的主要解决方案就是增大每一信道的带宽，由此减少了能够在指定带宽上传输的信道的数量。

图27-28与上面讨论的图1-2基本上相似，但是为了便于参考，在本发明的封装方面的讨论中将其引入。图27是根据本发明的射频(RF)功率晶体管管芯520的顶视图。RF功率晶体管管芯520在RF功率晶体管管芯520的第一主表面上具有第一电极互连区域521和控制电极互连区域522。在520的第二主表面(底部)提供第二电极互连区域501(例如，参见图21)。

如前所述，根据本发明的射频功率半导体器件在作为工作频率超过500MHz的器件方面具有独特的应用(但不限于此)，出于对本发明公开的射频封装的说明的目的，其功耗超过5瓦。具体来讲，在蜂窝式通信设施(gear)中，与其他器件相比，RF功率晶体管工作在某些最为严峻的条件下。例如，在A级功率放大器中，器件偏置电平使得器件每年365天，每天24小时连续产生最大功率输出。在蜂窝式RF功率放大器中，对于提高线性度而言，A级运行是我们所希望的。通过设计，使晶体管和封装满足这些热特性，其预期平均无故障时间超过34年。通常，必须使管芯温度保持在200摄氏度或更低，以实现平均无故障的指标。温度的降低极大地增大了器件的可靠性。因此，就电和热性能而言，封装与管芯的交互(interaction)是关键的。此外，RF高功率晶体管器件指标可能是最难满足的，因此，这里公开的晶体管/封装能够满足几乎所有其他分立的晶体管应用的需求。

在RF功率晶体管管芯520的实施例中，第一电极互连区域521、控制电极互连区域522和第二电极互连区域分别耦合至RF功率晶体管管芯520的源极、栅极和漏极。对于不同的器件类型，也可能采用这一接触方案的其他实施例。第一电极互连区域521是在RF功率晶体管管芯520的有源区之上位于中央的暴露金属层。在理想的情况下，第一电极互连区域521具有贯穿RF功率晶体管520的有源区分布的多个到管芯520的源极的连接，从而使到每一晶体管单元的接触电阻最小化。采用第一电极互连区域521连接MOS器件的源极仅出于说明目的，可以根据半导体器件配置应用于器件的区域。

在RF功率晶体管管芯520的实施例中，形成作为围绕第一电极互连区域521的环形的控制电极互连区域522。所述环形是耦合至RF功率晶体管管芯520的栅极的暴露金属层。通常，可以采用晶片工艺中的同一金属互连层形成第一电极互连区域521和控制电极互连区域522，由此使其相互平面化。间隔523包括诸如二氧化硅的绝缘材料，用于将第一电极互连区域521与控制电极互连区域522电隔离。形成环形的控制电极互连区域522允许从有源区的所有侧面实现互连，从而使连接电阻最小化。理想地，形成控制电极互连区域522，以减小耦合至RF功率晶体管的寄生电容，从而提高性能和线性度。

在RF功率晶体管管芯520的实施例中，采用焊料将第一电极互连区域521和控制电极互连区域522耦合至封装的引线。间隔523足够宽，从而在初始应用或其他后续回流步骤中防止任何潜在的焊料搭接。尽管在图示中，控制电极互连区域522是围绕第一互连区域521的连续环，但是如果有利的话，可以将其做成分开的段。类似地，不要求第一电极互连区域521是连续金属层，而是可以断为一个以上的接触。在一个实施例中，希望形成作为连续环的控制电极互连区域522，从而形成密封的封装，在下文中将对其予以详细说明。作为栅极接触的控制电极互连区域522仅做说明用途，根据半导体器件配置可以将其用作栅极或漏极接触。

在RF功率晶体管管芯520的实施例中，在外延层525中形成RF功率晶体管。外延层525位于第一电极互连区域521之下。在RF功率晶体管管芯520的实施例中，介电平台524是包括介电材料的隔离区域。控制电极互连区域522覆盖介电平台524，以减小寄生电容。介电平台524降低了栅极到漏极电容，并增大了RF功率晶体管的击穿电压。

如上所述，在衬底的后侧形成作为第二电极互连区域的金属层501(图21)。所述金属层是耦合至所述衬底的低阻电导体。可以向所述金属层施加焊料，从而耦合至所述引线。对应于器件漏极的第二电极互连区域仅出于举例说明目的，根据配置可以是RF功率器件的其他电极。

图28是图27所示的射频功率晶体管管芯520的横截面图。RF功率晶体管管芯520具有第一主表面和第二主表面。在RF功率晶体管管芯520的第一主表面，暴露第一电极互连区域521和控制电极互连区域522，以耦合至RF封装的引线。在管芯520的实施例中，第一电极互连区域521在所述第一主表面上位于中央。此外，管芯520的有源区基本上位于第一电极互连区域521之下，从而在耦合至此处公开的RF封装的引线时确保最大热传输和最小电阻。管芯520的有源区是形成RF功率晶体管管芯520的晶体管单元的区域。

在围绕第一电极互连区域521的环形中形成控制电极互连区域522。在管芯520的实施例中，介电平台524位于控制电极互连区域522之下。介电平台524是包括介电材料的隔离区域，其将控制电极互连区域522与管芯520的外延层525和掩埋层538隔离。介电平台524减小栅极到漏极电容，并增大RF功率晶体管的击穿电压。

在RF功率晶体管的实施例中，管芯520包括衬底536、覆盖衬底536的掩埋层538和覆盖掩埋层538的外延层525。在管芯520的实施例中，对第二主表面进行掩蔽(masked)、构图和蚀刻。所述蚀刻去除了未掩蔽区域的衬底536，形成了空腔537。采用掩埋层538作为刻蚀停止物，因为其与衬底536具有相反类型的掺杂。一部分衬底536仍然保持在邻近管芯520的外围。剩余部分的衬底536形成了使覆盖空腔537的RF功率晶体管的薄的有源区坚固，并对其予以支持的环或框架。减薄管芯520有助于减小器件的R_dson和热阻，以散除热量。在空腔537中形成第二电极互连区域501覆盖暴露的掩埋层538。空腔537的外形对于使引线与第二电极互连区域对准有用，在下文中将予以详细说明。

图29是根据本发明的实施例的RF功率晶体管封装540的顶视图。RF功率晶体管封装540包括第一外部接触或引线541、第二引线542、第三引线543和隔离环544。第一引线541、第二引线542和第三引线543分别对应于源极引线、栅极引线和漏极引线。图27和图28所示的RF功率晶体管520安装在封装540内。

位于RF功率晶体管管芯520之下的管芯安装基座(pedestal)位于第一引线541的中央。在第一引线541上形成作为升高区域的管芯安装基座545，其具有小于管芯520的表面区域。这一配置允许管芯520的第一电极互连区域和控制电极互连区域分别耦合至引线541和引线542，其采用的方式便于制造，能够降低寄生电阻/电容/电感，并且能够将热量从管芯有效散除。

绝缘环544围绕管芯520和管芯安装基座545。绝缘环544由诸如陶瓷和塑料材料的非导电材料制成。在RF功率晶体管封装540的实施例中，绝缘环544由陶瓷材料制成。

第一引线541是向管芯520上的第一电极互连区域521提供外部连接的接触。采用这种方式，获得了到晶体管单元的源极的接触。第一引线541为金属引线，通常为铜、铜-钨合金或其他低阻导热金属。参照图27，管芯安装基座545耦合至图27所示的第一电极互连区域521。管芯安装基座545由导电材料制成，并耦合至第一引线541。如果需要可以形成与引线541一体的基座545。如前所述，RF功率晶体管的源极通常接地。

仍然参照图29，第一引线541具有极低的电阻和电感。在封装540的实施例中，通过将第一引线541耦合至第一电极互连区域521使电感最小化。具体地，将管芯安装基座545的大表面通过诸如焊料或导电环氧树脂的导电和导热材料耦合至第一电极互连区域521。所述导电和导热材料将第一电极互连区域521物理附着于管芯安装基座545。应当注意，第一电极互连区域521基本覆盖RF功率晶体管的有源区。因此，与使用传统丝焊相比，将第一引线实质上直接耦合至其上，产生了低电阻、低热阻和低电感。

同时参照图32，当耦合至印刷电路或功率放大器模块的地时第一引线541的大的外表面将提供理想的电和热耦合。热量的散除是RF器件性能和长期可靠性中的重要因素。第一引线541往往被耦合至印刷电路板546上的热沉，从而高效散热。当工作在高功率下时，例如，当印刷电路板546是蜂窝式基地收发器站中发射器的一部分时，液冷或强迫通风热沉是有用的。

将第二引线542安装至隔离环544。第二引线542的内侧部分电连接至形成于隔离环544之内或之上的金属层。金属层的内侧部分对应于图27所示的环形控制电极互连区域522的外形，从而具有互连环的形式。在下文中将对其予以详细说明。隔离环544的内侧互连环通过金属层进一步电耦合至隔离环544上附着第二引线542的外侧互连区域。因此，包括RF功率晶体管的单元的控制(栅)电极还在不存在丝焊的情况下耦合至第二外部金属引线542。第二引线542和控制电极互连区域522之间的互连具有低电阻和低电感。与现有技术中的封装相比，电感和电阻极大降低。此外，通过对隔离环544采用低k介电材料，并将第一引线541和第二引线542相互隔离，使得由第一引线541和第二引线542引起的栅极到源极寄生电容保持最小值。而且，通过RF功率晶体管封装540的设计，相信无需采用分路电容，就可以取得管芯520的最大可用频率响应。

第三引线543耦合至管芯520的漏极互连510。仍然参照图27，第三引线543直接连接至后侧的漏极互连501(图21)。第三引线543耦合至管芯520的第二主(后侧)表面。在提供到功率晶体管的漏极的外部连接时仍然没有采用丝焊。当根据本发明的教导封装时，管芯520显著降低了寄生电阻和电感，从而在工作效率方面只引起很小的或者几乎不引起损失。此外，第三引线543为管芯520提供了另一个热沉。由于第三引线543接触管芯520的大部分，因此，其是散除热量的良好热通路。RF功率晶体管封装540几乎是将热量从管芯520散除的绝佳热导体，因为其具有从管芯520的顶面和底面散热的能力。

具有两条热路径使得在RF功率晶体管管芯520的运行当中存在热策略的更多选择。在第一种策略当中，可以向第一引线541和第三引线543耦合额外的外部热沉，从而将热量从RF功率晶体管管芯520迅速散除，并使之工作在尽可能低的管芯温度下。第二种策略对管芯的温度进行调整，从而使温度波动最小化。稳定的或者恒定的管芯温度极大地降低了RF功率晶体管中由工作条件的变化引起的因热造成的非线性。RF功率晶体管产生的非线性行为产生了在射频应用中影响功率放大器性能的失真成分。

图30是射频功率晶体管封装540的第一引线541的图示。第一引线541电耦合至图27所示的第一电极互连区域521，且是将热量从图2所示的管芯90散除的热路径。第一引线541通常由金属制成，例如铜或铜-钨合金。第一引线541包括主体541和管芯安装基座545。在安装第一引线541时，可以使主表面550耦合到衬底或热沉。第一引线541的尺寸使其具有相当大的热质量(thermal mass)和低阻接触。管芯安装基座545的外形类似于图27所示的第一电极互连区域521。管芯安装基座545的表面小于或等于第一电极互连区域521。通常，引线541和管芯安装基座545由相同的材料制成，并且可以通过模压工艺、铸造工艺或本领域技术人员公知的其他制造工艺采用单片金属制成。

图31是第一引线541的顶视图。在封装540的实施例中，管芯安装基座545位于第一引线541的中央。典型地，引线541基本上大于图2所示的射频功率晶体管管芯90。引线541形成了将热量从管芯520散除的大的热质量。大尺寸还减小了引线541的电阻。在第一引线541中可以形成槽，从而简化封装到热沉或衬底的固定。

图32是RF功率晶体管封装540的横截面图。隔离环544覆盖第一引线541的主表面。RF功率晶体管管芯520的第一电极互连区域521耦合至第一引线541的管芯安装基座545。一部分管芯520覆盖隔离环544。

形成于隔离环544上的互连环耦合至管芯520的控制电极互连区域522。隔离环544上的互连环在隔离环544上形成了接触区域。第二引线542耦合至隔离环上的接触区，从而将第二引线542耦合至控制电极互连区域。

环形圈(annular collar)或隔离环555覆盖隔离环544。隔离环555有助于第三引线543与管芯520的对准。隔离环555还有助于形成将管芯520与外部环境隔开的气密封接。隔离环555由非导电材料形成，例如陶瓷或塑料。在封装540的实施例中，第二引线542位于隔离环555之外。

第三引线543耦合至管芯520的第二主表面上的第二电极互连区域501。注意，第三引线543的外形与环555界定的空腔互补。

特别地，接触表面在外形上相似于管芯520的第二主表面，从而耦合至第二电极互连区域。第三引线543包括滑动地配合到隔离环555的内壁之内的外壁，有助于在组装过程中将引线543与管芯520对准。第三引线543还具有在隔离环555的上表面之上延伸的部分。第三引线543的这一功能部件或凸缘贴附至隔离环555的上表面，形成气密封接(hermetic seal)。

图33是图32所示的封装540的放大横截面图。特别地，更加具体地示出了封装540的中央区域，在该区域RF功率晶体管管芯520耦合至第一引线541、第二引线542和第三引线543。

在RF功率晶体管的实施例中，第一电极互连区域521位于管芯520第一主表面的中央，其覆盖器件的有源区，而所形成的控制电极互连区域522则作为一个环围绕第一电极互连区域521。第一引线541包括管芯安装基座545，其耦合至管芯520的第一电极互连区域521。隔离环544耦合至第一引线541，并且其包括伸出管芯安装基座545的开口。管芯安装基座545基本上与第一电极互连区域521具有大致相等或更小的尺寸，防止与第三电极互连区域发生短路。隔离环544由非导电材料构成。在封装540的实施例中，隔离环544的表面和管芯安装基座545相互平行，但是，管芯安装基座545的表面位于隔离环544的表面之上。

通常，管芯安装基座545电耦合至管芯520的第一电极互连区域521。管芯安装基座545耦合至管芯520的第一主表面，从而提供将热量从管芯520通过第一引线541散除的热路径。特别地，管芯安装基座545耦合至RF功率晶体管的有源区的大部分，其导通较大电流。在封装540的实施例中，第一引线541由诸如铜或铜-钨合金的金属构成，并且通过焊料层558、导电环氧树脂或其他等价装置物理和电气地耦合至第一电极互连区域521。

管芯520的外部边缘悬空在管芯安装基座545之上。在一实施例中，所形成的控制电极互连区域522作为一个环围绕第一电极互连区域521。控制电极互连区域522位于管芯520悬于管芯安装基座545之上的区域。在管芯安装基座545的每一侧所悬置的量大致相等。

隔离环544位于管芯520悬于管芯安装基座545之上的区域之下。如前所述，如此放置隔离环544，使第一主表面覆盖第一引线541，并使其与管芯安装基座545相邻。在这一实施例中，第二引线542不直接接触管芯520。由隔离环544的第二主表面支撑第二引线542。隔离环544包括金属层或互连561，其将引线542耦合至管芯520的控制电极互连区域522。互连561可以形成于隔离环544之上或之内。

隔离环544为非导电、非多孔材料，例如陶瓷、塑料或有机材料。隔离环544以密封的方式焊接或附着于第一引线541。在封装540的实施例中，隔离环544的第二主表面位于管芯安装基座545的表面之下。隔离环544的第二主表面和管芯安装基座545的表面之间的高度差异容纳了焊料557，其将管芯520上的控制电极互连区域522耦合至隔离环544上的互连561。例如，以对应的环形形成互连561，从而与控制电极互连区域522对准。将互连561的环形部分通过焊料557耦合至控制电极互连区域522密封了管芯520的周界，将管芯520的有源区与外部环境气密封接性隔离。可以采用诸如导电环氧树脂的其他材料替代焊料557。

隔离环555覆盖了隔离环544。管芯安装基座545穿过隔离环555的开口伸出。隔离环555将第二引线542与第三引线543隔开，隔离环555还有助于将第三引线543与RF功率晶体管管芯520对准，并且是RF功率晶体管封装540的外壳的一部分。隔离环555是非导电、非多孔材料，例如陶瓷、塑料或有机材料。隔离环555不一定是独立的部件，也可以作为隔离环544的一部分来形成。如果隔离环555是独立的部件，可以通过适当的方法将其物理固定在适当的位置并密封，从而附着于隔离环544。在封装540的实施例中，隔离环555耦合或固定到隔离环544上的互连561。如图所示，削去了隔离环555的锐利的拐角，以减小材料上的应力。

隔离环555包括向内伸出的指状区域559，其位于管芯520的边缘之下，以提供对管芯520的外侧部分的支撑。第三引线543的外形匹配到隔离环555之内。在RF功率晶体管的实施例中，对管芯520的第二主表面进行蚀刻使之具有预定形状。第三引线543的外形与经过蚀刻的管芯520的第二主表面相似，这有助于将第三引线543耦合至管芯520。隔离环555的内壁使第三引线543无需横向移动显著的距离。隔离环555的上表面延伸到封装之外，其也支撑并密封第三引线543。第三引线543附着于隔离环555的上表面，从而将管芯520与外部环境气密封接隔离。

第三引线543物理和电气地耦合至管芯520第二主表面上的第二电极互连区域501。第三引线543通过焊料、导电环氧树脂或其他等价装置耦合至第二电极互连区域501。如图所示，第二电极互连区域501位于图28所示的空腔537内，其有助于在将第三引线543耦合到其上的过程中实现对准。在备选实施例中，管芯520的第二主表面是平面。第三引线543于是耦合至管芯520的平面第二主表面上的第二电极互连区域501。在这一备选实施例中，隔离环555有助于将第三引线543与第二电极互连区域对准。无论在哪一种情况下，第三引线543均耦合至RF功率晶体管的第二电极互连区域501。

第三引线543由诸如铜或铜-钨合金的金属构成。第三引线543是用于将热量从管芯520散除的热路径。因此，RF功率晶体管封装540通过在没有丝焊的情况下将第一引线541和第三引线543耦合至管芯520使引线电感最小化。通过第一引线541和第三引线543将热量从管芯520的两侧散除显著降低了封装540的热阻。此外，封装540简化了高功率射频晶体管的组装，并降低了其制造成本。

图34是图33所示的RF功率晶体管封装540的进一步放大图。这一放大图更好地说明了如何将RF功率晶体管封装540的部件附着到一起。在封装540的实施例中，隔离环544的第一主表面具有用于与第一引线541耦合的金属层587。金属层587牢固地焊接到第一主表面。在隔离环544为陶瓷材料的实施例中，可以执行高温回流处理，从而将金属层587焊接到第一引线541。高温回流处理将隔离环544牢固地固定到第一引线541，使得后续制造步骤不影响接合。

第二引线542和隔离环555耦合至隔离环544的第二主表面。在封装540的实施例中，在隔离环544的第二主表面上形成互连561。隔离环555的底表面包括金属层589。金属层589牢固地固定到隔离环555。在封装540的实施例中，隔离环555由陶瓷制成。可以执行高温回流处理从而将金属层589焊接到互连561上。也可以采用其他已知的高温耦合方法。在封装540的实施例中，第二引线542邻接隔离环555，并通过高温焊接耦合到隔离环544上的互连561。制造封装540的后续制造步骤不会影响第二引线542和隔离环555与隔离环544的物理附着。

分别采用焊料557和焊料558将管芯520的控制电极互连区域522耦合到隔离环544上的互连561，且将第一电极互连区域521耦合至管芯安装基座545。焊料588将第三引线543耦合至管芯520的第二主表面上的第二电极互连区域501。在封装540的实施例中，隔离环555的上表面包括形成于其上的金属层575。焊料583将第三引线543耦合至隔离环555的上表面，使得引线543和隔离环555形成将管芯520与外部环境隔离的气密封接。

组装射频功率晶体管封装540的方法从两个组件开始。第一组件是通过将管芯520电气和物理地附着到第三引线543实现的。之后，可以采用第三引线543作为后续步骤中移动和放置管芯520的把手。选择将第三引线543附着到管芯520的方法，例如选择焊料588，从而使其在形成封装540的后续制造步骤或热步骤中不受影响。

第二组件包括第一引线541、隔离环544、隔离环555和第二引线542。隔离环544附着于第一引线541。隔离环555附着于隔离环544。如果需要的话，还可以将第二引线542附着于隔离环544上的互连，或者可以在后续步骤中附着。与上文中的说明类似，所采用的附着步骤不受形成封装40的后续制造步骤或热步骤的影响。

焊料557、558和583布置在预定表面。选择布置焊料的表面，从而简化并确保均匀的焊料布置。例如，可以将焊料583布置在第三引线543、金属层575上，或者在二者上均布置。在封装540的实施例中，引线543和管芯520匹配到隔离环555的开口当中。在管芯520的控制电极互连区域522和互连561之间耦合焊料557。在管芯520的第一电极互连区域区域521和管芯安装基座545之间耦合焊料558。最后，在第三引线543和金属层575之间耦合焊料583。可以将封装540放置在烘箱、炉具或热板内，使得焊料557、558和583回流，形成物理结合连接。

选择焊料557、558和583的量和厚度，从而在制造步骤的容限和变化范围内确保一致的连接。采用不同温度的焊料也是有利的，可以让某一焊料在其他焊料之前回流。也可以向封装540施加压力，以确保回流过程中焊料557、558和583的耦合。

图35-42示出了本发明的封装的备选实施例。在这一实施例中，如图所示的管芯520’具有平的减薄的晶片，而不是像管芯520一样在后侧形成空腔。这一实施例中用于漏极的外部引线具有两个部分：漏极桩(drain stub)600和端子602。漏极桩600具有基本上与管芯520’后侧上的第二互连区域501(图28)互补的内侧部分，其采用诸如焊料预型(solder preform)604的导电材料进行附着。应当注意，下文虽然描述了通过焊料或焊料预型将金属区域电气和物理地连接到一起，但是也可以采用其他附着方法，例如导电有机粘合剂、配制的焊料(dispensed solder)、导电凸点(conductive bumping)、共晶结合(eutectic bonding)或其他已知的附着方法。

转到图36，源极引线606基本上与上面的实施例相同，其包括用于接纳管芯520’的前侧的基座608。在邻近基座608的源极引线606上形成绝缘材料610。在封装的实施例中，绝缘材料610包括形成于源极引线606的上表面上的一个或多个区域。例如，绝缘材料610包括围绕基座608的环形区域，在该区域内，绝缘层材料610的上表面基本上与基座608的表面处于同一平面。绝缘材料610包括非导电材料类型，例如陶瓷、聚合物、聚酰亚胺、氧化铍、氮化铝、玻璃、石英。通过注入成型、粘合剂或通过诸如焊料的金属连接(到绝缘材料610的底面上的金属层)将绝缘层610附着到源极引线606。栅极引线612的内侧一端电连接(例如，通过焊接、丝焊、带状连接、熔接、凸点、导电粘合剂、共晶结合等)至绝缘材料610的上表面上的金属化层614。类似地，漏极引线602的内侧端通过下述附着方法安装到位于绝缘材料610的外侧部分上的金属化区域。漏极引线602的上部内侧端包括焊料616。正如将要显现的，焊料616用于实现与漏极桩600的电连接。还提供了焊料预型618。焊料预型618通常对应管芯520′前侧的居中的金属化或第一电极互连区域521(图27所示)。焊料预型620在外形上通常对应于管芯前侧上的金属化或互连522(图27所示)。

这里，将对包含超过一个绝缘材料610的区域的备选版本予以描述，以说明绝缘材料610不仅限于环形。形成绝缘材料610的第一区域，其邻近但不围绕基座608。绝缘材料610的第一区域的上表面与基座608的上表面基本上呈平面。管芯的一部分将覆盖并连接到第一区域的上表面上的金属互连。隔离材料610的第二区域包括在源极引线606的上表面的外围形成的环。栅极引线612和漏极引线602附着于第二区域。用于安装其他器件的隔离环材料610的第三或第四区域可以形成于源极引线606的上表面上(在第二区域的环的开口内)，用于添加匹配网络或安装处于封装之内的器件。所述器件将得到互连，以与管芯形成电路。

现在转到图37，现在沿图37所示的方向将元件放置在一起，从而将图35中所示的子组件附着于封装基座，之后对子组件加热，使焊料熔化并将元件附着到一起。采用这种方式，将管芯520′的晶体管单元的源极通过源极引线606并行耦合到一起，源极引线606为管芯提供了外部连接。到漏极金属化或(管芯的)互连501的连接是通过漏极桩600和引线602实现的。通过栅极引线612和金属化层614提供到栅极互连区域522的电连接。最后，如图38所示，在绝缘材料610的外围将盖622固定到封装的上部，从而提供围绕管芯520′的气密封接。盖622包括诸如陶瓷或聚合物的非导电材料。采用环氧树脂或粘合剂固定盖622。在封装的实施例中，形成盖622，从而将其匹配到引线602和612的周围。或者，可以采用软胶质顶部(glop top)或非导电封装密封管芯，使之与外部隔离。

应当注意，尽管已经就三根引线对上述的封装实例进行了说明，但是本发明可以尝试三根以上的引线。例如，可以将多个栅极引线耦合至邻近平台的非导电构件的多个点上。此外，非导电构件上的导体可以连接至其他引线、电路系统或元件。

参照图39和40有助于总结本发明的某些方面。RF功率半导体器件900包括网状连接的晶体管单元802a和802b等构成的阵列。每一单元802包括围绕源极区域806的环形栅极区域804。通过施加到栅极引线808上的电信号将控制信号施加到单元802的栅极804上，栅极引线808固定到其上具有导电金属化层812的绝缘环910。通过焊料814将层812连接至半导体管芯818表面上的环形栅极互连816。从栅极互连816通过栅极通道822向内提供控制信号。正如可以从图40中清楚地看到的，所有的晶体管单元802的栅极804并行连接在一起。来自栅极互连816的信号流以辐射式向内流过通道822，通道822连接至晶体管单元802的栅极区域804。采用绝缘层824覆盖栅极通道，绝缘层824将栅极通道与源极金属化层或源极互连826(图27中的521)电隔离。

在运行中，栅极引线808上的适当信号使位于栅极区域之下的沟道导电。结果，电流从源极引线827(通常接地)流至漏极引线828。特别地，来自源极引线827的电流通过源极互连826向下穿过源极区域806，之后，穿过位于栅电极之下的沟道区，再穿过漏极互连819并通过漏极引线828流出。

在图39中采用图示的方式示出了介电平台930和接地屏蔽板832。这里，已经详细说明介电平台930和接地屏蔽板832的构造和功能。

热考虑事项

作为当今现有技术中用于RF放大的最为流行的一种类型的功率晶体管，LDMOS通过热沉将热量从器件的底部散除，所述热沉也是源极电接触。由于必须通过外延层和体硅层传递位于n型和p型掺杂区之下的大量的热量，因此，其散热效率低于将热量从器件的顶部通过源极接触散除的情况，正如本发明的优选实施例所述。在本发明当中，由于器件的垂直构造，热量主要通过管芯上侧的欧姆接触711-715散除，如图41所示。这些欧姆接触对应于金属825(图39)，金属825从较大的平坦的源极互连826通过通路向下延伸，源极互连826接触管芯的硅。

位于图41的中央的欧姆接触715和邻近的欧姆接触711-714偏移每一晶体管单元的尺寸的四分之一左右。此外，还通过图示示出了源极区域716和栅极互连717。在本发明的这一实例当中，每一晶体管单元具有相等的宽度和高度，并且基本上是方形(在如上文所述的优选实施例中源极具有八个边)。在一个实施例中，单个晶体管单元的欧姆接触为大约1.8微米×1.8微米的方形。

尽管图41所示的方形单元构造适用于大多数应用，但是如果希望的话可以对其进一步完善，例如图42所示。图42与图41类似，但是每一晶体管单元的尺寸为矩形，而不是方形，从而使源极欧姆接触区域最小化。在一个实施例中，单个晶体管单元的欧姆接触720的尺寸为6.0微米×1.8微米。与方形晶体管单元相比，具有6.0微米×1.8微米尺寸的矩形晶体管单元以3.33的因数增大了源极欧姆接触区域。较大的源极接触面积提供了将来自半导体管芯的发热有源区的热量转移到位于源极处的温度较低的金属接触的较宽的面积，从而显著提高了每一晶体管单元的热导率。此外，相对于中央而言，热矢量倾向于围拢在欧姆接触720的边界726的周围。因此，来自源极欧姆接触的中央的热量比接近边界的热量更难散除。增大围绕欧姆接触的周长(更大的接触面积)可以提高将热量通过源极接触金属从每一晶体管单元散除的速度。此外，晶体管单元阵列具有晶体管单元之间间距相等的网状单元配置，由此防止因起自相邻单元的热矢量的结构性重叠而导致的散热的晶体管单元产生的过多的热点。

从方形欧姆接触到矩形欧姆接触的尺寸变化是电流密度和器件热特性之间的折中考虑。尽管电流密度可能会出现一些牺牲，但是在散热方面出现了惊人的改善，因此得大于失。例如，本实施例的一个例子当中，将方形单元改为矩形单元构造导致了13％的电流密度损失，但是在散热方面取得了超过40％的增长。更高的散热使本发明能够提供更高的输出功率，因此，相对于散热方面的高增益，付出相对较小的电流密度损失是一种好的权衡。

图43说明了另一处可能的改进，其中，将管芯730自身的整个有源区728的布局延长成矩形，其具有大的长/宽比，优选超过10∶1。介电平台733围绕有源区，栅电极互连734平行于有源区728布置和延伸。适当的通路(未示出)将栅极互连734与有源区728中的栅极耦合。可以采用任何适当的方式实现到有源区漏极的连接，例如，采用上文讨论过的方式。源极金属化732覆盖有源区，并采用上文所述的方式实现到单元的源极的连接。

有源区728的延长构造有助于将热量从器件有效地散除，因为其提供了围绕有源区外围的增大的边界区域。换句话说，和图1所示的有源区接近类似方形的构造相比，在单元的有源区728的中央产生的热量可以更加有效地散除。本实施例的一个方面在于，有源区728具有单个有源区，其可能包括多达几十万个晶体管单元，每一晶体管单元都产生相当多的热量。选择有源区的长宽比，防止由于每一晶体管单元产生的相长的热能而形成“热点”，由此提高器件的效率和可靠性。

图44-46示出了进一步的改进。和将所有的晶体管单元均放置在单个区域的有源区内相反，将有源区的独立分离排(individual separated banks)740连接到一起，使得来自不同分离排740的晶体管单元并联，以实现与单个有源区等同的功能。在本实施例的一个例子当中，1微米厚的场致氧化物741(图45-46)将独立的有源区排740隔离，有源区排740是按照中心到中心间距为216微米构建的。在本实施例中，每一排740包括8行21列晶体管单元，每一个排共有168个单元。每一个排740的长度为600微米，宽度为160微米。可以提供总线连接(未示出)，确保有源区的排彼此保持相等的电位，防止输出振荡。栅极连接742通常具有位于顶部的焊料凸起，在并联时，其起着单个栅极的作用。金属层744覆盖每一排740，并连接到形成于其中的晶体管单元的源极。在一个实施例中，分开的排740的每一金属层744都凸起，用于连接至源极封装引线。栅极连接742覆盖介电平台746，以减小寄生电容。介电平台746围绕每一排分开的排740，以诱发每一排内晶体管单元中的平面击穿。

本实施例具有显著的热优势，本实施例也称为“分散单元”法，即以较大的距离(例如216微米)将一组排分散开。热源位于管芯的外延层之下，正位于n型和p型掺杂区域之下。通过源极接触将热量散除，所述源极接触通常包括位于排740的顶部的由铝、钛、氮化钛和金构成的多层。随着热矢量向源极接触升高，其倾向于扩散，并以大约45度角从有源区的表面散出。每一排之间的大距离间隔在不形成过多的热点的情况下实现了有效的散热，所述热点是由单个区域内晶体管单元的群集而导致的热量的相长叠加而形成的。与所有晶体管单元位于单个有源区的等效器件相比，针对100瓦晶体管进行的“分散单元”法的热仿真在热效率方面产生了40％的提高。

尽管在上述详细说明中已经讨论了至少一个示范性实施例，但是应当理解还存在许许多多的变型。还应当理解所述示范性实施例仅仅是例子，其作用不在于以任何方式限定本发明的范围、适用性或配置。相反，上述详细说明将为本领域技术人员提供实施所述示范性实施例的便利的指导。应当理解，在不背离附加的权利要求及其等同法律要件所限定的本发明的范围的情况下，可以对元件的功能和布置做出各种改变。

Claims (31)

1.一种半导体器件，其包括：

半导体管芯，其包括至少一个晶体管，所述晶体管具有栅极、漏极区域、源极区域和沟道区域，其中所述栅极包括导电材料，且其中所述晶体管的栅极长度等于所述导电材料层的淀积厚度；

所述半导体管芯内的有源区，其中所述至少一个晶体管的所述沟道区域在所述有源区内；以及

围绕所述有源区的介电平台，其中所述介电平台大于十微米宽且至少四微米深。

2.如权利要求1所述的器件，其中：

所述管芯包括一外延层，所述有源区位于所述外延层中；

所述管芯包括位于所述有源区之下的重掺杂区域；且

所述介电平台从所述外延层的表面穿过所述外延层延伸至少四微米，进入所述重掺杂区域内。

3.如权利要求2所述的器件，其中，所述外延层邻接所述管芯的上表面，并且所述介电平台包括：

具有多个界定了垂直结构矩阵的空腔的区域，所述结构为介电材料，最内部的结构具有介电材料的内壁，其邻接所述有源区的外侧部分。

4.如权利要求3所述的器件，其中，所述空腔的上部由介电材料的插头填充，所述空腔的下部由空气填充。

5.如权利要求4所述的器件，其中，所述介电平台的面积至少等于所述半导体管芯的总面积的10％，且其中，所述介电平台进一步包括介电材料，其位于邻近所述空腔的底部的重掺杂区域内，并耦合至位于内壁上的介电材料，从而桥接所述有源区。

6.如权利要求5所述的器件，其中，所述介电材料为二氧化硅且其中所述至少一个晶体管为垂直场效应晶体管。

7.如权利要求3所述的器件，其中，所述有源区包括晶体管单元阵列，所述晶体管单元阵列包括至少一个晶体管；所述晶体管单元阵列的每一单元具有源极区域、栅极和漏极区域；所述晶体管单元阵列的每一单元的所述漏极区域耦合到一起。

8.如权利要求7所述的器件，其进一步包括：

耦合至所述单元的栅极的金属栅极互连，所述栅极互连覆盖所述介电平台；

耦合至所述单元的源极区域的金属源极互连，所述源极互连位于所述管芯的上表面上；以及

耦合至所述单元的漏极区域的金属漏极互连，所述漏极互连位于所述管芯的下表面上。

9.如权利要求8所述的器件，其中，所述源极互连包括：

覆盖所述有源区的大致为平面的源极金属化层；以及

下部耦合至所述单元的源极区域的金属柱，所述金属柱的上部耦合至所述金属化层，由此将所述单元的所有源极区域并行电连接。

10.如权利要求9所述的器件，其进一步包括所述管芯的封装，所述封装包括：

耦合至所述源极金属化层的外部源极引线；

耦合至所述栅极互连的外部栅极引线；以及

耦合至所述漏极互连的外部漏极引线；

其中电流从所述源极引线到所述漏极引线垂直地流过所述器件。

11.如权利要求10所述的器件，其中，构建所述管芯和封装，以提供工作频率大于500MHz，功耗超过5瓦的射频功率晶体管。

12.如权利要求10所述的器件，其中，每一单元的所述栅极围绕所述金属源极互连的至少一部分，且其中位于所述管芯的上表面上的导电通道将所有的栅极一起并行耦合至所述栅极互连。

13.如权利要求12所述的器件，其进一步包括：

位于所述管芯上表面上的接地屏蔽板，其邻近所述单元的栅极，用于减小栅极到漏极电容。

14.如权利要求13所述的器件，其中，所述接地屏蔽板进一步位于所述栅极互连的至少一部分和导电通路之下，以减小栅极到漏极电容。

15.如权利要求13所述的器件，其中，所述源极区域耦合到地电位，并且，邻近所述介电平台的所述板的部分耦合至所述管芯内的一半导体区域，所述半导体区域电耦合至所述源极区域。

16.如权利要求12所述的器件，其中，所述晶体管单元阵列的每一单元包括沟道区域，且其中对于每一单元，每一单元的所述栅极覆盖所述管芯内位于所述源极区域和漏极区域之间的每一单元的所述沟道区，所述栅极由至少一个多晶硅层形成，所述多晶硅层具有水平部分和垂直部分，所述垂直部分耦合至所述导电通路。

17.如权利要求16所述的器件，其中，所述栅极包括两个多晶硅层。

18.如权利要求17所述的器件，其中，单元的所述沟道区的长度由所述至少一个多晶硅层的水平部分的宽度界定。

19.如权利要求16所述的器件，其中，每一单元的所述沟道区具有恒定的掺杂浓度。

20.如权利要求2所述的器件，其中，所述外延层包括比所述重掺杂区域更为重掺杂的区域，以通过降低电阻促进电流流过所述器件。

21.如权利要求9所述的器件，其中，每一单元的所述源极区域和所述栅极在尺寸上为矩形，并且，所述金属柱为矩形，以促进热量从所述单元的散除。

22.如权利要求7所述的器件，其中，所述有源区为延长的矩形，以促进热量从所述单元的散除。

23.如权利要求7所述的器件，其中，所述管芯包括多个有源区的排，其相互电绝缘以促进热量从所述单元散除。

24.如权利要求1所述的半导体器件，其中所述晶体管的所述栅极的长度并非由光刻决定，且其中所述导电材料包括多晶硅。

25.如权利要求1所述的半导体器件，其中所述半导体管芯包括外延层，其从所述半导体管芯的第一表面延伸到所述半导体管芯中，所述有源区在所述外延层中，所述介电平台从所述半导体管芯的所述第一表面穿过所述外延层延伸，且所述介电平台是介电支撑结构，用以支撑所述介电支撑结构上的电互连、无源组件或有源器件。

26.如权利要求1所述的半导体器件，其中所述介电平台的介电常数等于或小于二氧化硅的介电常数，且其中所述介电平台是在形成所述至少一个晶体管之前形成的。

27.如权利要求1所述的半导体器件，其中所述半导体管芯包括外延层，且其中所述介电平台包括多个穿过所述外延层延伸的介电材料的支撑结构。

28.如权利要求27所述的半导体器件，其中所述多个支撑结构由空腔分隔，所述空腔的上部由介电材料的插塞覆盖，且所述空腔的下部基本没有材料。

29.如权利要求27所述的半导体器件，其中所述介电结构包括至少一个空腔。

30.如权利要求29所述的半导体器件，其中对所述至少一个空腔加盖层，使之与所述外延层的表面在一个平面内。

31.如权利要求29所述的半导体器件，其中所述至少一个空腔由介电材料填充。

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