JPS62256297A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ、特にダイナミック型ＭＯＳメモ
リに係り、安定したメモリ動作を可能とするメモリアレ
ーとその構成法に関する。

〔従来の技術〕

ダイナミック型ＭＯＳメモリの大容敏化とともに、素子
の平面寸法はますます微細化されている。

これに対し、データ線などを構成する導電層の膜厚やこ
れら導電層間の絶縁膜の膜ＰＩは、メモリ内の配線の寄
生容量や寄生抵抗の増大を押えるために、平面寸法の縮
小率に比べ、比較的小さい割合で縮小されている。その
結果、配線の寄生容量のうち、隣接する配線間の線間容
量の占める割合が増加しており、この線間容量を考慮し
たメモリの構成、特にメモリアレー内の配線方法が重要
となる。しかし従来のメモリアレー構成では、かならず
しもこの線間容量を考慮した構成とはなっていない。

第２Ａ図は、特願昭５６−８１０４２などに記載されて
いる従来のメモリアレーの構成例を示す図である。同図
において、メモリアレーは２つのメモリセルブロックＢ
　Ｌ　Ｋ工、　Ｂ　Ｔ−Ｋ２．に分割されており、それ
ぞれのブロックは、ｎ対のデータ線対（Ｄｌ、５１　ｐ
　ＤＺ　ｇ　Ｔ）２　ｇなど）、複数のワード線（同図
では図面簡略のため１本のみ示した）、データ線対とワ
ード線の交点に配置された複数のメモリセルＭＣで構成
されている。メモリセルはトランジスタ１個とキャパシ
タ１個で構成される。

また各データ線対には増幅回路ＳＡ及びデータ線対と入
出力線ＩＯｉ＋〒Ｏｓ　ｔ　Ｉ　Ｏｚ　、　Ｉ　Ｏｘと
の接続スイッチＳＷＩ〜ＳＷｎが接続されている。

接続スイッチＳＷ１〜ＳＷｎは、複数のブロックに共通
に設けられたＹデコーダＶＤの出力線ＹＳｚ〜ＹＳｎに
より制御される。この出力線は、データ線と同一導電層
で形成されたり、あるいは、メモリセルの集積密度を高
くするため、データ線と異なった導電層で形成されたり
する。第２Ａ図で示した例では、後者の場合を示した。

なおＸＤはＸデコーダである。

第２Ａ図に示した構成において、メモリセルに蓄積され
ている情報は、以下のようにして読み出される。あらか
じめある所定の電位にデータ線対を充電しておき、その
後ＸデコーダＸ　Ｉ）により選ばれた１本のワード線Ｗ
にパルスが印加されると、選択されたワード線に接続さ
れたメモリセルの蓄積情報に従って、メモリセルが接続
されているデータ線、例えばり、、ＤＺなどに電位変化
が生じる。−芳、対となるデータ線ＤＪ、Ｉ）２などに
は、参照電位発生回路（図示せず）により参照電位が設
定され、対となるデータ線対に蓄積情報に従つて微小な
電位差が生じる。この電位差はその後増幅回路ＳＡによ
り、増幅され、ＹデコーダＹＤにより１本だけ選択され
た出力線により、ｎ対あるデータ線対の１対の情報が入
出力線にとり出される。

この読み出し動作において、アイ・イー・イー・イー、
ジャーナル、ソリッド、ステート、サーキット、ニス　
シー１５．１９８０年、第８４６頁から第８５４頁（Ｉ
　Ｅ　Ｅ　Ｅ　、Ｔ　ｏｕｒｎａｌ　ｏｆＳｏｌｊｄ　
−５ｔａｔｅ　Ｃ１ｒｃｕｊｔｓ、　ＶｏＱ　、　Ｓ　
Ｃ−１５。

１．９８０．ｐｐ、８４６−８５４）に記載されている
ように、対となるデータ線の寄生容量に差かある場合、
それが雑音の原因となり、最悪の場合誤動作を生じるこ
とになる。したがって対となるデータ線の寄生容量が等
しくなるようにすることが重要である。このデータ線の
寄生容量には、第２Ａ図で示したようなＹデコーダの出
力線ＹＳ＊、。

ＹＳｘ＊・・・・・・との線間容量ＣＮ　１　、　ＣＮ
　２も含まれる。

第２Ａ図で示した構成では、特願昭５６−８１０４２に
記載されているように、データ線とＹデコーダの出力線
を交差させることにより、データ線と出力線を形成する
導電層のマスクに合せずれが生じても、対となるデータ
線の寄生容量を平衡させることができる。例えば、デー
タ線対ｏｘ、Ｔｊｚに着目した場合、データ線ＤＩは、
出力線Ｙ８１との間に線間容量ＣＮ　１　、　ＣＮ　２
を形成させ、ＤｌはＹ　Ｓ　ｔとの間にはＣＮ２を、Ｙ
８２．との間にＣＮＩを形成させることにより、両者の
容量値を等しくしている。

しかしメモリアレーの端部に配置されたデータ線対につ
いては、第２Ａ図で示した構成では、この条件を満足し
ない。すなわち、第２Ａ図において、データ線対り、、
Ｄ、では、Ｄ、、が出力線Ｙ　Ｓ　ｎと線間容量Ｃｌ１
１１．　ＣＮ２を形成するのに対し。

５７はＣＮｚのみを形成する。メモリアレーの中央部に
配置されたデータ線対では、隣接した複数のＹデコーダ
の出力線が配線されているため、複数の出力線との間に
客数を形成させることができるが、端部に配置されたデ
ータ線では、容量を形成する出力線がない。

また、情報電荷記憶用のキャパシタとスイッチ用ＭｏＳ
トランジスタ各１個で構成される。いわゆる１トランジ
スタ型メモリセルは、占有面積が小さく高集積化に適し
ていることから５ダイナミツク型メモリセルとして広く
採用されており、メモリセルサイズを縮小することによ
り、高集積化。

大容量化を図ってきた。このメモリセルでは、キャパシ
タに情報として蓄えた電荷を消失することなく、長時間
保持することが重要であるが、メモリセルサイズの縮小
とともに、キャパシタに蓄えられる電荷量は減少の傾向
にあり、ＭＯＳトランジスタ部あるいはキャパシタ部で
のリーク電流、さらにα線などの放射線が入射した際に
シリコン基板中に発生するキャリアにより情報電荷が消
失する現象、あるいはリフｊ〜エラー現象、などにより
、電荷が消失され、電荷の保持時間が短縮される傾向に
ある。この問題を解決するために、メモリセル構造を改
良し、キャパシタ部をシリコン基板から分離し、キャパ
シタの容量を大きくしたメモリセル構造が提案されてい
る。この構造のメモリセルはスタックドキャパシタセル
と呼ばれておす、アイ・イー・イー・イー・ジャーナル
・オブ・ソリッド−ステーｌ−・サーキット［Ｉ　ＥＥ
ＥＪｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ　−５ｔａｔｅ　
Ｃｉ、ｒｃｕｉｔｓ、　ＶｏＱ　。

ＳＣ−１５，Ｎｎ４．　Ａｕｇ、、１９８０．ｐ　ｐ、
６６１−６６７）に述べられている。さらにこのスタッ
クドキャパシタセルを、メモリアレー雑音に対して強い
折り返し形ビット線（ｆｏｌｄｅｄ　ｂｊｔ　１ｉｎｅ
ｓ）に適用したメモリセルが、アイ・ニス・ニス・シー
・シー・ダイジエス１〜・オブ・テクニカル・ぺ一パー
ズ（Ｉ　Ｓ　Ｓ　ＣＣＤ　ｉ、ｇｅｓｔ　ｏｆ　Ｔｅｃ
ｈｎ、１ｃａｌＰａｐｅｒｓ、　Ｆｅｂ、、］　９８５
．ｐ　ｐ、２５０−２５１．）あるいは、特公昭６０−
２７８４などに述べられている。

なお折り返し形ビット線に関しては、例えばアイ・イー
・イー・プロシーディング　第１３０巻。

パート・アイ（１，９８３年）第１２７頁から第１３５
頁［ＩＥＥ　ＰＲＯＣ，、ＶｏＱ、１−３０．　Ｐｔ。

Ｉ、Ｊｕｎｅ１９８３．ＰＴｌ、１２７−１３５］に詳
しく述べられている。

さてこのメモリセルについて第２１−１図及び第３Ｂ図
によりその概要を述べる。第２Ｂ図は平面図を、第３Ｂ
図は第２Ｂ図の１−１線に沿う断面図を示している。第
２Ｂ図において、ＷＬｏ〜ＷＴ、ｓはワード線、ＢＬｏ
〜ＢＬａはピッ１−線である。Ｌはアクティブ領域を示
しており、ワード線とこれが重なる部分にＭＯＳトラン
ジスタが形成されている。メモリセルのキャパシタは、
導電層ＰＬと導電層Ｅａの間で形成される。Ｃ０ＮＴは
ビット線ＢＬｏ”ＢＬａを導電層Ｅｂを介して基板表面
の不純物拡散領域に接続させるためのコンタクトホール
である。また第３Ｂ図において、１はシリコン基板であ
る。２は素子間分離用の絶縁膜、３はＭＯＳトランジス
タのゲート絶縁膜、４及び６は層間絶縁膜であり、これ
らは通常５ｊＯｘで形成される。５はキャパシタの誘電
体となる絶縁膜であり、Ｓ　ｉ　Ｏｘ　、Ｓ　１ｓＮａ
などで形成される。

また７ａ、７ｂは不純物拡散領域で、ＭＯＳトランジス
タのソース及びドレイン電極となる。ここで各導電層の
材料として、ワード線は、ポリシリコンｒ　Ｍｏｗ　Ｗ
、Ｔｉなどの高融点金属、　Ｍｏ５ｊ−２ｓＷＳ　ｉ　
２．　Ｔ　ｊ、　Ｓ　ｊ、ｚなどのシリサイド、などで
、ビット線は、これらの材料あるいはＡＱで、Ｅａ。

Ｅｂ及びＰＬは通常ポリシリコンで、それぞれ形成され
る。なおＥａ及びＥｌ）は通常同一工程で形成される。

このようにこのメモリセルでは、キャパシタは自分自身
のセルのゲー１〜に及びフィールド−１−にある他のメ
モリセルのワード線−にに形成され、基板表面上にキャ
パシタを形成する通常のメモリセルに比べ、キャパシタ
の界域を大きくでき、しかもキャパシタ部が基板と分離
されて形成されるため、ソフトエラー現象に対して強く
、したがって高集積化、大容量化に役立つ。

〔発明が解決しようとする問題点〕

このように、前記第２Ａ図に示された従来技術では、端
部に配置されたデータ線対に、Ｙデコーダの出力線との
線間容量に差があるため、すなわちデータ線の寄生容量
に差があるため、メモリアレー内の他のデータ線対に比
べ、等測的に雑音が大きくなっており、異なった電気的
特性を示すことになる。

本発明の第１の目的は、上記欠点をとり除き、メモリア
レ一端部に配置されたデータ線対においても、メモリア
レー内の他のデータ線対と同等の電気的特性を持たせる
ことにある。

また、前記第２Ｂ図、第３Ｂ図に示されたメモリセルで
は、情報電荷を蓄える端子（以下セル端子と称す）とな
る導電層Ｅａと他のメモリセルのβ ワードｍ（第３Ａ図ではＷＬｚ）との間に絶縁膜４を介
して寄生のキャパシタが存在し、選択されたメモリセル
のセル端子の電位変化が、このキャパシタを介して非選
択状態にある他のメモリセルのワード線に伝達され、こ
のワード線に接続されているメモリセルの’４１０１１
電荷がＭＯＳトランジスタを介して消失されるという問
題がある。この問題を第４Ｂ図及び第５Ｂ図を用いてさ
らに詳しく述べる。なお以下の説明ではｎチャネル形Ｍ
Ｏ８！−ランジスタを用いたメモリセルについて行なう
。

第４Ｂ図は、上記したメモリセルが２次元的に配列され
たメモリアレーＭＡの概略を示したものである。なお同
図においては図面の簡略化のため、ワード線が８本の場
合を示したが、通常はさらに複数のワード線が配列され
ている。同図において、ＣＮがメモリセルＭＣ内のセル
端子Ｎとワード線との間にできる寄生キャパシタを示し
ており、Ｃｓ及びＱはそれぞれメモリセルのキャパシタ
、ＭＯＳトランジスタを示している。このメモリアレー
の読み出し動作は、以１ｚのように行なわれろ。

なお第５Ｂ図にメモリセルに゛′０″′情報が蓄えられ
ている場合、すなわちセル端子が低電位（通常アース電
位）になっている場合の読み出し波形を示した。まず全
ビット線をある電位、例えば電源電圧■ｃｃにあらかじ
めプリチャージしておき、その後、ＸデコーダＸＤによ
りワード線を１本選択し、例えばＷ　Ｌ　２．を選択し
、選択したワード線に７００以上の電圧Ｖｃｃ＋αを印
加する。それにより、選択されたワード線ＷＬ　２に接
続されたメモリセルＭＣから各ピッ１へ線ＢＬｏ、　Ｂ
　Ｔ、、　ｔ・・・・・・に微小な信号電圧が読み出さ
れる。−力信号電圧が読み出されたビット線と対になる
ピッ］−線ＲＬ　ｏ　Ｈｌ−３Ｔ、−・・・・・・を、
参照電圧発生回路（図示せず）によりある参照電圧にし
ておき、この参照電圧を基準に、センスアンプＳＡによ
り上記読み出し信号電圧を増幅する。この動作において
、第５図に示したように、メモリセル内に情報“０”が
書き込まれていた場合、セル端子はアース電位Ｖｓｓか
ら、信号読み出し後のビット線の電位まで、ＭＯＳ）ラ
ンジスタＱにより昇圧され、その後センスアンプの動作
とともに再びアース電位まで降圧される。この時、前記
した寄生キャパシタＣＮにより非選択ワード線ＷＴ、１
に電位変化が生じる。通常非選択ワード線はＸデコーダ
部あるいはＸデコーダ部からみてワード線の遠端部に設
けられたＭＯＳトランジスタ（図示せず）を介してアー
ス電位にラッチされているが、最悪ＷＬ２に接続されて
いるメモリセル全てに情報ｊ（ＯＩ＋が書き込まれてい
た場合、その電位変化量が大きくなり、ワード線の寄生
抵抗及びＭＯＳトランジスタのオン抵抗により、非選択
ワード線をアース電位に完全にラッチする゛　　ことが
不可能となる。このように非選択ワード線がアース電位
より高い電位になると、これに接続されているメモリセ
ルのうち、情報“Ｏ”が書き込まれているメモリセル、
すなわちセル端子Ｎがアース電位となっているメモリセ
ルの情報が破壊されるか、あるいは蓄積電荷の一部を失
うことにより情報保持時間が短くなってしまい、誤動作
を生じる原因となる。

本発明の第２の目的は、上記した寄生キャパシタを介し
ての非選択ワード線への雑音を低減し。

これによる誤動作を生じることのない信頼性の高い半導
体メモリ装置を提供することにある。

〔問題点を解決するための手段〕

上記第１−の目的は、メモリアレ一端部に配置されたデ
ータ線対においても、メモリアレー内の他のデータ線対
と同様に、線間容量を形成するように、メモリアレ一端
部に疑似のＹデコーダの出力線を設けることにより、達
成される。

また、上記第２の［１的は、メモリアレーを複数のプロ
うりに分割し、ある１本のワード線が、ブロック間にお
いて異なるワード線に接続されているメモリセル内のセ
ル端子と寄生キャパシタを形成させることにより、達成
される。

〔作用〕

メモリアレ一端部に疑似の出力線を設けることにより、
＠部に配置されたデータ線対においても、出力線との間
の線間容量に差がなくなり、データ線の寄生容量の不均
衡から生じる雑音をとり除くことができる。

更に、前記第２の目的を解決するように構成することに
より、ある選択された１本のワード線に接続されたメモ
リセル内のセル端子の電位変化が−与える雑音は、ブロ
ック間において異なるワード線となる。すなわち雑音を
受ける光選択ワード線からみた場合、その受ける雑音の
大きさは、従来に比べ、ブロックの数とともに低減する
ことができ、誤動作を防止することができる。

〔実施例〕

以下、本発明を実施例により説明する。

実施例１ 第１Ａ図は、本発明の第１の実施例を示す。本実施例で
は、第２Ａ図で示した従来のメモリアレ−構成に、メモ
リアレ一端部にある所定の電位、例えばアース電位に接
続された疑似のＹデコーダの出力線ＤＹＳを設けている
。この結果、データ線対り、、Ｄ、に才９いても、出力
線との線間容量はともにＣＮｌ　＋　ＣＮ２となり、デ
ータ線の寄生容量の不平衡はなくなる。

第３Ａ図は、本発明の他の一実施例である。第１Ａ図で
示した実施例では、Ｙデコーダの出力線をデコーダ線と
異なる導電層で形成した場合、すなわち立体配線された
場合を示したが、第３Ａ図で示した実施例は、この出力
線をデータ線と同一の導電層で形成した場合を示す。こ
の場合、同一導電層での配線数が増加するため、メモリ
セルの集積度は少し悪くなるが、導電層の層数が少なく
なるため、製造の容易さや工程数の低減などの効果があ
る。第３Ａ図において、Ｙデコーダの出力線ＹＳｚ〜Ｙ
Ｓｎはデータ線対とデータ線対の間に配線されており、
各データ線との間に等しく線間容量Ｃｒｔを形成してい
る。またメモリアレ一端部に疑似の出力線ＤＹＳを設け
ており、データ線５τとの間に線間容Ｊｆ　Ｃｓを形成
し、データ線対り、、Ｄ、間の容量のつりあいを取って
いる。本実施例によれば、メモリアレ一端部に配置され
たデータ線対においても、寄生容量のつりあいをはかれ
、しかもデータ線対とデータ線対の間に、Ｙデコーダの
出力線を配線することにより、データ線上での情報読み
出し動作時における線間容量を介しての、隣接データ線
対からの雑音を除去することができる。なお第３Ａ図で
示した実施例では、ブロックＢ　Ｔ、　Ｋｌ、　Ｂ　Ｔ
、　Ｋｌに共通に疑似の出力線ＤＹＳを設けたが、各ブ
ロック単位毎に疑似の出力線を設けてもよい。

第４Ａ図は本発明の他の一実施例である。本実施例では
、各ブロックに入出力線を２対例えばＢＬＫｓでは、Ｔ
　Ｏｚｏ、　Ｉ　Ｏｔｏ、　Ｉ　Ｏｌｓ、　Ｉ　Ｏｌ、
１を設け、１本のＹデコーダの出力線で２対のデータ線
と入出力線との接続を制御しようとしたものである。こ
れにより、一度にメモリアレー外部にとり出せる情報の
数を倍にできる。また、Ｙデコ−ダの出力線の線数が少
なくなるため、接続スイッチＳＷＩ〜５ＷＩｌでのレイ
アウトが容易になる。

さらに、出力線のないデータ線対とデータ線対の間及び
メモリアレ一端部にある所定の電位に接続された疑似の
出力線ＤＹＳ１”ＤＹＳｎ／ｚ＋ｔを設けることにより
、第３Ａ図で述べたのと同様な効果が得られる。

実施例２ 第１Ｂ図は、本発明の第２の実施例である。メモリアレ
ーＭＡを２つのブロックＢＴ、Ｋ　ｏ　、　ＨＩＫ　Ｈ
に分割し、ブロック間のワード線の接続部において、ワ
ード線ＷＬｘとＷＬａを、またＷＬｓとＷＬｅをそれぞ
れ交叉させた構成となっている。

その他の構成要素については、第４Ｂ図で示した従来例
と同様である。このように構成することにより、ある１
本のワード線、例えばＷ　Ｌ２が選択された場合、これ
に接続されるメモリセル内のセル端子と寄生キャパシタ
を形成するワード線は、ブロック間において異なるワー
ド線となる。すなわち、第１Ｂ図では、ブロックＢＴ、
ＫＯではＷＴ、４であり、ブロックＢＬＫｚではＷ　Ｌ
ａである。本実施例によれば、選択されたワード線ＷＬ
２に接続されたメモリセルのセル端子の電位変化による
雑音を従来のように特定の１本のワード線に集中して誘
起させるものでなく、２本のワード線Ｗｌ、ａ　＋ＷＬ
４に分散してやることにより１本のワード線に誘起され
る雑音の大きさを半分に低減できる。

なお第１Ｂ図で示した実施例では、４本のワード線Ｗ　
Ｌ　ｏ　”　Ｗ　Ｌ　ｓのうち、ＷＬ２とＷＬａ　を交
叉させた場合を示したが、ＷＬｏ　とＷＬＩＩあるいは
ＷＬｏとＷＬ２１またあるいはＷＬｌ　とＷ　Ｌ　ａを
交叉させても第１Ｂ図と同様な効果が得られる。

但しＷＬｓ　とＷＬｓを交叉させても第１Ｂ図で述べた
効果は得られず、従来すなわち第４Ｂ図と同様となって
しまう。

第６図は、本発明の他の実施例である。本実施例では、
メモリアレーＭＡを４つのブロックＢ　ＬＫｏ’　ｇ　
Ｂ　ＬＫｔ’　ｙ　Ｂ　Ｌ　Ｋ２’　ｐ　Ｂ　ＴＬ　Ｋ
ａ’に分割し、４本のワード線Ｗ　Ｌ　ｏ　−Ｗ　Ｌ　
ｓのうちＷＬ。

とＷＬ　１をブロックＢ　ＬＫ　１’　とＢ　ＴＪ　Ｋ
　２’　とのワ−ド線の接続部において交叉させ、ＷＬ
　２とＷ　Ｌ　ａをＢＬＫｏ’　　とＢ　Ｌ　Ｋ　ｔ　
’　　の接続部及びＢＬＫ２’とＢＬＫａ’　　の接続
部において交叉させている。

同様にＷＬ４〜ＷＴ、、７のワード線も交叉させている
。

このように構成することにより、ある１本のワード線、
例えばＷ　Ｌ　１２に接続されるメモリセルと寄生キャ
パシタを形成するワード線は、ブロックＢＬＫｏ’では
Ｗ　Ｌｏ、　Ｂ　Ｌ　Ｋｚ’ではＷＬ５゜ＢＬＫｘ’で
はＷＬ４．ＢＬＫａ’ではＷＬｔとなり、ブロック間に
おいて異なるワード線となる。

本実施例によれば、ある１本の選択されたワード線に接
続されたメモリセルからの雑音を、４本のワード線に分
散でき、第１Ｂ図で示した実施例よりさらに、１本の非
選択ワード線に誘起される雑音の大きさを低減できる。

第７図は、本発明の他の実施例である。本実施例は、ア
イ・ニス・ニス・シー・シー・ダイジェスト・オブ・テ
クニカル・ペーパーズ〔■ＳＳＣＣＤｉｇｅｓｔ　ｏｆ
　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ、　Ｆｅｄ、、［
８５゜ｐ　ｐ、　、　２４４−２４５　）　　などに述
べられている。

低抵抗材料、例えば２層目のＡＱで形成されたワード線
Ｗｏ”Ｗ７を設け、通常のワード線Ｗ　Ｌ　ｏ〜ＷＬ７
と複数の個所で接続することにより、ワード線の抵抗に
よる遅延時間を短縮しようとしたメモリアレー構成に本
発明を適用したものである。

本実施例では、第７紛図に示したように、低抵抗材料で
形成したワード線と通常のワード線を、ブロックＢＬＫ
ｏではＷ２とＷＬａ　＋　ＷａとＷ　Ｌ　２が、ブロッ
クＢＬＫＩではＷ２とＷＬ２．ＷａとＷ　Ｌｓがそれぞ
れ接続されており、第１Ｂ図で述べたのと同様な効果が
得られる。

第８図は本発明の他の実施例である。本実施例では、第
１Ｂ図と同様にメモリアレーＭＡを２つのブロックに分
割するが、ブロック間のワード線の接続部において、ワ
ード線を交叉させず、ブロックＢＩ、Ｋｚ内のメモリセ
ルの配列をブロックＢＬＫｏ内の配列に比べ、ワード線
１本分左側ヘシフトした配列となっている。すなわち１
対のビット線対に接続されるメモリセルに対してワード
線Ｗ　Ｔ、、　ｏからＷＬ７まで接続されたメモリセル
がそれぞれ接続されているビット線は、ブロックＢＬＫ
ｏでは、Ｂ　Ｌｏ　、　Ｂ　１．、ｏ　、　Ｂ　Ｌｏ、
　Ｂ　ＬＯ。

Ｂ　Ｌ　ｏ　−−という順になっているのに比べ、ブロ
ックＢＬＫ２では、ＢＴ、ｏ　、　ＢＴ−ｔｏ　、　Ｂ
ＬＯ。

ＢＬｏ、ＢＬｏ・・・・・・という順で、］ワード線分
ずれた配列となっている。このようにブロック間で、メ
モリセルの配列をずらすことにより、ある１゜本のワー
ド線、例えばＷ　Ｉ’、　２に接続されるメモリセルと
寄生キャパシタを形成するワード線は、ブロックＢＬＫ
ｏでは、ＷＬｒ　、ＢＬＫ２では、Ｗ　Ｌ　ａとなり、
ブロック間において異なるワード線となる。本実施例に
よれば、レイアウト上面積が必要となるワード線の交叉
を用いなくても、第１Ｂ図で述べたのと同様な効果が得
られる。なお第８図ではブロックＢＬＫｘ内のメモリセ
ルの配列を左側へずらせた例を示したが、右側へワード
線１本分ずらせた配列でも同様の効果が得られることは
言うまでもない。

以上、本発明を実施例により説明したが、本発明の適用
範囲はこれに限定されるものでなく、種種の変形が可能
である。例えば、第１Ｂ図及び第８図で示した実施例を
組み合せて、さらに雑音を低減することも可能である。

また第５図ではデータ線をＶｃｃにプリチャージしてお
く、いわゆるｖｃｃプリチャージ方式を例に説明したが
、本発明の適用はこの方式に限られるわけではなく、例
えばｉ　／　２　Ｖｃｃプリチャージ方式などにも適用
できる。また、前述の各実施例では、ｎチャネル形ＭＯ
Ｓトランジスタを例にして説明したが、電位関係を反対
にすることによりｐチャネル形ＭＯＳトランジスタを用
いたメモリセルについても適用可能である。さらに、メ
モリセルの構造として第２Ｂ図、第３Ｂ図で示したもの
を例として説明したが、他の種々のメモリセルについて
も適用できる。例えば、第３Ｂ図において、導電層Ｅｂ
がなく、Ｃ０ＮＴにより直接ビット線を基板の不純物拡
散領域に接続するメモリセルについても適用可能である
。

〔発明の効果〕

以上述べたように、本発明によれば、メモリアし一端部
に配置されたデータ線対においても、寄生容量のつりあ
いをとることができ、寄生容量の不均衡から生じる雑音
を除去でき、安定したメモリ動作を実現できる。

更に本発明によれば、雑音を誘起されるワード線をブロ
ックごとに変えることにより、雑音を分散させることが
でき、この雑？ｆによる誤動作を防止することができる
。

【図面の簡単な説明】

第１Ａ図は本発明の第１の実施例を示す図、第２Ａ図は
従来の半導体メモリのメモリアレー要部回路図、第３Ａ
図、第４Ａ図は本発明の他の実施例を示す図、第１Ｂ図
は本発明の第２の実施例を示す半導体メモリ装置のメモ
リアレ一部回路図、第２Ｂ図はメモリセルの平面図、第
３Ｂ図は第２Ｂ図のＩ　７１線に沿う断面図、第４Ｂ図
は従来の半導体メモリ装置のメモリア１ノ一部回路図、
第５図は第４Ｂ図の動作説明図、第６図から第８図は本
発明の他の一実施例に示す半導体メモリ装置のメモリア
レ一部回路図である。 ＤＩ、５了Ｔ　Ｄ２１　Ｄ２．　””、　Ｄｎ、　Ｄｎ
”・データ線、Ｗ・・・ワード線、ＭＣ・・・メモリセ
ル、Ｙ　Ｓ　１〜Ｙｓｎ・・・出力線、ＹＤ・・・Ｙデ
コーダ、ＤＹＳ、ＤＹＳ□。 −Ｄ　Ｙ　Ｓ　ｎ／ｚ＋ｚ　・＝疑似の出力線、ＩＯｔ
、〒で７゜ｌ０２１〒Ｏｚ＋　　Ｉ　０１０１　　Ｉ　
Ｏｔｏ、　Ｉ○１１．　Ｉ　Ｏ１１！Ｉ　０２ｏ、　Ｉ
　Ｏ２ｏ、　Ｔ　Ｏｚｔ＋　Ｉ　０ｚｘ−人出力線、Ｍ
　Ａ　＝−・メモリアレー、Ｂ　ＬＫ　ｏ　ｙ　Ｂ　Ｌ
　Ｋ　１　ｔ　ＢＬＫ２　＋ＢＬＫｏ’　　、ＢＬＫｔ
’　　、ＢＬＫ２’　　、ＢＬＫｇ’　　−ブロック、
ＢＬｏ、Ｂ〒Ｏ＋　Ｂ　ＬｌＩ　Ｂ　Ｌｌ”・ビット線
、ＷＬｏ−ＷＬ７＋　Ｗｏ〜Ｗ７−ワード線、Ｘ　Ｄ　
・・・秦　１八国 Ｗ・・ツート保 陛コ−・アロツク　　　ｃＮ＝−１生へ寸ＩマシクＭＣ
・メモリセル　　−ＷＬ７・・’７−ドｉ１工；（←、
・ットａ ｉ　　　１　Ｍ ”Ｊ７　、、ＩｌＬ　Ｌ２ 第　靜　司 ｌ　　シ′ノフン基板 ７ｅ７ト・不純物ａ敗信域 Ｗ　・・ワード楳 ＭＣ・・メ七リセル ＹＳ。 売、　土力楳 ＭＡ・・メ乞り了し−ｗ’ｔ、７　’−ワード荊艷ＭＣ
・メＬリセル　　　Ｘｐ−メヂコー７ｒｉｌ−，、慮シ
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Claims (1)

1. 【特許請求の範囲】 １、ｍ対のデータ線対、複数のワード線及び複数のメモ
   リセルからなるメモリセルブロックを有し、該データ線
   対と同一方向に設けられた複数の配線を有する半導体メ
   モリにおいて、該配線を（ｋ・ｍ＋１）本設けたこと（
   ｋは１以上の整数）を特徴とする半導体メモリ。 ２、該配線のうち、ｍ／ｎ本の配線はｎ対のデータ線対
   毎に設けられたＹデコーダの出力線であり、他の配線は
   アースもしくは一定の電位に固定された配線であること
   を特徴とする特許請求の範囲第１項の半導体メモリ。 ３、ゲート電極がワード線に、ソースもしくはドレイン
   電極の一方がビット線に、他方がメモリセル内電極に接
   続されたＭＯＳトランジスタと複数のメモリセルに共通
   に設けられた電極と該メモリセル内電極との間で構成さ
   れる第１のキャパシタと、該ＭＯＳトランジスタのゲー
   トに接続されたワード線と異なるワード線と該メモリセ
   ル内電極との間で構成される第２のキャパシタと、で構
   成されるメモリセルを複数有するメモリアレーを複数の
   ブロックに分割した半導体メモリ装置において、同一ワ
   ード線にＭＯＳトランジスタが接続されたメモリセル内
   の第２のキャパシタが、ブロックごとに、異なるワード
   線に接続したことを特徴とする半導体メモリ。