JPH07101732B2 - Ｃ−ｍｏｓダイナミックラムにおいてレイアウトが最適化された検出増幅器 - Google Patents

Ｃ−ｍｏｓダイナミックラムにおいてレイアウトが最適化された検出増幅器

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JPH07101732B2
JPH07101732B2 JP62299516A JP29951687A JPH07101732B2 JP H07101732 B2 JPH07101732 B2 JP H07101732B2 JP 62299516 A JP62299516 A JP 62299516A JP 29951687 A JP29951687 A JP 29951687A JP H07101732 B2 JPH07101732 B2 JP H07101732B2
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Description

【発明の詳細な説明】 本発明は、Ｃ−MOSダイナミツクラムにおいて、ビツト
ラインの寄生容量を均等分布にするための検出増幅器
（Sense Amplifier）に関するものである。特に、Ｃ−M
OSダイナミツクラムにおいて、プリチヤージサイクル
（Precharge cycle）のビツトラインの電圧を均等にす
るための検出増幅器の最適化された構造に関するもので
ある。
ダイナミツクラム半導体装置のメモリセルアレイは、１
個のトランジスタと、１個のコンデンサで構成されてい
る複数のメモリセルがビツトラインとワードラインに接
続され、前記ビツトラインは検出増幅器と接続され前記
ワードラインの選択により前記メモリセルに貯蔵された
情報をビツトラインを通じて検出増幅器で情報をよみと
る。
即ち、第１図に示した公知のメモリセルアレイは、ポリ
シリコーンでなるビツトライン5,6とポリシリコーン又
は金属導体層でなるワードライン70を有し、前記ビツト
ライン5,6はMOSトランジスタ80のソースが接続される。
ワードライン70にはMOSトランジスタ80のソースが接続
されワードライン70にはMOSトランジスタ80のゲートが
接続される。前記トランジスタ80のドレインにはストレ
ージコンデンサ90が接続され、接地又は電源供給電圧と
接続される。第２図の検出増幅器には、第１図のビツト
ライン5,6が前記検出増幅器のビツトライン５と６に接
続され、前記ライン5,6間にはＰ−MOSトランジスタM1，
M2がクロスに接続された第１ラツチ回路７が接続されて
いる。前記ライン5,6にはトランスミツシヨントランジ
スタM3，M4がそれぞれ直列に接続されている。尚、前記
トランジスタM3，M4を通じたライン13,14にはＮ−MOSト
ランジスタM5，M6が互にクロスに接続されている。
第１ラツチ回路７を構成する前記Ｐ−MOSトランジスタM
1，M2のソース接続点９には、ライン11を通じて図示さ
れていないリストア（Restore）回路が接続される。第
２ラツチ回路８を構成する前記Ｎ−MOSトランジスタ
M5，M6のソース接続点10にはライン12を通じて第３ラツ
チ回路が接続される。
一方、前記トランスミツシヨントランジスタM3とM4のゲ
ートには電源供給電圧Vccが印加され、常に前記２個の
トランジスタはオン状態に置かれる。
通常、第１図のストレージコンデンサ90の容量は355F〜
505Fで製造され、ビツトライン5,6の寄生容量は約600fF
で、前記ストレージコンデンサ90の容量と前記ビツトラ
イン5,6の寄生容量比は10〜20程度に設計する。
ダイナミツクラムの動作は通常、行アドレスストローブ
信号▲▼が“ハイ”の時、プリチヤージサイ
クルが起り、図示されていないメモリセルアレイの端部
に接続されたプリチヤージ回路によりビツトライン5,6
をVcc又は1/2Vcc等の設計に従い所定電圧にプリチヤー
ジをさせ同化させている。
前記行アドレスストロープ信号が“ロー”状態になれば
アクテイブサイクルが始まり、第１図のメモリセルC1又
はC2に貯蔵された情報をワードライン70の選択により読
み取るか、前記メモリセルC1，又はC2のストレージコン
デンサ90に記入をすることになる。即ち、例えば、メモ
リセルC1のストレージコンデンサ90に情報“1"が記憶
（Vcc電圧充電）され、プリチヤージサイクルからビツ
トライン5,6が1/2Vccに充電され、ワードライン70が選
択されたと仮定すれば、ビツトライン５は前記ストレー
ジコンデンサ90に貯蔵された電圧Vccとビツトライン５
に貯蔵された電圧1/2Vccによる電荷分配が起り、ビツト
ライン５電圧がビツトライン６の電圧より△ｖだけ高く
なる。この電圧差は第２図のライン13と14にも表われる
ことになり、ライン12に接続されたラツチ回路が動作す
ればＮ−MOSトランジスタM5とM6にて構成されたフリツ
プフロツプの第２ラツチ回路８の動作によりＮ−MOSト
ランジスタM6がオン状態になり、ビツトライン６とライ
ン14上のプリチヤージ電圧1/2Vccは前記トランジスタM6
のドレインソースを通じてライン12に放電され、前記ビ
ツトラインは接地電圧Vssになる。
一方、第１ラツチ回路７は前記ビツトライン６の接地電
圧VssによりＰ−MOSトランジスタM1が導通され、図示さ
れていないリストア回路が接座鉤されたライン11と前記
Ｐ−MOSトランジスタM1及びビツトライン５とメモリセ
ルC1のＮ−MOSトランジスタ80を通じてストレージコン
デンサ90にVccの電圧をリストアすることになり、ワー
ドライン70は“ロー”状態になつてアクテイブサイクル
が完了される。
このような動作はよく知られているダイナミツクラムの
動作であるが、ダイナミツクラムのメモリセルの容量が
１メガビツト又は４メガビツトの高容量になるほどスト
レージコンデンサの容量も小さくなるのはよく知られて
いる事実である。
従つて、前記ストレージコンデンサの電荷とビツトライ
ン5,6の電荷分配による２つのビツトライン5,6の電圧差
は小さくなり、この小さい電圧差を第２ラツチ回路８は
検出しなければならない。実際に数10から100ミリボル
トの電圧差を前記第２ラツチ回路は検出しなければなら
ない。これはビツトライン5,6のそれぞれの寄生容量と
抵抗値が同一でなければ、第２ラツチ回路８のノード点
15,16の電圧の不均衡が生じて検出増幅器が誤動作する
おそれが発生する。
このような問題は検出増幅器の構成トランジスタM1と
M2，M3とM4，M5とM6を同一の寸法で同じように製造する
ことは勿論、第２図の回路のレイアウト構造をどのよう
にするかが深刻な問題になる。
従つて、本発明の目的は、大容量ダイナミツクラムの検
出増幅器において、検出ノード点から時間遅延が同一で
あるし、電圧不均衡が生じないダイナミツクラム検出増
幅器のレイアウト構造を提供しようとするものである。
以下、本発明を図面を参照しながら詳細に説明する。
第３図は、第２図の検出増幅器を本発明に従い半導体基
板上に形成させたレイアウト構造説明図、第４図は、第
３図の説明図によるレイアウト構造平面図を示した図で
ある。
図面中、ビツトライン5,6と５′,6′はそれぞれ検出増
幅器に接続し前記ビツトラインにて構成される検出増幅
器が反復的に継続され、左方のビツトライン5,6,5′,
6′はメモリセルアレイと接続される。
前記ビツトライン5,6,5′,6′は低抵抗になるようドー
ピングされた第３ポリシリコーン導体層にて形成し、必
要ならば第１金属導体層であつても良い。
第３図と第４図の検出増幅器の半導体基板上の形成はＰ
−MOSトランジスタM1とM2で構成される第１ラツチ回路
７が形成されるＰ型半導体基板上のＮ型ウエル領域110
内の第１半導体領域100と、前記ウエル領域110と隣接し
た前記半導体基板表面に形成されたＮ−MOSトランジス
タM3とM4が形成される第２半導体領域120と、前記ウエ
ル領域110及び第２半導体領域120と並んで横方向の一列
に前記第２半導体領域120と隣接してＮ−MOSトランジス
タM5とM6にて構成された第２ラツチ回路８が形成される
前記半導体基板表面に形成される第３半導体領域130に
て形成される。
前記Ｐ型半導体基板上に形成されたＮ型のウエル領域11
0の周囲には、高濃度Ｎ型のガードリング（Guard rin
g）領域がイオン注入又は拡散により形成され、前記領
域53の上部に形成された絶縁膜層の開口60を通じて垂直
方向の長い帯状の第１金属導体層51と接続される。前記
第１金属導体層51には電源供給電圧Vccが印加され、前
記ウエル領域110とこの領域の外部とのチヤネル形成及
び水平方向のトランジスタ形成を防止する役割をする。
尚、前記ウエル領域110のN+のガードリング領域53の中
央部には前述したＰ−MOSトランジスタM1とM2にて構成
される第１ラツチ回路７が形成される。金属又は高濃度
にドーピングされた第３ポリシリコーン導体層にて形成
したビツトライン5,6′は、前記ポリシリコーン導体層
にてなるビツトライン5,6′の上部に形成された絶縁膜
層の開口34aを通じて前記絶縁膜層上部の前記第１金属
導体層51と同時に写真蝕刻法により形成された第１金属
導体層21aと接続される。尚、前記第１金属導体層21aは
下部の絶縁膜層を通じて穿孔した開口35aを通じて前記
ウエル領域110の半導体表面に形成されたP+半導体領域5
4b,22aと接続される。尚、前記開口等34a,35aと一直線
に前記絶縁膜層を通じて穿孔した開口36aを通じて下部
の前記ビツトライン5,6′と同時に形成された第３ポリ
シリコーン導体層ライン26aと接続する。
前記第１半導体領域の中央部には、開口37bを通じて第
３ポリシリコーン導体層ライン26aとこのラインの下部
に絶縁膜層を介在して形成し、Ｐ−MOSトランジスタM2
のゲート電極となる第２ポリシリコーン導体層24bと接
続される。
前記第２ポリシリコーン導体層24bの下部には、ゲート
絶縁膜があつて、この絶縁膜下部は前述したウエル領域
の表面となりＰチヤネル領域が形成される。
ガードリング領域53上部の前記第３ポリシリコーン導体
層ライン26aは、前記Ｎ型ウエル領域110の表面に形成さ
れたN+のガードリング領域53の上部に形成された絶縁膜
層を通じて通過し、前記ライン26aの上部の絶縁膜層上
にガードリング電圧供給のための第１金属導体層51が形
成されている。
ビツトライン6,5′はビツトライン５と６′間を中央線
に沿つて上下対称となつている。
従つて、ビツトライン５と同様に第３ポリシリコーン導
体層にてなるビツトライン６はビツトライン５と同様に
第１金属導体層51とN+ガードリング領域53間の絶縁層を
通じて通過し、Ｐ−MOSトランジスタM1のソース領域と
なるP+領域54aの絶縁層と前記Ｐ−MOSトランジスタM1の
ゲート電極となる第２ポリシリコーン導体層24aと同様
に製造され、同じ大きさの寸法をもつ第２ポリシリコー
ン導体層24aの上部の絶縁層を過ぎ、この絶縁層の開口3
7aを通じて前記第２ポリシリコーン導体層24aと接続す
る。
尚、前記ビツトライン６は前述した第１金属導体層21a
と同様の方法でビツトライン６上部の絶縁層を通じて穿
孔した開口34bを通じて第１金属導体層21aと同一寸法の
第１金属導体層21bと接続され、前記第１金属導体層21b
は絶縁層の開口35bを通じて下部のＰ−MOSトランジスタ
M2のドレイン領域となるN+領域22b,55bと接続され、さ
らに、絶縁層を通じた開口36bを通じて第３ポリシリコ
ーン導体層ライン26aと同一に製造され幅と厚さが同一
の第３ポリシリコーン導体層ライン26bと接続される。
第３ポリシリコーン導体層ライン26bのガードリング領
域53上部においての位置関係は、前述した第３ポリシリ
コーン導体層ライン26aの場合と同一である。
半導体上部表面上に形成され第２図又は第３図のライン
11,25a,25b,52aとなる第１金属導体層52aは、下部の絶
縁層の開口38aと38bを通じてそれぞれ下部のＰ−MOSト
ランジスタM1のソース領域となるP+領域54a,23aと接続
し、さらに、下部のＰ−MOSトランジスタM2のソース領
域となるP+領域55a,23bと接続する。
従つて、第１ラツチ回路７を構成するＰ−MOSトランジ
スタM1とM2は、Ｎ型ウエル領域110の水平方向の中心部
に位置し、ポリシリコーン導体層にてなるビツトライン
5,6,5′,6′と前記トランジスタM1とM2のゲート電極と
なる第２ポリシリコーン層24a,24bとの接続点が、前記
ウエル領域の中心部に位置してＰ−MOSトランジスタM1
とM2の形成がウエル領域110の中心からＸ字形の対称形
に形成されているのが容易に理解される。
トランスミツシヨントランジスタM3とM4が形成される第
２半導体領域120には前述した第３ポリシリコーン導体
層26aと26bが水平方向に伸長して、前記第３ポリシリコ
ーン導体層26aと26bの下部のＰ型半導体基板表面に各々
形成されたN+領域27aと27bが絶縁層を通じて開口138a,1
38bとそれぞれ接続している。
第３ポリシリコーン導体層ライン29aと29bも、又、前記
と同様に開口39aと39bを通じて下部のN+領域28a及び28b
と接続する。
又、前記N+領域27a,27bと28a,28bの間には、Ｐ型半導体
基板表面のＮチヤネル領域として上部のゲート絶縁膜が
形成され、このゲート絶縁膜上部にポリシリコーン又は
金属導体のゲート電極層50が形成されている。
このゲート電極層は前記Ｎチヤネル領域の上部を除いた
領域においては厚い絶縁膜層上部に形成されると共に電
源供給電圧Vccが供給される。
従つて、前記トランスミツシヨントランジスタM3とM4は
常にオン状態である。
尚、必要ならば、アクテイブサイクルからオン状態にす
るクロツクパルスを印加することもできる。
又、前記N+領域27a,27bと28a,28bは各々トランスミツシ
ヨントランジスタM3とM4のソース又はドレイン領域にな
るのは容易に理解することができる。
前記トランスミツシヨントランジスタM3，M4のN+領域28
a,28bとそれぞれ接続された第３ポリシリコーン導体層
ライン29aと29bは、第２ラツチ回路８が形成される第３
半導体領域130に伸長し、各々絶縁層を通じた開口40aと
42aを経て下部のドレイン領域となるN+領域56b,30aと下
部のＮ−MOSトランジスタM5のゲート電極層となる第２
ポリシリコーン導体層を通じた開口42aを経て接続す
る。
前記第３ポリシリコーン導体層ライン29aは、前記開口4
2aと隣接した位置に絶縁層を通じた開口42bを通じて下
部のＮ−MOSトランジスタM6のゲート電極層となる第２
ポリシリコーン導体層32bと接続し、第３ポリシリコー
ン導体層ライン29bは、前記開口42aを通じて長く伸長し
て絶縁層を通じた40bを経てＰ型半導体基板表面に形成
された前記Ｎ−MOSトランジスタM6のドレイン領域とな
るN+領域57a,30b接続される。
一方、前記第１金属導体層52aと共に写真蝕刻法によつ
て形成される第１金属導体層52b,33a,33b,12は、下部の
絶縁層を通じた開口41a,41bを経てＰ型半導体基板表面
に形成されたＮ−MOSトランジスタM5のソース領域とな
るN+領域56a,31aと前記Ｎ−MOSトランジスタM6のソース
領域となるN+領域57b,31bと各々接続する第２図又は第
３図のライン12に対応する導体層であつて、前述したと
おり図示されていない検出増幅器のラツチ回路が接続す
る。
前記第３ポリシリコーン導体層ライン29a,29bは各々長
く伸長して図示されていない公知の分離トランジスタを
経て入出力バスラインに接続することになる。
前述したとおり、第２ラツチ回路８を構成するＮ−MOS
トランジスタM5，M6は第３半導体領域130の中央部に互
にＸ字の対称になるように形成され、前記トランジスタ
M5，M6のゲート電極層との接続点も又、前記領域130の
中央部に形成され外側にゲートソース及びドレインが形
成され、前記トランジスタM5，M6を構成するゲート電極
ソース及びドレイン領域の寸法が同一であることをわか
る。
表面上に形成される第１金属導体層52bも垂直に伸長し
て前記第３半導体領域の中央部に形成されていることを
わかる。
一方、第５図及び第６図は、各々第４図の切線Ｘ−Ｘ′
とＹ−Ｙ′線の断面図を示したもので、第５図にＰ型半
導体基板200上のＮ型ウエル領域300と絶縁層400とＰ−M
OSトランジスタM1のＰチヤネル領域201を除いては前述
した第４図の参照符号と同一の符号が付され、第６図で
は第４図のＮ−MOSトランジスタM5のＮチヤネル領域202
及びＰ型半導体基板200を除いては前述した第４図の参
照符号と同一である。
尚、Ｐ−MOSトランジスタM1とM2のゲートである第２ポ
リシリコーン導体層24aと24bが各々Ｐ−MOSトランジス
タM1とM2間の位置で開口37a,37bの接点を通じて接続さ
れる。又、Ｎ−MOSトランジスタM5，M6のゲートである
第２ポリシリコーン導体層32a,32bが各々Ｎ−MOSトラン
ジスタM5，M6間の位置で開口42a,42bの接点を通じて接
続されるから、Ｐ−MOSトランジスタM1，M2とＮ−MOSト
ランジスタM5，M6が各々互に均等な電荷分配を有し、検
出が始まつて誤動作を防止することができる。
従つて、本発明はアクテイブサイクル中、ビツトライン
５と６又は５′と６′の前述したメモリセルのストレー
ジコンデンサと電荷分配により生じた電圧差が開口42a
と42bを通じてＮ−MOSトランジスタM5とM6のゲートに伝
達される時間遅延の差異が起らない程度に前記トランジ
スタM5とM6のゲートが形成されているので、従来の通り
不均衡による検出動作の誤動作を起すおそれがないよう
に均衡がある利点をもつものである。
【図面の簡単な説明】
第１図は従来のメモリセルアレイの回路図である。 第２図従来のＣ−MOS感知増幅器の回路図である。 第３図は本発明による検出増幅器のレイアウト構造説明
図である。 第４図は本発明による検出増幅器のレイアウト構造平面
図である。 第５図は第４図のＸ−Ｘ′線断面図である。 第６図は第４図のＹ−Ｙ′線断面図である。 参照番号の説明 5,6……ビツトライン 70……ワードライン 80……MOSトランジスタ、 90……ストレージコンデンサ 100……第１半導体領域 110……ウエル領域 120……第２半導体領域 130……第３半導体領域

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板上に複数の一対の
    ビットライン（5,6）等で構成され、前記各ビットライ
    ンとワードライン（70）に１つのMOSトランジスタ（8
    0）と、１つのストレージコンデンサ（90）で構成した
    複数のメモリセルが接続されたメモリセルアレイと、前
    記一対のビットライン（5,6）毎に一方の端部に接続さ
    れた複数の検出増幅器を具備するＣ−MOS半導体メモリ
    装置の検出増幅器において、 前記半導体基板上にこの基板と反対導電型のウエル領域
    （110）を有し、前記ウエル領域（110）の境界附近に前
    記基板と同一導電型のガードリング領域を有し、前記ウ
    エル領域（110）のガードリング領域（53）内に前記基
    板の導電型と同一の導電型のチャネルを有し、前記一対
    のビットライン（5,6）の前記検出増幅器内への伸長方
    向に沿って並んだ２つのMOSトランジスタ（M1，M2）か
    らなる第１ラッチ回路が形成され、前記メモリセルアレ
    イからの一対のビットライン（5,6）は、それぞれの伸
    長方向に伸長する一対の第３ポリシリコーン導電層ライ
    ン（26a,26b）に接続され、前記２つのMOSトランジスタ
    （M1，M2）の間の中央部に位置する接続開口（37b,37
    a）で前記トランジスタ（M2，M1）のゲート電極となる
    第２ポリシリコーン導体層（24b,24a）と前記一対のビ
    ットライン（5,6）又は前記一対の第３ポリシリコーン
    導電層ライン（26a,26b）が接続され、前記トランジス
    タ（M2，M1）の前記２つのゲート電極（24b,24a）は前
    記一対のビットライン（5,6）の内側に位置して、前記
    接続開口（37b,37a）から、それぞれ前記ビットライン
    が伸長する方向及びその反対の方向に沿って相互に反対
    方向にほぼ一列に並んで伸長し、かつ同一寸法に形成さ
    れ、前記一対のビットライン（5,6）と前記一対の第３
    ポリシリコーン導電層ライン（26a,26b）とのそれぞれ
    の接続点には、前記一対の第３ポリシリコーン導電層ラ
    イン（26a,26b）がそれぞれの対応する前記トランジス
    タ（M1，M2）のドレイン領域（55a,55b）と接続する接
    続開口（35a,35b）が形成され、前記ゲート電極のため
    の前記２つの接続開口（37b,37a）と前記ドレイン領域
    のための接続開口（35b,35a）は共に前記ゲート電圧の
    ための接続開口（37b,37a）の間の中心点に対して、対
    角線上に対称に位置し、かつ、前記一対のビットライン
    （5,6）の一方のライン（５）又はそれに接続される第
    ３ポリシリコーン導電層ライン（26a）上のゲート電極
    のための接続開口（37b）とドレイン領域のための接続
    開口（35a）はほぼ一直線上に配列され、また他方のラ
    イン（６）上のゲート電極のための接続開口（37a）と
    ドレイン領域のための接続開口（35b）もほぼ一直線上
    に配列されている第１半導体領域（100）と、 前記第１半導体領域と隣接し、ビットライン（5,6）が
    伸長する方向と垂直方向に位置し、第３ポリシリコーン
    導体層ライン（26a,26b）が前記基板表面領域に形成さ
    れた前記基板と反対導電型のソース又はドレイン領域
    （27a,27b）と接続し、前記一対のビットライン（5,6）
    が伸長する方向と同一の垂直線上にドレイン領域とゲー
    ト領域及びソース領域が形成されるトランスミッション
    トランジスタ（M3，M4）が形成される第２半導体領域
    （120）と、 前記第２半導体領域（120）と隣接し、前記トランスミ
    ッショントランジスタ（M3，M4）のソース又はドレイン
    領域（28a,28b）と接続された第３ポリシリコーン導体
    層（29a,29b）の伸長線上が前記基板と反対導電型のチ
    ャネルを有する一対のMOSトランジスタ（M5，M6）にて
    構成される第２ラッチ回路が形成される領域の中央部で
    前記トランジスタ（M5，M6）のゲート電極となる第２ポ
    リシリコーン導体層（32a,32b）とそれぞれ接続され、
    前記導体層（32a,32b）は前記第３ポリシリコーン導体
    層（29a,29b）が伸長する方向と反対の方向にそれぞれ
    伸長し、前記中央部の前記ゲート電極層上部に金属導体
    層（52b,33a,33b,12）が形成され、前記トランジスタ
    （M5，M6）のソース領域（57a,57b）とそれぞれ接続さ
    れる第３半導体領域（130）を具備することを特徴とす
    る検出増幅器の構造。
JP62299516A 1986-11-28 1987-11-27 Ｃ−ｍｏｓダイナミックラムにおいてレイアウトが最適化された検出増幅器 Expired - Lifetime JPH07101732B2 (ja)

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