KR930000765B1 - 불휘발성 메모리 - Google Patents

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KR930000765B1
KR930000765B1 KR1019890016148A KR890016148A KR930000765B1 KR 930000765 B1 KR930000765 B1 KR 930000765B1 KR 1019890016148 A KR1019890016148 A KR 1019890016148A KR 890016148 A KR890016148 A KR 890016148A KR 930000765 B1 KR930000765 B1 KR 930000765B1
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다다시 마루야마
도시마사 나카무라
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

불휘발성 메모리
제1도는 본 발명에 따른 1실시예의 구성을 나타낸 회로도.
제2도는 제1도 회로에 대한 타이밍챠트.
제3도는 본 발명에 따른 제2실시예의 구성을 나타낸 회로도.
제4도는 본 발명에 따른 제3 실시예의 구성을 나타낸 회로도.
제5도는 제4도 회로에 대한 타이밍챠트.
제6도는 본 발명에 따른 제4 실시예의 구성을 나타낸 회로도.
제7도는 제6도 회로에 대한 타이밍챠트.
제8도는 본 발명에 따른 제5 실시예의 구성을 나타낸 회로도.
제9도는 종래의 불휘발성 메모리의 일부구성을 나타낸 회로도.
제10도 및 제11도는 제9도 회로에 대한 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 2,4 : 부하저항
3 : 더미셀 5 : 감지증폭기회로
6 : 플립플롭회로 7 : 래치형 감지증폭회로
8,9 : NOR게이트 10,11 : 클럭드인버터
12 : 인버터
[산업상의 이용분야]
본 발명은 데이터의 기록, 소거가 가능한 불휘발성 트랜지스터가 메모리셀로서 설치되어 이 메모리셀로부터 독출되는 데이터를 래치회로에 래치시키기 위한 불휘발성 메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
EPROM(Erasable Programmable Read Only Memory)에서는 메모리셀용 불휘발성 트랜지스터의 부유게이트에 축적된 전하의 유무에 따라 데이터의 기억이 수행되고, 한번 기록된 데이터의 소거는 자외선 등을 조사함에 따라 이뤄지는데, 이때 다시 데이터를 기록할 수 있게 된다.
제9도는 종래의 EPROM에 있어서, 데이터의 독출을 수행하기 위한 주요부분의 구성을 나타낸 회로도로서, 도면중 참조부호 21은 예컨대 부유게이트형의 불휘발성 트랜지스터로 이루어진 1개의 메모리셀인 바, 이 메모리셀(21)의 게이트는 워드선(WL)에 접속되면서 소오스는 접지전위(Vss)의 인가점에 각각 접속되고, 드레인은 선택트랜지스터(도시되지 않음)를 매개해서 비트선(BL)에 접속되어 있다. 또, 이 비트선(BL)은 부하소자(22)를 매개해서 전원전압(Vcc)의 인가점에 접속되고, 상기 비트선(BL)에는 2개의 부유인버터(23, 24)와 1개의 인버터(25)로 이루어진 래치형 감지증폭기회로(26)가 접속되어 있다.
제10도는 상기와 같이 구성된 EPROM의 타이밍챠트를 나타낸 것으로 미리 상기 메모리셀(21)에 대해 데이터가 프로그램되어 있는 것으로 한다. 여기서 데이터의 독출시에는 먼저 워드선(WL)이 선택되고, 프로그램시에 보유게이트에 전자가 주입되어 있지 않아 임계치전압이 저할될 경우에는 메모리셀(21)이 on 상태로 되어 트선(BL)이 메모리셀(21)을 매개하여 방전되는데, 이때 비트선전위는 차례로 떨어져 최종적으로는 ˝L˝레벨로 안정되게 된다. 한편, 프로그램시에 부유게이트에 전자주 주입되어 임계치전압이 높아지게 되는 경우 메모리셀(21)은 on 상태로 도지 않아 비트선(BL)이 부하소자를 통해서 충전되어 비트선전위가 ˝H˝레벨로 된다.
한편, 클럭신호(CK)가 ˝H˝레벨로 되면, 클럭드인버터(23)가 동작해서 미리 비트선(BL)에 독출된 데이터의 취입이 수행되고, 이후 클럭신호(CK)가 ˝L˝레벨로 되면, 클럭드인버터(24)와 인버터(25)에 의해 정귀환회로(正歸還回路)가 구성되어 미리 클럭드인버터(23)에 의해 취입된 데이터가 래치되어 독축 데이터(RD)로서 출력된다.
그런데, 상기와 같이 부유게이트에 전자가 주입된 상태의 메모리셀이 선택된 경우, 이 메모리셀(11)은 실제로는 완전하게 off 상태를 유지할 수 없기 때문에 드레인·소오스간에는 약간의 전류가 흘러 비트선이 천천히 방전되게 된다. 이 때문에 비트선 (BL)의 전위는 제11도의 타이밍챠트에 나타낸 바와같이 순서대로 낮아져 워드선전위가 ˝H˝레벨로 상승된 후부터 일정시간(t)이 경과된 후, 클럭드인버터(23)의 회로임계치인 1/2·Vcc보다도 저하되게 된다. 또 클럭신호(CK)가 상기 일정시간(t)이 경과한 후에도 ˝H˝레벨상태인 경우, 본래에는 ˝L˝레벨상태일 클럭드인버터 (23)의 출력이 ˝H˝레벨로 반전되게 된다. 따라서 이때 래치형 감지증폭기회로(26)에는 잘못된 데이터가 래치되어지게 된다.
이와같이 감지증폭기회로(26)에서 잘못된 데이터가 래치되는 것을 방지하기 위해 비트선전위가 1/2·Vcc보다 저하되기 이전에 클럭신호(CK)를 ˝L˝레벨상태로 떨어뜨릴 필요가 있다. 그러나, 비트선전위가 1/2·Vcc 보다도 낮아지는 시각은 전원전압(Vcc)값과 개개의 메모리셀의 특성에 따라 차이가 생기고, 또 메모리셀의 임게치전압의 시간경과에 대한 변화의 영향도 받게 되기 때문에 종래의 EPROM에서는 설계당초에는 정상동작을 하다가도, 시간이 경과함에 따라 오동작할 가능성이 증대되게 된다.
이와같이 종래의 불휘발성 메모리는 비트선에 독출된 데이터를 래치형 감지증폭기회로에서 래치하는 타이밍이 회로설계단계에 결정되므로, 당초에는 정상동작을 하다가도, 시간이 경과함에 따라 오동작할 가능성이 증대되는 결점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 항상 올바른 데이터를 독출할 수 있는 불휘발성 메모리를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은 제1부하회로를 매개해서 제1전원에 접속된 제1데이터독출선과, 이 제1데이터독출선과 제2전원사이에 삽입된 불휘발성 트랜지스터로 이루어진 메모리셀, 제2부하회로를 매개해서 제1전원에 접속된 제2데이터독출선, 이 제2데이터독출선과 제2 전원사이에 삽입된 불휘발성 트랜지스터로 이루어진 더미셀, 상기 제1데이터독출선이 한쪽의 입력단자에 접속되면서 상기 제2데이터독출선이 다른쪽의 입력단자에 각각 접속된 플립플롭회로 및, 이 플립플롭회로의 출력데이터를 래치하는 래치회로로 이루어진 감지증폭기회로로 구성되고, 여기서 상기 더미셀의 전류를 흐르게 하는 능력이 상기 메모리셀보다도 작게 설정되어 있다.
[작용]
상기와 같이 구성된 본 발명은, 메모리셀의 데이터를 독출할 경우 데미셀이 동시에 선택되고, 이 더미셀의 콘덕턴스는 메모리셀의 콘덕턴스보다도 작게 설정되어 있기 때문에 제2데이터독출선의 전위가 저하되는 속도는 전하가 주입되어 선택시에 off 상태로 되는 메모리셀이 접속된 제1데이터독출선의 전위가 저하되는 속도보다는 빠르고, 전하가 주입되지 않아 선택시에 on 상태로 메모리셀이 접속된 제1데이터독출선의 전위가 저하되는 속도보다는 늦어지게 된다.
따라서, 선택시에 off 상태로 되는 메모리셀로부터 데이터가 독출될 때에는 제2데이터독출선의 전위가 먼저 저하되어 감지증폭기회로내의 플립플롭회로가 리세트되고, 그후 제1데이터독출선의 전위가 저하되어도 플립플롭회로의 상태는 변화하지 않는다. 한편, 선택시에 on 상태로 되는 메모리셀로부터 데이터가 독출될 때에는 제1데이터독출선의 전위가 먼저 저하되어 감지증폭기회로내의 플립플롭회로가 세트되고, 그후 제2데이터독출선의 전위가 저하되어도 플립플롭회로의 상태는 변화하지 않게 된다. 그후 임의의 시각에서 래치회로가 동작하여 상기 플립플롭회로의 출력이 래치된다.
[실시예]
이하, 예시도면에 의거해서 본 발명에 따른 각 실시예를 상세히 설명한다.
제1도는 본 발명 불휘발성 메모리를 메모리셀로서 부유게이트를 갖춘 불휘발성 트랜지스터를 사용한 EPROM에다 실시한 경우의 데이터독출을 수행하기 위한 주요부분의 구성을 나타낸 회로도이다. 도면중 참조부호 1은 부유게이트형 불휘발성 트랜지스터로 이루어진 1개의 메모리셀로서, 이 메모리셀(1)의 게이트는 워드선(WL)에 접속되고, 소오스는 접지전위(Vss)의 인가점에 접속되며, 드레인은 선택트랜지스터(도시되지 않음)를 통해 비트선(BL)에 접속되어 있는데, 이 비트선(BL)은 부하저항(2)을 통해 전원전압(Vcc)의 인가점에 접속되어 있다.
또한, 도면중 참조부호 3은 게이트가 상기 워드선(WL)에 접속되고, 상기 메모리셀(1)과 마찬가지로 부유게이트형 불휘발성 트랜지스터로 이루어진 더미셀로서, 이 더미셀(3)의 소오스는 접속전위(Vss)의 인가점에 접속되고, 드레인은 더미비트선 (DBL)은 부하저항(4)을 통해 전원전압(Vcc)의 인가점에 접속되어 있다. 또, 상기 메모리셀(1)의 부유게이트에는 프로그램시에 선택적으로 전자가 주입되지만, 더미셀(3)의 부유게이트에는 전자가 주입되지 않고 항상 그 임계치전압이 낮은 상태로 된다. 또 상기 더미셀(3)의 소자치수, 예컨대 채널폭은 메모리셀(1)의 채널폭보다도 작게 설계되어 있고, 더미셀(3)의 콘덕턴스가 메모리셀(1)의 콘덕턴스보다도 작은 예컨대, 약 반정도가 되도록 설정되어 있다. 또한, 상기 비트선(BL)과 더미비트선(DBL)은 각각 기생적으로 발생되는 용량이 등가가 되도록 설계되어 있다.
또, 도면중 참조부호 5는 감지증폭기회로로서, 이 감지증폭기회로(5)는 플립플롭회로(6) 및 래치형 김지증폭기회로(7)로 구성되어 있고, 또 상기 플립플롭회로(6)는 한쪽 출력이 다른쪽 입력이 되도록 입출력단자가 교차접속된 2개의 NOR게이트(8,9)로 구성되어 있다. 한편, 상기 한쪽 NOR게이트(8)의 다른쪽 입력단자는 리세트단자로서 사용되는데, 여기에는 상기 비트선(BL)이 접속되어 있고, 또 상기 다른쪽 NOR게이트 (9)의 다른쪽 입력단자는 세트단자로서 사용되는데, 여기에는 상기 더미비트선(DBL)이 접속되어 있다. 그리고 상기 플립플롭회로(6)의 출력은 상기와 마찬가지로 2개의 클럭드인버터(10,11)와 1개의 인버터(12)로 이루어진 래치형 감지증폭기회로(7)에 공급된다.
다음에 상기와 같이 구성된 메모리의 동작을 제2도의 타이밍챠트를 이용해서 설명한다.
먼저 데이터가 독출되기 전에는 워드선(WL)의 전위가 ˝L˝레벨상태로 되어 있고, 이때 메모리셀(1) 및 더미셀(3)은 off 상태로 되어 비트선(BL) 및 더미비트선 (DBL)이 전원전압(Vcc)에 의해 ˝H˝레벨상태로 된다. 이때, 플립플롭회로(6)내의 한쪽 NOR게이트(8)의 출력(RF)이 ˝L˝레벨상태로 되고, 다음에 워드선(WL)의 전위가 ˝H˝레벨상태로 됨으로써 기억내용에 따라 다음과 같이 된다.
즉, 선택된 메모리셀(1)의 부유게이트에 전자가 주입되어 있지 않은 경우, 그 임계치전압이 저하됨에 따라 메모리셀(1)은 on 상태로 되어 비트선(BL)의 전위가 ˝L˝레벨상태로 저하된다. 한편, 더미셀(3)에도 그 부유게이트에는 전자가 주입되어 있지 않으므로 그 임계치전압이 저하됨에 따라 더미셀(3)도 on 상태로 되어 더미비트선 (DBL)의 전위도 ˝I˝레벨상태로 저하된다. 그러나, 더미셀(3)의 콘덕턴스는 메모리셀(1)의 콘덕턴스에 비해 작게 설정되어 있기 때문에 비트선(BL)의 전위가 ˝L˝레벨상태로 저하될 때의 속도에 비해 더미비트선(DBL)의 전위가 ˝L˝레벨상태로 저하될 때의 속도가 느려지게 되어 비트선(BL)의 전위가 플립플롭회로(6)를 구성하는 NOR게이트(8)의 회로임계차전압인 1/2·Vcc이 먼저 도달하게 된다.
따라서 플립플롭회로(6)가 리세트되어 그 출력(RF)이 ˝H˝레벨로 변화하고, 이 리세트후에 더미비트선(DBL)의 전위가 1/2·Vcc에 도달해도 이미 NOR게이트(9)에는 리세트시에 ˝H˝레벨상태로 된 신호(RF)가 입력되어 있으므로 플립플롭회로 (6)의 상태는 변화되지 않게 된다. 이 때문에 상기 플립플롭회로(6)가 리세트된 후이라면, 임의의 타이밍에서 클럭신호(CK)를 ˝H˝레벨로 하여 상기 신호(RF)를 래치회로 (7)에 취입할 수 있게 된다. 그후, 클럭신호(CK)가 ˝L˝레벨로 되어 래치회로(7)에서 래치가 수행됨에 따라 독출데이터(RD)로서 ˝H˝레벨 상태의 테이터가 출력된다.
한편, 선택된 메모리셀(1)의 부유게이트에 전자가 주입되어 있는 경우, 그 임계치전압이 높아지게 되어 메모리셀(1)은 on 상태로 되지 않는다. 그러나, 워드선전위가 ˝H˝레벨상태로 되어 있는 기간에는 상기한 바와같이 비트선(BL)의 전위가 ˝H˝레벨상태에서 ˝L˝레벨상태로 차례로 저하되어 간다.
한편, 더미셀(3)이 on 상태로 되고 더미비트선(DBL)의 전위도 ˝L˝레벨상태로 저하될 때, 더미셀(3)의 콘덕턴스는 off 상태의 메로리셀(1)에 비해 크므로, 이 경우에는 비트선(BL)의 전위가 ˝L˝레벨상태로 저하될 경우의 속도에 비해 더미비트선 (DBL)의 속도가 ˝L˝레벨상태로 저하될 경우의 속도가 빨라지게 되어 더미비트선 (DBL)의 전위가 플립플롭회로(6)를 구성하는 NOR게이트(9)의 회로임계치전압인 1/2·Vcc에 먼저 도달하게 된다. 따라서 플립플롭회로(6)가 세트되어 그 출력(RF)이 ˝L˝레벨상태 그대로 변화하지 않게되고, 이 세트후에 비트선(BL)의 전위가 1/2·Vcc에 도달해도, 이미 NOR게이트(8)에는 세트시에 ˝H˝레벨상태인 NOR게이트(9)의 출력이 입력되어 있으므로 플립플롭회로(6)에 상태는 변화하지 않게 된다. 이때문에 상기 플립플롭회로(6)가 세트된 후이라면, 임의의 타이밍에서 클럭신호(CK)를 ˝H˝레벨로 하여 플립플롭(6)의 출력신호(RF)를 래치회로(7)에 취입할 수 있게 된다. 그후, 클럭신호(CK)가 ˝L˝레벨로 되어 래치회로(7)에서 래치가 수행됨으로써 독축데이터(RD)로서 ˝L˝레벨의 데이터가 출력된다.
이와같이 상기 실시예에 따른 메모리에 의하면, 종래 문제로 되었던 전자주입상태의 메모리셀로부터 데이터를 독출할 경우 감지증폭기회로의 오동작을 방지할 수 있게 된다.
제3도는 본 발명의 제2실시예에 따른 불휘발성 메모리의 주요부분의 구성을 나타낸 회로도로서, 본 실실예의 메모리와 상기 제1도의 실시예와의 차이점은 비트선 (BL) 및 더미비트선(DBL)의 부하소자로서 상기 부하저항(2,4)대신 P채널트랜지스터 (13,14)를 사용하고 있는 것으로, 양 트랜지스터(13,14)의 게이트는 접지전위(Vss)의 인가점에 접속되어 있으면서, 이들 양 트랜지스터(13,14)가 항시 on 상태로 되도록 제어되고 있다.
제4도는 본 발명의 제3실시예에 따른 불휘발성 메모리의 주요부분의 구성을 나타낸 회로도오서, 본 실시예의 메모리에서는 상기 제3도에 나타낸 실시예에서 부하용 P채널 MOS트랜지스터(13,14)의 게이트를 접지전위(Vss)의 인가점에 접속하는 대신 양 트랜지스터의 게이트에 제5도의 타이밍챠트에 나타낸 바와같이 조건을 갖춘 펄스신호(
Figure kpo00001
)를 공급하고 있다. 즉, 이 펄스신호(
Figure kpo00002
)는 워드선(WL)이 ˝H˝레벨상태로 되어 있는 기간내에서 소정기간만큼 ˝L˝레벨상태로 되기 때문에 상기 부하저항이나 항상 on 상태로 설정된 P채널 MOS트랜지스터를 사용할 경우에 비해 전원전압(Vcc)의 인가점으로부터 전류가 유출되는 기간이 단축되어 저소비전력화를 달성할 수 있게 된다.
제6도는 본 발명의 제4실시예에 따른 불휘발성 메모리의 주요부분의 구성을 나타낸 회로도로서, 본 실시회로는 제4도에 나타낸 실시예에서 부하용 트랜지스터 (13,14) 각각의 게이트에 공급되는 펄스신호(
Figure kpo00003
)와 대응하는 워드선제어선(WLC)의 제어신호를 2입력 AND게이트(15)에 공급하고, 그 출력을 워드선(WL)에 공급하도록 구성된 것이다. 여기서 상기 양 트랜지스터(13,14)의 게이트에 제7도의 타이밍챠트에 도신된 조건을 갖춘 펄스신호(
Figure kpo00004
)가 공급되는 바, 펄스신호(
Figure kpo00005
)가 ˝L˝레벨상태일 경우, 즉
Figure kpo00006
=OV인 기간에는 선충전기간을 MOS트랜지스터(13,14)가 on 상태로 되고, 비트선(BL) 및 더미비트선(DBL)이 각각 활성화상태, 예컨대 5V로 선충전되며, 이때 AND게이트(15)의 출력신호는 ˝L˝레벨상태, 즉 OV로 된다. 따라서, 독출시에 워드선(WL)이 ˝H˝레벨상태로 된 시점에서 Vcc로부터 비트선(BL)과 더미비트선(DBL)을 통해 각각 메모리셀 및 더미셀의 드레인·소오스간에 흐르는 독출용 전류경로가 없어지게 된다. 즉, 제7도의 타이밍챠트에 나타낸 바와같이,
Figure kpo00007
가 ˝H˝레벨, 예컨대 5V로 상승할 때는 논리성립기간으로 MOS트랜지스터(13,14)가 off 상태로 되고, 이때 AND게이트(15) 출력신호는 5V로 됨에 따라 더미셀(3)이 on 상태로 되어 더미비트선(DBL)의 전위가 저하되게 된다. 메모리셀(1)에는 전자가 주입되어 있지 않으면 비트선(BL)의 전위가 더미비트선(DBL)의 전위보다도 빠르게 저하되고, 또 전자가 주입되어 있으면 BL의 전위는 순차적하되어 DBL의 전위가 더 빨리 저하된다.
이에 따라 상기 설명과 마찬가지로 감지증폭기회로(5)내의 플립플롭회로(6)에서 리세트 또는 세트되어 임의의 타이밍에서 클럭신호(CK)를 ˝H˝레벨로 해서 플립플롭회로(6)의 출력신호(RF)를 래치회로(7)에 취입한 후, 클럭신호(CK)가 ˝L˝레벨로 되어 래치회로에 래치가 수행됨에 따라 독출데이터(RF)로서 ˝L˝레벨상태의 데이터가 출력된다. 이와같은 구성에 의하면, 상기 제4도에 나타낸 경우에 비해 저소비전력화가 더욱 향상된다.
제8도는 본 발명의 제5실시예에 따른 불휘발성 메모리의 주요부분의 구성을 나타낸 회로도로서, 본 실시예회로는 메모리셀(1)로서 LDD(Light Dopped Drain)구조의 메모리셀을 사용하고, 소오스를 접지전위인가점에 접속시키는 대신 기록선(WRL)에 접속시킨 것이다. 본 실시예의 메모리에서는 메모리셀(1)로서 LDD 구조를 사용함으로써 데이터독출시에 소프트라이트(soft write)가 발생되는 것을 방지할 수 있고, 또 데이터독출시에는 기록선(WRL)이 접전위(Vss)로 설정되며, 데이터기록시는 고전위로 설정될 수 있게 된다.
[발명의 효과]
상기한 바와같이 본 발명에 의하면, 항상 올바른 데이터를 독출할 수 있는 불휘발성 메모리를 제공할 수 있게 된다.

Claims (2)

  1. 제1부하회로(2)를 매개하여 제1전원(Vcc)에 접속된 제1데이터독출선(BL)과, 이 제1데이터독출선(BL)과 제2전원(Vss)사이에 삽입된 불휘발성 트랜지스터(1)로 이루어진 메모리셀, 제2부하회로(4)를 매개하여 상기 제1전원(Vcc)에 접속된 제2데이터독출선(DBL), 이 제2데이터독출선(DBL)과 제2전원(Vss)사이에 삽입된 불휘발성 트랜지스터(3)로 이루어진 더미셀 및, 상기 제1데이터독출선(BL)이 한쪽 입력단자에 접속되면서 상기 제2데이터독출선(DBL)이 다른쪽 입력단자에 각각 접속된 플립플롭(6)와 이 플립플롭회로(6)의 출력데이터를 래치하는 래치회로(7)로 이뤄진 감지증폭기회로(5)로 구성된 것을 특징으로 하는 불휘발성 메모리.
  2. 제1항에 있어서, 상기 더미셀의 전류를 흘리는 능력이 상기 메모미셀보다도 작게 설정되어 있는 것을 특징으로 하는 불휘발성 메모리.
KR1019890016148A 1988-11-09 1989-11-08 불휘발성 메모리 KR930000765B1 (ko)

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JP63-283198 1988-11-09
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2573392B2 (ja) * 1990-03-30 1997-01-22 株式会社東芝 半導体記憶装置
JP2637314B2 (ja) * 1991-08-30 1997-08-06 株式会社東芝 不揮発性メモリ回路
JP2819964B2 (ja) * 1992-10-01 1998-11-05 日本電気株式会社 不揮発性半導体記憶装置
DE4302195C2 (de) * 1993-01-27 1996-12-19 Telefunken Microelectron Verfahren zum Betrieb eines nichtflüchtigen Halbleiterspeichers
US5511031A (en) * 1994-08-31 1996-04-23 International Business Machines Corporation Semiconductor memory system having sense amplifier being activated late during clock cycle
WO1997050089A1 (en) * 1996-06-24 1997-12-31 Advanced Micro Devices, Inc. A method for a multiple bits-per-cell flash eeprom with page mode program and read
US7746716B2 (en) * 2007-02-22 2010-06-29 Freescale Semiconductor, Inc. Memory having a dummy bitline for timing control
JP4853793B2 (ja) * 2007-11-30 2012-01-11 喜三 高荷 上刃ホルダー及び上刃ホルダーを用いたカッター
JP5708007B2 (ja) * 2011-02-17 2015-04-30 セイコーエプソン株式会社 不揮発性記憶装置、集積回路装置、及び電子機器
KR102677515B1 (ko) * 2016-12-14 2024-06-21 삼성전자주식회사 더미 셀을 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US11437091B2 (en) * 2020-08-31 2022-09-06 Qualcomm Incorporated SRAM with robust charge-transfer sense amplification

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4031524A (en) * 1975-10-17 1977-06-21 Teletype Corporation Read-only memories, and readout circuits therefor
US4144590A (en) * 1976-12-29 1979-03-13 Texas Instruments Incorporated Intermediate output buffer circuit for semiconductor memory device
JPS53117341A (en) * 1977-03-24 1978-10-13 Toshiba Corp Semiconductor memory
US4223394A (en) * 1979-02-13 1980-09-16 Intel Corporation Sensing amplifier for floating gate memory devices
JPS6014438B2 (ja) * 1979-08-29 1985-04-13 株式会社東芝 不揮発性半導体メモリ−
US4384349A (en) * 1979-10-01 1983-05-17 Texas Instruments Incorporated High density electrically erasable floating gate dual-injection programmable memory device
JPS5654693A (en) * 1979-10-05 1981-05-14 Hitachi Ltd Programable rom
US4301518A (en) * 1979-11-01 1981-11-17 Texas Instruments Incorporated Differential sensing of single ended memory array
US4270190A (en) * 1979-12-27 1981-05-26 Rca Corporation Small signal memory system with reference signal
JPS57130292A (en) * 1981-02-05 1982-08-12 Toshiba Corp Semiconductor nonvolatile read-only storage device
DE3279855D1 (en) * 1981-12-29 1989-09-07 Fujitsu Ltd Nonvolatile semiconductor memory circuit
JPS60150297A (ja) * 1984-01-13 1985-08-07 Nec Corp 記憶装置
JPS6177198A (ja) * 1984-09-21 1986-04-19 Toshiba Corp 半導体記憶装置
JPS61172300A (ja) * 1985-01-26 1986-08-02 Toshiba Corp 半導体記憶装置
US4654831A (en) * 1985-04-11 1987-03-31 Advanced Micro Devices, Inc. High speed CMOS current sense amplifier
US4769787A (en) * 1985-07-26 1988-09-06 Hitachi, Ltd. Semiconductor memory device
US4713797A (en) * 1985-11-25 1987-12-15 Motorola Inc. Current mirror sense amplifier for a non-volatile memory
US4819212A (en) * 1986-05-31 1989-04-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with readout test circuitry
JPS63252481A (ja) * 1987-04-09 1988-10-19 Toshiba Corp 不揮発性半導体メモリ
JPS6425394A (en) * 1987-07-21 1989-01-27 Mitsubishi Electric Corp Nonvolatile semiconductor memory device
JPH0770235B2 (ja) * 1988-06-24 1995-07-31 株式会社東芝 不揮発性メモリ回路装置

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