CN107731252A - 非易失性存储器设备和包括其的存储设备 - Google Patents

非易失性存储器设备和包括其的存储设备 Download PDF

Info

Publication number
CN107731252A
CN107731252A CN201710674694.0A CN201710674694A CN107731252A CN 107731252 A CN107731252 A CN 107731252A CN 201710674694 A CN201710674694 A CN 201710674694A CN 107731252 A CN107731252 A CN 107731252A
Authority
CN
China
Prior art keywords
programmed
selection transistor
string
transistor
ground connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710674694.0A
Other languages
English (en)
Other versions
CN107731252B (zh
Inventor
南尚完
朴商仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107731252A publication Critical patent/CN107731252A/zh
Application granted granted Critical
Publication of CN107731252B publication Critical patent/CN107731252B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

一种非易失性存储器设备，包括存储器单元阵列、行解码器电路、页缓冲器电路和控制逻辑电路。所述控制逻辑电路控制所述行解码器电路和所述页缓冲器电路执行：(1)预编程，即，顺序地选择多个存储器块并且增大所选存储器块的串选择晶体管或接地选择晶体管的阈值电压，以及(2)在完成所述预编程之后，主编程，即，顺序地选择所述多个存储器块、对所选存储器块的串选择晶体管或接地选择晶体管编程并且通过使用验证电压执行验证。

Description

非易失性存储器设备和包括其的存储设备
对相关申请的交叉引用
本申请根据35U.S.C.§119要求于2016年8月10日向韩国知识产权局提交的韩国专利申请No.10-2016-0101997的优先权，谨此通过引用将其全部内容并入。
技术领域
本公开的实施例涉及半导体电路，并且更具体地，涉及非易失性存储器设备和包括该非易失性存储器设备的存储设备。
背景技术
存储设备指代在主机设备的控制下存储数据的设备，诸如计算机、智能电话和智能平板。存储设备包括在磁盘上存储数据的设备(诸如，硬盘驱动器(HDD))、或者在半导体存储器上存储数据的设备(特别地，非易失性存储器，诸如固态驱动器(SSD)或存储卡)。
非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、快闪存储器设备、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)，等等。
随着半导体制造技术的发展，存储设备的集成度及其容量不断提高。存储设备的高度集成使得降低制造存储设备所需的成本成为可能。然而，存储设备的高度集成导致存储设备按比例缩减和结构改变，并且因此出现各种新的问题。由于这些问题导致存储设备中存储的数据损坏，因此可能降低了存储设备的可靠性。存在对能够提高存储设备可靠性的方法和设备的需求。
发明内容
本公开的实施例提供了一种具有提升的可靠性的非易失性存储器设备以及包括该非易失性存储器设备的存储设备。
根据本公开的一方面，非易失性存储器设备包括存储器单元阵列、行解码器电路、页缓冲器电路和控制逻辑电路。存储器单元阵列包括多个存储器块(memory block)，每个存储器块包括多个单元串，每个单元串具有接地选择晶体管、多个存储器单元和串选择晶体管。行解码器电路通过接地选择线、字线和串选择线连接到每个存储器块的接地选择晶体管、存储器单元和串选择晶体管。页缓冲器电路通过多个位线连接到每个存储器块的单元串的串选择晶体管。控制逻辑电路控制所述行解码器电路和所述页缓冲器电路执行预编程并且在完成所述预编程之后执行主编程，所述预编程，即顺序地选择所述多个存储器块并且增大所选存储器块的所述串选择晶体管或所述接地选择晶体管的阈值电压，所述主编程，即顺序地选择所述多个存储器块、对所选存储器块的所述串选择晶体管或所述接地选择晶体管编程并且通过使用验证电压执行验证。
根据本公开的另一方面，存储设备包括非易失性存储器设备和控制所述非易失性存储器设备的控制器。所述非易失性存储器设备包括存储器单元阵列、行解码器电路、页缓冲器电路和控制逻辑电路。存储器单元阵列包括多个存储器块(memory block)，每个存储器块包括多个单元串，每个单元串具有接地选择晶体管、多个存储器单元和串选择晶体管。行解码器电路通过接地选择线、字线和串选择线连接到每个存储器块的接地选择晶体管、存储器单元和串选择晶体管。页缓冲器电路通过多个位线连接到每个存储器块的单元串的串选择晶体管。控制逻辑电路控制所述行解码器电路和所述页缓冲器电路执行预编程并且在完成所述预编程之后执行主编程，所述预编程，即顺序地选择所述多个存储器块并且增大所选存储器块的所述串选择晶体管或所述接地选择晶体管的阈值电压，所述主编程，即顺序地选择所述多个存储器块、对所选存储器块的所述串选择晶体管或所述接地选择晶体管编程并且通过使用验证电压执行验证。
根据本公开的另一方面，非易失性存储器设备包括具有多个单元串的存储器单元阵列，所述单元串中的每个具有选择晶体管和多个存储器单元，所述选择晶体管选择用于编程、读或擦除操作的所述单元串，所述存储器单元存储数据用于以后检索(retrieval)。行解码器电路通过单独的选择线寻址每个所述单元串的所述选择晶体管，并且对于每个所述单元串，通过单独的字线寻址所述单元串的每个所述存储器单元。每个所述字线在每个所述单元串内寻址单个存储器单元。页缓冲器电路通过位线寻址每个所述单元串。控制逻辑电路控制所述行解码器电路和所述页缓冲器电路，在对由所述位线寻址的所述选择晶体管的任一个运行编程验证操作之前，执行预编程操作，即增大由所述位线寻址的每个选择晶体管的阈值电压。
附图说明
从参照以下附图的以下描述中，以上和其它对象和特征将变得明显，其中，贯穿各图，相同的附图标记指代相同的部分，除非另外说明，并且附图中：
图1是示出了根据本公开的实施例的非易失性存储器设备的框图；
图2示出了根据本公开的实施例的存储器块的示例；
图3示出了在对连接到位线的存储块的串选择晶体管进行编程时产生的问题(issue)；
图4是示出了根据本公开的实施例的非易失性存储器设备的操作方法的流程图；
图5是示出了根据本公开的实施例的预编程的示例的流程图；
图6示出了根据本公开的实施例的预编程的另一示例；
图7示出了根据本公开的另一实施例的预编程的示例；
图8示出了根据本公开的另一实施例的预编程的示例；
图9示出了根据本公开的另一实施例的预编程的示例；
图10示出了用于对选择晶体管进行编程的选项的选项表以及组合了选项的方案表；
图11是示出了根据本公开的实施例的存储设备的框图；
图12是示出了根据本公开的实施例的存储设备调整选择晶体管的程序选项的示例的流程图；以及
图13是示出了根据本公开的实施例的存储设备确定是否执行选择晶体管的程序选项的示例的流程图。
具体实施方式
以下，将参照附图清楚和详细地描述本公开的实施例，使得本领域普通技术人员可以实现本发明的实施例。
图1是示出了根据本公开的实施例的非易失性存储器设备110的框图。参照图1，非易失性存储器设备110包括存储器单元阵列111、行解码器电路112、页缓冲器电路113、数据输入/输出电路114、通过-失败(pass-fail)检查电路(PFC)115和控制逻辑电路116。
存储器单元阵列111包括多个存储器块BLK1至BLKz。存储器块BLK1至BLKz中的每一个包括多个存储器单元。存储器块BLK1至BLKz中的每一个可以通过至少一个接地选择线GSL、多个字线WL和至少一个串选择线SSL连接到行解码器电路112。存储器块BLK1至BLKz中的每一个可以通过多个位线BL连接到页缓冲器电路113。存储器块BLK1至BLKz可以共同连接到位线BL。存储器块BLK1至BLKz的存储器单元可以具有相同的结构。
在实施例中，存储器块BLK1至BLKz中的每一个可以对应于擦除操作的单位。可以针对每个存储器块擦除存储器单元阵列111的存储器单元。属于存储器块的存储器单元可以同时被擦除。作为另一示例，存储器块BLK1至BLKz中的每一个可以被划分为多个子块。每个子块可以对应于擦除操作的单位。
行解码器电路112可以通过多个接地选择线GSL、多个字线WL和多个串选择线SSL连接到存储器单元阵列111。由控制逻辑电路116控制行解码器电路112。行解码器电路112可以解码通过输入/输出通道从控制器120接收的地址(参照图12)，并且可以基于所解码的地址来控制对串选择线SSL、字线WL和接地选择线GSL的电压的施加。
例如，在编程操作期间，行解码器电路112可以将编程电压(program voltage)施加到由地址选择的存储器块的被选择的字线，并且可以将通过电压(pass voltage)施加到所选择的存储器块的每个未被选择的字线。在读操作期间，行解码器电路112可以将选择读电压(selection read voltage)施加到由地址选择的存储器块的被选择的字线，并且可以将非选择读电压(non-selection read voltage)施加到所选择的存储器块的每个未被选择的字线。在擦除操作期间，行解码器电路112可以将擦除电压(例如，接地电压或低电压，低电压的电平类似于接地电压的电平)施加到由地址选择的存储器块的字线。
页缓冲器电路113通过位线BL连接到存储器单元阵列111。页缓冲器电路113通过多个数据线DL连接到数据输入/输出电路114。页缓冲器电路113由控制逻辑电路116控制。
在编程操作期间，页缓冲器电路113可以存储将在存储器单元中被编程的数据。页缓冲器电路113可以基于存储的数据施加电压到位线BL。例如，页缓冲器电路113可以起到写驱动器的作用。在读操作或验证读操作期间，页缓冲器电路113可以感测位线BL上的电压，并且可以存储所感测的结果。例如，页缓冲器电路113可以起到感测放大器的作用。
数据输入/输出电路114通过数据线DL与页缓冲器电路113连接。数据输入/输出电路114可以通过输入/输出通道将页缓冲器电路113读的数据输出到控制器120，并且可以通过输入/输出通道将从控制器120接收的数据发送到页缓冲器电路113。
在验证读操作之后，通过-失败检查电路115可以从页缓冲器电路113接收感测结果。通过-失败检查电路PFC可以基于接收的感测结果确定编程通过或编程失败。例如，在编程验证读操作期间，页缓冲器电路113可以计数被导通的导通单元(on-cell)的数目。当导通单元的数目不小于阈值时，通过-失败检查电路115可以确定编程操作不成功(也就说，编程失败)。当导通单元的数目小于阈值时，通过-失败检查电路115可以确定编程操作成功(也就是说，编程通过)。例如，在擦除验证读操作期间，页缓冲器电路113可以计数被关断的关断单元(off-cell)的数目。当导通单元的数目不小于阈值时，通过-失败检查电路115可以确定擦除操作不成功(也就说，擦除失败)。当关断单元的数目小于阈值时，通过-失败检查电路115可以确定擦除操作成功(也就是说，擦除通过)。通过或失败确定结果可以被发送到控制逻辑电路116。
控制逻辑电路116可以通过输入/输出通道从控制器120接收命令，并且可以通过控制通道从控制器120接收控制信号。控制逻辑电路116可以响应于控制信号而通过输入/输出通道接收命令，可以将通过输入/输出通道接收的地址路由到行解码器电路112，并且可以将通过输入/输出通道接收的数据路由到数据输入/输出电路114。控制逻辑电路116可以解码所接收的命令，并且可以基于所解码的命令控制非易失性存储器设备110。
控制逻辑电路116包括选择晶体管管理块(STMB)117。选择晶体管管理块117可以管理存储器块BLK1至BLKz的选择晶体管，也就是说，串选择晶体管和接地选择晶体管的阈值电压。例如，选择晶体管管理块117可以执行用于增大选择晶体管的阈值电压的编程操作。选择晶体管管理块117可以通过预编程和主编程对选择晶体管执行编程操作。同样，选择晶体管管理块117可以对选择晶体管执行读操作，以确定选择晶体管的阈值电压是高于还是低于所读的电平。
图2示出了根据本公开的实施例的存储器块BLKa的示例。参照图1和图2，多个单元串CS可以按行和列布置在基板SUB上。单元串CS可以共同连接到形成于基板SUB上(或中)的公共源线(common source line)CSL。在图2中，例示出基板SUB的位置以帮助理解存储器块BLKa的结构。在图2中例示出实施例，其中，公共源线CSL连接到单元串CS的下端。公共源线CSL电连接到单元串CS的下端是足够的，但是，本公开的实施例可以不限于将公共源线CSL物理地布置在单元串CS的下端的情况。在图2中例示出实施例，其中，单元串CS被布置在4x4的矩阵中。然而，可以增加或减少存储器块BLKa中的单元串CS的数目。
每行的单元串可以连接到第一至第四接地选择线GSL1至GSL4中的相应一个以及第一至第四串选择线SSL1至SSL4中的相应一个。每列的单元串可以连接到第一至第四位线BL1至BL4中的相应一个。为了容易说明，连接到第二和第三接地选择线GSL2和GSL3或第二和第三串选择线SSL2和SSL3的单元串被描绘为浅色。
每个单元串CS可以包括连接到相应接地选择线的至少一个接地选择晶体管GST、连接到第一伪(dummy)字线DWL1的第一伪存储器单元DMC1、分别连接到多个字线WL1至WL8的多个存储器单元MC、连接到第二伪字线DWL2的第二伪存储器单元DMC2、以及分别连接到串选择线SSL的串选择晶体管SST。在每个单元串CS中，接地选择晶体管GST、第一伪存储器单元DMC1、存储器单元MC、第二伪存储器单元DMC2和串选择晶体管SST可以沿着垂直于基板SUB的方向彼此串行连接，并且可以沿着垂直于基板SUB的方向顺序地堆叠(stack)。
在实施例中，如图2所示，在每个单元串CS中，一个或多个伪存储器单元可以布置在接地选择晶体管GST和存储器单元MC之间。在每个单元串CS中，一个或多个伪存储器单元可以布置在串选择晶体管SST和存储器单元MC之间。在每个单元串CS中，一个或多个伪存储器单元可以布置在存储器单元MC之间。伪存储器单元可以具有与存储器单元MC相同的结构，并且可以不被编程(例如，禁止编程)或可以被与存储器单元MC不同地编程。例如，当存储器单元被编程以形成两个或更多个阈值电压分布时，伪存储器单元可以被编程以形成一个阈值电压分布范围或形成多个阈值电压分布，所述多个阈值电压分布的数目小于存储器单元MC的阈值电压分布的数目。
被布置在距离基板SUB或接地选择晶体管GST相同高度(或顺序)处的单元串CS的存储器单元可以彼此电连接。被布置在距离基板SUB或接地选择晶体管GST不同高度(或顺序)处的单元串CS的存储器单元可以彼此电分离。在图2中将实施例例示为相同高度的存储器单元连接到相同字线。然而，相同高度的存储器单元可以在形成存储器单元的平面中彼此直接连接，或者可以通过另一层(诸如，金属层)彼此间接连接。
存储器块BLKa可被提供为三维(3D)存储器阵列。3D存储器阵列整体地形成于存储器单元MC的阵列的一个或多个物理层级中，该存储器单元MC具有安置在硅基板之上的有源区域以及与这些存储器单元MC的操作相关联的电路。与存储器单元MC的操作相关联的电路可以位于这个基板之上或之内。术语“整体的”意味着，阵列的每个层级的层被直接放置在3D存储器阵列的每个基础(underlying)层级的层上。
在本公开的实施例中，3D存储器阵列包括垂直NAND串(或单元串)，该垂直NAND串(或单元串)是垂直朝向的，使得至少一个存储器单元位于另一存储器单元之上。所述至少一个存储器单元可以包含电荷俘获(charge trap)层。每个垂直NAND串还可以包括放置在存储器单元MC之上的至少一个选择晶体管。至少一个选择晶体管可以具有与存储器单元MC相同的结构，并且可以与该存储器单元MC一致地形成。
谨此通过引用并入的以下专利文献，描述用于三维存储器阵列的适当配置，其中，三维存储器阵列被配置为多个层级，具有在层级之间共享的字线和/或位线：美国专利No.7,679,133、No.8,553,466、No.8,654,587、No.8,559,235和美国专利公开No.2011/0233648。
图3示出了在对连接到位线的存储器块BLKa的串选择晶体管SST编程时产生的问题。在实施例中，在图3中示出了连接到第二位线BL2的存储器块BLKa的单元串。在实施例中，假设与位线BL2相邻的串选择晶体管SST连接到串选择线SSL1b至SSL4b，并且与伪存储器单元DMC2相邻的串选择晶体管SST连接到串选择线SSL1a至SSL4a。在实施例中，可以针对连接到每个存储器块的每条选择线(串选择线或接地选择线)的每个选择晶体管(串选择晶体管或接地选择晶体管)顺序地执行编程操作。例如，假设对连接到存储器块BLKa的串选择线SSL1b的串选择晶体管SST执行编程操作。
在实施例中，串选择晶体管SST的编程操作可以包括一个或多个编程循环(program loop)。每个编程循环可以包括编程周期和编程验证周期。在编程周期中，可以通过Fowler-Nordheim(F-N)隧穿(tunneling)或热电子注入对串选择晶体管SST编程。例如，可以通过将具有引起F-N隧穿的电压差的电压施加到串选择晶体管SST的控制栅极和通道来增大串选择晶体管的阈值电压。作为另一示例，可以通过将具有引起热电子的生成的电压差的电压施加到串选择晶体管SST的漏极和源极并且将引起热电子的注入的电压施加到串选择晶体管SST的控制栅极来增大串选择晶体管的阈值电压。
在编程验证周期中，正电压可被施加到位线BL2，验证电压可以通过串选择线SSL1b施加到作为编程操作目标T_PGM的串选择晶体管SST的控制栅极，并且导通电压可以分别施加到连接至不作为编程操作目标T_PGM的串选择晶体管SST的字线WL1至WL8、伪字线DWL1和DWL2、接地选择线GSL以及串选择线SSL1a、SSL2a、SSL3a和SSL4a。关断电压被施加到连接至位于与对应于编程操作目标T_PGM的串选择晶体管的高度相同的高度并且不是编程操作目标T_PGM的串选择晶体管的串选择线SSL2b至SSL4b。导通电压可以是导通相应存储器单元、相应伪存储器单元或相应选择晶体管的电压。关断电压可以是接地电压或负电压。
根据上述条件，其阈值电压低于对应于编程操作目标T_PGM的串选择晶体管的验证电压的串选择晶体管(例如，第一选择晶体管)被导通，并且其阈值电压高于对应于编程操作目标T_PGM的串选择晶体管的验证电压的串选择晶体管(例如，第二选择晶体管)被关断。分别对应到第一选择晶体管的位线的电压被释放(discharge)到公共源线CSL，并且分别对应到第二选择晶体管的位线的电压不被释放到公共源线CSL。也就是说，可以根据位线BL1至BL4中的电压变化来确定对应于编程操作目标T_PGM的串选择晶体管的阈值电压是否达到验证电压。
当对连接至串选择线SSL1b的串选择晶体管执行编程操作时，位于与对应于编程操作目标T_PGM的串选择晶体管的高度的相同高度并且不是编程操作目标T_PGM的串选择晶体管可能还未经历编程操作。也就是说，在对连接至串选择线SSL1b的串选择晶体管执行编程操作之后，可以对连接到串选择线SSL2b至SSL4b的串选择晶体管SST执行编程操作。在此情况下，连接到串选择线SSL2b至SSL4b的串选择晶体管SST的阈值电压可能还未被调整，例如，可能低于关断电压。更具体地，在制造具有如图2所示的3D结构的存储器单元阵列111的过程中，在预期范围内调整选择晶体管的阈值电压是非常困难的。例如，通常，在制造过程中调整晶体管的阈值电压可以通过调整P型或N型杂质的掺杂浓度来完成。然而，由于制造图2所示3D结构的存储器单元阵列111的过程的特性，至少一些选择晶体管是位于难以掺杂P型或N型杂质的地方。因此，该至少一些选择晶体管的阈值电压可能不被调整并且可能低于关断电压。
当连接到串选择线SSL2b至SSL4b的串选择晶体管SST的阈值电压低于关断电压时，连接到串选择线SSL2b至SSL4b的串选择晶体管SST在编程验证周期中是导通的。因此，位线BL2的电压通过连接到串选择线SSL2b至SSL4b的串选择晶体管SST，被泄露(或释放)到公共源线CSL(参考“LC”)。也就是说，由于对应于编程操作目标T_PGM的串选择晶体管SST的阈值电压通常低于验证电压，所以不可以正常地执行编程验证周期的操作。
当对存储器块BLKa中的其它串选择晶体管SST或接地选择晶体管GST执行编程操作时，同样可能产生上述的问题。同样，上述问题不限于一个存储器块。由于存储器块BLK1至BLKz(参考图1)共享位线，因而在所有存储器块BLK1至BLKz中可能产生上述问题。例如，存储器块BLK1至BLKz中的每一个可以具有如图2和图3所示的结构的相同结构。位线BL1至BL4共同连接到存储器块BLK1至BLKz。因此，当对存储器块BLK1的选择晶体管执行编程操作时，将关断电压提供到剩余存储器块BLK2至BLKz。关断电压可以是接地电压或负电压。如果剩余存储器块BLK2至BLKz的选择晶体管还未被编程，则当对存储器块BLK1的选择晶体管执行编程操作时，可以通过存储器块BLK2至BLKz释放位线BL1至BL4的电压。
为了解决上述问题，根据本公开的实施例的非易失性存储器设备110通过预编程和主编程对选择晶体管编程。针对共享一组位线BL1至BL4的存储器块BLK1至BLKz的每个矩阵或者针对每组位线BL1至BL4，执行预编程和主编程中的每一个。对共享该组位线BL1至BL4的所有存储器块BLK1至BLKz执行预编程。执行预编程，以使选择晶体管的阈值电压增大到选择晶体管被关断电压关断的程度。在完成预编程后执行主编程。对共享该组位线BL1至BL4的所有存储器块BLK1至BLKz执行主编程。执行主编程，以将选择晶体管的阈值电压调整到目标水平或更高。
在实施例中，两个或更多个垫(mat)可被提供在存储器单元阵列111中。每个垫可以包括多个存储器块。每个垫的存储器块共享位线，并且不同垫的存储器块不共享位线。例如，第一垫的存储器块可以共享第一位线组，或者可以共享与第二垫的存储器块的第一位线组不重叠的第二位线组。当提供两个或更多个垫时，不同垫的选择晶体管的编程操作可以彼此独立地执行。例如，可以在第二垫中执行预编程和主编程，而无论是否对第一垫的选择晶体管执行预编程或主编程。在每个垫中，可以在执行预编程之后执行主编程。
图4是示出了根据本公开的实施例的非易失性存储器设备110的操作方法的流程图。参照图1和图4，在操作S110中，执行预编程，以增大共享位线的所有存储器块BLK1至BLKz的选择晶体管的阈值电压Vth。如果执行了预编程，则存储器块BLK1至BLKz的选择晶体管(串选择晶体管或接地选择晶体管)的阈值电压可以增大到以便被关断电压关断的程度。在对存储器块BLK1至BLKz中的每一个完成预编程之后，在操作S120至操作S190中执行主编程。
在操作S120中，选择存储器块BLK1至BLKz的一个存储器块。在操作S130中，所选存储器块中作为编程目标的选择晶体管被选择。例如，所选存储器块中连接到一条选择线(串选择线或接地选择线)的选择晶体管(串选择晶体管或接地选择晶体管)可被选择作为编程目标。作为另一示例，连接到两个或更多个选择线的选择晶体管可被同时选择作为编程目标。作为另一示例，所选存储器块的所有串选择晶体管或所有接地选择晶体管可被同时选择作为编程目标。
在操作S140中，控制逻辑电路116控制行解码器电路112和页缓冲器电路113以编程所选存储器块的选择晶体管并且通过使用目标验证电压来验证被编程的选择晶体管。例如，当编程目标对应于两个或更多个选择线时，该两个或更多个选择线的选择晶体管可被同时编程。可以针对每条选择线验证所述两个或更多个选择线的选择晶体管，或者可以同时验证所述两个或更多个选择线的选择晶体管。
例如，串选择晶体管的电压参数可以不同于接地选择晶体管的电压参数。例如，电压参数可以包括：编程开始电压，其要在第一编程循环中被施加到编程目标的选择晶体管；在编程循环迭代处的编程电压的增量；验证电压，其要在验证中被施加到编程目标的选择晶体管；以及编程循环的最大数目，等等。
在操作S150中，根据验证结果确定选择晶体管是否被成功编程(通过)。例如，如果其阈值电压低于编程目标的存储器单元的验证电压的选择晶体管的数目(即，导通单元的数目)不大于参考值，则确定编程通过，并且该过程前进到操作S160。如果导通单元的数目大于该参考值，则该过程前进到操作S180。
在操作S160中，确定被编程和被验证的选择晶体管是否为该所选存储器块的最后的选择晶体管。如果被编程和被验证的选择晶体管是所选存储器块的最后的选择晶体管，则过程前进到操作S170。如果被编程和被验证的选择晶体管不是所选存储器块的最后的选择晶体管，则在操作S130中选择的存储器块的其它选择晶体管被选择作为编程目标。
在操作S170中，确定所选存储器块是否为存储器块BLK1至BLKz中最后的存储器块。如果所选存储器块不是最后的存储器块，则在操作S120中选择下一存储器块。如果所选存储器块是最后的存储器块，则结束对选择晶体管的编程。
如果在操作S150中确定编程失败，则过程前进到操作S180。在操作S180中，确定编程循环是否为最大循环。最大循环指示重复编程循环所受的限制，并且可以在制造非易失性存储器设备110时设置或由外部设备设置。如果编程循环不是最大循环，则编程电压增加，并且过程前进到操作S140，在操作S140中，对相同的选择晶体管进行编程和验证。如果编程循环是最大循环，则在操作S190中，确定编程失败，并且执行失败过程。例如，失败过程可以包括：将所选存储器块分类为坏块(bad block)。然后，执行操作S170。
在实施例中，在所选存储器块中，可以在完成串选择晶体管(或接地选择晶体管)的主编程之后执行接地选择晶体管(或串选择晶体管)的主编程。作为另一实施例，在多个存储器块中，可以在完成串选择晶体管(或接地选择晶体管)的主编程之后执行接地选择晶体管(或串选择晶体管)的主编程。在此情况下，在对串选择晶体管(或接地选择晶体管)执行操作S120至操作S190之后，对接地选择晶体管(或串选择晶体管)执行操作S120至操作S190。
图5是示出了根据本公开的实施例的预编程的示例的流程图。参考图1和图5，在操作S210中，选择存储器块BLK1至BLKz中的一个存储器块。在操作S220中，所选存储器块中作为编程目标的选择晶体管被选择。例如，所选存储器块中连接到一条选择线(串选择线或接地选择线)的选择晶体管(串选择晶体管或接地选择晶体管)可以被选择作为编程目标。作为另一示例，连接到两个或更多个选择线的选择晶体管可被同时选择作为编程目标。作为另一示例，所选存储器块的所有串选择晶体管或所有接地选择晶体管可被同时选择作为编程目标。
在操作S230中，控制逻辑电路116控制行解码器电路112和页缓冲器电路113，以编程所选存储器块的选择晶体管。选择晶体管可被编程而无需验证。例如，所选存储器块中连接到一条选择线(串选择线或接地选择线)的选择晶体管(串选择晶体管或接地选择晶体管)可被编程。作为另一示例，连接到两个或更多个选择线的选择晶体管可被同时编程。作为另一示例，所选存储器块的串选择晶体管或接地选择晶体管可被同时编程。例如，串选择晶体管的电压参数可以不同于接地选择晶体管的电压参数。
在操作S240中，确定编程循环是否为最大循环。最大循环指示重复编程循环所受的限制，并且可以在制造非易失性存储器设备110时设置或由外部设备设置。预编程的最大循环可以小于主编程的最大循环。如果该编程循环不是最大循环，则编程电压增加，并且过程前进到操作S230，在操作S230中，对相同的选择晶体管进行编程。如果该编程循环是最大循环，则过程前进到操作S250。
在操作S250中，确定被编程的选择晶体管是否为所选存储器块的最后的选择晶体管。如果被编程的选择晶体管是所选存储器块的最后的选择晶体管，则过程前进到操作S260。如果被编程的选择晶体管不是所选存储器块的最后的选择晶体管，则在操作S220中选择的存储器块的其它选择晶体管被选择作为编程目标。
在操作S260中，确定所选存储器块是否为存储器块BLK1至BLKz中最后的存储器块。如果所选存储器块不是最后的存储器块，则在操作S210中选择另一存储器块。如果所选存储器块是最后的存储器块，则结束对选择晶体管的编程。
在实施例中，在所选存储器块中，在完成串选择晶体管(或接地选择晶体管)的预编程之后，可以执行接地选择晶体管(或串选择晶体管)的预编程。作为另一实施例，在多个存储器块中，在完成串选择晶体管(或接地选择晶体管)的预编程之后，可以执行接地选择晶体管(或串选择晶体管)的预编程。在此情况下，在对串选择晶体管(或接地选择晶体管)执行操作S210至操作S260之后，对接地选择晶体管(或串选择晶体管)执行操作S210至操作S260。
如参照图5所述，预编程包括：以给定频率(例如，最大循环)将编程电压施加到编程操作目标的选择晶体管而无需验证。对应于编程目标的选择晶体管的阈值电压可以通过以给定频率施加编程电压而被调整为高于关断电压。
例如，预编程的编程开始电压可以低于主编程的编程开始电压。预编程的编程电压的增量可以大于主编程的编程电压的增量。
图6示出了根据本公开的实施例的预编程的另一示例。图6的操作S310、操作S320以及操作S340至操作S370、与图5的操作S210、操作S220以及操作S240至操作S270相同地执行，并且因此省略对其的描述。
在操作S330中，控制逻辑电路116控制行解码器电路112和页缓冲器电路113以对所选存储器块中被选为编程目标的选择晶体管编程，并且通过使用验证电压验证被编程的选择晶体管。例如，所选存储器块中连接到一条选择线(串选择线或接地选择线)的选择晶体管(串选择晶体管或接地选择晶体管)可被编程和验证。作为另一示例，连接到两条或更多条选择线的选择晶体管可以在同时被编程之后被同时地或顺序地验证。作为另一示例，所选存储器块的串选择晶体管或接地选择晶体管可被同时编程。例如，串选择晶体管的电压参数可以不同于接地选择晶体管的电压参数。
如参照图5所述，可以在预编程中执行验证。验证通过的选择晶体管可以在下一编程循环中被禁止编程。例如，验证通过的选择晶体管可以通过将编程禁止电压施加到相应位线而被禁止编程。即使对应于编程目标的选择晶体管的验证不成功(验证失败)，也就是说，即使存在其阈值电压低于验证电压的选择晶体管，如果编程循环是最大循环，则可以结束预编程。例如，预编程可以被识别为正常完成而没有失败过程。
例如，预编程的验证电压可以低于主编程的验证电压。
图7示出了根据本公开的另一实施例的预编程的示例。参照图1、图5和图7，操作S410至操作S435与图5的操作S210至操作S260相同。同样，操作S460至操作S485与图5的操作S210至操作S260相同。也就是说，在图7的实施例中，预编程可以包括两个或更多个编程操作。每个编程操作包括：以最大循环重复编程循环而无需验证，如参照图5所述。第一编程操作(操作S410至操作S435)的编程开始电压可以低于第二编程操作(操作S460至操作S465)的编程开始电压。第一编程操作(操作S410至操作S435)的编程电压的增量可以大于第二编程操作(操作S460至操作S465)的编程电压的增量。第一编程操作(操作S410至操作S435)的最大循环可以等于或小于第二编程操作(操作S460至操作S465)的最大循环。
图8示出了根据本公开的另一实施例的预编程的示例。参照图1、图6和图8，操作S510至操作S540与图6的操作S310至操作S370相同。同样，操作S560至操作S590与图6的操作S310至操作S370相同。也就是说，在图8的实施例中，预编程可以包括两个或更多个编程操作。如参照图6所述，每个编程操作包括以最大循环重复编程循环，其中对应于编程目标的选择晶体管被编程和验证。第一编程操作(操作S510至操作S540)的编程开始电压和验证电压可以低于第二编程操作(操作S560至操作S590)的编程开始电压和验证电压。第一编程操作(操作S510至操作S540)的编程电压的增量可以大于第二编程操作(操作S560至操作S590)的编程电压的增量。第一编程操作(操作S510至操作S540)的最大循环可以等于或小于第二编程操作(操作S560至操作S590)的最大循环。
图9示出了根据本公开的另一实施例的预编程的示例。参照图1、图5、图6和图9，操作S610至操作S635与图5的操作S210至操作S260相同。同样，操作S660至操作S690与图6的操作S310至操作S370相同。也就是说，在图9的实施例中，预编程可以包括两个或更多个编程操作。两个或更多个编程操作中的至少一个包括：以最大循环重复编程循环而无需验证，如参照图5所述。如参照图6所述，两个或更多个编程操作中的至少另一个包括：以最大循环重复编程循环，其中对应于编程目标的选择晶体管被编程和验证。第一编程操作(操作S610至操作S635)的编程开始电压可以低于第二编程操作(操作S660至操作S690)的编程开始电压。第一编程操作(操作S610至操作S635)的编程电压的增量可以大于第二编程操作(操作S660至操作S690)的编程电压的增量。第一编程操作(操作S610至操作S635)的最大循环可以等于或小于第二编程操作(操作S660至操作S690)的最大循环。
在图9中，预编程被描述为，在执行图5的编程操作之后执行图6的编程操作。然而，预编程可以被修改或改变为，在执行图6的编程操作之后执行图5的编程操作。
图10示出了用于编程选择晶体管的选项的选项表OT以及其中组合了该选项的方案表ST。参照图1和图10，选项表OT包括第一选项“A”、第二选项“B”、第三选项“C”以及第四选项“D”。第一选项“A”包括存储器块BLK1至BLKz的串选择晶体管SST的预编程。第二选项“B”包括存储器块BLK1至BLKz的接地选择晶体管GST的预编程。第三选项“C”包括存储器块BLK1至BLKz的串选择晶体管SST的主编程。第四选项“D”包括存储器块BLK1至BLKz的接地选择晶体管GST的主编程。
参照该方案表ST，非易失性存储器设备110可以基于第一至第五方案执行选择晶体管的编程操作。在第一方案中，非易失性存储器设备110可以对选择晶体管执行预编程一次，并且可以对选择晶体管执行主编程一次。非易失性存储器设备110可以执行第一选项“A”和第二选项“B”而无需按顺序。非易失性存储器设备110可以执行第一选项“A”和第二选项“B”而不管其顺序如何。也就是说，非易失性存储器设备110可以在完成选择晶体管的预编程之后执行主编程(例如，选项“C”及其后的选项“D”，反之亦然)。
在第二方案中，非易失性存储器设备110可以顺序地执行串选择晶体管SST的预编程(第一选项“A”)和主编程(第三选项“C”)，并且可以顺序地执行接地选择晶体管GST的预编程(第二选项“B”)和主编程(第四选项“D”)。替换地，非易失性存储器设备110可以顺序地执行接地选择晶体管GST的预编程(第二选项“B”)和主编程(第四选项“D”)，并且可以顺序地执行串选择晶体管SST的预编程(第一选项“A”)和主编程(第三选项“C”)。
在第三方案中，非易失性存储器设备110可以对选择晶体管执行预编程两次，并且可以对选择晶体管执行主编程一次。非易失性存储器设备110可以执行第一选项“A”和第二选项“B”而无需按顺序。在执行第一选项“A”和第二选项“B”之后，非易失性存储器设备110可以再一次执行第一选项“A”和第二选项“B”而不管其顺序如何。在再一次执行第一选项“A”和第二选项“B”之后，非易失性存储器设备110可以执行第三选项“C”和第四选项“D”而不管其顺序如何。也就是说，非易失性存储器设备110可以在执行选择晶体管的第一预编程之后执行第二预编程，并且可以在执行第二预编程之后执行主编程。
在第四方案中，非易失性存储器设备110可以在执行串选择晶体管SST的预编程(第一选项“A”)两次之后，执行接地选择晶体管GST的预编程(第二选项“B”)两次。替换地，非易失性存储器设备110可以在执行接地选择晶体管GST的预编程(第二选项“B”)两次之后，执行串选择晶体管SST的预编程(第一选项“A”)两次。然后，非易失性存储器设备110可以执行选择晶体管的主编程(第三选项“C”和第四选项“D”)而不管其顺序如何。
在第五方案中，非易失性存储器设备110可以在完成串选择晶体管SST的预编程(第一选项“A”)和主编程(第三选项“C”)之后，执行接地选择晶体管GST的预编程(第二选项“B”)和主编程(第四选项“D”)。替换地，非易失性存储器设备110可以在完成接地选择晶体管GST的预编程(第二选项“B”)和主编程(第四选项“D”)之后，执行串选择晶体管SST的预编程(第一选项“A”)和主编程(第三选项“C”)。
简而言之，在完成了对在存储器块BLK1至BLKz中位于相同高度处(参照图2)的选择晶体管的预编程之后，执行主编程。当预编程包括两个或更多个编程操作时，在完成了对在存储器块BLK1至BLKz中位于相同高度处的选择晶体管的第一预编程之后，执行第二预编程。在上述条件中，第一选项“A”、第二选项“B”、第三选项“C”和第四选项“D”可被不同地组合，而不限于该方案表ST的组合。
参照图1至图10描述的选择晶体管编程方法一般可以在制造了非易失性存储器设备110之后在测试步骤中执行。然而，参照图1至图10所述的选择晶体管编程方法可以在非易失性存储器设备110被制造和测试之后，在外部设备(例如，图11的控制器)的控制之下执行。
图11是示出了根据本公开的实施例的存储设备100的框图。参照图11，存储设备100包括非易失性存储器设备110、控制器120和缓冲器存储器130。
非易失性存储器设备110可以在控制器120的控制之下执行写操作、读操作和擦除操作。非易失性存储器设备110可以从控制器120接收写命令、地址和数据，并且可以将所述数据写入对应于所述地址的存储空间。非易失性存储器设备110可以从控制器120接收读命令和地址，可以从对应于该地址的存储空间读取数据，并且可以将所读取的数据输出到控制器120。非易失性存储器设备110可以从控制器120接收擦除命令和地址，并且可以擦除对应于该地址的存储空间的数据。
例如，非易失性存储器设备110可以具有与参照图1至图10所述的相同的结构和方式。例如，非易失性存储器设备110可以包括选择晶体管管理块117，并且可以在选择晶体管管理块117的控制之下以垫为单位对选择晶体管编程。
控制器120可以访问非易失性存储器设备110和缓冲器存储器130。控制器120可以响应于外部主机设备(未示出)的请求，执行写操作、读操作和擦除操作。控制器120可以将请求写入的数据写入非易失性存储器设备110，并且可以从非易失性存储器设备110读取请求读取的数据，以将读取的数据输出到外部主机设备。
控制器120可以通过使用缓冲器存储器130管理存储设备100。例如，控制器120可以将待写入非易失性存储器设备110的数据或从非易失性存储器设备110中读取的数据暂时地存储在缓冲器存储器130中。控制器120可以在缓冲器存储器130上加载管理非易失性存储器设备110所需的元数据。
控制器120包括选择晶体管管理单元(STMU)121。选择晶体管管理单元121可以调整在非易失性存储器设备110对选择晶体管编程时所使用的各种选项或参数。
在实施例中，控制器120可以基于存储器块BLK1至BLKz的磨损或劣化程度来调整存储器块BLK1至BLKz的模式。当控制器120调整存储器块BLK1至BLKz的模式时，控制器120可以请求非易失性存储器设备110调整选择晶体管的阈值电压，以便对应于所调整的模式。例如，如果由于模式改变而需要增大每个存储器块的选择晶体管的阈值电压，则控制器120可以请求非易失性存储器设备110通过附加的编程操作增大选择晶体管的阈值电压。如果由于模式改变而需要降低每个存储器块的选择晶体管的阈值电压，则控制器120可以请求非易失性存储器设备110通过擦除操作降低选择晶体管的阈值电压，并且随后通过编程操作增大选择晶体管的阈值电压。擦除选择晶体管时所使用的擦除验证电压可以等于或高于擦除存储器单元时所使用的擦除验证电压。例如，被擦除的选择晶体管的阈值电压的范围可以等于或高于被擦除的存储器单元的阈值电压的范围。
图12是示出了根据本公开的实施例的存储设备100调整选择晶体管的编程选项的示例的流程图。参照图1、图11和图12，在操作S710中，控制器120，更具体地，选择晶体管管理单元121可以接收块信息。例如，块信息可以是对选择晶体管的阈值电压有影响的信息，或者是受选择晶体管的阈值电压影响的信息。块信息可以从外部主机设备接收，或者可以根据控制器120的内部策略(policy)确定。块信息可以包括关于存储器块BLK1至BLKz中的每一个是否操作在以下模式中的任一模式中的信息：单层单元(SLC)模式、多层单元(MLC)模式、三层单元(TLC)模式、四层单元(QLC)模式以及高于QLC模式的层模式。
在操作S720中，选择晶体管管理单元121可以基于块信息选择用于每个存储器块的目标阈值电压Vth。例如，当每个存储器块操作在较高层的模式时，可以选择较高的目标阈值电压。当每个存储器块操作在较低层的模式中时，可以选择较低的目标阈值电压。
在操作S730中，选择晶体管管理单元121可以基于每个存储器块的目标阈值电压调整每个存储器块的编程参数。例如，当每个存储器块的目标阈值电压变高时，与选择晶体管相关联的预编程或主编程的编程开始电压或验证电压可以被调高。当每个存储器块的目标阈值电压变低时，与选择晶体管相关联的预编程或主编程的编程开始电压或验证电压可以被调低。
在操作S740中，选择晶体管管理单元121可以将被调整的程序参数发送到非易失性存储器设备110，更具体地，选择晶体管管理块117。
在操作S750中，选择晶体管管理单元121可以控制非易失性存储器设备110按参照图4所述的方法对选择晶体管编程。
例示的实施例中，控制器120将根据目标阈值电压调整的编程参数发送到非易失性存储器设备110。但是，控制器120可以将关于每个存储器块的目标阈值电压的信息发送到非易失性存储器设备110。非易失性存储器设备110可以基于每个存储器块的目标阈值电压的信息调整每个存储器块的编程参数，并且可以基于所调整的参数执行选择晶体管的预编程和主编程。作为另一示例，控制器120可以将块信息发送到非易失性存储器设备110。非易失性存储器设备110可以基于块信息选择每个存储器块的目标阈值电压，可以基于每个存储器块的目标阈值电压调整每个存储器块的编程参数，并且可以基于所调整的参数执行选择晶体管的预编程和主编程。
图13是示出了根据本公开的实施例的存储设备110确定是否执行选择晶体管的编程选项的示例的流程图。参照图1、图11和图13，在操作S910中，控制器120，更具体地，选择晶体管管理单元121可以控制非易失性存储器设备110检查选择晶体管的阈值电压Vth。
在实施例中，在存储器块BLK1至BLKz中执行的擦除操作、编程操作和读操作中生成的环境噪声或干扰可能使选择晶体管的阈值电压变高或低。如果选择晶体管的阈值电压离开了正常范围，则选择晶体管可能在导通时间被关断或者可能在关断时间被导通。因此，选择晶体管管理单元121可以控制非易失性存储器设备110周期性地、在空闲时间或者在产生编程、读或擦除错误时检查选择晶体管的阈值电压。
例如，非易失性存储器设备110可以通过使用一个读电平(read level)执行读操作。也就是说，选择晶体管管理单元121可以确定选择晶体管的阈值电压是低于读电平还是高于读电平。非易失性存储器设备110可以通过使用两个读电平执行读操作。也就是说，选择晶体管管理单元121可以确定选择晶体管的阈值电压是属于由所述两个读电平定义的范围还是离开了该范围。例如，选择晶体管管理单元121可以随机选择存储器块BLK1至BLKz中一个或多个，或者可以选择存储器块BLK1至BLKz中产生错误的存储器块。选择晶体管管理单元121可以控制非易失性存储器设备110检查所选存储器块的所有或一些选择晶体管的阈值电压。
在操作S920中，选择晶体管管理单元121可以确定所检查的选择晶体管的阈值电压是否在目标范围内。例如，当所检查的选择晶体管的阈值电压低于读电平时，当所检查的选择晶体管的阈值电压高于读电平时，或者当所检查的选择晶体管的阈值电压在读电平所定义的范围内时，选择晶体管管理单元121可以确定所检查的选择晶体管的阈值电压在目标范围内。如果所检查的选择晶体管的阈值电压在目标范围内，则过程结束。
如果所检查的选择晶体管的阈值电压不在目标范围内，则过程前进到操作S930。在操作S930中，控制器120可以控制非易失性存储器设备110按参照图4所述的方法对选择晶体管编程。
根据本公开的实施例，选择晶体管的阈值电压可以集中在目标范围内。因此，可能提供一种具有提升的可靠性的非易失性存储器设备以及包括该非易失性存储器设备的存储设备。
尽管已经参照示例性实施例描述了本公开，但对本领域技术人员将显见的是，可以在不脱离本公开的精神和范围的情况下做出各种改变和修改。因此，应理解，上述实施例不是限制性的，而是说明性的。

Claims (20)

1.一种非易失性存储器设备，包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器块，每个存储器块包括多个单元串，每个单元串包括接地选择晶体管、多个存储器单元和串选择晶体管；
行解码器电路，通过接地选择线、字线和串选择线连接到每个存储器块的接地选择晶体管、存储器单元和串选择晶体管；
页缓冲器电路，通过多个位线连接到每个存储器块的所述单元串的所述串选择晶体管；以及
控制逻辑电路，被配置为控制所述行解码器电路和所述页缓冲器电路执行预编程并且在完成所述预编程之后执行主编程，所述预编程，即顺序地选择所述多个存储器块并且增大所选存储器块的所述串选择晶体管或所述接地选择晶体管的阈值电压，所述主编程，即顺序地选择所述多个存储器块、对所选存储器块的所述串选择晶体管或所述接地选择晶体管编程并且通过使用第一验证电压执行验证。
2.如权利要求1所述的非易失性存储器设备，其中，在所述主编程期间，在所选存储器块中对两个或更多个串选择晶体管或者两个或更多个接地选择晶体管同时编程。
3.如权利要求1所述的非易失性存储器设备，其中，在所述预编程期间，对所选存储器块的所述串选择晶体管或所述接地选择晶体管同时编程而无需使用验证电压进行验证。
4.如权利要求1所述的非易失性存储器设备，其中，在所述预编程期间，对所选存储器块的所述串选择晶体管或所述接地选择晶体管重复编程特定次数。
5.如权利要求1所述的非易失性存储器设备，其中，在所述预编程期间，所选存储器块的所述串选择晶体管或所述接地选择晶体管被编程并且随后通过使用第二验证电压被验证。
6.如权利要求5所述的非易失性存储器设备，其中：
如果使用所述第二验证电压的验证结果指示通过，则所述预编程结束，以及
即使使用所述第二验证电压的验证结果指示失败，但如果对所选存储器块的所述串选择晶体管或所述接地选择晶体管重复编程特定次数，则所述预编程结束。
7.如权利要求1所述的非易失性存储器设备，其中：
在逐步增大编程电压的同时，所述预编程和所述主编程对所选存储器块的所述串选择晶体管或所述接地选择晶体管重复地编程，
所述预编程的编程开始电压低于所述主编程的编程开始电压，以及
所述预编程的编程电压的增量大于所述主编程的编程电压的增量。
8.如权利要求7所述的非易失性存储器设备，其中：
在所述预编程和所述主编程期间，所选存储器块的所述串选择晶体管或所述接地选择晶体管被编程并且随后被验证，以及
所述预编程的验证电压低于所述主编程的验证电压。
9.如权利要求1所述的非易失性存储器设备，其中：
所述预编程包括第一预编程和第二预编程，
所述第一预编程在无需验证的情况下或在通过使用第二验证电压执行验证的同时对所选存储器块的所述串选择晶体管或所述接地选择晶体管编程，以及
在完成对所述多个存储器块的所述第一预编程之后，所述第二预编程在无需验证的情况下或在通过使用第三验证电压执行验证的同时对所选存储器块的所述串选择晶体管或所述接地选择晶体管编程。
10.如权利要求9所述的非易失性存储器设备，其中：
在逐步增大编程电压的同时，所述第一预编程和所述第二预编程对所选存储器块的所述串选择晶体管或所述接地选择晶体管重复地编程，
所述第一预编程的编程开始电压低于所述第二预编程的编程开始电压，
所述第一预编程的编程电压的增量大于所述第二预编程的编程电压的增量，以及
所述第二验证电压低于所述第三验证电压。
11.如权利要求1所述的非易失性存储器设备，其中，在完成对所述多个存储器块的所述串选择晶体管和所述接地选择晶体管的所述预编程之后，所述控制逻辑电路控制所述行解码器电路和所述页缓冲器电路对所述多个存储器块的串选择晶体管和接地选择晶体管执行所述主编程。
12.如权利要求1所述的非易失性存储器设备，其中，在完成对所述多个存储器块的串选择晶体管的所述预编程和所述主编程之后，所述控制逻辑电路控制所述行解码器电路和所述页缓冲器电路对所述多个存储器块的接地选择晶体管执行所述预编程和所述主编程。
13.一种存储设备，包括：
非易失性存储器设备，其包括多个存储器块，每个存储器块包括多个单元串，每个单元串包括接地选择晶体管、多个存储器单元和串选择晶体管；
控制器，被配置为控制所述非易失性存储器设备，其中
所述非易失性存储器设备执行预编程并且在完成所述预编程之后执行主编程，所述预编程，即顺序地选择所述多个存储器块并且增大所选存储器块的串选择晶体管或接地选择晶体管的阈值电压，所述主编程，即顺序地选择所述多个存储器块、对所选存储器块的所述串选择晶体管或所述接地选择晶体管编程并且通过使用验证电压执行验证。
14.如权利要求13所述的存储设备，其中，所述控制器将所述多个存储器块分类为两个或更多个类型，基于所述分类结果调整每个存储器块的编程参数，将所述编程参数发送到所述非易失性存储器设备，并且，控制所述非易失性存储器设备基于所述编程参数执行所述预编程和所述主编程。
15.如权利要求13所述的存储设备，其中：
所述控制器控制所述非易失性存储器设备检查所述多个存储器块中的所有或一些存储器块的串选择晶体管或接地选择晶体管的阈值电压，以及
当所检查的阈值电压中的至少一些低于目标阈值电压时，所述控制器控制所述非易失性存储器设备对所述多个存储器块中的所有或一些存储器块执行所述预编程和所述主编程。
16.一种非易失性存储器设备，包括：
存储器单元阵列，其包括多个单元串，所述单元串中的每个包括选择晶体管和多个存储器单元，所述选择晶体管选择用于编程、读或擦除操作的所述单元串，所述多个存储器单元存储数据用于以后检索；
行解码器电路，通过单独的选择线寻址每个所述单元串的所述选择晶体管，并且，对于每个所述单元串，通过单独的字线寻址所述单元串的每个所述存储器单元，每个所述字线寻址每个所述单元串内的单个存储器单元；
页缓冲器电路，通过位线寻址每个所述单元串；以及
控制逻辑电路，控制所述行解码器电路和所述页缓冲器电路，在对由所述位线寻址的所述选择晶体管中的任一个执行编程验证操作之前，执行预编程操作，所述预编程操作，即增大由所述位线寻址的每个选择晶体管的阈值电压。
17.如权利要求16所述的非易失性存储器设备，其中，每个所述选择晶体管的所述阈值电压被增大到超过所述选择晶体管的关断电压。
18.如权利要求16所述的非易失性存储器设备，其中，每个所述选择晶体管是串选择晶体管，所述串选择晶体管被导通以便为所述串选择晶体管所属的单元串提供电流路径到所述位线，并且所述串选择晶体管被关断以便不为所述串选择晶体管所属的所述单元串提供所述电流路径到所述位线。
19.如权利要求16所述的非易失性存储器设备，其中，每个所述选择晶体管是接地选择晶体管，所述接地选择晶体管被导通以便为所述接地选择晶体管所属的所述单元串提供电流路径到基准电势，并且所述接地选择晶体管被关断以便不为所述接地选择晶体管所属的所述单元串提供所述电流路径到所述基准电势。
20.如权利要求16所述的非易失性存储器设备，其中：
每个所述单元串包括两个选择晶体管，
所述两个选择晶体管中的第一选择晶体管是串选择晶体管，所述串选择晶体管被导通以便为所述串选择晶体管所属的所述单元串提供电流路径到所述位线，并且所述串选择晶体管被关断以便不为所述串选择晶体管所属的所述单元串提供所述电流路径到所述位线，
所述两个选择晶体管中的第二选择晶体管是接地选择晶体管，所述接地选择晶体管被导通以便为所述接地选择晶体管所属的所述单元串提供电流路径到基准电势，并且所述接地选择晶体管被关断以便不为所述接地选择晶体管所属的所述单元串提供所述电流路径到所述基准电势，以及
所述预编程操作包括：
在对由所述位线寻址的所述串选择晶体管中的任一个执行编程验证操作之前，增大由所述位线寻址的每个串选择晶体管的阈值电压，以及
在对由所述位线寻址的所述接地选择晶体管中的任一个执行编程验证操作之前，增大由所述位线寻址的每个接地选择晶体管的阈值电压。
CN201710674694.0A 2016-08-10 2017-08-09 非易失性存储器设备和包括其的存储设备 Active CN107731252B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160101997A KR102650333B1 (ko) 2016-08-10 2016-08-10 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
KR10-2016-0101997 2016-08-10

Publications (2)

Publication Number Publication Date
CN107731252A true CN107731252A (zh) 2018-02-23
CN107731252B CN107731252B (zh) 2023-07-04

Family

ID=61159255

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710674694.0A Active CN107731252B (zh) 2016-08-10 2017-08-09 非易失性存储器设备和包括其的存储设备

Country Status (3)

Country Link
US (1) US10163511B2 (zh)
KR (1) KR102650333B1 (zh)
CN (1) CN107731252B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979509A (zh) * 2019-03-29 2019-07-05 长江存储科技有限责任公司 一种三维存储器及其编程操作方法
CN110322916A (zh) * 2018-03-30 2019-10-11 三星电子株式会社 具有提高的数据可靠性的存储设备及其操作方法
CN110827870A (zh) * 2018-08-13 2020-02-21 爱思开海力士有限公司 存储器装置及其操作方法
CN111164698A (zh) * 2018-04-04 2020-05-15 西部数据技术公司 具有可根据温度调节的选择栅极的非易失性储存系统
CN111341369A (zh) * 2018-12-19 2020-06-26 爱思开海力士有限公司 半导体装置及其操作方法
CN111352582A (zh) * 2018-12-20 2020-06-30 三星电子株式会社 存储设备和存储系统
CN112241242A (zh) * 2019-07-17 2021-01-19 三星电子株式会社 存储器控制器和包括其的储存设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102461103B1 (ko) 2018-07-10 2022-11-01 에스케이하이닉스 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
JP2021149991A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 メモリシステムおよび方法
CN112614531B (zh) * 2021-01-06 2021-11-02 长江存储科技有限责任公司 3d存储器件及其读取方法
US20230041949A1 (en) * 2021-08-05 2023-02-09 Macronix International Co., Ltd. Programming memory devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101303892A (zh) * 2007-05-10 2008-11-12 三星电子株式会社 操作包括负增量阶跃脉冲编程的存储装置的方法及装置
CN101354921A (zh) * 2007-07-23 2009-01-28 三星电子株式会社 非易失存储器设备编程选择晶体管以及对其编程的方法
CN101567213A (zh) * 2008-04-14 2009-10-28 三星电子株式会社 Nand闪速存储器件及其操作方法
US20150036426A1 (en) * 2013-07-30 2015-02-05 Donghun Kwak Nonvolatile memory device and method of program verifying the same

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100559716B1 (ko) 2004-04-01 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 독출 방법
KR20060120889A (ko) 2005-05-23 2006-11-28 삼성전자주식회사 차지 트랩형 낸드 플래시 메모리의 초기 문턱전압 설정방법
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101458792B1 (ko) * 2008-02-11 2014-11-10 삼성전자주식회사 플래시 메모리 장치
KR20090120205A (ko) * 2008-05-19 2009-11-24 삼성전자주식회사 플래시 메모리 장치 및 그것의 동작 방법
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR20120030818A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 소거 방법
KR20120098079A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 프로그램 방법
US8526233B2 (en) * 2011-05-23 2013-09-03 Sandisk Technologies Inc. Ramping pass voltage to enhance channel boost in memory device, with optional temperature compensation
KR101857529B1 (ko) * 2011-11-08 2018-05-15 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
US8995192B2 (en) 2012-03-28 2015-03-31 Ps4 Luxco S.A.R.L. Method of programming selection transistors for NAND flash memory
US9019775B2 (en) * 2012-04-18 2015-04-28 Sandisk Technologies Inc. Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current
US8867271B2 (en) * 2012-05-30 2014-10-21 Sandisk Technologies Inc. Threshold voltage adjustment for a select gate transistor in a stacked non-volatile memory device
JP2014063552A (ja) * 2012-09-21 2014-04-10 Toshiba Corp 半導体記憶装置
US8988941B2 (en) 2012-12-18 2015-03-24 SanDisk Tehcnologies Inc. Select transistor tuning
US8861282B2 (en) * 2013-01-11 2014-10-14 Sandisk Technologies Inc. Method and apparatus for program and erase of select gate transistors
KR102106866B1 (ko) * 2013-01-29 2020-05-06 삼성전자주식회사 멀티레벨 불휘발성 메모리 장치 및 프로그램 방법
US8929142B2 (en) 2013-02-05 2015-01-06 Sandisk Technologies Inc. Programming select gate transistors and memory cells using dynamic verify level
US9202694B2 (en) * 2013-03-04 2015-12-01 Sandisk 3D Llc Vertical bit line non-volatile memory systems and methods of fabrication
KR20150002002A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치
US9147472B2 (en) * 2013-08-19 2015-09-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having stacked memory cell layers and a control circuit controlling write or read based on parameters according to a selected memory cell layer
US9524773B2 (en) * 2013-09-14 2016-12-20 Peter Wung Lee Multi-task concurrent/pipeline NAND operations on all planes
KR102179284B1 (ko) * 2014-05-12 2020-11-18 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 소거 방법
WO2016014731A1 (en) * 2014-07-22 2016-01-28 Aplus Flash Technology, Inc. Yukai vsl-based vt-compensation for nand memory
KR20160029506A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 삼차원 메모리 셀 어레이를 포함하는 반도체 메모리 장치 및 그것의 동작 방법
JP2016066065A (ja) * 2014-09-05 2016-04-28 株式会社半導体エネルギー研究所 表示装置、および電子機器
KR20160069354A (ko) * 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 반도체 장치
KR102333743B1 (ko) * 2015-01-21 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
US9917675B2 (en) * 2016-06-01 2018-03-13 Qualcomm Incorporated Enhanced polar code constructions by strategic placement of CRC bits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101303892A (zh) * 2007-05-10 2008-11-12 三星电子株式会社 操作包括负增量阶跃脉冲编程的存储装置的方法及装置
CN101354921A (zh) * 2007-07-23 2009-01-28 三星电子株式会社 非易失存储器设备编程选择晶体管以及对其编程的方法
CN101567213A (zh) * 2008-04-14 2009-10-28 三星电子株式会社 Nand闪速存储器件及其操作方法
US20150036426A1 (en) * 2013-07-30 2015-02-05 Donghun Kwak Nonvolatile memory device and method of program verifying the same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110322916A (zh) * 2018-03-30 2019-10-11 三星电子株式会社 具有提高的数据可靠性的存储设备及其操作方法
CN111164698A (zh) * 2018-04-04 2020-05-15 西部数据技术公司 具有可根据温度调节的选择栅极的非易失性储存系统
CN111164698B (zh) * 2018-04-04 2023-04-07 西部数据技术公司 具有可根据温度调节的选择栅极的非易失性储存系统
CN110827870A (zh) * 2018-08-13 2020-02-21 爱思开海力士有限公司 存储器装置及其操作方法
CN111341369A (zh) * 2018-12-19 2020-06-26 爱思开海力士有限公司 半导体装置及其操作方法
CN111341369B (zh) * 2018-12-19 2023-09-15 爱思开海力士有限公司 半导体装置及其操作方法
CN111352582A (zh) * 2018-12-20 2020-06-30 三星电子株式会社 存储设备和存储系统
CN109979509A (zh) * 2019-03-29 2019-07-05 长江存储科技有限责任公司 一种三维存储器及其编程操作方法
CN112241242A (zh) * 2019-07-17 2021-01-19 三星电子株式会社 存储器控制器和包括其的储存设备

Also Published As

Publication number Publication date
CN107731252B (zh) 2023-07-04
US10163511B2 (en) 2018-12-25
US20180047449A1 (en) 2018-02-15
KR102650333B1 (ko) 2024-03-25
KR20180018923A (ko) 2018-02-22

Similar Documents

Publication Publication Date Title
CN107731252A (zh) 非易失性存储器设备和包括其的存储设备
CN111161777A (zh) 非易失性存储器装置、对其执行操作的方法以及存储装置
US9653175B2 (en) Determination of word line to word line shorts between adjacent blocks
CN109545260B (zh) 非易失性存储器装置和对非易失性存储器装置编程的方法
US12062398B2 (en) Nonvolatile memory device and storage device including nonvolatile memory device
US9324441B1 (en) Fast adaptive trimming of operating parameters for non-volatile memory devices
CN106024061A (zh) 半导体器件及其操作方法
CN112185451B (zh) 操作存储器装置的方法
KR20130009755A (ko) 다수의 데이터 상태-실패들을 허용하는 비휘발성 메모리에서 다중 비트 프로그래밍 방법 및 프로그래밍 실패의 경우 데이터 복구 방법
CN106920569A (zh) 操作非易失性存储器设备的方法
US9224502B1 (en) Techniques for detection and treating memory hole to local interconnect marginality defects
US11309041B2 (en) Smart erase verify test to detect slow-erasing blocks of memory cells
KR20190083508A (ko) 불휘발성 메모리 장치를 포함하는 스토리지 장치, 불휘발성 메모리 장치, 그리고 스토리지 장치의 동작 방법
CN103177765A (zh) 半导体存储器件及其操作方法
US9443612B2 (en) Determination of bit line to low voltage signal shorts
CN113948138A (zh) 3d nand中出于数据安全目的的即时且永久的自毁方法
CN111724852A (zh) 非易失性存储器件及其擦除方法
US11587619B2 (en) Block configuration for memory device with separate sub-blocks
CN104900270A (zh) 半导体器件及其操作方法
US9460809B2 (en) AC stress mode to screen out word line to word line shorts
US9484086B2 (en) Determination of word line to local source line shorts
US9240249B1 (en) AC stress methods to screen out bit line defects
KR20230122658A (ko) 메모리 디바이스 및 대응하는 펌웨어에서 비-데이터 워드 라인들의 무결성을 체크하기 위한 소거 기술
US11775374B2 (en) State-by-state program loop delta detection mode for detecting a defective memory array
US11367491B1 (en) Technique for adjusting read timing parameters for read error handling

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant