CN110322916A - 具有提高的数据可靠性的存储设备及其操作方法 - Google Patents

具有提高的数据可靠性的存储设备及其操作方法 Download PDF

Info

Publication number
CN110322916A
CN110322916A CN201910192540.7A CN201910192540A CN110322916A CN 110322916 A CN110322916 A CN 110322916A CN 201910192540 A CN201910192540 A CN 201910192540A CN 110322916 A CN110322916 A CN 110322916A
Authority
CN
China
Prior art keywords
string
wordline
storage unit
string selection
selection line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910192540.7A
Other languages
English (en)
Inventor
金承范
金敏洙
李德雨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110322916A publication Critical patent/CN110322916A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Abstract

一种存储设备，包括：存储单元阵列；控制逻辑电路；和行译码器。行译码器被配置为基于控制逻辑电路的控制来激活串选择线。在第一编程操作和第二编程操作之间形成编程间隔。控制逻辑电路包括重编程控制器，被配置为控制行译码器，使得在连接到第一字线的存储单元中连接到不同串选择线的存储单元中的编程间隔不同。

Description

具有提高的数据可靠性的存储设备及其操作方法
对相关申请的交叉引用
本申请要求于2018年3月30日提交到韩国知识产权局的第10-2018-0037763号韩国专利申请的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开涉及一种存储设备。更具体地，本公开涉及具有提高的数据可靠性的存储设备及其操作方法。
背景技术
非易失性存储设备是包括以非易失性方式存储多条数据的多个存储单元的半导体存储设备。闪存系统是非易失性存储设备的示例，其已广泛用于通用串行总线(USB)驱动器、数码相机、移动电话、智能电话、平板电脑、个人计算机(PC)、存储卡和固态驱动器(SSD)。在诸如非易失性存储设备的存储系统中，存在实现大容量存储并且提高编程数据的可靠性的显著需求。
发明内容
根据本公开的方面，存储设备及其操作方法提供了提高的数据可靠性，由此可以根据串选择线来控制要执行的编程操作的顺序。
根据本公开的一方面，存储单元阵列包括多个串选择线，分别连接到多个串选择线并且包括多个存储单元的多个单元串，以及连接到多个存储单元的多个字线。控制逻辑电路被配置为控制关于多个存储单元的多个数据编程步骤。行译码器被配置为基于控制逻辑电路的控制来激活多个串选择线。数据编程步骤包括第一编程操作和第二编程操作，在第一编程操作和第二编程操作之间形成编程间隔。控制逻辑电路包括重编程控制器，被配置为控制行译码器，使得在连接到第一字线的存储单元中连接到不同串选择线的存储单元中编程间隔不同。
根据本公开的另一方面，存储单元阵列包括多个串选择线，分别连接到多个串选择线并包括多个存储单元的多个单元串，以及连接到多个存储单元的多个字线。操作包括存储单元阵列的存储设备的方法包括：对连接到多个字线中的第一字线的存储单元执行第一编程操作；对连接到多个字线中的第二字线的存储单元执行第一编程操作；以及对连接到第一字线的存储单元执行第二编程操作。在连接到第一字线的存储单元中连接到不同串选择线的单元串中包括的存储单元中，第一编程操作和第二编程操作之间的第一间隔不同。
根据本公开的另一方面，存储单元阵列包括多个串选择线，分别连接到串选择线并包括多个存储单元的多个单元串，以及连接到存储单元的多个字线。操作包括存储单元阵列的存储设备的方法包括：对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第一编程操作；对连接到第一字线的存储单元中连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第一编程操作；对连接到第二字线的存储单元执行第一编程操作；对连接到第一字线的存储单元中连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第二编程操作；以及对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第二编程操作。
附图说明
从以下结合附图的详细描述中将更清楚地理解本公开的实施例，其中：
图1示出根据本公开示例性实施例的存储系统的框图；
图2示出根据本公开示例性实施例的存储设备的框图；
图3A和图3B是示出根据本公开的示例性实施例在执行编程操作时要形成的存储单元的阈值电压的分布的曲线图；
图4示出图2的存储块中的第一存储块的实现示例的透视图；
图5示出图2的存储块中的第一存储块的等效电路的电路图；
图6示出图4中所示的存储块的横截面的一部分；
图7A和图7B是用于说明根据本公开的示例性实施例的编程操作的示图；
图8是示出根据本公开的示例性实施例的操作存储设备的方法的流程图；
图9是示出根据本公开另一示例性实施例的操作存储设备的方法的流程图；
图10是用于说明根据本公开的示例性实施例在执行编程操作时施加到存储单元的电压的电平的示图；
图11A和图11B是用于说明根据本公开的示例性实施例的编程操作的示图；
图12A和图12B是用于说明根据本公开另一示例性实施例的编程操作的示图；
图13A和图13B是用于说明根据本公开另一示例性实施例的编程操作的示图；
图14示出根据本公开另一示例性实施例的存储块的概念图；以及
图15示出根据本公开示例性实施例的存储设备应用于固态驱动器(SSD)系统的示例的框图。
具体实施方式
在下文中，将参照附图详细描述本公开的示例性实施例。
图1示出了根据本公开示例性实施例的存储系统的框图。参照图1，存储系统1可以包括存储器控制器10和存储设备100。存储器控制器10可以包括缓冲存储器12，并且存储设备100可以包括存储单元阵列110，电压发生器120和重编程控制器132。
在图中，这里包括图1，电路可以被显示为例如“控制器”，“设备”，“逻辑”，“电路”，“发生器”，“译码器”，“块”和“单元”。如本文描述的发明构思的领域中的传统，可以根据执行所描述的一个或多个功能的块来描述和说明示例。这些块(本文可以称为控制器，设备，逻辑，电路，发生器，译码器，块和单元等)在物理上由模拟和/或数字电路(诸如逻辑门，集成电路，微处理器，微控制器，存储器电路，无源电子组件，有源电子组件，光学组件，硬连线电路等)实现，并且可以可选地由固件和/或软件驱动。例如，电路可以体现在一个或多个半导体芯片中，或者体现在诸如印刷电路板等的基板支撑件上。构成块的电路可以由专用硬件实现，或者由处理器(例如，一个或多个编程的微处理器和相关电路)实现，或者由执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合实现。在不脱离本发明构思的范围的情况下，示例的每个块可以在物理上分成两个或更多个交互且离散的块。同样地，在不脱离本发明构思的范围的情况下，可以将示例的块物理地组合成更复杂的块。
在一些实施例中，存储系统1可以用嵌入在电子设备中的内部存储器来实现，并且例如，可以是通用闪存存储器(UFS)存储设备，嵌入式多媒体卡(eMMC)或固态驱动器(SSD)。在一些实施例中，存储系统1可以用可拆卸地附接到电子设备的外部存储器实现，并且可以是UFS存储卡，紧凑型闪存(CF)存储器，安全数字(SD)存储器，微型SD存储器，迷你-SD存储器，极速卡(xD)存储器或记忆棒。
存储器控制器10可以控制存储设备100，以响应于来自主机HOST的写入/读取请求，读取存储在存储设备100中的数据或者将数据编程到存储设备100中。详细地，存储器控制器10可以向存储设备100提供地址ADDR，命令CMD和控制信号CTRL，从而控制要在存储设备100上执行的编程，读取和擦除操作。此外，可以从存储设备100接收将要编程的数据DATA和读取的数据DATA，并且可以将其发送到存储器控制器10。
提供在存储器控制器10中的缓冲存储器12可以临时存储从主机HOST发送的数据，并且可以存储从存储设备100读取的数据。例如，从主机HOST发送的数据是要编程到存储单元阵列110中的数据，可以通过多个数据编程步骤被写入到存储单元阵列110。
在示例性实施例中，可以基于存储在缓冲存储器12中的第一数据，对连接到存储单元阵列110的第一字线的存储单元执行第一编程操作。随后，可以基于存储在缓冲存储器12中的第二数据，对连接到存储单元阵列110的第二字线的存储单元执行第一编程操作。然后，可以基于第一数据对连接到第一字线的存储单元执行第二编程操作。例如，第一编程操作可以被称为预编程操作。此外，第二编程操作也可以被称为关于第一编程操作的重编程操作。
在示例性实施例中，可以以与第一编程操作的顺序不同的顺序执行第二编程操作。重编程控制器132可以控制电压发生器120以生成在诸如编程和擦除操作等存储器操作中使用的各种类型的电压信号，从而调整第二编程操作的顺序。稍后将描述其详细描述。
例如，存储设备100可以包括单个存储芯片。在另一示例中，存储设备100还可以包括多个存储芯片。一个存储芯片可以包括单个裸片或多个裸片。一个裸片可以包括单个平面或多个平面。一个平面可以包括多个存储块，并且每个存储块可以包括多个页，并且每个页可以包括多个扇区。
存储单元阵列110可以包括多个存储单元。例如，存储单元可以是闪存单元。存储单元阵列110可以包括连接到多个串选择线和多个位线彼此交叉的点的多个单元串(或NAND串)。每个单元串可以包括多个存储单元。例如，每个单元串可以被实现为在垂直于半导体基板的方向上延伸。因此，每个单元串可以包括垂直于半导体基板布置的多个存储单元。包括在单元串中的存储单元可以连接到多个字线。也就是说，单个单元串中的不同存储单元可以连接到不同字线，并且这例如通过图5中的单元串NS11到单元串NS33和字线WL1到字线WL8示出。
在示例性实施例中，恶化信息112可以被存储在存储单元阵列110中。恶化信息112可以包括关于串选择线的恶化信息。详细地，恶化信息112可以包括关于连接到串选择线的单元串中包括的存储单元的恶化程度的信息。例如，恶化信息112可以包括关于具有较差恶化耐久性的串选择线和/或具有优异恶化耐久性的串选择线的信息。可以对恶化信息112进行排序或分类，以便反映串选择线何时恶化，或者反映串选择线何时具有两种或更多种恶化耐久性的最高恶化耐久性或最低恶化耐久性。恶化信息可以反映连接到串选择线的单元串中包括的存储单元的使用量。使用量可以是使用持续时间，使用次数或反映存储单元可能从起始时间点已经恶化多少的其他类型的信息。
在示例中，恶化信息112可以是在大规模生产存储设备100之前通过测试统计预测的信息。在本实施例中，将多条恶化信息112存储在存储单元阵列110中。然而，这是仅作为示例，本公开的实施例不限于此。也就是说，还可以或可替选地在存储设备100中提供用于存储恶化信息112的附加存储器。
在示例性实施例中，串选择线中的一个串选择线可以被设置为具有较差恶化耐久性的串选择线，诸如串选择线中多种恶化耐久性的最低恶化耐久性。具有较差恶化耐久性的串选择线可以是预测连接到对应串选择线的单元串中包括的存储单元的单元的分布在特定准则或更高准则下恶化的串选择线。分布可以意味着存储单元的阈值电压的分布。例如，可以在大规模生产存储设备100之前通过测试来统计地执行预测。串选择线的恶化可能基于各种原因，并且可以通过各种类型的测试方法来预测具有较差恶化耐久性的串选择线。
在示例性实施例中，可以根据每个存储单元所连接的串选择线来改变在字线中连接到第一字线的存储单元中的第一编程操作和第二编程操作之间的间隔。例如，间隔可以表示第一编程操作和第二编程操作之间的时间间隔。在下文中，在当前说明书中，对任意存储单元的第一编程操作和第二编程操作之间的间隔将被称为“编程间隔”。
在示例中，当第一串选择线被预测为恶化串选择线(即，具有较差恶化耐久性)时，连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元中的编程间隔可以是第一间隔。第一间隔可以长于连接到第一字线的存储单元中连接到除第一串选择线之外的串选择线的单元串中包括的存储单元中的编程间隔。换句话说，可以改变连接到一个字线的存储单元上的第一编程操作的顺序和第二编程操作的顺序。编程操作的顺序可以根据串选择线而变化，诸如串选择线连接到哪个单元串。由于单元串包括一组存储单元，因此对单元串中包括的存储单元的编程操作的顺序可以根据哪个串选择线连接到哪个单元串而变化。
在示例性实施例中，串选择线中的一个串选择线也可以被设置为具有优异恶化耐久性的串选择线，其中，优异恶化耐久性可以是两种或更多种恶化耐久性的最高恶化耐久性。例如，可以在大规模生产存储设备100之前通过测试来统计地预测具有优异恶化耐久性的串选择线。
在示例中，当第二串选择线被预测为具有优异恶化耐久性的串选择线时，在连接到第一字线的存储单元中连接到第二串选择线的单元串中包括的存储单元中的编程间隔可以是第二间隔。第二间隔可以短于连接到第一字线的存储单元中连接到除第二串选择线之外的串选择线的单元串中包括的存储单元中的编程间隔。
在本公开的示例性实施例中，可以根据串选择线自适应地控制第一编程操作的顺序和第二编程操作的顺序。因此，相对较长的编程间隔被分配给具有较差恶化耐久性的串选择线，使得可以进一步提高数据的稳定性和可靠性。
图2示出根据本公开示例性实施例的存储设备的框图。例如，图2可以示出图1的存储设备100的实现示例。
参照图2，存储设备100可以包括存储单元阵列110，电压发生器120，控制逻辑130(例如，控制逻辑电路)，行译码器140和页缓冲器150。虽然在图2中未示出，但是存储设备100还可以包括与存储器操作有关的其他各种组件，诸如数据输入/输出电路或输入/输出接口。
存储单元阵列110可以包括多个存储单元，并且可以连接到字线WL，串选择线SSL，地选择线GSL和位线BL。存储单元阵列110可以经由字线WL，串选择线SSL和地选择线GSL连接到行译码器140，并且可以经由位线BL连接到页缓冲器150。
例如，包括在存储单元阵列110中的存储单元可以是用于即使切断提供给存储单元的电源也保持存储的数据的非易失性存储单元。详细地，当存储单元是非易失性存储单元时，存储设备100可以是电可擦除可编程只读存储器(EEPROM)，闪存，相变随机存取存储器(PRAM)，电阻随机存取存储器(RRAM)，纳米浮栅存储器(NFGM)，聚合物随机存取存储器(PoRAM)，磁随机存取存储器(MRAM)或铁电随机存取存储器(FRAM)。在下文中，将在存储单元是NAND快闪存储单元的上下文中描述本公开的实施例。然而，本公开的实施例不限于此。
存储单元阵列110可以包括多个存储块BLK1至BLKZ。存储块BLK1至BLKZ中的每一个可以具有平面结构或三维(3D)结构。存储单元阵列110可以包括以下中的至少一个：包括单级单元(SLC)的单级单元(SLC)块，包括多级单元(MLC)的MLC块，包括三级单元(TLC)的TLC块和包括四级单元(QLC)的QLC块。例如，存储块BLK1至BLKz中的一些可以是SLC块，并且其他存储块可以是MLC块，TLC块或QLC块。
电压发生器120可以生成在存储设备100中使用的各种电压。在示例中，电压发生器120可以生成提供给用于编程操作的选择字线的编程电压V_PGM和提供给未选择字线的通过电压V_PASS。此外，尽管未在图2中示出，但是电压发生器120还可以生成提供给串选择线SSL和地选择线GSL的串选择电压和地选择电压(或更多，未示出)。
控制逻辑130(控制逻辑电路)可以输出各种内部控制信号，用于基于从存储器控制器10接收的命令CMD，地址ADDR和控制信号CTRL将数据编程到存储单元阵列110中或者从存储单元阵列110读取数据。例如，控制逻辑130(控制逻辑电路)可以输出电压控制信号CTRL_vol，用于控制由电压发生器120生成的各种电压的电平。
控制逻辑130(控制逻辑电路)可以向行译码器140提供行地址X-ADDR，并且可以向页缓冲器150提供列地址Y-ADDR。行译码器140可以从响应于行地址X-ADDR选择的存储器块的字线中选择至少一个。当执行编程操作时，行译码器140可以响应于行地址X-ADDR向选择存储单元的字线提供编程电压V_PGM，并且可以向未选择存储单元的字线提供通过电压V_PASS。页缓冲器150可以用作写驱动器或读出放大器。当执行编程操作时，页缓冲器150可以作为写驱动器操作，并且可以将由要存储在存储单元阵列中的数据DATA引起的电压施加到位线BL。同时，当执行读取操作时，页缓冲器150可以作为读出放大器操作，并且可以检测存储在存储单元阵列110中的数据DATA。
控制逻辑130(控制逻辑电路)可以包括重编程控制器132。然而，本公开的实施例不限于此。重编程控制器132可以被提供在控制逻辑130(控制逻辑电路)的外部。
控制逻辑130(控制逻辑电路)和重编程控制器132可以控制电压发生器120，行译码器140和页缓冲器150，使得可以对存储单元阵列110执行数据编程步骤。例如，控制逻辑130(控制逻辑电路)和重编程控制器132可以控制对存储单元阵列110的第一编程操作和第二编程操作。然而，这仅是示例，并且编程步骤可以包括第一编程操作，第二编程操作，第三编程操作或更多。在示例性实施例中，控制逻辑130(控制逻辑电路)和重编程控制器132可以基于恶化信息112控制行译码器140，使得可以执行数据编程步骤。
可以基于控制逻辑130(控制逻辑电路)的控制对连接到第一字线的存储单元执行第一编程操作。在示例性实施例中，在第一编程操作中，可以在连接到第一字线的存储单元上形成初级粗分布。例如，当形成粗分布时，每个编程状态中的分布可以与其他相邻分布重叠。
在示例性实施例中，可以对连接到第一字线的存储单元中的连接到第一串选择线的单元串中包括的存储单元执行第一编程操作。然后，可以对连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第一编程操作。换句话说，可以对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第一编程操作。
接下来，可以基于控制逻辑130(控制逻辑电路)的控制对连接到第二字线的存储单元执行第一编程操作，并且可以基于重编程控制器132的控制对连接到第一字线的存储单元执行第二编程操作。例如，第二字线可以是与第一字线相邻的字线。在第二编程操作中，可以在连接到第一字线的、形成初级粗分布的存储单元上形成次级精细分布。例如，当形成精细分布时，每个编程状态下的分布可以不与其他相邻分布重叠，但是可以在时间上相邻的编程操作之间形成相互的预定间隔。
当执行第一编程操作时，可以将第一电平的脉冲电压施加到连接到要编程的存储单元的字线。此外，当执行第二编程操作时，可以将第二电平的脉冲电压施加到连接到要编程的存储单元的字线。在示例性实施例中，第二电平可以高于第一电平。在另一示例性实施例中，将第二电平的脉冲电压施加到连接到要编程的存储单元的字线的时间可以长于将第一电平的脉冲电压施加到连接到要编程的存储单元的字线的时间。
在示例性实施例中，可以对连接到第一字线的存储单元中连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第二编程操作。然后，可以对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第二编程操作。换句话说，可以对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第二编程操作。
例如，第一串选择线可以是被预测为恶化串选择线(即，具有较差恶化耐久性)的串选择线。由于根据本发明实施例的重编程控制器132的控制，连接到第一串选择线的存储单元中的编程间隔可以长于连接到其他串选择线的存储单元中的编程间隔。因此，恶化串选择线可以具有相对长的编程间隔，使得可以进一步提高数据的可靠性。
图3A和图3B是示出根据本公开的示例性实施例在执行编程操作时要形成的存储单元的阈值电压的分布的曲线图。在图3A和图3B中，通过三级单元方法(TLC方法)对存储单元编程。然而，这仅是示例，并且本公开的实施例不限于此。
图3A示出在执行第一编程操作第一PGM之后连接到第一字线的存储单元的分布。当执行第一编程操作第一PGM时，存储单元可以具有八个阈值电压分布。在示例中，存储单元可以包括在第一编程状态P1至第七编程状态P7中的阈值电压的分布以及在擦除状态E下的阈值电压的分布。在其上执行第一编程操作第一PGM的存储单元，可能具有粗阈值电压分布。例如，每个编程状态下的分布可以与其他相邻分布重叠。尽管未示出，但是当对第一字线执行第一编程操作第一PGM时，可能进一步增加连接到第一字线的存储单元的阈值电压分布之间的重叠区域。
图3B示出在执行第二编程操作第二PGM之后连接到第一字线的存储单元的阈值电压的分布。当执行第二编程操作第二PGM时，存储单元可以具有不具有重叠区域的独立最终阈值电压分布。在本公开的示例性实施例中，连接到具有较差恶化耐久性的串选择线的存储单元中的编程间隔可以长于连接到其他串选择线的存储单元中的编程间隔。因此，存储单元形成进一步改善的阈值电压分布，并且可以提高存储在存储设备100中的数据的可靠性。
在当前实施例中，以包括第一编程操作第一PGM和第二编程操作第二PGM的两个步骤执行编程操作。然而，这仅是示例，并且本公开的实施例不限于此。例如，编程操作也可以分三步或更多步骤执行。此外，当对诸如MLC或TLC的多位存储单元执行编程操作时，也可以以位为单位执行逐步编程操作。
图4示出图2的存储块BLK1至BLKz中的第一存储块的实现示例的透视图。
参照图4，第一存储块BLK1可以垂直于基板SUB形成。在图4中，第一存储块BLK1包括地选择线GSL和串选择线SSL，八个字线WL1至WL8，以及三个位线BL1至BL3。标记的串选择线SSL表示在第一存储块BLK1中存在的三个串选择线。然而，实际上，第一存储块BLK1可以包括比上述数量的标记元件更多或更少的数量。此外，在另一示例中，第一存储块BLK1还可以包括在第一字线WL1和地选择线GSL之间和/或在第八字线WL8和串选择线SSL之间的一个或多个哑字线。如图4所示，单元串的一侧连接到公共源极线CSL或多于一个的这样的公共源极线。单元串的另一侧连接到位线BL1至BL3。
基板SUB可以是掺杂有第一导电类型(例如，p型)的多晶硅层。基板SUB可以是体硅基板，绝缘体上硅(SOI)基板，锗基板，绝缘体上锗(GOI)基板，硅锗基板，或包括通过选择性执行外延生长(SEG)获得的外延薄层的基板。基板SUB可以由半导体材料形成，并且可以包括硅(Si)，锗(Ge)，硅锗(SiGe)，砷化镓(GaAs)，铟镓砷(InGaAs)，铝镓砷(AlGaAs)及其混合物中的至少一种。
可以向基板SUB提供沿第一方向延伸并且掺杂有具有第二导电类型(例如，n型)的杂质的公共源极线CSL。沿第一方向延伸的多个绝缘层IL可以在第三方向上被顺序地提供到两个相邻的公共源极线CSL之间的基板SUB的区域。绝缘层IL可以在第三方向上彼此隔开预定距离。例如，绝缘层IL可以包括绝缘材料，诸如氧化硅。
可以对两个相邻的公共源极线CSL之间的基板SUB的区域设置多个柱P，多个柱P顺序地位于第一方向上并且在第三方向上穿过绝缘层IL。例如，柱P可以穿过绝缘层IL并且可以接触基板SUB。详细地，每个柱P的表面层S可以包括掺杂有第一导电类型的硅材料，并且可以用作通道区。同时，每个柱P的内层I可以包括绝缘材料或气隙，诸如氧化硅。
可以沿着两个相邻的公共源极线CSL之间的区域中的绝缘层IL，柱P和基板SUB的暴露表面提供电荷存储层(CS)。电荷存储层CS可以包括栅极绝缘层(或“隧道绝缘层”)，电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。此外，栅电极GE(诸如选择线GSL和SSL以及字线WL1至WL8)可以在两个相邻的公共源极线CSL之间的区域中被提供在电荷存储层CS的暴露表面上。
漏极或漏极接触DR可以被提供给柱P。例如，漏极或漏极接触DR可以包括掺杂有第二导电类型的杂质的硅材料。可以向漏极或漏极接触DR提供沿第二方向延伸并且在第一方向上彼此间隔开预定距离的位线BL1至BL3。
图5示出图2的存储块中的第一存储块的等效电路的电路图。
参照图5，第一存储块BLK1可以是具有垂直结构的NAND闪存，并且图1中所示的存储块BLK1至BLKz中的每一个都可以被实现为如图5所示。第一存储块BLK1可以包括多个NAND单元串NS11至NS33，多个字线WL1至WL8，多个位线BL1至BL3，多个地选择线GSL1至GSL3，多个串选择线SSL1至SSL3，以及公共源极线CSL。在此，在不脱离本文的教导的范围和精神的情况下，可以以各种方式改变NAND单元串的数量，字线的数量，位线的数量，地选择线的数量和串选择线的数量。如图5所示，NAND单元串的一侧连接到公共源极线CSL或多于一个的这样的公共源极线。NAND单元串的另一侧连接到位线BL1至BL3。
NAND单元串NS11，NS21和NS31可以被提供在第一位线BL1和公共源极线CSL之间。NAND单元串NS12，NS22和NS32可以被提供在第二位线BL2和公共源极线CSL之间。NAND单元串NS13，NS23和NS33可以被提供在第三位线BL3和公共源极线CSL之间。每个NAND单元串(例如，NS11)可以包括串联连接的串选择晶体管SST，多个存储单元MC1至MC8和地选择晶体管GST。
共同连接到一个位线的NAND单元串可以构成一列。例如，共同连接到第一位线BL1的NAND单元串NS11，NS21和NS31可以对应于第一列。共同连接到第二位线BL2的NAND单元串NS12，NS22和NS32可以对应于第二列。共同连接到第三位线BL3的NAND单元串NS13，NS23和NS33可以对应于第三列。
连接到一个串选择线的NAND单元串可以构成一行。例如，连接到第一串选择线SSL1的NAND单元串NS11，NS12和NS13可以对应于第一行。连接到第二串选择线SSL2的NAND单元串NS21，NS22和NS23可以对应于第二行。连接到第三串选择线SSL3的NAND单元串NS31，NS32和NS33可以对应于第三行。
串选择晶体管SST可以连接到对应的串选择线SSL1至SSL3。存储单元MC1至MC8可以连接到对应的字线WL1至WL8。地选择晶体管GST可以连接到对应的地选择线GSL1，并且串选择晶体管SST可以连接到对应的位线BL1。地选择晶体管GST可以连接到公共源极线CSL。
在当前实施例中，具有相同高度的字线(例如，WL)被共同连接，串选择线SSL1至SSL3彼此分离，并且地选择线GSL1至GSL3彼此分离。例如，当对连接到第一字线WL1并包括在对应于第一列的NAND单元串NS11，NS12和NS13中的存储单元进行编程时，选择第一字线WL1和第一串选择线SSL1。然而，本公开的实施例不限于此。在另一实施例中，地选择线GSL1至GSL3可以共同连接。
图6示出图4所示的存储块的横截面的一部分。图6示出例如图4的部分A。
参照图6，示出关于连接到任意串选择线的单元串的多个编程方向。在示例中，可以在从公共源极线CSL(①)沿第三位线BL3的方向对包括在连接到第二串选择线SSL2的单元串中的存储单元执行编程操作。换句话说，第一编程操作和第二编程操作中的每一个可以从公共源极线CSL在第三位线BL3的方向上执行。
在另一示例中，可以在从第三位线BL3(②)沿公共源极线CSL的方向对包括在连接到第二串选择线SSL2的单元串中的存储单元执行编程操作。换句话说，第一编程操作和第二编程操作中的每一个可以从位线BL3在公共源极线CSL的方向上执行。
图7A和图7B是用于说明根据本公开的示例性实施例的编程操作的示图。在下文中，在图7A和图7B中，四个串选择线包括在编程单元中。然而，这仅仅是为了便于解释，并且实际上，包括在编程单元中的串选择线的数量可以多于或少于四个。例如，编程单元可以是页单元或块单元。在图7A和图7B的表中标记的数字可以表示编程操作的顺序。
参照图7A，可以从公共源极线CSL在位线BL的方向①上执行第一编程操作第一PGM。此外，可以从第一串选择线SSL[1]到第四串选择线SSL[4]的方向上在相同的字线中执行第一编程操作第一PGM。
在示例性实施例中，第一串选择线SSL[1]可以是被设置为恶化串选择线DET_SSL的串选择线(即，具有较差恶化耐久性的串选择线)。例如，可以基于存储设备100的各种测试或者与存储设备100类似或相同的存储设备的类别或类型来统计地预测恶化串选择线DET_SSL。可选地，恶化串选择线DET_SSL也可以是在执行存储设备100的大规模生产之前被选择为的一个选项。此外，在示例性实施例中，第四串选择线SSL[4]可以是被设置为具有优异恶化耐久性的串选择线的串选择线，以便反映第四串选择线SSL[4]具有两种或多种恶化耐久性的最高恶化耐久性。
详细地，可以对连接到第一字线WL[1]的存储单元中连接到第一串选择线SSL[1]的单元串中包括的存储单元执行第一编程操作第一PGM。然后，可以按照从第二串选择线SSL[2]到第四串选择线SSL[4]的顺序对连接到第一字线WL[1]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第一编程操作第一PGM。可选地，在可修改的实施例中，也可以按照第三串选择线SSL[3]，第二串选择线SSL[2]和第四串选择线SSL[4]的顺序对连接到第一字线WL[1]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第一编程操作第一PGM。
接下来，可以按照从第一串选择线SSL[1]到第四串选择线SSL[4]的顺序对连接到第二字线WL[2]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第一编程操作第一PGM。可选地，在可修改的实施例中，也可以按照第一串选择线SSL[1]，第三串选择线SSL[3]，第四串选择线SSL[2]和第二串选择线SSL[4]的顺序对连接到第二字线WL[2]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第一编程操作第一PGM。
在当前实施例中，与图4和图5中所示的字线的布置一致，第二字线WL[2]可以位于第一字线WL[1]上(之上，上方)。换句话说，第二字线WL[2]可以在垂直方向上位于距基板SUB比第一字线WL[1]更远的位置。也就是说，如果基板SUB主要布置在图4中的第一方向和第二方向上的平面中，则第一字线WL[1]位于基板SUB上方的第三方向上且布置在第一方向和第二方向的平面中，第二字线WL[2]沿第三方向位于第一字线WL[1]上且布置在第一方向和第二方向的平面中。
进一步参照图7A，在对连接到第二字线WL[2]的存储单元执行第一编程操作第一PGM之后，可以对连接到第一字线WL[1]的存储单元执行第二编程操作第二PGM。在示例性实施例中，可以对连接到第一字线WL[1]的存储单元中除第一串选择线SSL[1]之外的串选择线中包括的存储单元执行第二编程操作第二PGM。
在示例中，可以按照从第四串选择线SSL[4]到第一串选择线SSL[1]的顺序对连接到第一字线WL[1]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第二编程操作第二PGM。可选地，在可修改的实施例中，也可以按照第四串选择线SSL[4]，第二串选择线SSL[2]，第三串选择线SSL[3]和第一串选择线SSL[1]的顺序对连接到第一字线WL[1]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第二编程操作第二PGM。
然后，可以按照从第一串选择线SSL[1]到第四串选择线SSL[4]的顺序对连接到第三字线WL[3]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第一编程操作第一PGM。可选地，在可修改的实施例中，也可以按照第一串选择线SSL[1]，第三串选择线SSL[3]，第二串选择线SSL[2]和第四串选择线SSL[4]的顺序对连接到第三字线WL[3]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第一编程操作第一PGM。
然后，可以对连接到第二字线WL[2]的存储单元执行第二编程操作第二PGM。在示例性实施例中，可以对连接到第二字线WL[2]的存储单元中除第一串选择线SSL[1]之外的串选择线中包括的存储单元执行第二编程操作第二PGM。
在示例中，可以按照从第四串选择线SSL[4]到第一串选择线SSL[1]的顺序对连接到第二字线WL[2]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第二编程操作第二PGM。可选地，在可修改的实施例中，也可以按照第四串选择线SSL[4]，第二串选择线SSL[2]，第三串选择线SSL[3]和第一串选择线SSL[1]的顺序对连接到第二字线WL[2]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第二编程操作第二PGM。尽管未示出，但是可以以相同的模式从第三字线WL[3]到最后一个字线执行第一编程操作和第二编程操作。
由于根据本公开的示例性实施例的编程操作，可以根据串选择线来改变连接到相同字线的存储单元之间的编程间隔。在图7B中，连接到第一字线WL[1]的存储单元中连接到第一串选择线SSL[1]的单元串中包括的存储单元之间的编程间隔可以被表示为“11(12-1)”。此外，按照从第二串选择线SSL[2]到第四串选择线SSL[4]的顺序，连接到第一字线WL[1]的存储单元中连接到每个串选择线的单元串中包括的存储单元之间的编程间隔可以被分别表示为“9(11-2)”，“7(10-3)”和“5(9-4)”。也就是说，基于串选择线的恶化程度不对称地控制编程间隔，使得可以进一步提高数据的可靠性。
图8是示出根据本公开的示例性实施例的操作存储设备的方法的流程图。存储设备可以包括多个串选择线，连接到串选择线并包括多个存储单元的多个单元串，以及包括连接到存储单元的多个字线的存储单元阵列。
参照图8，当对存储单元阵列执行具有多个步骤的数据编程操作时，可以检查关于串选择线的恶化信息(S100)。例如，恶化信息可以存储在如图2中那样的存储单元阵列110中，并且可以被提供给控制逻辑电路(参见图2的控制逻辑130)。在示例性实施例中，恶化信息可以是用于执行数据编程操作的基础。
接下来，可以对连接到第一字线的存储单元执行第一编程操作(S200)。通过执行第一编程操作，连接到第一字线的存储单元可以形成粗分布。
接下来，可以对连接到第二字线的存储单元执行第一编程操作(S300)。第二字线可以是与第一字线相邻的字线。在示例中，当编程操作的方向是在公共源极线中沿位线的方向时，第二字线可以是位于第一字线上(之上，上方)的字线。在另一示例中，当编程操作的方向是在位线中沿公共源极线的方向时，第二字线可以是位于第一字线下方的字线。
接下来，可以对连接到第一字线的存储单元执行第二编程操作(S400)。在示例性实施例中，可以根据串选择线来改变连接到第一字线的存储单元中的编程间隔。
图9是示出根据本公开示例性实施例的操作存储设备的方法的流程图。例如，图9可以是图8所示的流程图的具体示例。
参照图9，当执行操作S200时，可以初始化变量i(S210)。在当前实施例中，i被初始化为1。然而，这仅是示例，并且本公开的实施例不限于此。例如，可以根据恶化信息设置变量i。
接下来，可以对连接到第i串选择线的单元串中包括的存储单元执行第一编程操作(S220)。然后，确定执行操作S220的第i串选择线是否是第N串选择线(S230)。例如，N可以是常数，意味着在第一字线中第一编程操作将最后执行的串选择线，并且可以是预定值。当确定第i串选择线不是第N串选择线时(S230＝否)，将1加到变量i(S240)，并且可以再次执行操作S220。否则，当确定第i串选择线是第N串选择线时(S230＝是)，可以完成第一字线中的第一编程操作的执行，并且可以对连接到第二字线的存储单元执行第一编程操作(S300)。
接下来，当执行操作S400时，可以对连接到第i串选择线的单元串中包括的存储单元执行第二编程操作(S410)。然后，确定第i串选择线是否是第一串选择线(S420)。当确定第i串选择线不是第一串选择线时(S420＝否)，从变量i中减去1(S430)，并且可以再次执行操作S410。否则，当确定第i串选择线是第一串选择线时(S420＝是)，可以执行第一字线中的第二编程操作的执行，并且图9的处理结束。
图10是用于说明根据本公开的示例性实施例当执行编程操作时施加到存储单元的电压的电平的示图。图10示出例如当执行第一或第二编程操作时施加到存储单元阵列的每一行的电压电平的示例。
参照图10，当执行第一或第二编程操作时，可以将编程电压V_PGM施加到选择字线WL_SEL，并且可以将通过电压V_PASS施加到未选择字线WL_UNSEL。例如，通过电压V_PASS的电平可以低于编程电压V_PGM的电平。
此外，可以将地电压GND施加到选择位线BL_SEL，并且可以将禁止电压V_INH施加到未选择位线BL_UNSEL。此外，预定的公共源极线电压V_CSL可以被施加到公共源极线CSL。例如，禁止电压V_INH和公共源极线电压V_CSL的电平可以与电源电压的电平相同或者低于电源电压的电平。
图11A和图11B是用于说明根据本公开的示例性实施例的编程操作的示图。图11A和图11B所示的编程操作类似于参照图7A和图7B描述的编程操作。然而，根据本实施例，可以从位线BL沿公共源极线CSL的方向②执行第一编程操作第一PGM和第二编程操作第二PGM。也就是说，在对连接到第M字线(其中，M是自然数)WL[M]的存储单元执行第一编程操作第一PGM之后，可以对连接到第M-1字线WL[M-1]的存储单元执行第一编程操作第一PGM。然后，可以对连接到第M字线WL[M]的存储单元执行第二编程操作第二PGM。例如，M可以是用于指示最顶部字线的自然数。然而，本公开的实施例不限于此。
在当前实施例中，第M-1字线WL[M-1]可以位于第M字线WL[M]下方。换句话说，第M-1字线WL[M-1]可以在垂直方向上比第M字线WL[M]更靠近基板SUB。
图12A和图12B是用于说明根据本公开另一示例性实施例的编程操作的示图。将避免与图7A和图7B相比较与图12A和图12B所示的编程操作有关的冗余描述。
参照图12A，对存储单元的数据编程操作可以包括第一编程操作，第二编程操作和第三编程操作。首先，可以对连接到第一字线WL[1]的存储单元执行第一编程操作第一PGM，并且可以对连接到第二字线WL[2]的存储单元执行第一编程操作第一PGM。
接下来，可以对连接到第一字线WL[1]的存储单元执行第二编程操作第二PGM，并且可以对连接到第三字线WL[3]的存储单元执行第一编程操作第一PGM。在示例性实施例中，可以按照从第一串选择线SSL[1]到第四串选择线SSL的顺序对连接到第一字线WL[1]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第二编程操作第二PGM。
进一步参照图12B，可以对连接到第二字线WL[2]的存储单元执行第二编程操作第二PGM，并且可以对连接到第一字线WL[1]的存储单元执行第三编程操作第三PGM。在示例性实施例中，可以按照从第四串选择线SSL[4]到第一串选择线SSL[1]的顺序对连接到第一字线WL[1]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第三编程操作第三PGM。可选地，在可修改的实施例中，也可以按照第四串选择线SSL[4]，第二串选择线SSL[2]，第三串选择线SSL[3]和第一串选择线SSL[1]的顺序对连接到第一字线WL[1]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第三编程操作第三PGM。
由于根据本公开的示例性实施例的编程操作，可以根据串选择线来改变连接到相同字线的存储单元中的第二编程操作和第三编程操作之间的间隔。也就是说，即使在包括三个或更多个步骤的编程操作中，也可以不对称地控制编程操作之间的间隔，使得可以进一步提高数据的可靠性。
图13A和图13B是用于说明根据本公开另一示例性实施例的编程操作的示图。在图13A和图13B中，将避免与图7A和图7B相比较与图13A和图13B所示的编程操作有关的冗余描述。
参照图13A，第一编程操作第一PGM可以在连接到相同串选择线的单元串内从公共源极线CSL在位线BL的方向①上执行。然而，本公开的实施例不限于此，并且第一编程操作第一PGM也可以在连接到相同串选择线的单元串内从位线BL沿公共源极线CSL的方向②执行。此外，可以在相同字线内从第一串选择线SSL[1]到第四串选择线SSL[4]的方向上执行第一编程操作第一PGM。
在示例性实施例中，可以对第一字线WL[1]和第二字线WL[2]交替地执行第一编程操作第一PGM。详细地，可以按照从第一字线WL[1]到第二字线WL[2]的顺序对连接到第一串选择线SSL[1]的单元串中包括的存储单元中连接到每个字线的存储单元执行第一编程操作第一PGM。然后，可以按照从第一字线WL[1]到第二字线WL[2]的顺序对连接到第二串选择线SSL[2]的单元串中包括的存储单元中连接到每个字线的存储单元执行第一编程操作第一PGM。然后，可以按照从第一字线WL[1]到第二字线WL[2]的顺序对连接到第三串选择线SSL[3]的单元串中包括的存储单元中连接到每个字线的存储单元执行第一编程操作第一PGM。然后，可以按照从第一字线WL[1]到第二字线WL[2]的顺序对连接到第四串选择线SSL[4]的单元串中包括的存储单元中连接到每个字线的存储单元执行第一编程操作第一PGM。
进一步参照图13B，在完成对连接到第一字线WL[1]和第二字线WL[2]的存储单元的第一编程操作第一PGM的执行之后，可以执行第二编程操作第二PGM。在示例性实施例中，可以对在相同字线内首先连接到除了第一串选择线SSL[1]之外的串选择线的单元串中包括的存储单元执行第二编程操作第二PGM。
在示例中，可以按照从第四串选择线SSL[4]到第一串选择线SSL[1]的顺序对连接到第一字线WL[1]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第二编程操作第二PGM。可选地，在可修改的实施例中，也可以按照第四串选择线SSL[4]，第二串选择线SSL[2]，第三串选择线SSL[3]和第一串选择线SSL[1]的顺序对连接到第一字线WL[1]的存储单元中连接到每个串选择线的单元串中包括的存储单元执行第二编程操作第二PGM。
在示例性实施例中，可以交替地执行对第一字线WL[1]的第二编程操作第二PGM和对第三字线WL[3]的第一编程操作第一PGM。例如，在对连接到第四串选择线SSL[4]的单元串中包括的存储单元中连接到第一字线WL[1]的存储单元执行第二编程操作第二PGM之后，可以对连接到第一串选择线SSL[1]的单元串中包括的存储单元中连接到第三字线WL[3]的存储单元执行第一编程操作第一PGM。然后，可以对连接到第三串选择线SSL[3]的单元串中包括的存储单元中连接到第一字线WL[1]的存储单元执行第二编程操作第二PGM，然后，可以对连接到第二串选择线SSL[2]的单元串中包括的存储单元中连接到第三字线WL[3]的存储单元执行第一编程操作第一PGM。
图14是根据本公开另一示例性实施例的存储块的概念图。例如，图14可以是存储块BLK1a的元件中的位线BLa，多个串选择线Global_SSLa和SSL1a至SSL4a，多个字线WL1至WLm(其中m是正整数)，多个地选择线GSL1a至GSL4a和公共源极线CSLa的示意性截面图。
参照图14，可以基于施加到第一串选择线SSL1a至第四串选择线SSL4a的电压，根据每个串选择线执行存储操作。例如，通过第一柱P1a和第一串选择线SSL1a形成的晶体管可以具有第一电平的阈值电压，并且通过第一柱Pla和第二至第四串选择线SSL2a至SSL4a形成的晶体管可以具有低于第一电平的第二电平的阈值电压。此外，通过第二柱P2a和第二串选择线SSL2a形成的晶体管可以具有第一电平的阈值电压，并且通过第二柱P2a以及第一串选择线SSL1a，第三串选择SSL3a和第四串选择SSL4a形成的晶体管可以具有第二电平的阈值电压。此外，通过第三柱P3a和第三串选择线SSL3a形成的晶体管可以具有第一电平的阈值电压，通过第三柱P3a以及第一串选择线SSL1a，第二串选择线SSL2a和第四串选择线SSL4a形成的晶体管可以具有第二电平的阈值电压。此外，通过第四柱P4a和第四串选择线SSL4a形成的晶体管可以具有第一电平的阈值电压，通过第四柱P4a以及第一串选择线SSL1a至第三串选择线SSL3a形成的晶体管可以具有在第二电平的阈值电压。
例如，当将第一电平或更高电平的选择电压施加到第一串选择线SSL1a时，可以执行对由第一柱P1a和字线WL1至WLm形成的存储单元的存储操作。在这种情况下，可以将等于或高于第二电平或低于第一电平的电平的电压施加到第二串选择线SSL2a至第四串选择线SSL4a。因此，可以不选择除第一柱P1a之外的其他柱。
换句话说，在当前实施例中，代替如图4中的物理分离，可以执行串选择线SSL1a至SSL4a之间的逻辑分离。在沿水平方向延伸的串选择线堆叠在位线BLa和公共源极线CSLa上之后，可以对通过串选择线形成的晶体管执行编程操作，使得串选择线可以在逻辑上彼此分离。
图15是根据本公开的示例性实施例的存储设备被应用于固态驱动器(SSD)系统的示例的框图。
参照图15，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以经由信号连接器向主机1100发送信号/从主机1100接收信号，并且可以通过电源连接器接收电力。SSD1200可以包括SSD控制器1210，辅助电源1220和存储设备1230，1240和1250。在这种情况下，SSD 1200可以使用参照图1和图13B描述的上述实施例来实现。因此，存储设备1230，1240和1250中的每一个可以执行包括多个步骤的数据编程操作。存储设备1230，1240和1250中的每一个可以包括重编程控制器1232。因此，可以基于串选择线的恶化程度来不对称地控制编程间隔。因此，可以提高SSD系统1000的数据的可靠性。
虽然已经参照其实施例具体示出和描述了本公开，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种存储设备，包括：
存储单元阵列，包含多个串选择线、分别连接到多个串选择线并且包括多个存储单元的多个单元串、以及连接到多个存储单元的多个字线；
控制逻辑电路，被配置为控制关于多个存储单元的多个数据编程步骤；以及
行译码器，被配置为基于控制逻辑电路的控制来激活多个串选择线，
其中，多个数据编程步骤包括第一编程操作和第二编程操作，在第一编程操作和第二编程操作之间形成编程间隔，并且
控制逻辑电路包括重编程控制器，被配置为控制行译码器，使得在连接到第一字线的存储单元中连接到不同串选择线的存储单元中编程间隔不同。
2.根据权利要求1所述的存储设备，其中，多个串选择线包括第一串选择线、第二串选择线和第三串选择线，并且控制逻辑电路控制行译码器，使得连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元中的编程间隔长于连接到第一字线的存储单元中连接到第二串选择线和第三串选择线的单元串中包括的存储单元中的编程间隔。
3.根据权利要求1所述的存储设备，其中，控制逻辑电路控制行译码器首先对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第一编程操作，并且控制行译码器最后对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第二编程操作。
4.根据权利要求1所述的存储设备，其中，控制逻辑电路控制行译码器最后对连接到第一字线的存储单元中连接到第二串选择线的单元串中包括的存储单元执行第一编程操作，并且控制行译码器首先对连接到第二串选择线的单元串中包括的存储单元执行第二编程操作。
5.根据权利要求4所述的存储设备，其中，第二串选择线被设置为多个串选择线中具有最高恶化耐久性的串选择线。
6.一种操作包括存储单元阵列的存储设备的方法，所述存储单元阵列包括多个串选择线、分别连接到多个串选择线并包括多个存储单元的多个单元串、以及连接到多个存储单元的多个字线，所述方法包括：
对连接到多个字线中的第一字线的存储单元执行第一编程操作；
对连接到多个字线中的第二字线的存储单元执行第一编程操作；以及
对连接到第一字线的存储单元执行第二编程操作，
其中，在连接到第一字线的存储单元中连接到不同串选择线的单元串中包括的存储单元中，第一编程操作和第二编程操作之间的第一间隔不同。
7.根据权利要求6所述的方法，其中，第一串选择线是被设置为具有最低恶化耐久性的串选择线的串选择线，并且连接到第一串选择线的单元串中包括的存储单元中的第一间隔长于连接到除第一串选择线之外的串选择线的单元串中包括的存储单元的第一间隔。
8.根据权利要求6所述的方法，其中，对连接到第一字线的存储单元执行第一编程操作包括：
对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第一编程操作；以及
对连接到第一字线的存储单元中连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第一编程操作。
9.根据权利要求8所述的方法，其中，对连接到第一字线的存储单元执行第二编程操作包括：
对连接到第一字线的存储单元中连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第二编程操作；以及
对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第二编程操作。
10.根据权利要求6所述的方法，其中，在连接到第一字线的存储单元中连接到不同串选择线的单元串中包括的存储单元中，第一编程操作和第二编程操作之间的第二间隔不同。
11.根据权利要求10所述的方法，其中，第二串选择线被设置为多个串选择线中具有最高恶化耐久性的串选择线。
12.根据权利要求6所述的方法，其中，第一字线和第二字线的位置彼此相邻。
13.根据权利要求12所述的方法，其中，多个单元串的一侧连接到一个或多个公共源极线，并且多个单元串的另一侧连接到多个位线，并且每个单元串中的第一编程操作和第二编程操作在公共源极线中沿多个位线的方向执行，并且第二字线位于第一字线的上方。
14.根据权利要求12所述的方法，其中，多个单元串的一侧连接到一个或多个公共源极线，并且多个单元串的另一侧连接到多个位线，并且每个单元串中的第一编程操作和第二编程操作在位线中沿公共源极线的方向执行，并且第一字线位于第二字线的上方。
15.一种操作包括存储单元阵列的存储设备的方法，所述存储单元阵列包括多个串选择线、分别连接到多个串选择线并包括多个存储单元的多个单元串、以及连接到多个存储单元的多个字线，所述方法包括：
对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第一编程操作；
对连接到第一字线的存储单元中连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第一编程操作；
对连接到第二字线的存储单元执行第一编程操作；
对连接到第一字线的存储单元中连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第二编程操作；以及
对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第二编程操作。
16.根据权利要求15所述的方法，其中，对连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第一编程操作包括：最后对连接到第一字线的存储单元中连接到第二串选择线的单元串中包括的存储单元执行第一编程操作，以及对连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第二编程操作包括：首先对连接到第一字线的存储单元中连接到第二串选择线的单元串中包括的存储单元执行第二编程操作。
17.根据权利要求15所述的方法，其中，第二字线位于第一字线下方。
18.根据权利要求15所述的方法，其中，第二字线位于第一字线上方。
19.根据权利要求15所述的方法，其中，第一串选择线是被设置为多个串选择线中具有最低恶化耐久性的串选择线的串选择线。
20.根据权利要求15所述的方法，其中，基于第一电平的脉冲电压执行第一编程操作，并且基于不同于第一电平的第二电平的脉冲电压执行第二编程操作。
CN201910192540.7A 2018-03-30 2019-03-14 具有提高的数据可靠性的存储设备及其操作方法 Pending CN110322916A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0037763 2018-03-30
KR1020180037763A KR102434986B1 (ko) 2018-03-30 2018-03-30 데이터 신뢰성이 개선된 메모리 장치 및 이의 동작방법

Publications (1)

Publication Number Publication Date
CN110322916A true CN110322916A (zh) 2019-10-11

Family

ID=68055364

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910192540.7A Pending CN110322916A (zh) 2018-03-30 2019-03-14 具有提高的数据可靠性的存储设备及其操作方法

Country Status (3)

Country Link
US (2) US11049577B2 (zh)
KR (1) KR102434986B1 (zh)
CN (1) CN110322916A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7102304B2 (ja) * 2018-09-14 2022-07-19 キオクシア株式会社 メモリシステム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130275658A1 (en) * 2012-04-17 2013-10-17 Jinman Han Flash memory device and method of programming the same
US20160027514A1 (en) * 2014-07-22 2016-01-28 Jaesung SIM Nonvolatile memory device and programming method thereof
CN107393590A (zh) * 2016-04-04 2017-11-24 三星电子株式会社 非易失性存储设备及其编程方法
CN107731252A (zh) * 2016-08-10 2018-02-23 三星电子株式会社 非易失性存储器设备和包括其的存储设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1035987A (en) * 1911-10-19 1912-08-20 Albert J Merkelbach Burial-vault.
KR100764750B1 (ko) 2006-10-16 2007-10-08 삼성전자주식회사 유연한 어드레스 맵핑 스킴을 갖는 플래시 메모리 장치
KR100909968B1 (ko) * 2007-06-12 2009-07-29 삼성전자주식회사 구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그구동방법
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
KR101635504B1 (ko) 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
KR20120096212A (ko) * 2011-02-22 2012-08-30 삼성전자주식회사 비휘발성 메모리 장치, 메모리 컨트롤러, 및 이들의 동작 방법
US8767910B2 (en) 2011-06-22 2014-07-01 Medtronic Navigation, Inc. Hybrid multi-row detector and flat panel imaging system
KR101893145B1 (ko) 2011-12-06 2018-10-05 삼성전자주식회사 메모리 시스템들 및 그것들의 블록 복사 방법들
KR102072449B1 (ko) 2012-06-01 2020-02-04 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 리페어 방법
KR20150010134A (ko) * 2013-07-18 2015-01-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102117919B1 (ko) 2013-10-24 2020-06-02 삼성전자주식회사 저장 장치 및 그것의 프로그램 방법
KR102271462B1 (ko) * 2015-01-13 2021-07-05 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것의 프로그램 방법
KR102444238B1 (ko) 2016-02-26 2022-09-16 삼성전자주식회사 메모리 장치의 프로그램 방법 및 이를 적용하는 메모리 시스템
JP6433933B2 (ja) 2016-03-14 2018-12-05 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US10325657B2 (en) * 2017-01-25 2019-06-18 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of programming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130275658A1 (en) * 2012-04-17 2013-10-17 Jinman Han Flash memory device and method of programming the same
US20160027514A1 (en) * 2014-07-22 2016-01-28 Jaesung SIM Nonvolatile memory device and programming method thereof
CN107393590A (zh) * 2016-04-04 2017-11-24 三星电子株式会社 非易失性存储设备及其编程方法
CN107731252A (zh) * 2016-08-10 2018-02-23 三星电子株式会社 非易失性存储器设备和包括其的存储设备

Also Published As

Publication number Publication date
US20210125676A1 (en) 2021-04-29
KR102434986B1 (ko) 2022-08-22
US11315646B2 (en) 2022-04-26
KR20190114683A (ko) 2019-10-10
US20190304554A1 (en) 2019-10-03
US11049577B2 (en) 2021-06-29

Similar Documents

Publication Publication Date Title
US9947407B2 (en) Techniques for programming of select gates in NAND memory
US9053794B2 (en) Nonvolatile memory device and related method of operation
US9361991B1 (en) Efficient scanning of nonvolatile memory blocks
KR102024850B1 (ko) 3차원 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
US9633742B2 (en) Segmentation of blocks for faster bit line settling/recovery in non-volatile memory devices
US9978456B2 (en) Techniques for reducing read disturb in partially written blocks of non-volatile memory
CN109427397B (zh) 基于子块位置操作存储器装置的方法和相关存储器系统
CN109979511A (zh) 操作非易失性存储器装置的方法以及擦除数据的方法
CN105810249B (zh) 用于非易失性存储器装置的操作参数的快速适应性整理
US10056148B2 (en) Nonvolatile memory device including multi-plane structure
CN108122566B (zh) 用于执行部分读操作的非易失性存储器件及其读取方法
US9349458B2 (en) Biasing of unselected blocks of non-volatile memory to reduce loading
CN110211620A (zh) 具有改进的编程性能的存储器设备及其操作方法
CN109817266A (zh) 非易失性存储设备及其擦除方法
US9595338B2 (en) Utilizing NAND strings in dummy blocks for faster bit line precharge
CN108231103B (zh) 具有虚设单元的非易失性存储器装置及控制其的方法
CN111179992A (zh) 具有改进的电特性的竖直存储器装置及其操作方法
KR102497212B1 (ko) 비휘발성 메모리 장치 및 이의 동작 방법
CN109524045B (zh) 非易失性存储器器件及其操作方法
US10803958B2 (en) Non-volatile memory device and a method of operating the same
CN110322916A (zh) 具有提高的数据可靠性的存储设备及其操作方法
KR102361642B1 (ko) 비휘발성 메모리 장치의 프로그램 방법 및 동작 방법
US11205485B2 (en) Three-dimensional NAND flash memory device having improved data reliability by varying program intervals, and method of operating the same
CN117877554A (zh) 非易失性存储器设备、存储设备及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination