CN107393590A - 非易失性存储设备及其编程方法 - Google Patents

Abstract

一种包括排列在多个单元串中的多个存储单元的非易失性存储设备的编程方法包括：顺序地在第一间隔期间将第一通过电压施加到连接到多个存储单元的字线的未选择的字线并在第二间隔期间将高于第一通过电压的第二通过电压施加到未选择的字线；以及在第一间隔中将编程电压施加到连接到多个存储单元的字线的选择的字线之后，将低于编程电压的放电电压施加到选择的字线，以及在第二间隔期间将编程电压施加到选择的字线。

Description

非易失性存储设备及其编程方法

相关申请的交叉引用

本申请要求于2016年4月4日在韩国知识产权局提交的韩国专利申请第10-2016-0040942号的权益，其公开内容通过引用整体并入本文。

技术领域

本发明构思的至少一些示例实施例涉及一种半导体存储设备，更具体地，涉及一种非易失性存储设备的编程方法，其中存储单元使用具有放电间隔的编程电压被编程为具有阈值电压，其具有期望的阈值电压分布。

背景技术

半导体存储设备可以主要地分为易失性存储设备和非易失性存储设备。当电源中断时，易失性存储设备可能丢失存储的数据。易失性存储设备包括静态随机存取存储器(SRAM)、动态RAM(DRAM)等。

非易失性存储设备具有即使在电源中断时仍保持存储的数据的特性。由于该特性，非易失性存储设备可以用作安装在便携式和/或电子产品上的存储介质等。非易失性存储设备包括闪存设备、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存设备正广泛用作诸如智能手机、数码相机、固态驱动器(SSD)等的电子产品的存储设备。

为了提高半导体存储设备的集成度，正在研究其中存储单元三维地(3D)堆叠的闪存设备。在3D闪存设备中，可能发生字线之间的寄生电阻和电容差。由于寄生电阻和电容差，可能出现在闪存设备的编程操作中选择的存储单元的编程电压过冲或者编程电压建立时间延长的问题。该问题导致闪存设备的编程性能的劣化。

发明内容

本发明构思的至少一些示例实施例提供了一种非易失性存储设备的编程方法，其中使用具有放电间隔的编程电压来提高编程性能。

根据本发明构思的至少一些示例实施例，一种包括排列在多个单元串中的多个存储单元的非易失性存储设备的编程方法包括：顺序地在第一间隔期间将第一通过电压施加到连接到多个存储单元的字线的未选择的字线并在第二间隔期间将高于第一通过电压的第二通过电压施加到未选择的字线；以及在第一间隔中将编程电压施加到连接到多个存储单元的字线的选择的字线之后，将低于编程电压的放电电压施加到选择的字线，以及在第二间隔期间将编程电压施加到选择的字线。

根据本发明构思的至少一些示例实施例，一种非易失性存储设备包括：存储单元阵列，包括排列在多个单元串中的多个存储单元；地址解码器，其通过字线连接到多个单元串的多个存储单元，通过串选择线连接到多个单元串的串选择晶体管，并且通过地选择线连接到多个单元串中的地选择晶体管；以及编程控制逻辑，被配置为使得在编程操作中在第一间隔期间将第一通过电压施加到字线的未选择的字线，在第二间隔期间将高于第一通过电压的第二通过电压施加到未选字的字线，在第一间隔期间将编程电压施加到字线的选择的字线之后，将低于编程电压的放电电压施加到选择的字线，以及在第二间隔期间将编程电压施加到选择的字线。

根据本发明构思的至少一些示例实施例，一种方法包括从非易失性存储设备的多条字线当中选择字线，多条字线的每一条字线连接到来自非易失性存储设备的多个非易失性存储单元当中的存储单元；在顺序的第一时间间隔、第二时间间隔和第三时间间隔上通过以下步骤对连接到选择的字线的存储单元执行编程操作，在第一时间间隔期间将编程电压施加到选择的字线，在第二时间间隔期间将低于编程电压的放电电压施加到选择的字线，并在第三时间间隔期间将高于放电电压的电压施加到选择的字线，以及在第一时间间隔期间将第一通过电压施加到未选择的字线，在第三时间间隔期间将高于第一通过电压的第二通过电压施加到未选择的字线，以及在第二时间间隔期间将低于第二通过电压的电压施加到未选择的字线，未选择的字线是来自多条字线当中的除了选择的字线之外的字线。

附图说明

通过参考附图详细描述本发明构思的示例实施例，本发明构思的示例实施例的上述和其他特征和优点将变得更加明显。附图旨在描绘本发明构思的示例实施例，并且不应被解释为限制权利要求的预期范围。除非明确指出，否则附图不应被认为是按比例绘制的。

图1是示意性地示出根据本发明构思的至少一个示例实施例的存储系统的框图；

图2是详细示出包括在图1中的非易失性存储设备的框图；

图3是用于描述图2的存储单元阵列的示例结构的图；

图4是示出图3的存储单元阵列的示例的电路图；

图5是示出图4的存储单元阵列的透视图；

图6是示出在编程操作期间施加到图3的存储单元阵列的电压条件的表；

图7是示出根据图6的电压条件的存储单元阵列中的电压变化的时序图；

图8A至图8C是用于示意性地描述根据存储在存储单元中的数据位的数量的阈值电压分布的图；

图9是示出用于将存储单元编程为多层级数据的一系列编程脉冲的图；

图10A和图10B是示出根据字线之间的寄生电阻和电容差的编程电压的图；

图11是示出具有图10A和图10B的编程电压的类型的闪存设备的晶片位置(wafersite)的图；

图12至图19是用于描述根据本发明构思的至少一些示例实施例的非易失性存储设备的编程方法的图；

图20是用于描述根据本发明构思的至少一个示例实施例的非易失性存储设备的操作方法的图；

图21是示出将根据本发明构思的至少一些示例实施例的非易失性存储设备应用于存储卡系统的示例的框图；

图22是示出将根据本发明构思的至少一些示例实施例的非易失性存储设备应用于固态驱动器(SSD)系统的示例的框图；

图23是用于描述包括根据本发明构思的至少一些示例实施例的非易失性存储设备的嵌入式多媒体卡(eMMC)系统的框图；和

图24是用于描述包括根据本发明构思的至少一些示例实施例的非易失性存储设备的通用闪存存储(UFS)系统的框图。

具体实施方式

作为在本发明构思的领域中的传统，在功能块、单元和/或模块方面描述并且在附图中示出实施例。本领域技术人员将理解，这些块、单元和/或模块在物理上由诸如逻辑电路、分立组件、微处理器、硬连线电路、存储元件、布线连接等的电子(或光学)电路实现，其可以使用基于半导体的制造技术或其他制造技术形成。在块、单元和/或模块由微处理器或类似物实现的情况下，它们可以使用软件(例如，微代码)编程以执行本文所讨论的各种功能，并且可以可选地由固件和/或软件驱动。可替换地，每个块、单元和/或模块可通过专用硬件来实现，或者每个块、单元和/或模块可以实现为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联的电路)的组合。此外，在不脱离本发明构思的范围的情况下，实施例的每个块、单元和/或模块可以物理地分离成两个或更多个交互和离散的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的块、单元和/或模块可以物理地结合成更复杂的块、单元和/或模块。

图1是示意性地示出根据本发明构思的至少一个示例实施例的存储系统的框图。

参考图1，存储系统10可以包括非易失性存储设备100和控制非易失性存储设备100的存储器控制器200。非易失性存储设备100可以是闪存设备，例如，NAND闪存设备。然而，应当理解，本发明构思的至少一些示例实施例不限于NAND闪存设备。

非易失性存储设备100可以包括具有以行(字线)和列(位线)排列的存储单元的存储单元阵列110。每个存储单元可以存储1位数据(单个的位)或M位数据(多位，其中M是2或更大)。每个存储单元可以实现为具有电荷存储层(诸如浮动栅极或电荷俘获层)的存储单元、具有可变电阻器的存储单元等。

存储单元阵列110可以被实现为具有单层阵列结构(二维(2D)阵列结构)或多层阵列结构(三维(3D)阵列结构)。以整体方式在具有形成在衬底上或衬底中的电路的存储单元阵列中的至少一个的物理层级处，在布置在硅衬底上的有源区域上，形成3D存储阵列，其中所述电路用作与存储单元的操作相关的电路。术语“整体(monolithic)”意指构成阵列的每个层级的层直接堆叠在阵列的每个较低层级的层上。

根据本发明构思的至少一个示例实施例，3D存储阵列包括在垂直方向上布置的NAND串，使得至少一个存储单元位于另一存储单元上。至少一个存储单元可以包括电荷俘获层。美国专利第7,679,133号、第8,553,466号、第8,654,587号和第8,559,235号以及美国专利申请公开第2011-0233648号(其每个的全部内容通过引用并入本文)描述了包括多个层级以及在层级之间共享的字线和/或位线的3D存储阵列的适当组件。此外，美国专利申请公开第2014-0334232号和美国专利第8,488,381号的全部内容通过引用并入本文。

存储器控制器200可以通过各种接口与主机通信。存储器控制器200可以通过各种接口之一与例如主机通信，所述各种接口的示例包括但不限于通用串行总线(USB)接口、多媒体卡(MMC)接口、外围组件互连高速(PCI-E)接口、高级技术附件(ATA)接口、串行ATA(SATA)接口、并行ATA(PATA)接口、串行附接的小型计算机系统(SAS)接口、小型计算机系统接口(SCSI)、嵌入式MMC(eMMC)接口和增强型小磁盘接口(ESDI)。

存储器控制器200可以控制非易失性存储设备100，以便响应于来自主机的读取/写入请求，读取存储在非易失性存储设备100中的数据DATA，或者将数据DATA写入到非易失性存储设备100。存储器控制器200可以向非易失性存储设备100提供命令CMD、地址ADDR和控制信号CTRL，并且控制关于非易失性存储设备100的编程、读取和擦除操作。

非易失性存储设备100可以响应于从存储器控制器200接收的地址ADDR、命令CMD和控制信号CTRL来执行编程、擦除和读取操作。

编程控制逻辑140基于根据本发明构思的至少一些示例实施例的编程方法来控制非易失性存储设备100的整体操作。根据至少一些示例实施例，编程控制逻辑140可以通过控制电压发生器150和地址解码器120中的一个或两个的操作来控制对非易失性存储设备100的选择的和/或未选择的字线施加各种电压。

例如，编程控制逻辑140可以顺序地在第一间隔期间施加第一通过电压并且在第二间隔期间施加高于第一通过电压的第二通过电压到连接到多个存储单元的字线的未选择的字线。在第一间隔期间，在向连接到多个存储单元的字线的选择的字线施加编程电压之后，编程控制逻辑140可以将低于编程电压的放电电压施加到所述选择的字线，并且可以在第二间隔期间向其施加编程电压。

编程控制逻辑140可以基于编程电压的电平以及在选择的字线和未选择的字线之间的耦合率来调整放电电压和第二通过电压。在施加到选择的字线的放电电压的施加中，编程控制逻辑140可以根据编程电压的电平调整施加放电电压的间隔、施加放电电压的时间点、以及放电电压的电平。

非易失性存储设备100允许在编程操作中将具有放电间隔的编程电压施加到选择的字线，并且因此可以防止编程电压过冲或者在即使当选择的字线WL的电压被耦合到被施加通过电压的未选择的字线的电压时，也可以允许被施加编程电压的选择的字线的电压被快速地建立为(即，快速增加到)目标编程电压电平。

根据本发明构思的至少一个示例实施例，存储器控制器200和编程控制逻辑140可以各自包括一个或多个电路或电路系统(circuitry)(例如，硬件)或由一个或多个电路或电路系统(例如，硬件)实现，该电路或电路系统被具体地构造为实现和/或控制在本公开中描述的由存储器控制器200或编程控制逻辑140(或其元件)执行的操作中的一些或全部。根据本发明构思的至少一个示例实施例，存储器控制器200和编程控制逻辑140中的每一个可以包括存储器和执行存储在存储器中的计算机可读代码(例如，软件和/或固件)的一个或多个处理器或由存储器和执行存储在存储器中的计算机可读代码(例如，软件和/或固件)的一个或多个处理器实现，一个或多个计算机可读代码包括用于使一个或多个处理器执行和/或控制本文描述为由存储器控制器200或编程控制逻辑140(或其元件)执行的操作中的一些或全部的指令。根据本发明构思的至少一个示例实施例，存储器控制器200和编程控制逻辑140中的每一个可以通过例如上述硬件和执行计算机可读代码的处理器的组合来实现。

图2是详细示出包括在图1中的非易失性存储设备的框图。

参考图2，非易失性存储设备100可以包括存储单元阵列110、地址解码器120、数据输入和输出(I/O)电路130、编程控制逻辑140和电压发生器150。地址解码器120和电压发生器150可以各自由电路系统或一个或多个电路实现。

存储单元阵列110可以连接到字线WL、串选择线SSL、地选择线GSL和位线BL。存储单元阵列110可以通过字线WL、串选择线SSL和地选择线GSL连接到地址解码器120，并且通过位线BL连接到数据I/O电路130。存储单元阵列110可以包括多个块BLK0至BLKz。

块BLK0至BLKz中的每一个可以包括多个存储单元和多个选择晶体管。存储单元可以连接到字线WL，并且选择晶体管可以连接到串选择线SSL或地选择线GSL。块BLK0至BLKz中的每一个的存储单元可以通过在垂直于衬底的方向上堆叠而形成3D结构。块BLK0至BLKz中的每一个的存储单元可以形成为存储1位数据的单层级单元或者形成为存储多位数据的多层级单元(MLC)。

地址解码器120被形成为对存储单元阵列110的行执行选择和驱动操作。地址解码器120将从电压发生器150提供的各种字线电压传送(例如，施加)到字线。在编程操作期间，地址解码器120将编程电压和验证电压传送(例如，施加)到选择的字线，并且将通过电压传送(例如，施加)到未选择的字线。通过电压可以是高电压。高电压可以是具有比通过泵浦电源电压生成的电源电压高的电平的电压。编程电压可以是具有比通过电压高的电平的高电压。

在读取操作期间，地址解码器120将从电压发生器150提供的选择的读取电压传送(例如，施加)到选择的字线，并将未选择的读取电压传送(例如，施加)到未选择的字线。

数据I/O电路130通过位线BL连接到存储单元阵列110。数据I/O电路130从外部接收数据DATA，并将接收到的数据DATA存储在存储单元阵列110中。此外，数据I/O电路130读取存储在存储单元阵列110中的数据DATA，并传送(例如，施加)读取的数据到外部。例如，数据I/O电路130可以包括诸如列选择门、页缓冲器、数据缓冲器等的组件。作为另一示例，数据I/O电路130可以包括诸如列选择栅极、写驱动器、读出放大器、数据缓冲器等的组件。

编程控制逻辑140在使用根据本发明构思的至少一些示例实施例的编程方法的编程操作过程中控制非易失性存储设备100的整体操作。编程控制逻辑140进行控制，使得在编程操作中，在第一间隔期间将第一通过电压施加到字线的未选择的字线，并且在第二间隔期间向其施加高于第一通过电压的第二通过电压，并且在第一间隔期间向字线的选择的字线施加编程电压之后，向其施加低于编程电压的放电电压，并且在第二间隔期间向其施加编程电压。

编程控制逻辑140可以基于选择的字线的编程电压的电平以及选择的字线和未选择的字线之间的耦合率来调整施加到选择的字线的放电电压。编程控制逻辑140可以进行调整，使得当编程电压的电平增加时，施加放电电压的间隔延长，施加放电电压的时间点提前(即，使其更快)，和/或增加放电电压的电平。

编程控制逻辑140可以基于选择的字线的编程电压的电平以及选择的字线和未选择的字线之间的耦合率来调整施加到未选择的字线的第二通过电压。编程控制逻辑140可以控制第二通过电压，使得当编程电压的电平增加时，其电平增加。

电压发生器150被形成为生成在非易失性存储设备100中需要的各种电压。电压发生器150可以生成在编程控制逻辑140中需要的各种电压，以将生成的电压提供到地址解码器120。

电压发生器150连接到地址解码器120，使得在非易失性存储设备100的编程操作中，接地电压VSS被提供到地选择线GSL，电源电压VCC被提供到选择的串选择线SSL，接地电压VSS被提供到未选择的串选择线SSL，编程电压VPGM被施加到选择的字线WL，第一通过电压Vpass1和第二通过电压Vpass2被施加到未选择的字线WL，接地电压VSS被提供到选择的位线BL，电源电压VCC被提供到未选择的位线BL。

图3是用于描述图2的存储单元阵列的示例结构的图。

参考图3，示出了其中存储单元阵列110被划分为多个(例如，1024)存储块BLK0至BLK1023的NAND闪存设备。存储在相应存储块BLK0至BLK1023中的数据片可以被同时擦除。存储块是同时擦除的存储单元的最小单位。

每个存储块BLK0至BLK1023具有分别与位线BL对应的多个列。在被称为全位线(ABL)架构的一个实施例中，ABL BL0至BL(m-1)可同时选择读取和编程操作。包括在公共字线中并且连接到ABL BL0至BL(m-1)的存储单元可以被同时编程。

根据本发明构思的至少一个示例实施例，包括在同一列中的多个存储单元MC0至MCm-1串联连接以形成NAND串111。NAND串111的一端通过由串选择线SSL控制的选择晶体管SST连接到对应的位线BL0，并且NAND串111的另一端通过由地选择线GSL控制的地选择晶体管GST连接到公共源极线CSL。

在被称为奇偶架构的另一实施例中，位线被划分为偶数位线BLe和奇数位线BLo。在奇偶架构中，包括在公共字线中并且连接到奇数位线BLo的存储单元在第一时间被编程，相反地，包括在公共字线中并连接到偶数位线BLe的存储单元可以在第二时间被编程。

图4是示出图3的存储单元阵列的示例的电路图。

参考图4，现在将描述图3中描述的存储块BLK0至BLK1023的单个存储块BLKi的一部分。根据至少一些示例实施例，块BLK0至BLK1023中的每一个可以包括图4中所示的结构并描述如下。

存储单元阵列110a可以包括多个存储块，并且每个存储块可以包括多个NAND串NS11至NS33、多条字线WL1至WL8、多条位线BL1至BL3、多条地选择线GSL1至GSL3、多条串选择线SSL1至SSL3和公共源极线CSL。这里，根据实施例，可以不同地改变NAND串的数量、字线的数量、位线的数量、地选择线的数量以及串选择线的数量。

在第一位线BL1和公共源极线CSL之间提供NAND串NS11、NS21和NS31，在第二位线BL2和公共源极线CSL之间提供NAND串NS12、NS22和NS32，以及在第三位线BL3和公共源极线CSL之间提供NAND串NS13、NS23和NS33。每个NAND串(例如，NS11)可以包括串联连接的串选择晶体管SST、多个存储单元MC1至MC8和地选择晶体管GST。在下文中，为了便于描述，将NAND串称为串。

共同连接到单个位线的串构成单个列。例如，共同连接到第一位线BL1的串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的串NS12、NS22和NS32可以对应于第二列，并且共同连接到第三位线BL3的串NS13、NS23和NS33可以对应于第三列。

连接到单个串选择线的串构成单个行。例如，连接到第一串选择线SSL1的串NS11、NS12和NS13可以对应于第一行，连接到第二串选择线SSL2的串NS21、NS22和NS23可以对应于第二行，并且连接到第三串选择线SSL3的串NS31、NS32和NS33可以对应于第三行。

串选择晶体管SST连接到对应的串选择线SSL1至SSL3。多个存储单元MC1至MC8分别连接到对应的字线WL1至WL8。地选择晶体管GST连接到对应的地选择线GSL1至GSL3。串选择晶体管SST连接到对应的位线BL1至BL3，并且地选择晶体管GST连接到公共源极线CSL。

在本实施例中，具有相同高度的字线(例如，WL1)彼此共同连接，串选择线SSL1至SSL3彼此分离，并且地选择线GSL1至GSL3也分离彼此。例如，当编程连接到第一字线WL1的串NS11、NS12和NS13中包括的存储单元时，选择第一字线WL1和第一串选择线SSL1。然而，本发明构思的至少一些示例实施例不限于此，在另一实施例中，地选择线GSL1至GSL3可以彼此共同连接。

图5是示出图4的存储单元阵列的透视图。

参考图5，存储单元阵列110a在垂直于衬底SUB的方向上形成。在图5中，虽然存储块被示出为包括两条选择线GSL和SSL、八条字线WL1至WL8和三条位线BL1至BL3，但存储块实际上可以包括多于或少于这些数量的组件。

衬底SUB具有第一导电类型(例如，P型)，并且沿着第一方向(例如，Y方向)延伸的公共源极线CSL掺杂有具有第二导电类型(例如，例如N型)的杂质，并且设置在衬底SUB上。沿着第一方向延伸的多个绝缘层IL沿着第三方向(例如，Z方向)顺序地设置在两条相邻的公共源极线CSL之间的衬底SUB的区域上，并且多个绝缘层IL沿着第三方向彼此间隔开期望的或可选地，预定的距离。例如，多个绝缘层IL可以包括诸如硅氧化物的绝缘材料。

在两条相邻的公共源极线CSL之间的衬底SUB的区域上设置沿着第一方向顺序设置并且沿第三方向穿过多个绝缘层IL的多个柱P。例如，多个柱P可以穿过多个绝缘层IL以与衬底SUB接触。具体地，每个柱P的表面层S可以包括具有第一导电类型的硅材料并用作沟道区。同时，每个柱P的内层I可以包括诸如硅氧化物的绝缘材料或气隙。

在两条相邻的公共源极线CSL之间的区域中，沿着绝缘层IL、柱P和衬底SUB的暴露表面设置电荷存储层CS。电荷存储层CS可以包括栅极绝缘层(可以称为“隧道绝缘层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。此外，在两条相邻的公共源极线CSL之间的区域中，诸如选择线GSL和SSL以及字线WL1至WL8的栅电极GE设置在电荷存储层CS的暴露的表面上。

漏极或漏极接触DR分别设置在多个柱P上。例如，漏极或漏极接触DR可以包括掺杂有具有第二导电类型的杂质的硅材料。沿着第二方向(例如，X方向)延伸并且沿着第一方向彼此间隔期望的或者可选地间隔预定距离的位线BL1至BL3设置在漏极接触DR上。

图6是示出在编程操作期间施加到图3的存储单元阵列110的电压条件的表。图7是示出根据图6的电压条件的存储单元阵列110中的电压变化的时序图。

参考图3、图6和图7，在第一时间T1，将接地电压VSS提供到地选择线GSL，并且地选择晶体管GST截止。将电源电压VCC提供到选择的串选择线SSL，并且串选择晶体管SST导通。将接地电压VSS提供到未选择的串选择线SSL。将接地电压VSS提供到选择的位线BL，并且将电源电压VCC提供到未选择的位线BL。编程电压VPGM被施加到字线的选择的字线WL，并且第一通过电压Vpass1被施加到未选择的字线WL。

在第二时间T2，将高于第一通过电压Vpass1的第二通过电压Vpass2施加到字线的未选择的字线WL。在这种情况下，选择的字线WL(被施加编程电压VPGM的电压)可以通过寄生电阻和字线之间的电容差被耦合到一条或多条未选择的字线WL(施加第二通过电压Vpass2)的电压。因此，例如，作为耦合的结果，选择的字线WL的编程电压VPGM增加，因此可以缩短选择的字线WL的编程电压VPGM达到目标编程电压电平的时间。这里，例如由于字线之间的寄生电阻和/或电容而发生的耦合可以可互换地称为字线的电压之间的耦合和字线之间的耦合本身。

图8A至图8C是用于根据存储在存储单元中的数据位的数量来示意性地描述阈值电压分布的图。

当在单个存储单元中存储1位数据(2层级数据/1页数据)时，每个存储单元可以具有如图8A所示的具有擦除状态E的存储单元的阈值电压分布20和具有第一编程状态P1的存储单元的阈值电压分布21。阈值电压分布20可以包括擦除的存储单元的阈值电压，并且另一个阈值电压分布21可以包括编程的存储单元的阈值电压。电压VP1指示用于确定是否每个存储单元用阈值电压分布21编程的验证电压。在执行图6和图7的编程操作之后，选择的字线的存储单元的阈值电压可以如图8A所示地分布。

当2位数据(4层级数据/2页数据)被存储在单个存储单元中时，每个存储单元可以具有包括在如图8B示出的四个阈值电压分布40、41、42和43中的任一个中的阈值电压。阈值电压分布40可以包括擦除的存储单元的阈值电压，并且其他阈值电压分布41至43可以包括编程的存储单元的阈值电压。电压VP1至VP3指示用于确定是否每个存储单元用阈值电压分布41至43中的每一个编程的验证电压。在4层级数据(2页数据)被编程到选择的字线的存储单元之后，选择的字线的存储单元的阈值电压可以如图8B所示地分布。

当3位数据(8层级数据/3页数据)被存储在单个存储单元中时，每个存储单元可以具有包括在如图8C所示的八个阈值电压分布80至87中的任一个中的阈值电压。阈值电压分布80可以包括擦除的存储单元的阈值电压，并且其他阈值电压分布81至87可以包括编程的存储单元的阈值电压。电压VP1至VP7指示用于确定是否每个存储单元用阈值电压分布81至87中的每一个编程的验证电压。在8层级数据(3页数据)被编程到选择的字线的存储单元之后，选择的字线的存储单元的阈值电压可以如图8C所示地分布。

图9是示出用于将选择的字线的存储单元编程为多层级数据的一系列编程脉冲的图。

参考图9，在一般编程方法中，编程电压VPGM用一系列编程脉冲施加到存储单元的控制栅极。编程脉冲的大小随着每个连续的编程脉冲增加期望的或可选地预定的距离步长大小。该系列编程脉冲可以以一系列循环施加，其中每个循环包括编程脉冲，随后是多个验证电压。例如，可以在编程脉冲之间执行验证操作(或验证读取操作)。为了确定同时编程的存储单元(例如，包含在选择的字线中的存储单元)中的每一者的编程电平(即，阈值电压)是否大于或等于验证电平(即，验证电压)，在连续的编程脉冲之间读取存储单元。

为了确定多层级存储单元是否达到与其数据(其数据与验证电平相关联)相关的验证电平，可对存储单元的每一状态执行验证操作。如图8B所示，能够存储具有四个状态/层级的数据的多层级存储单元(例如，4层级MLC)可对应于关于三个验证电压VP1、VP2和VP3执行的验证操作。以相同的方式，能够存储具有八个状态/层级的数据的多层级存储单元(例如，8层级MLC)，如图8C所示，可以对应于关于七个验证电压VP1至VP7的验证操作。

在4层级MLC或8层级MLC的编程操作中，单个循环中的各编程脉冲的一编程脉冲对应于图7中描述的选择的字线WL的编程电压VPGM。在图7的A部分中，选择的字线WL(被施加编程电压VPGM)的电压可以被耦合到一条或多条未选择的字线WL(被施加第二通过电压Vpass2)的电压，因此可以快速地达到目标编程电压电平，例如，作为耦合的结果。

耦合到一条或多条未选择的字线WL(被施加第二通过电压Vpass2)的电压的选择的字线WL(被施加编程电压VPGM)的电压受字线之间的寄生电阻和电容差影响。根据寄生电阻和电容差可能出现其中选择的字线WL的编程电压VPGM过冲或者编程电压建立时间延长的问题。

图10A和图10B是示出根据字线之间的寄生电阻和电容差的选择的字线的编程电压的图。在图10A和图10B中，图7的部分A被放大并将被描述。

当字线之间的寄生电阻和电容差小时，如图10A所示可见其中选择的字线WL的编程电压VPGM作为耦合到未选择的字线WL的第一通过电压Vpass1和第二通过电压Vpass2的结果而过冲的编程电压波形1000a。

当字线之间的寄生电阻和电容差大时，如图10B所示可见编程电压波形1000b，其中选择的字线WL的编程电压VPGM稍微耦合到未选择的字线WL的第一通过电压Vpass1和第二通过电压Vpass2，并且可见编程电压建立时间延长。

如本文所使用的，术语“电压建立时间”是指在期望电压(例如，编程电压VPGM)被施加到字线WL的时间点(例如，通过地址解码器120)与字线WL的电压的电平达到期望的电压(例如，编程电压VPGM)的电平的时间点之间的时间长度。

根据字线之间的寄生电阻和电容差，其中选择的字线WL的电压的电平超过施加到选择的字线WL的编程电压VPGM的电平或者编程电压建立时间被延长的现象可以在每个闪存设备中不同。例如，如图11所示，该现象可以根据其中制造闪存设备的晶片1100的位置而不同。

在闪存设备在第一位置1110处的测试中，施加到选择的字线WL的编程电压VPGM可能由于施加到未选择的字线WL的第一通过电压Vpass1和第二通过电压Vpass2引起的耦合而过冲，并且可能增加闪存设备中在第二位置1120处的选择的字线WL的编程电压建立时间。

如本文所使用的，施加到字线WL的编程电压VPGM的描述是“过冲”，指的是选择的字线WL的电压的电平超过(例如，超越)施加到选择的字线WL的编程电压VPGM的电平。

另一方面，可能增加在第一位置1110处的闪存设备中的选择的字线WL的编程电压建立时间，或者在第二位置1120处的闪存设备中的选择的字线WL的编程电压VPGM可能过冲。

为了解决选择的字线WL的编程电压VPGM过冲或编程电压建立时间延长的问题，下面将详细描述一种通过使用具有放电间隔的编程电压VPGM改善寄生电阻和电容差来改善编程性能的方法。

图12至图19是用于描述根据本发明构思的至少一些示例实施例的非易失性存储设备的编程方法的图。

在描述编程方法之前，编程操作可以主要包括编程执行间隔和验证间隔。编程执行间隔是用于改变选择的字线WL的存储单元的阈值电压的间隔，并且验证间隔是用于确定在编程执行间隔期间各自改变的存储单元的阈值电压是否达到对应的目标电压(验证电压)的间隔。在编程执行间隔期间，如图7所描述的，可以将接地电压VSS提供给地选择线GSL，可以将电源电压VCC提供到选择的串选择线SSL，可以将接地电压VSS提供到未选择的串选择线SSL，可以将接地电压VSS提供到选择的位线BL，并且可以将电源电压VCC提供到未选择的位线BL。此外，可以将编程电压VPGM以及第一通过电压Vpass1和第二通过电压Vpass2施加到选择的字线WL和未选择的字线WL，如图12至图19所示。

参考图12，在编程操作中，具有第一放电间隔tDSC1的第一编程电压VPGM1被施加到选择的字线WL，并且第一通过电压Vpass1和第二通过电压Vpass2被顺序地施加到未选择的字线WL。

选择的字线WL被设置为使得在第一间隔Φ1期间施加第一编程电压VPGM1，在第二间隔Φ2期间施加放电电压VDSC，并且在第三间隔Φ3期间施加第一编程电压VPGM1。放电电压VDSC可以具有比第一编程电压VPGM1低的电压电平，并且其中施加放电电压VDSC的第二间隔Φ2可以被称为第一放电间隔tDSC1。

未选择的字线WL被设置为使得在第一间隔Φ1和第二间隔Φ2期间施加第一通过电压Vpass1，并且在第三间隔Φ3期间施加第二通过电压Vpass2。第二通过电压Vpass2具有比第一通过电压Vpass1高的电压电平。

选择的字线WL的电压(被施加编程电压VPGM)可以被耦合到一条或多条未选择的字线WL(被施加第二通过电压Vpass2)的电压，并且因此，选择的字线WL的电压可具有第一选择的字线电压波形1200。此外，第一选择的字线波形1200可能受到选择的字线WL自身的电阻和电容以及字线之间的寄生电阻和电容差影响。

当施加到选择的字线WL的第一编程电压VPGM1不具有第一放电间隔tDSC1时，可以预测第一编程电压VPGM1过冲，如图10A所示。即使当选择的字线WL耦合到被施加第二通过电压Vpass2的一条或多条未选择的字线WL时，也可以防止第一放电间隔tDSC1中的第一编程电压VPGM1过冲。

参考图13，在编程操作中，当编程脉冲根据如图9中所示的编程循环具有不同的电压电平时，具有第二放电间隔tDSC2的第二编程电压VPGM2被施加到选择的字线WL，并且第一通过电压Vpass1和第二通过电压Vpass2被顺序地施加到未选择的字线WL。

与图12相比，不同之处在于，具有大于第一放电间隔tDSC1的第二放电间隔tDSC2的第二编程电压VPGM2被施加到选择的字线WL，并且第二编程电压VPGM2被施加为高于第一编程电压VPGM1。第二放电间隔tDSC2被设置为较大，以便即使当选择的字线WL耦合到施加第二通过电压Vpass2的一条或多条未选择的字线WL时，也防止第二编程电压VPGM2过冲。选择的字线WL可以在第二放电间隔tDSC2期间被充分放电，并且选择的字线WL的电压可以具有第二选择的字线波形1300。

选择的字线WL被设置为使得在第一间隔Φ1期间施加第二编程电压VPGM2，在第二间隔Φ2(第二放电间隔tDSC2)期间施加放电电压VDSC，并且在第三间隔Φ3期间施加第二编程电压VPGM2。通过使用第二放电间隔tDSC2，即使当选择的字线WL耦合到施加了第二通过电压Vpass2的一条或多条未选择的字线WL时也可以防止选择的字线WL的第二编程电压VPGM2过冲。

在图12和图13的编程方法中，放电间隔tDSC1和tDSC2根据选择的字线WL的编程电压VPGM1和VPGM2的电平而不同地设置，因此可以防止编程电压VPGM1和VPGM2过冲。

从另一个角度来看，图12和图13的编程方法可以用于解决选择的字线的编程电压建立时间被延长的问题。例如，可以通过使用具有图12的第一放电间隔tDSC1的第一编程电压VPGM1来减小选择的字线的编程电压建立时间。由于图12的第一放电间隔tDSC1小于图13的第二放电间隔tDSC2，可以预测由于第一放电间隔tDSC1而导致的选择的字线WL的电压的电平的降低较小。因此，选择的字线WL的电压被耦合到被施加第二通过电压Vpass2的一条或多条未选择的字线的电压，因此，作为耦合的结果，可以快速上升到第一编程电压VPGM1的电平。

参考图14，在编程操作中，在第一放电开始时间tDIS1处具有放电间隔tDSC的第一编程电压VPGM1被施加到选择的字线WL，并且第一通过电压Vpass1和第二通过电压Vpass2被施加到未选择的字线WL。

选择的字线WL被设置为使得在第一间隔Φ1期间施加第一编程电压VPGM1，在第二间隔Φ2期间施加放电电压VDSC，并且在第三间隔Φ3期间施加第一编程电压VPGM1。放电电压VDSC具有比第一编程电压VPGM1低的电压电平。如图14所示，施加放电电压VDSC的时间点被设定为在施加第一编程电压VPGM1的同时经过第一放电开始时间tDIS1的时间。可以看到第一放电开始时间tDIS1与第一间隔Φ1相同。第二间隔Φ2可以被看作放电间隔tDSC。

未选择的字线WL被设置为使得在第一间隔Φ1和第二间隔Φ2期间第一通过电压Vpass1被施加到未选择的字线WL，并且在第三间隔Φ3期间第二通过电压Vpass2被施加到未选择的字线WL。第二通过电压Vpass2具有比第一通过电压Vpass1高的电压电平。

根据本发明构思的至少一些示例实施例，选择的字线WL的电压在第一放电开始时间tDIS1之后放电，并且可以具有第一选择的字线WL电压波形1400，以便通过使选择的字线WL的电压在放电间隔tDSC期间在第一放电开始时间tDIS1处放电而在即使选择的字线WL在第三间隔Φ3处耦合到一条或多条未选择的字线WL(被施加第二通过电压Vpass2)时也防止第一编程电压VPGM1过冲。

参考图15，在编程操作中，在第二放电开始时间tDIS2处具有放电间隔tDSC的第二编程电压VPGM2被施加到选择的字线WL，并且第一通过电压Vpass1和第二通过电压Vpass2被施加到未选择的字线WL。

与图14相比，不同之处在于，具有小于第一放电开始时间tDIS1的第二放电开始时间tDIS2的第二编程电压VPGM2被施加到选择的字线WL，并且第二编程电压VPGM2被施加为高于第一编程电压VPGM1。第二放电开始时间tDIS2被设置为较小，以便即使当选择的字线WL耦合到一条或多条未选择的字线WL(被施加第二通过电压Vpass2)时，也防止第二编程电压VPGM2过冲。由于具有高电压电平的选择的字线WL的电压在从第二放电开始时间tDIS2开始的放电间隔tDSC期间被放电，所以选择的字线WL的电压可以被充分放电，并且可以具有第二选择的字线WL电压波形1500。

选择的字线WL被设置为使得在第一间隔Φ1(第二放电开始时间tDIS2)期间施加第二编程电压VPGM2，在第二间隔Φ2(放电间隔tDSC)期间施加放电电压VDSC，并且在第三间隔Φ3期间施加第二编程电压VPGM2。通过使用第二放电开始时间tDIS2处的放电间隔tDSC，即使当选择的字线WL耦合到一条或多条未选择的字线WL(被施加第二通过电压Vpass2)时，也可以防止选择的字线WL的第二编程电压VPGM2过冲。

在图14和图15的编程方法中，放电开始时间tDIS1和tDIS2根据选择的字线WL的编程电压VPGM1和VPGM2的电平而不同地设置，因此可以防止编程电压VPGM1和VPGM2过冲。

从另一个观点来看，图14和图15的编程方法可以用于解决选择的字线WL的编程电压设置时间被延长的问题。例如，可以通过使用在图14的第一放电开始时间tDIS1处具有放电间隔tDSC的第一编程电压VPGM1来减小选择的字线WL的编程电压建立时间。由于图14的第一放电开始时间tDIS1在第二放电开始时间tDIS2之后，可以预测由于在第一放电开始时间tDIS1处的放电间隔tDSC导致的选择的字线WL的电压电平的减小较小。因此，由于选择的字线WL的电压和一条或多条未选择的字线WL(被施加第二通过电压Vpass2)的电压之间的耦合，选择的字线WL的电压可以快速上升到第一编程电压VPGM1的电平。

参考图16，在编程操作中，具有第一放电电压VDSC1的放电间隔tDSC的第一编程电压VPGM1被施加到选择的字线WL，并且第一通过电压Vpass1和第二通过电压Vpass2被施加到未选择的字线WL。

选择的字线WL被设置为使得在第一间隔Φ1期间施加第一编程电压VPGM1，在第二间隔Φ2期间施加第一放电电压VDSC1，并且在第三间隔Φ3期间施加第一编程电压VPGM1。第一放电电压VDSC1具有比第一编程电压VPGM1低的电压电平。施加第一放电电压VDSC1的第二间隔Φ2可以被称为放电间隔tDSC。

未选择的字线WL被设置为使得在第一间隔Φ1和第二间隔Φ2期间施加第一通过电压Vpass1，并且在第三间隔Φ3期间施加第二通过电压Vpass2。第二通过电压Vpass2具有比第一通过电压Vpass1高的电压电平。

根据本发明构思的至少一些示例实施例，选择的字线WL的第一编程电压VPGM1在放电间隔tDSC期间像第一编程电压波形1600一样作为第一放电电压VDSC1放电。选择的字线WL的电压可以在放电间隔tDSC期间通过第一放电电压VDSC1放电，可以在第三间隔Φ3中耦合到一条或多条未选择的字线WL(被施加第二通过电压Vpass2)的电压，因此可以被设置为(即，快速增加到)第一编程电压VPGM1的电平。

参考图17，在编程操作中，具有第二放电电压VDSC2的放电间隔tDSC的第二编程电压VPGM2被施加到选择的字线WL，并且第一通过电压Vpass1和第二通过电压Vpass2被施加到未选择的字线WL。

与图16相比，不同之处在于，具有高于第一放电电压VDSC1的第二放电电压VDSC2的第二编程电压VPGM2被施加到选择的字线WL，并且第二编程电压VPGM2被施加为高于第一编程电压VPGM1。选择的字线WL的电压可以在放电间隔tDSC期间作为第二放电电压VDSC2放电，并且可以具有第二编程电压波形1700。

可以看出，第二编程电压波形1700具有比图16的第一编程电压波形1600更小的放电程度。由于选择的字线WL的电压与未选择的字线WL(施加第二通过电压Vpass2)的电压之间的耦合，使得选择的字线WL的电压被快速建立为(即，快速增加到)第二编程电压VPGM2的电平。

选择的字线WL被设置为使得在第一间隔Φ1期间施加第二编程电压VPGM2，在第二间隔Φ2(放电间隔tDSC)期间施加第二放电电压VDSC2，并且在第三间隔Φ3期间施加第二编程电压VPGM2。在放电间隔tDSC期间，选择的字线WL的电压由于第二放电电压VDSC2而稍微放电，由于被耦合到与一条或多条未选择的字线WL(被施加第二通过电压Vpass2)的电压，因此可以被快速地建立为(即，快速增加到)第二编程电压VPGM2的电平。

在图16和图17的编程方法中，放电电压VDSC1和VDSC2的电平根据选择的字线WL的编程电压VPGM1和VPGM2的电平而不同地设置，因此编程电压VPGM1和VPGM2可以被快速地建立为目标编程电压电平。

从另一个观点来看，图16和图17的编程方法可以用于解决选择的字线的编程电压被过冲的问题。例如，可以通过使用具有图16的第一放电电压VDSC1的第一编程电压VPGM1来防止选择的字线的编程电压被过冲。由于图16的第一放电电压VDSC1低于图17的第二放电电压VDSC2，可以预测在放电间隔tDSC期间在第一编程电压VPGM1处放电的电平较大。因此，即使当选择的字线WL耦合到未选择的字线WL(被施加有第二通过电压Vpass2)时，也可以防止选择的字线的第一编程电压VPGM1被过冲。

参考图18，在编程操作中，具有放电间隔tDSC的第一编程电压VPGM1被施加到选择的字线WL，并且第一通过电压Vpass1和第二通过电压Vpass2被施加到未选择的字线WL。

选择的字线WL被设置为使得在第一间隔Φ1期间施加第一编程电压VPGM1，在第二间隔Φ2期间施加放电电压VDSC，并且在第三间隔Φ3期间施加第一编程电压VPGM1。放电电压VDSC具有比第一编程电压VPGM1低的电压电平。施加放电电压VDSC的第二间隔Φ2可以被看作放电间隔tDSC。

未选择的字线WL被设置为使得在第一间隔Φ1和第二间隔Φ2期间施加第一通过电压Vpass1，并且在第三间隔Φ3期间施加第二通过电压Vpass2。第二通过电压Vpass2具有比第一通过电压Vpass1高的电压电平。

选择的字线WL的电压可以在放电间隔tDSC期间由放电电压VDSC放电，在第三间隔Φ3中可以耦合到一条或多条未选择的字线WL(被施加第二通过电压Vpass2)，因此可以被设置为(即，增加到)第一编程电压VPGM1的电平，如第一字线WL电压波形1800所示。

参考图19，在编程操作中，具有放电间隔tDSC的第二编程电压VPGM2被施加到选择的字线WL，并且第一通过电压Vpass1和第三通过电压Vpass3被施加到未选择的字线WL。

与图18相比，不同之处在于，将比第二通过电压Vpass2高的第三通过电压Vpass3施加到未选择的字线WL，并且将选择的字线WL的第二编程电压VPGM2施加为高于第一编程电压VPGM1。第二编程电压VPGM2可以在放电间隔tDSC期间放电，可以耦合到未选择的字线WL的第三通过电压Vpass3，并且因此可以被设置为像第二编程电压波形1900一样的目标编程电压电平。

根据本发明构思的至少一些示例实施例，第二编程电压波形1900可以具有比图18的第一编程电压波形1800更大的放电程度。具有图18的第一编程电压波形1800的选择的字线WL的电压耦合到被施加第二通过电压Vpass2的一条或多条未选择的字线WL的电压，并且具有第二编程电压波形1900的选择的字线WL的电压被耦合到被施加第三通过电压Vpass3的一条或多条未选择的字线WL。第一通过电压Vpass1和第二通过电压Vpass2之间存在第一电压差ΔV1，第一通过电压Vpass1和第三通过电压Vpass3之间存在第二电压差ΔV2。由于第二电压差ΔV2大于第一电压差ΔV1，所以第二编程电压波形1900可以被快速地建立为(即，快速增加到)第二编程电压VPGM2的电平。

在图18和图19的编程方法中，根据选择的字线WL的编程电压VPGM1和VPGM2的电平，不同地设置未选择的字线WL的通过电压Vpass1、Vpass2和Vpass3的电平，因此编程电压VPGM1和VPGM2可以快速建立为目标编程电压电平。

从另一个观点来看，图18和图19的编程方法可以用于解决选择的字线的编程电压被过冲的问题。例如，可以通过使用由图18的未选择的字线WL的第一通过电压Vpass1和第二通过电压Vpass2之间的第一电压差ΔV1耦合来防止选择的字线的编程电压被过冲。由于图18的第一电压差ΔV1小于图19的第二电压差ΔV2，可以预测到第一编程电压VPGM1的耦合度较小。因此，即使当选择的字线WL耦合到未选择的字线WL(被施加有第二通过电压Vpass2)时，也可以防止选择的字线的第一编程电压VPGM1被过冲。

图20是用于描述根据本发明构思的至少一个示例实施例的非易失性存储设备的操作方法的图。根据本发明构思的至少一个示例实施例的非易失性存储设备的操作方法(其是按时间序列在非易失性存储设备上执行的方法)可以包括例如在图2的非易失性存储设备100上按时间序列执行的操作。参考图1至图19描述的内容也可以应用于图20所示的方法，并且将不重复其描述。

在S2010中，使用图7的编程方法测试非易失性存储设备100。在S2010中，接地电压VSS可以被提供到地选择线GSL，电源电压VCC可以被提供到选择的串选择线SSL，接地电压VSS可以被提供到未选择的串选择线SSL，接地电压VSS可以被提供到选择的位线BL，电源电压VCC可以被提供到未选择的位线BL，编程电压VPGM可以被施加到选择的字线WL，并且第一通过电压Vpass1和第二通过电压Vpass2可以被施加到未选择的字线WL。

在S2020中，在测试非易失性存储设备100的同时监视选择的字线的编程电压波形。在S2020中，可以监视，如图10A所示的由于字线之间的寄生电阻和/或电容差，选择的字线的编程电压波形是否超过施加到选择的字线的编程电压，或者如图10B所示的编程电压设置时间是否被延长。

在S2030中，作为非易失性存储设备100的测试结果，根据编程电压波形的类型来确定编程方法。例如，在S2030中，类似于图12和图13的编程方法，可以确定编程方法，其中施加具有不同放电间隔tDSC1和tDSC2的编程电压VPGM1和VPGM2作为选择的字线的编程电压。

在S2030中，类似于图14和图15的编程方法，可以确定编程方法，其中施加具有不同放电开始时间tDIS1和tDIS2的编程电压VPGM1和VPGM2作为选择的字线的编程电压。

在S2030中，类似于图16和图17的编程方法，可以确定编程方法，其中施加具有不同电平的放电电压VDSC1和VDSC2的编程电压VPGM1和VPGM2作为选择的字线的编程电压。

在S2030中，类似于图18和图19的编程方法，可以确定编程方法，其中根据施加到选择的字线的编程电压VPGM1和VPGM2的电平，将具有不同电平的通过电压Vpass1、Vpass2和Vpass3施加到未选择的字线。在S2030中，可以基于非易失性存储设备100的测试结果来确定图12至图19的编程方法之一。

在S2040中，可以根据基于非易失性存储设备100的测试结果确定的编程方法来执行编程操作。在S2040中，具有放电间隔tDSC、tDSC1和tDSC2的编程电压VPGM1和VPGM2被施加到选择的字线，因此即使当选择的字线WL耦合到未选择的字线WL(第一通过电压Vpass1、第二通过电压Vpass2和第三通过电压Vpass3被施加到其上)时，也可以防止编程电压VPGM1和VPGM2被过冲，或者可以快速建立(即，快速增加到)目标编程电压电平的电平。

图21是示出将根据本发明构思的至少一些示例实施例的非易失性存储设备应用于存储卡系统的示例的框图。

参考图21，存储卡系统2100可以包括主机2110和存储卡2120。主机2110可以包括主机控制器2111和主机连接器2112。存储卡2120可以包括卡连接器2121、卡控制器2122和非易失性存储设备2123。

存储卡2120的非易失性存储设备2123可以使用图1至图20所示的实施例来实现。非易失性存储设备2123包括：程序控制逻辑2124，其控制使得在编程操作中，在第一间隔期间向字线的未选择的字线施加第一通过电压，在第二间隔期间向其施加高于第一通过电压的第二通过电压，在向其施加编程电压之后的第一间隔期间，将低于编程电压的放电电压施加到字线的选择的字线，并且在第二间隔期间向其施加编程电压。程序控制逻辑2124可以基于编程电压的电平以及选择的字线和未选择的字线之间的耦合率来调整放电电压和/或第二通过电压。

存储卡2120可以形成为通过诸如USB、MMC、PCI-E、ATA、SATA、PATA、SCSI、ESDI、集成驱动电子(IDE)等各种接口协议中的至少一种与主机2110通信。

主机2110可以将数据DATA存储在存储卡2120中或者读取存储在存储卡2120中的数据DATA。主机控制器2111可以通过主机连接器2112将命令CMD、从主机2110中的时钟发生器生成的时钟信号CLK、以及数据DATA发送到存储卡2120。

响应于通过卡连接器2121接收的命令CMD，卡控制器2122可以通过使命令CMD与从卡控制器2122中的时钟发生器生成的时钟信号CLK同步来向非易失性存储设备2123提供数据DATA。非易失性存储设备2123可以存储从主机2110发送的数据DATA。

存储卡2120可以被实现为紧凑型闪存卡(CFC)、微型驱动器、智能媒体卡(SMC)、MMC、安全数字卡(SDC)、UFS、存储棒、USB闪存驱动器等。

图22是示出将根据本发明构思的至少一些示例实施例的非易失性存储设备应用于固态驱动器(SSD)系统的示例的框图。

参考图22，SSD系统2200可以包括主机2210和SSD 2220。SSD 2220通过信号连接器与主机2210交换信号，并通过电源连接器接收电力。SSD2220可以包括SSD控制器2221、辅助电源2222和多个非易失性存储设备2223、2224和2225。

多个非易失性存储设备2223、2224和2225中的每一个可以使用图1至图20中所示的实施例来实现。非易失性存储设备2223、2224和2225分别包括编程控制逻辑2223a、2224a和2225a，其控制使得在编程操作中，在第一间隔期间将第一通过电压施加到字线的未选择的字线，在第二间隔期间向其施加高于第一通过电压的第二通过电压，在第一间隔期间在向字线的选择的字线施加编程电压之后，向其施加低于编程电压的放电电压，并且在第二间隔期间向其施加编程电压。程序控制逻辑2223a、2224a和2225a可以基于编程电压的电平以及选择的字线和未选择的字线之间的耦合率来调整放电电压和/或第二通过电压。

图23是用于描述包括根据本发明构思的至少一些示例实施例的非易失性存储设备的eMMC系统的框图。

参考图23，eMMC系统2300包括eMMC主机2310和eMMC设备2320。eMMC主机2310和eMMC设备2320可以通过eMMC接口连接。

eMMC主机2310可以指微处理器或应用处理器，并且微处理器或应用处理器可以嵌入或实现在电子设备中。电子设备可以被实现为个人计算机(PC)、膝上型计算机、移动电话机、智能电话机、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数字照相机、便携式多媒体播放器(PMP)、便携式导航设备(PND)、MP3播放器、电子书等。

eMMC主机2310可以控制eMMC设备2320的数据处理操作，例如，数据读取操作、数据写入操作等。eMMC主机2310可以包括主机控制器2312和主机I/O块2314。在数据读取操作期间，主机控制器2312可以通过主机I/O块2314接收从eMMC设备2320的非易失性存储设备2327读取的数据。在数据写入操作期间，主机控制器2312可以将要写入eMMC设备2320的非易失性存储设备2327的数据发送到主机I/O块2314。

eMMC主机2310可以生成要在eMMC主机2310的eMMC设备2320中使用的时钟信号，并且将生成的时钟信号提供到eMMC设备2320。此外，eMMC主机2310可以生成要在主机控制器2312中使用的输入和输出电压，并且将生成的输入和输出电压提供到主机控制器2312，并且可以生成要在eMMC设备2320的非易失性存储设备2327中使用的核心操作电压，并且将生成的核心操作电压提供到eMMC设备2320。

eMMC设备2320可以被实现为包括eMMC I/O块2321、控制逻辑块2322、缓冲存储器2324、存储器接口2325和非易失性存储设备2327的多芯片封装。包括中央处理单元(CPU)2323的控制逻辑块2322、缓冲存储器2324和存储器接口2325可以作为控制eMMC主机2310和非易失性存储设备2327之间的数据通信的eMMC控制器2326操作。

在数据写入操作期间，通过CPU 2323的控制，通过eMMC I/O块2321接收的数据可以被临时存储在缓冲存储器2324中。存储器接口2325通过CPU 2323的控制可以读取存储在缓冲存储器2324中的数据并将读取的数据写入非易失性存储设备2327。

在数据读取操作期间，存储器接口2325可以通过CPU 2323的控制将从非易失性存储设备2327输出的数据存储在缓冲存储器2324中。通过CPU2323的控制，存储在缓冲存储器2324中的数据可以通过eMMC I/O块2321被发送到主机I/O块2314。

eMMC系统2300中的非易失性存储设备2327可以使用图1至图20中所示的实施例来实现。非易失性存储设备2327包括程序控制逻辑2332，其控制使得在编程操作中，在第一间隔期间向字线的未选择的字线施加第一通过电压，在第二间隔期间向其施加高于第一通过电压的第二通过电压，在第一间隔期间在向字线的选择的字线施加编程电压之后，向其施加低于编程电压的放电电压，并且在第二间隔期间向其施加编程电压。编程控制逻辑2332可以基于编程电压的电平以及选择的字线和未选择的字线之间的耦合率来调整放电电压和/或第二通过电压。

图24是用于描述包括根据本发明构思的至少一些示例实施例的非易失性存储设备的UFS系统的框图。

参考图24，UFS系统2400包括UFS主机2410和UFS设备2420。UFS主机2410和UFS设备2420可以通过UFS接口连接。UFS系统2400可以基于作为非易失性存储设备的闪存存储器来形成，并且可以主要用在诸如智能电话机的移动设备中。

UFS主机2410可以包括应用2412、设备驱动器2414、主机控制器2416和主机接口2418。应用2412是在UFS主机2410中执行的各种应用程序中的一种。设备驱动器2414，其是用于驱动连接到UFS主机2410并在UFS主机2410中使用的外围设备的驱动器，可以驱动UFS设备2420。应用2412和设备驱动器2414可以通过软件、固件等来实现。

主机控制器2416可以根据应用2412和设备驱动器2414的请求生成要提供到UFS设备2420的协议或命令，并且通过主机接口2418将生成的命令提供到UFS设备2420。当从设备驱动器2414接收到写入请求时，主机控制器2416通过主机接口2418向UFS设备2420提供写入命令和数据，并且当从其接收到读取请求时，通过主机接口2418向UFS设备2420提供读取命令，并且从UFS设备2420接收数据。

UFS设备2420可以通过设备接口2421连接到UFS主机2410。主机接口2418和设备接口2421可以通过用于发送和接收数据的数据线或者通过信号和用于提供电力的电力线连接。

UFS设备2420可以包括设备控制器2422、缓冲存储器2424和非易失性存储设备2426。设备控制器2422可以控制非易失性存储设备2426的整体操作，诸如写入操作、读取操作、擦除操作等。设备控制器2422可以通过地址和数据总线与缓冲存储器2424或非易失性存储设备2426交换数据。设备控制器2422可以包括CPU、设备直接存储器存取(DMA)、闪存DMA、命令管理器、缓冲管理器、闪存转换层(FTL)、闪存管理器等。

UFS设备2420可以通过设备接口2421将从UFS主机2410接收的命令提供到设备DMA和命令管理器，并且命令管理器可以分配缓冲存储器2424以便通过缓冲管理器接收数据并在数据传输准备完成时向UFS主机2410发送响应信号。

UFS主机2410可以响应于响应信号将数据发送到UFS设备2420。UFS设备2420可以通过设备DMA和缓冲管理器将所发送的数据存储在缓冲存储器2424中。可以通过闪存DMA将存储在缓冲存储器2424中的数据提供到闪存管理器，并且闪存管理器可以参考FTL的地址映射信息将数据存储在非易失性存储设备2426的选择的地址。

当完成UFS主机2410和编程的命令所需的数据传输时，UFS设备2420可以通过设备接口2421向UFS主机2410发送响应信号，并且向UFS主机2410通知命令完成。UFS主机2410可以通知设备驱动器2414和应用2412是否完成了命令的响应信号的接收，并且完成对应的命令。

UFS系统2400中的非易失性存储设备2426可以使用图1至图20中所示的实施例来实现。非易失性存储设备2426包括程序控制逻辑2432，其控制使得在编程操作中，在第一间隔期间将第一通过电压施加到字线的未选择的字线，在第二间隔期间向其施加高于第一通过电压的第二通过电压，在第一间隔期间在向字线的选择的字线施加编程电压之后，向其施加低于编程电压的放电电压，并且在第二间隔期间向其施加编程电压。编程控制逻辑2432可基于编程电压的电平以及选择的字线和未选择的字线之间的耦合率来调整放电电压和/或第二通过电压。

本发明构思的上述示例实施例可以通过存储在计算机可读存储介质上的程序来实现，并且包括与本文描述的操作相对应的计算机可执行指令，该计算机可执行指令由本发明构思的至少一些示例实施例的一些或所有组件执行。

已经如此描述了本发明构思的示例实施例，显然可以以许多方式改变本发明构思的示例实施例。这些变化不被认为是偏离本发明构思的示例实施例的预期精神和范围，并且对于本领域技术人员显而易见的所有这些修改旨在包括在所附权利要求的范围内。

Claims (20)

1.一种非易失性存储设备的编程方法，所述非易失性存储设备包括排列在多个单元串中的多个存储单元，所述方法包括：

顺序地在第一间隔期间将第一通过电压施加到连接到所述多个存储单元的字线的未选择的字线并在第二间隔期间将高于所述第一通过电压的第二通过电压施加到所述未选择的字线；以及

在第一间隔中将编程电压施加到连接到所述多个存储单元的字线的选择的字线之后，将低于所述编程电压的放电电压施加到所述选择的字线，并在第二间隔期间将所述编程电压施加到所述选择的字线。

2.根据权利要求1所述的方法，还包括：

基于所述编程电压的电平和所述选择的字线与所述未选择的字线之间的耦合率来确定所述放电电压。

3.根据权利要求1所述的方法，还包括：

根据所述编程电压的电平来调整将所述放电电压施加到所述选择的字线的间隔。

4.根据权利要求3所述的方法，其中，所述调整包括当所述编程电压的电平增加时，延长施加所述放电电压的间隔。

5.根据权利要求1所述的方法，还包括：

根据所述编程电压的电平来调整将所述放电电压施加到所述选择的字线的时间点。

6.根据权利要求5所述的方法，其中，所述调整包括当所述编程电压的电平增加时，使施加所述放电电压的时间点提前。

7.根据权利要求1所述的方法，还包括：

根据所述编程电压的电平来调整所述放电电压的电平。

8.根据权利要求7所述的方法，其中，所述调整包括当所述编程电压的电平增加时，增加所述放电电压的电平。

9.根据权利要求1所述的方法，还包括：

根据所述编程电压的电平来调整所述第二通过电压的电平。

10.根据权利要求9所述的方法，其中，所述调整包括当所述编程电压的电平增加时，增加所述第二通过电压的电平。

11.一种非易失性存储设备，包括：

存储单元阵列，包括排列在多个单元串中的多个存储单元；

地址解码器，

通过字线连接到所述多个单元串的所述多个存储单元，

通过串选择线连接到所述多个单元串的串选择晶体管，

通过地选择线连接到所述多个单元串的地选择晶体管；和

编程控制逻辑，被配置为在编程操作中使得：

在第一间隔期间将第一通过电压施加到字线的未选择的字线，

在第二间隔期间将高于所述第一通过电压的第二通过电压施加到所述未选择的字线，

在所述第一间隔期间将编程电压施加到所述字线的选择的字线之后，将低于编程电压的放电电压施加到所述选择的字线，以及

在第二间隔期间将所述编程电压施加到所述选择的字线。

12.根据权利要求11所述的设备，其中，所述编程控制逻辑被配置为基于所述编程电压的电平和所述选择的字线与所述未选择的字线之间的耦合率来调整所述放电电压或所述第二通过电压。

13.根据权利要求11所述的设备，其中，所述存储单元阵列包括三维3D存储阵列。

14.根据权利要求13所述的设备，其中，3D存储阵列包括所述多个存储单元，其中，所述多个存储单元中的每一个存储单元包括电荷俘获层。

15.根据权利要求13所述的设备，其中：

3D存储阵列包括形成在至少一个存储单元的物理层级处的非易失性存储器，所述至少一个存储单元具有以整体方式设置在硅衬底上的有源区域；以及

3D存储阵列中的字线和/或位线在层级之间共享。

16.一种方法，包括：

从非易失性存储设备的多条字线当中选择字线，所述多条字线中的每一条字线连接到来自所述非易失性存储设备的多个非易失性存储单元当中的存储单元；

在顺序的第一时间间隔、第二时间间隔和第三时间间隔上通过如下步骤对连接到所述选择的字线的存储单元执行编程操作，

在第一时间间隔期间将编程电压施加到所述选择的字线，在第二时间间隔期间将低于所述编程电压的放电电压施加到所述选择的字线，并且在第三时间间隔期间将高于所述放电电压的电压施加到所述选择的字线，以及

在所述第一时间间隔期间将第一通过电压施加到未选择的字线，在所述第三时间间隔期间将高于所述第一通过电压的第二通过电压施加所述未选择的字线，以及在所述第二时间间隔期间将低于所述第二通过电压的电压施加到所述未选择的字线，

所述未选择的字线是来自所述多条字线当中的除了所述选择的字线之外的字线。

17.根据权利要求16所述的方法，其中，在所述第三时间间隔期间施加到所述选择的字线的电压是所述编程电压。

18.根据权利要求17所述的方法，其中，在所述第二时间间隔期间施加到所述未选择的字线的电压是所述第一通过电压。

19.根据权利要求16所述的方法，其中，所述多个存储单元包括所述非易失性存储设备的存储单元阵列的多个单元串中的每一个的存储单元。

20.根据权利要求16所述的方法，还包括：

通过在所述第一时间间隔、第二时间间隔和第三时间间隔之后向所述选择的字线施加一个或多个验证电压来验证连接到所述选择的字线的存储单元的阈值电压状态。