CN111386574B - 用于阻尼存储器编程的位线电压控制 - Google Patents

用于阻尼存储器编程的位线电压控制 Download PDF

Info

Publication number
CN111386574B
CN111386574B CN201980005835.7A CN201980005835A CN111386574B CN 111386574 B CN111386574 B CN 111386574B CN 201980005835 A CN201980005835 A CN 201980005835A CN 111386574 B CN111386574 B CN 111386574B
Authority
CN
China
Prior art keywords
pulse
programming
voltage
pulses
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980005835.7A
Other languages
English (en)
Other versions
CN111386574A (zh
Inventor
X·杨
D·杜塔
G·J·海明克
T-Y·曾
Y·李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN111386574A publication Critical patent/CN111386574A/zh
Application granted granted Critical
Publication of CN111386574B publication Critical patent/CN111386574B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本发明公开了一种装置，所述装置包括编程电路，所述编程电路被配置为供应编程脉冲以增大存储器单元的阈值电压。所述装置还包括感测电路，所述感测电路被配置为响应于所述编程脉冲而确定所述存储器单元的所述阈值电压满足触发阈值电压。所述装置还包括阻尼电路，所述阻尼电路被配置为响应于所述存储器单元的所述阈值电压满足所述触发阈值电压而在第二编程脉冲的发起之后及其期间增大连接到所述存储器单元的位线的电压，所述第二编程脉冲由所述编程电路发送。

Description

用于阻尼存储器编程的位线电压控制
相关申请
本申请要求2018年5月23日提交的美国专利申请No.15/987,764的优先权，该申请在本文以其全文并入本申请中。
技术领域
本公开整体涉及数据存储设备，并且更具体地，涉及用于阻尼存储器编程的位线电压控制。
背景技术
半导体存储器已经变得逐渐普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。电可擦除可编程只读存储器(EEPROM)和闪存存储器在最流行的非易失性半导体存储器之中。对于闪存存储器(也是一种类型的EEPROM)，整个存储器阵列或存储器的一部分的内容可在一个步骤中擦除，这与传统的全功能EEPROM形成对比。
传统的EEPROM和闪存存储器均利用浮栅，浮栅定位在半导体衬底中的沟道区上方并且与沟道区绝缘。浮栅定位在源极区和漏极区之间。控制栅设置在浮栅上方并与浮栅绝缘。由此形成的晶体管的阈值电压(Vth)由浮栅上所保留的电荷量控制。也就是说，在晶体管导通以允许其源极和漏极之间导通之前必须施加到控制栅的最小电压量由浮栅上的电荷电平控制。
一些EEPROM和闪存存储器设备具有用于存储两个范围的电荷的浮栅，并且因此，存储器元件可在两种状态(例如，擦除状态和编程状态)之间编程/擦除。这种闪存存储器设备有时称为二进制闪存存储器设备，因为每个存储器元件可存储一位数据。
多态(也称为多级)闪存存储器设备通过识别多个相异的允许/有效编程阈值电压范围来实现。每个相异的阈值电压范围对应于编码在存储器设备中的这组数据位的预定值。例如，当元件可放置在对应于四个相异阈值电压范围的四个离散电荷带中的一个中时，每个存储器元件可存储两位数据。
需要用于准确编程阈值电压范围的技术，尤其是当按比例缩小存储器设备时。
附图说明
图1A示出了使用一个验证电平对存储器单元进行编程的示例；
图1B示出了使用两个验证电平对存储器单元进行编程的示例；
图2是使用单行/列解码器和读/写电路的非易失性存储器系统的框图；
图3描绘了图2的存储器阵列中的NAND闪存存储器单元的块；
图4是示出阻尼存储器编程的方法的示例的流程图；
图5是示出在编程脉冲期间增大位线电压的示例的时序图；
图6是示出在编程脉冲期间增大位线电压的另一个示例的时序图；
图7是示出在多个状态的编程脉冲期间增大位线电压的示例的时序图；
图8是示出在编程脉冲期间的通道脉冲(pass pulse)升压的示例的时序图；
图9是示出在编程脉冲期间的通道脉冲升压的另一个示例的时序图；以及
图10是示出通道脉冲升压的示例的图。
具体实施方式
下面参考附图描述根据本公开的特定示例。在本说明书中，共同特征可由共同参考标号来指定。类似的或示例性的特征可用类似的参考标号来指定。如本文所用，“示例性”可指示示例、具体实施和/或方面，并且不应理解为限制性的或指示偏好或优选的具体实施。此外，应当理解，可提供某些顺序术语(例如，“第一”或“第二”)以用于识别和便于参考，并且可不一定暗示物理特性或排序。因此，如本文所用，用于修饰元件(诸如结构、部件、操作等)的顺序术语(例如，“第一”、“第二”、“第三”)不一定指示该元件相对于另一个元件的优先级或顺序，而是将该元件与具有相同名称(除了使用顺序术语)的另一个元件区分开。此外，如本文所用，不定冠词(“一个”和“一种”)可指示“一个或多个”而不是“一个”。如本文所用，“包括”或“包含”元件的结构或操作可包括未明确叙述的一个或多个其他元件。此外，“基于”条件或事件执行的操作也可基于未明确叙述的一个或多个其他条件或事件执行。
应当指出的是，多个类似元件可用数字和字母标记(例如，位线1080a–1080c)。当通过不带字母的数字指代元件时，这通常可指代以数字示出的元件中的任何一个，指代以数字示出的元件中的一些，指代以数字示出的所有元件，或指代另一个类似元件。例如，“位线1080”通常可指代附图中所示的位线1080a–1080c中的一个或多个。
图1A示出了使用一个验证电平(VH)对存储器单元进行编程的示例；曲线图102a-102d示出了四个编程循环内的电压阈值(Vth)分布104a–104d。曲线图102a-102d中的每一者都被示出为在水平轴上具有Vth并且在竖直轴上具有存储器单元的数量。电压阈值分布104a–104d的范围由存储器单元编程速度的差异引起。例如，一些存储器单元的编程往往比其他存储器单元更慢速。因此，示出了“慢速”存储器单元、“中速”存储器单元和“快速”存储器单元。
如图1A所示，第一曲线图102a示出了多个编程步进之后的阈值分布104a。在第二曲线图102b中，阈值分布104b以相对大的跳跃跨越验证电平(VH)。在第三曲线图102c中，施加了另一个编程步进，并且阈值分布104c随着编程的减慢而开始变窄。第四曲线图102d示出了另一个编程步进之后的最终阈值分布104d。
在编程操作期间，在减少编程时间和实现不同数据状态的窄阈值电压(Vth)分布之间存在权衡。可通过使用较大的编程脉冲步进大小来增加编程速度。然而，这可导致超过验证电平的大的过冲，从而导致宽的Vth分布。例如，第二曲线图102b示出了阈值分布104b如何由于大的编程步进大小而具有超过验证电平(VH)的较大跳跃。因此，最终阈值电压分布104d表现出相对宽的分布。另一方面，如果使用较小的编程脉冲步进大小，则以增加编程时间为代价实现窄Vth分布。
图1B示出了使用两个验证电平(VL和VH)对存储器单元进行编程的示例。曲线106a-106d示出了四个编程循环内的电压阈值(Vth)分布108a-108d。曲线图106a-106d中的每一者都被示出为在水平轴上具有Vth并且在竖直轴上具有存储器单元的数量。示出了“慢速”存储器单元、“中速”存储器单元和“快速”存储器单元。
如图1B所示，第一曲线图106a示出了多个编程步进之后的阈值分布108a。在第一曲线图106a中，阈值分布108a跨越较低验证电平(VL)。在第二曲线图106b中，编程减慢，从而导致超过较高验证电平(VH)的较小跳跃。在第二曲线图106b中，阈值分布108b随着编程的减慢而变窄。前进到第三曲线图106c，施加了另一个编程步进，并且阈值分布108c慢速地接近目标数据状态，从而导致阈值分布108c进一步变窄。在将另一个编程步进施加到第三曲线图106c中的阈值分布108c之后，第四曲线图106d示出了最终阈值分布108d。
如图1B所示，另一种方法是针对每个目标数据状态在两个单独验证电平(VL和VH)下验证存储元件。在存储元件的阈值电压达到其目标数据状态的较低验证电平(VL)之前，其位线电压(Vbl)被设定到低电平，诸如0伏(V)，以使存储元件具有相对快的编程速度。当存储元件的阈值电压108a超过较低验证电平时，其Vbl被设定到中间电平，以使存储元件具有相对慢的编程速度，从而允许高于较高验证电平(VH)的较小跳跃。当存储元件的阈值电压108b超过其目标数据状态的较高验证电平(VH)时，其Vbl被设定到高电平以抑制(锁定)存储元件的编程。如图1B所示，这种方法可产生具有更紧密分布的最终阈值电压108d。
虽然图1B所示的方法实现了改进的编程准确性，但由于利用了多个验证电平，这种方法具有更高的开销成本。一些方法存在的另一个问题是：尽管位线电压随着电压分布接近目标电压分布而增大以减慢编程速度，但由于增大的编程电压，编程往往会再次加速。例如，在编程期间将固定位线(BL)电压施加到单元。单元暂时进入非稳态，使得编程减慢。然而，随着编程的继续，单元最终返回到具有快速编程的另一稳定状态，这可导致不期望的(例如，更宽的)电压分布。
本文公开了用于阻尼存储器编程的位线电压控制的技术。在一个实施方案中，在存储器单元接近目标阈值电压时，在编程脉冲周期(PD1)期间步进升高BL电压以减慢存储器单元。“编程脉冲”是施加到字线以对存储元件进行编程的增大的(例如，步进升高的)电压信号或脉冲。如本文所用，术语“存储元件”是指例如能够存储一位或多位信息的存储器单元、电路或任何其他部件。“目标阈值电压”是表示对应数据状态的存储元件的指定或期望阈值电压。在一个实施方案中，在一系列编程脉冲内在不同定时点(tx)处施加步进升高的BL电压，并且/或者步进升高的BL电压的周期在一系列编程脉冲内有所变化。例如，在第一编程脉冲期间，在编程脉冲结束之前的tx＝-1微秒(μs)处递送步进升高的BL电压。在第二编程脉冲期间，在编程脉冲结束之前的tx＝-2μs处递送步进升高的BL电压。在第三编程脉冲期间，在编程脉冲结束之前的tx＝-3μs处递送步进升高的BL电压。因此，存储器单元编程始终减慢(例如，在编程完成之前不返回到更快的稳态编程)。在一个实施方案中，以更小的开销(例如，更少的验证电平)获得更好的阈值电压裕度(例如，更紧密的Vt分布)，从而允许更高的状态编程速度，同时避免性能损失。
图2是使用单行/列解码器和读/写电路的非易失性存储器系统的框图。图示出了根据一个实施方案的具有用于对存储元件的页面进行读取和编程的读/写电路的存储器设备222。存储器设备222包括一个或多个存储器管芯224。存储器管芯224包括存储元件的二维存储器阵列226、控制电路210和读/写电路228。
在一些实施方案中，存储元件的阵列226可以是三维的。存储器阵列226能够经由行解码器238通过字线寻址，并且能够经由列解码器236通过位线寻址。读/写电路228包括编程电路230、感测电路232(例如，多个感测块)和阻尼电路234。读/写电路228允许并行读取或编程存储元件的页面。
在一个实施方案中，编程电路230被配置为生成编程脉冲并将其发送(或供应)到存储器阵列226。例如，编程电路230将一系列编程脉冲发送到耦接到存储器阵列226的存储元件(例如，存储器单元)的选定字线。编程脉冲在多个编程循环内在振幅上增大(例如，以线性或非线性方式在电压上增大)，以将存储元件的阈值电压渐进地(或递增地)增大到与正在存储的数据相对应的状态。术语“渐进地”或“递增地”意指随时间推移(例如，在多个编程循环内)逐步地发生。
在一个实施方案中，感测电路232被配置为确定存储元件(例如，存储器单元)的阈值电压。例如，感测电路232将一个或多个电压(例如，验证电平、验证脉冲)施加到存储元件的选定字线，以确定存储元件在指示存储元件的阈值电压的一个或多个电压下是否被激活。在一个实施方案中，感测电路232确定存储元件(例如，存储器单元)的阈值电压是否满足触发阈值电压。触发阈值电压是应用编程阻尼来减慢存储元件编程所处的电压。例如，如果感测电路232确定存储元件(例如，存储器单元)阈值电压得到满足(例如，大于触发阈值电压，或者大于或等于触发阈值电压)，则阻尼电路234可应用阻尼技术来针对一个或多个后续编程循环减慢存储元件编程。阻尼技术的示例包括：在编程脉冲的发起之后及其期间增大位线的电压。阻尼技术的另一个示例包括：在连续写入脉冲期间增加位线脉冲的周期。阻尼技术的另一个示例包括：在至少一个编程脉冲的发起之后及其期间增大通向未选定字线的通道脉冲。在一个实施方案中，感测电路232响应于正在发送编程脉冲而进行触发阈值电压确定。在一个实施方案中，感测电路232发送一个或多个验证脉冲以验证一个或多个存储元件的阈值电压，直到一个或多个阈值电压达到一个或多个目标阈值电压为止。例如，在所选择字线上，编程脉冲可以与一个或多个验证电平交替。
阻尼电路234被配置为在一个或多个编程脉冲的发起之后及其期间增大(例如，步进升高)连接到存储元件(例如，存储器单元)的位线的电压(例如，偏置电压)。编程脉冲的发起是在开始将编程脉冲发送或递送到存储元件(例如，存储器单元)时的时间。在一个实施方案中，编程脉冲的发起在开始向编程脉冲电压(例如，VP)转变时发生。在一个实施方案中，编程脉冲的发起在开始高于基线电压、步进电压或另一电压(例如，0V、10V或另一电压)的增大时发生。“在编程脉冲期间”是指编程脉冲升高到特定电平(例如，大于0V、处于编程脉冲的指定电压(VP)和/或处于峰值电压)的时间段。例如，阻尼电路234在一个或多个编程脉冲期间增大连接到正被编程的存储元件的位线的电压。结合图5给出了在编程脉冲的发起之后及其期间增大位线的电压的更具体示例。在一个实施方案中，增大位线的电压(例如，偏置电压)响应于存储元件(例如，存储器单元)的阈值电压满足触发阈值电压而执行。增大存储元件的位线上的电压减慢存储元件的编程速度，从而导致更紧密的阈值电压分布和/或有助于避免对存储元件进行过度编程。应当指出的是，编程电路230、感测电路232和/或阻尼电路234的操作可针对一个或多个存储元件并行地(例如，重合地)执行。在一个实施方案中，阻尼电路234被配置为与编程脉冲重合地发送阻尼脉冲(而不在对应编程脉冲的发起之后及其期间增大阻尼脉冲)，然后在后续编程脉冲的发起之后及其期间增大或步进升高阻尼脉冲。
在一个示例中，编程电路230将第一编程脉冲发送到存储元件。感测电路232响应于第一编程脉冲而确定存储元件的阈值电压满足触发阈值电压。编程电路230将第二编程脉冲发送到存储元件，并且阻尼电路234在第二编程脉冲的发起之后增大存储元件的位线上的电压。在一个实施方案中，阻尼电路234针对一个或多个后续编程脉冲增加位线上的电压增大(例如，阻尼脉冲)的周期。例如，编程电路230在第二编程脉冲之后将第三编程脉冲发送到存储元件(例如，存储器单元)。阻尼电路234被配置为在第三编程脉冲的发起之后及其期间增大存储元件的位线的电压达比第二编程脉冲期间的位线的电压增大更大的周期。结合图6给出了渐进地(例如，递增地)增加位线电压增大(例如，阻尼脉冲)的周期的更具体示例。在一个实施方案中，渐进地(例如，递增地)增加位线电压(或阻尼脉冲)的周期包括：在每个编程循环增加位线电压(或阻尼脉冲)的周期，直到编程完成为止。在一个实施方案中，渐进地(例如，递增地)增加位线电压(或阻尼脉冲)的周期包括：在一个或多个(但不是全部)编程循环增加位线电压(或阻尼脉冲)的周期，直到编程完成为止。在一个实施方案中，可(例如，渐进地、递增地和/或在多个编程循环内)增大位线电压增大的振幅或电压(例如，阻尼脉冲，阻尼脉冲的步进升高的部分)。
在一个实施方案中，在图2中，读/写电路228包括通道电路(pass circuit)(未示出)。通道电路被配置为将一个或多个通道脉冲递送到存储器阵列226的未选定字线。在一个实施方案中，通道电路被配置为在一个或多个编程脉冲的发起之后及其期间增大未选定字线的电压。结合图8给出了在编程脉冲的发起之后及其期间增大未选定字线的电压的更具体示例。
在一个实施方案中，阻尼电路234被配置为在经过编程脉冲的周期的至少25％(例如，整个编程脉冲的周期的25％或编程脉冲的峰值的周期的25％)之后增大位线的电压。在一个实施方案中，阻尼电路234被配置为在经过编程脉冲的周期的至少50％(例如，整个编程脉冲的周期的50％或编程脉冲的峰值的周期的50％)之后增大位线的电压。可利用编程脉冲期间的其他时序。在一个实施方案中，阻尼电路234被配置为与编程脉冲的终止同时地停止增大位线的电压(例如，停止或结束阻尼脉冲)。编程脉冲的“终止”在编程脉冲开始下降时或在字线脉冲在编程脉冲之后返回到基线(例如，0V)时发生。在另一个实施方案中，阻尼电路234被配置为在编程脉冲的终止之前停止增大位线的电压(例如，停止或结束阻尼脉冲)。
如本文所用，术语“同时”意指在基本上相同的时间。在脉冲的上下文中，“基本上”在一个实施方案中可定义为相关脉冲的周期的±5％，或者在另一个实施方案中可定义为相关脉冲的周期的±10％。如本文所用，术语“重合”意指在时间上重叠。如本文所用，术语“并发”意指至少两个事件在基本上相同的时间开始和结束。
通常，控制器219与一个或多个存储器管芯224包括在相同的存储器设备222(例如，可移动存储卡)中。命令和数据经由总线220在主机和控制器219之间传输，并且经由线路218在控制器219和一个或多个存储器管芯224之间传输。
控制电路210与读/写电路228协作以在存储器阵列226上执行存储器操作，并且包括状态机212、片上地址解码器214和功率控制模块216。状态机212提供存储器操作的芯片级控制。片上地址解码器214提供主机或存储器控制器所使用的硬件地址与解码器236和238所使用的硬件地址之间的地址接口。功率控制模块216控制在存储器操作期间供应到字线和位线的功率和电压。存储器213可存储原始写入数据、修改的写入数据和状态位以供状态机212使用。
在一些具体实施中，可组合图2的部件中的一些部件。在各种设计中，除存储器阵列226之外的部件中的一个或多个部件(单独地或组合地)可被认为是管理或控制电路。例如，一个或多个控制电路可包括控制电路210、状态机212、解码器214/236/238、功率控制模块216、感测块232、读/写电路228、编程电路230、感测电路232、阻尼电路234和/或控制器219等中的任一者或其组合。
在另一个实施方案中，非易失性存储器系统使用双行/列解码器和读/写电路。各种外围电路接入存储器阵列226的相反侧，使得将每一侧上的接入线和电路的密度减小一半。因此，行解码器被分成两个行解码器，并且列解码器被分成两个列解码器。类似地，读/写电路被分成从阵列226的底部连接到位线的读/写电路和从顶部连接到位线的读/写电路。这样，读/写模块的密度基本上减小一半。
图3描绘了图2的存储器阵列226中的NAND闪存存储器单元的块。存储器阵列226可包括许多块。示例性块300包括多个NAND串NS0至NS11和在块之间共享的相应位线(例如，BL0至BL11)。每个NAND串在一端处连接到漏极选择栅(SGD)，并且漏极选择栅的控制栅经由公共SGD线连接。每个NAND串在其另一端处连接到源极选择栅，源极选择栅继而连接到公共源极线354。例如，NS0包括源极侧选择栅晶体管352和漏极侧选择栅晶体管340。示例性存储元件342、344、346、348和350分别在NS0至NS4中，并且连接到字线WL3。例如，WL3可以是选择用于编程的选定字线，并且示例性存储元件可以是选择用于编程的选定存储元件。连接到WL3的其他存储元件也可以是选定存储元件。六十四个字线(例如WL0至WL63)在源极侧选择栅和漏极侧选择栅之间延伸。
感测电路232包括多个感测块。在一种方法中，针对一组NAND串(诸如四个NAND串)提供一个感测块。例如，感测块SB0与BL0-BL3相关联。另一个感测块SB1与BL4-BL7相关联，并且又一个感测块SB2与BL8-BL11相关联。每个感测块包括存储器控制器，例如分别地在SB0、SB1和SB2中的MC0、MC1和MC2。每个感测块还包括用于每个NAND串的感测模块。例如，感测模块SM0、SM1和SM2可分别包括在SB0、SBl和SB2中。
除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。例如，可用于闪存EEPROM系统的另一种类型的存储器单元利用非导电电介质材料代替导电浮栅来以非易失性方式存储电荷。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质在存储器单元沟道上方夹在导电控制栅和半导电衬底的表面之间。通过将电子从单元沟道注入氮化物中来编程单元，其中电子被捕获并存储在有限区域中。然后，此存储电荷以可检测的方式改变单元的沟道的一部分的Vth。通过向氮化物中注入热空穴来擦除单元。可以分裂栅配置提供类似的单元，其中掺杂多晶硅栅在存储器单元沟道的一部分上方延伸以形成单独的选择晶体管。另一种类型的存储器在NAND架构中使用金属(导电)电荷存储元件。
在另一种方法中。使用NROM单元。每个NROM单元中存储例如两个位，其中ONO电介质层跨沟道在源极扩散部和漏极扩散部之间延伸。用于一个数据位的电荷定位在邻近漏极的电介质层中，并且用于另一个数据位的电荷定位在邻近源极的电介质层中。通过单独读取电介质内在空间上分离的电荷存储区的二进制状态来获得多状态数据存储。其他类型的非易失性存储器也是已知的。
图4是示出阻尼存储器编程的方法400的示例的流程图。在一个实施方案中，存储器管芯224执行方法400。例如，方法400由图2的存储器管芯224的读/写电路228执行。
存储器管芯224(例如，写入电路228或编程电路230)将写入脉冲递送402到选定字线。这如结合图2所述来实现。“写入脉冲”是施加到字线以将数据写入或编程到一个或多个存储元件(例如，存储器单元)的电压脉冲(例如，编程脉冲)。例如，存储器管芯224(例如，写入电路228或编程电路230)将电压施加到选定字线(例如，施加到连接到选定字线的存储器单元的控制栅)。存储器管芯224可递送多个写入脉冲以将连接到选定字线的存储元件递增地编程到目标电压。“目标电压”是对应于表示写入电路正在写入(例如，编程)数据的数据状态的阈值电压。在一个实施方案中，触发阈值电压从目标电压偏移(例如，低于目标电压偏移一定量的电压)。
存储器管芯224确定404是否满足触发阈值电压。这如结合图2所述来实现。例如，存储器管芯224(例如，写入电路228或感测电路232)将验证脉冲递送到选定字线，并且确定一个或多个存储元件(例如，存储器单元)的阈值电压是否大于触发阈值电压。在不满足触发阈值电压的情况下，存储器管芯224递送402另一个写入脉冲。如可观察到的，存储器管芯224(例如，写入电路228)可与验证脉冲交替地将写入脉冲递送到选定字线，以将存储元件(例如，存储器单元)递增地编程到目标电压。
在满足触发阈值电压的情况下，存储器管芯224(例如，写入电路228或编程电路230)将写入脉冲递送406到选定字线。这如结合图2所述来实现。
在存储元件的电压(例如，阈值电压)满足触发阈值电压之后，存储器管芯224(例如，写入电路228、阻尼电路234)发送408用于存储元件(例如，存储器单元)的位线脉冲(例如，阻尼脉冲)。这如结合图2所述来实现。“位线脉冲”是施加到位线达一定时间段的电压。例如，位线脉冲在对应(例如，递送406)编程脉冲的发起之后及其期间开始。
存储器管芯224确定410写入是否完成。在一个实施方案中，存储器管芯224对提供给存储元件(例如，存储器单元)的编程脉冲的数量进行计数。如果数量达到阈值，则存储器管芯224确定那个存储元件的写入完成，并且方法400结束。在另一个实施方案中，存储器管芯224执行验证操作(例如，感测存储元件)以确定存储元件是否处于目标电压。例如，如果验证操作指示存储元件处于目标电压，则写入完成并且方法400结束。
在写入未完成的情况下，存储器管芯224返回到递送406写入脉冲，并且在写入脉冲的发起之后及其期间发送408位线脉冲。在一个实施方案中，每个位线脉冲的周期随着存储元件(例如，存储器单元)的电压接近目标电压而增加。
在一个实施方案中，方法400还包括：由存储器管芯224(例如，写入电路228)在重合写入脉冲的发起之后及其期间步进升高通向未选定字线的至少一个通道脉冲。在满足触发阈值电压之后，存储器管芯224可在一个或多个写入脉冲期间步进升高一个或多个通道脉冲。
图5是示出在编程脉冲期间增大位线电压的示例的时序图。时序图包括漏极选择栅(SGD)电压556、抑制位线(BL)电压558、编程位线(BL)电压560和选定字线(SeL WLn)电压562。为了方便起见，SGD电压脉冲可具有称为“VS”或“VSG”的振幅或电压，BL电压脉冲可具有称为“VB”或“VBLC”的振幅或电压，编程脉冲可具有称为“VP”或“VPGM”的振幅或电压，并且验证脉冲可称为“Verify(验证)”。验证脉冲可处于一个或多个不同电平以验证不同状态。在一个实施方案中，编程电路230将编程脉冲(VP)递送到选定字线，感测电路232将验证脉冲(Verify)递送到选定字线，并且阻尼电路234将阻尼脉冲递送到正被编程的一个或多个位线。对于未被编程的一个或多个存储元件(例如，存储器单元)，抑制位线电压558在抑制(INH)脉冲期间抑制编程。对于正被编程的一个或多个存储元件(例如，存储器单元)，编程位线电压560保持低(0V)，以允许电荷在选定字线上的编程脉冲(VP)期间累积在浮栅上。在此示例中，存储元件(例如，存储器单元)正被编程到特定状态(称为“A状态”)。在一个实施方案中，脉冲时序是基于时钟的。例如，每个脉冲具有一个或多个时钟循环(和/或时钟循环的一部分)的持续时间。
如图5所示，编程位线电压560保持低(0V)，并且抑制位线电压558升高，同时选定字线电压562包括编程脉冲(VP)。在一个实施方案中，可在将验证脉冲(Verify)递送到选定字线之前在选定字线上递送多个编程脉冲(VP)。位线脉冲(VB)与验证脉冲重合地在抑制位线电压558和编程位线电压560中递送。
当存储元件(例如，存储器单元)的电压远离对应的目标电压时(例如，在满足触发阈值电压之前)，编程位线电压560为0V(与选定字线电压562的编程脉冲重合)。当存储元件(例如，存储器单元)接近对应的目标电压时(例如，当满足触发阈值电压时)，编程位线电压560(例如，BL偏压)将在对应的编程脉冲(VP)的发起之后及其期间步进升高。例如，阻尼电路234将编程位线电压560步进升压至大约VB、0.5V或另一电压(例如，阻尼脉冲具有大约0.5V的振幅)。时间量“PD1”是编程脉冲或脉冲的一部分(例如，斜升和脉冲峰值)的周期。在一个实施方案中，每个编程脉冲566a-566c在每次选定字线电压562电压从用于编程(例如，而不是用于验证)的基线电压、步进电压或另一电压(例如，0V、10V或另一电压)增大时发起。例如，每个编程脉冲566a-566c在步进之后开始，并且随后增大到脉冲峰值(VP)。在一个示例中，选定字线首先从基线电压(0V)步进升高到约10V，然后步进升高到峰值或最终编程电压(例如，16V～21V)。在另一个实施方案中，步进可不在发起编程脉冲之前发生。如图5所示，在一个实施方案中，编程脉冲峰值在一系列编程循环内增大。在图5的示例中，PD1对应于每个编程脉冲566a-566c的编程脉冲峰值的周期(或持续时间)。
在一个实施方案中，电压增大(例如，步进升高或阻尼脉冲)的周期称为Δ。如图5所示，每个阻尼脉冲564a–564c在对应的编程脉冲566a-566c的发起之后及其期间开始。在图5的示例中，第一阻尼脉冲564a对应于第一编程脉冲566a，具有第一周期568a，并且/或者在第一循环的PD1-Δ(例如，PD1-1μs)处开始。第二阻尼脉冲564b对应于第二编程脉冲566b，具有第二周期568b，并且/或者在第二循环的PD1-Δ(例如，PD1-1μs)处开始。第三阻尼脉冲564c对应于第三编程脉冲566c，具有第三周期568c，并且/或者在第三循环的PD1-Δ(例如，PD1-1μs)处开始。重复此规程，直到完全形成状态为止(例如，直到完全编程存储器单元为止)。在图5的示例中，重复此规程，直到完成A状态编程为止。
在此示例中，阻尼脉冲564a-564c的周期568a-568c是相同的持续时间。每个阻尼脉冲564a-564c在对应的编程脉冲566a-566c的发起之后及其期间开始。每个阻尼脉冲564a-564c减小对应的有效编程脉冲长度(减小到PD1-Δ)。因此，存储元件(例如，存储器单元)的编程速度减慢。在一个实施方案中，阻尼电路234基于对应编程脉冲的终止定时来确定阻尼脉冲定时。例如，第一阻尼脉冲564a的开始时间被确定为对应编程脉冲566a的终止时间减去Δ。在一个实施方案中，阻尼电路234基于对应编程脉冲的开始定时来确定阻尼脉冲定时。例如，第一阻尼脉冲564a的开始时间被确定为对应编程脉冲566a的开始时间加上一定时间量(例如，编程脉冲566a的周期或持续时间的一定百分比)。在一个实施方案中，阻尼电路234基于编程位线电压560和选定字线电压562之间的公共时钟来确定阻尼脉冲定时。例如，第一阻尼脉冲564a的开始时间被确定为在对应编程脉冲566a的开始时间之后的一定数量的时钟循环(和/或时钟循环的一部分)。
图6是示出在编程脉冲期间增大位线电压的另一个示例的时序图。时序图包括随时间推移的漏极选择栅(SGD)电压656、抑制位线(BL)电压658、编程位线(BL)电压660和选定字线(SeL WLn)电压662。在一个实施方案中，编程电路230将编程脉冲(VP)递送到选定字线，感测电路232将验证脉冲(Verify)递送到选定字线，并且阻尼电路234将阻尼脉冲递送到正被编程的一个或多个位线。验证脉冲可处于一个或多个不同电平以验证不同状态。对于未被编程的一个或多个存储元件(例如，存储器单元)，抑制位线电压658在抑制(INH)脉冲期间抑制编程。对于正被编程的一个或多个存储元件(例如，存储器单元)，编程位线电压660保持低(0V)，以允许电荷在选定字线上的编程脉冲(VP)期间累积在浮栅上。在此示例中，存储元件(例如，存储器单元)正被编程到特定状态(称为“A状态”)。
如图6所示，编程位线电压660保持低(0V)，并且抑制位线电压658升高，同时选定字线电压662包括编程脉冲(VP)。在一个实施方案中，可在将验证脉冲(Verify)递送到选定字线之前在选定字线上递送多个编程脉冲(VP)。位线脉冲(VB)与验证脉冲重合地在抑制位线电压658和编程位线电压660中递送。
当存储元件(例如，存储器单元)的电压远离对应的目标电压时(例如，在满足触发阈值电压之前)，编程位线电压660为0V(与选定字线电压662的编程脉冲重合)。当存储元件(例如，存储器单元)接近对应的目标电压时(例如，当满足触发阈值电压时)，编程位线电压660(例如，BL偏压)将在对应的编程脉冲(VP)的发起之后及其期间步进升高。例如，阻尼电路234将编程位线电压660步进升压至大约VB、0.5V或另一电压(例如，阻尼脉冲具有大约0.5V的振幅)。在一个实施方案中，每个编程脉冲666a-666c在每次选定字线电压662从用于编程(例如，而不是用于验证)的基线电压、步进电压或另一电压(例如，0V、10V或另一电压)增大时发起。例如，每个编程脉冲666a-666c以步进开始，并且随后增大到编程脉冲峰值。如图6所示，在一个实施方案中，编程脉冲峰值在一系列编程循环内增大。在图6的示例中，PD1对应于每个编程脉冲666a-666c的编程脉冲峰值的周期(或持续时间)。
在一个实施方案中，阻尼电路234被配置为(在存储器单元的电压满足触发阈值电压之后)在相应编程脉冲中的每一个的发起之后及其期间渐进地增加正被编程的位线上的阻尼脉冲的周期Δ。如图6所示，每个阻尼脉冲664a–664c在对应的编程脉冲666a-666c的发起之后及其期间开始。在图6的示例中，第一阻尼脉冲664a对应于第一编程脉冲666a，具有第一周期668a，并且/或者在第一循环的PD1-Δ(例如，PD1-1μs)处开始。第二阻尼脉冲664b对应于第二编程脉冲666b，具有第二周期668b，并且/或者在第二循环的PD1-2Δ(例如，PD1-2μs)处开始。第三阻尼脉冲664c对应于第三编程脉冲666c，具有第三周期668c，并且/或者在第三循环的PD1-3Δ(例如，PD1-3μs)处开始。重复此规程，直到完全形成状态为止(例如，直到完全编程存储器单元为止)。在图6的示例中，重复此规程，直到完成A状态编程为止。
在此示例中，阻尼脉冲664a-664c的周期668a-668c在编程循环内在持续时间上增加。在一个实施方案中，持续时间上的增加可以是均匀的(例如，每编程循环+1μs)。每个阻尼脉冲664a-664c在对应的编程脉冲666a-666c的发起之后及其期间开始。每个阻尼脉冲664a-664c渐进地减小对应的有效编程脉冲长度(减小到PD1-Δ，然后减小到PD1-2Δ，然后减小到PD1-3Δ)。因此，存储元件(例如，存储器单元)的编程速度逐渐地减慢。在一个实施方案中，阻尼电路234基于对应编程脉冲的终止定时来确定阻尼脉冲定时。例如，第一阻尼脉冲664a的开始时间被确定为对应的编程脉冲666a的终止时间减去Δ、2Δ、3Δ等。在一个实施方案中，阻尼电路234基于对应编程脉冲的开始定时来确定阻尼脉冲定时。例如，第一阻尼脉冲664a的开始时间被确定为对应编程脉冲666a的开始时间加上一定时间量(例如，编程脉冲666a的周期或持续时间的一定百分比)。在一个实施方案中，阻尼电路234基于编程位线电压660和选定字线电压662之间的公共时钟来确定阻尼脉冲定时。例如，第一阻尼脉冲664a的开始时间被确定为在对应编程脉冲666a的开始时间之后的一定数量的时钟循环(和/或时钟循环的一部分)。如图6所示，阻尼脉冲664a-664c的周期线性增加(例如，每个编程循环增加相同量)。在另选的实施方案(未示出)中，阻尼脉冲664a-664c的周期非线性地增加。
图7是示出在多个状态的编程脉冲期间增大位线电压的示例的时序图。时序图包括随时间推移的漏极选择栅(SGD)电压756、抑制位线(BL)电压758、A状态编程位线(BL(A))电压760a、B状态编程位线(BL(B))电压760b、C状态编程位线(BL(C))电压760c、选定字线(SeL WLn)电压762、未选定字线(UnseL WLs)电压770、源极选择栅(SGS)电压772和单元源极电压(CELSRC)774。在一个实施方案中，编程电路230将编程脉冲(VP)递送到选定字线，感测电路232将验证脉冲(AV,ABV,BCV,CV)递送到选定字线，并且阻尼电路234将阻尼脉冲递送到正被编程的一个或多个位线。验证脉冲可处于一个或多个不同电平以验证不同状态。例如，验证脉冲AV用于验证A状态，验证脉冲ABV用于验证A和B状态，验证脉冲BCV用于验证B和C状态，并且验证脉冲CV用于验证C状态。在一个实施方案中，通道电路将通道脉冲(VPS或VPASS)和/或读取脉冲(VR或VREAD)递送到未选定字线。例如，未选定字线电压770包括与选定字线上的编程脉冲(VP)重合(例如，与其并发)的通道脉冲，和/或包括与选定字线上的验证脉冲(AV,ABV,BCV,CV)重合(例如，与其并发)的读取脉冲。在一个实施方案中，在CELSRC电压774中递送PROGSRC(PR)脉冲和VCELSRC(VC)脉冲。CELSRC电压774是源极线电压。源极线电压可未偏置(处于0V)或者可具有高于0V的某一电压。在图7所示的示例中，CELSRC电压774可以是称为PROGSRC的在编程期间的电压(例如，大约2V)。在感测(例如，读取或验证)期间，CELSRC电压774可称为VCELSRC(例如，大约1V)。对于未被编程的一个或多个存储元件(例如，存储器单元)，抑制位线电压758在抑制(INH)脉冲期间抑制编程。对于正被编程的一个或多个存储元件(例如，存储器单元)，编程位线电压760a–760c保持低(0V)，以允许电荷在选定字线上的编程脉冲(VP)期间累积在浮栅上。在此示例中，存储元件(例如，存储器单元)被编程761至如位线电压760a–760c所指示的特定状态(称为“A状态”、“B状态”和“C状态”)。
如图7所示，编程位线电压760a–760c保持低(0V)，并且抑制位线电压758升高，同时选定字线电压762包括编程脉冲(VP)。在一个实施方案中，可在针对特定状态将验证脉冲(Verify)递送到选定字线之前在选定字线上递送多个编程脉冲(VP)。位线脉冲(VB)与验证脉冲(AV,ABV,BCV,CV)重合地在抑制位线电压758和编程位线电压760a–760c中递送。
在一个实施方案中，如图7所示执行状态相关的精细编程。阻尼电路234可根据正被编程的状态以增加的周期递送阻尼脉冲。例如，在编程(例如，PD1或编程时钟)期间步进升高第一位线电压760a(例如，递送阻尼脉冲764a-764c)。阻尼脉冲764a-764c的周期在A状态精细编程期间增加(例如，从1μs增加到3μs)。在编程(例如，PD1或编程时钟)期间步进升高第二位线电压760b(例如，递送阻尼脉冲764d-764f)。阻尼脉冲764d-764f的周期在B状态精细编程期间增加(例如，从1μs增加到3μs)。在编程(例如，PD1或编程时钟)期间步进升高第三位线电压760c(例如，传输阻尼脉冲764g-764i)。阻尼脉冲764g-764i的周期在C状态精细编程期间增加(例如，从1μs增加到3μs)。如图7所示，精细编程可在状态之间重叠。例如，B状态处于比A状态更高的阈值电压，并且C状态处于比B状态更高的阈值电压。因此，A状态精细编程(例如，阻尼脉冲764a)发生在B状态精细编程(例如，阻尼脉冲764d)之前，B状态精细编程发生在C状态精细编程(例如，阻尼脉冲764g)之前。
图8是示出在编程脉冲期间的通道脉冲升压的示例的时序图。时序图包括随时间推移的漏极选择栅(SGD)电压856、抑制位线(BL)电压858、编程位线(BL)电压860、选定字线(SeL WLn)电压862和未选定字线(UnseL WLn)电压870。在一个实施方案中，编程电路230将编程脉冲(VP)递送到选定字线，感测电路232将验证脉冲(Verify)递送到选定字线，并且阻尼电路234将阻尼脉冲递送到正被编程的一个或多个位线。验证脉冲可处于一个或多个不同电平以验证不同状态。在一个实施方案中，通道电路将通道脉冲(VPS或VPASS)和/或读取脉冲(VR或VREAD)递送到未选定字线。例如，未选定字线电压870包括与选定字线上的编程脉冲(VP)重合(例如，与其并发)的通道脉冲，和/或包括与选定字线上的验证脉冲重合(例如，与其并发)的读取脉冲。对于未被编程的一个或多个存储元件(例如，存储器单元)，抑制位线电压858在抑制(INH)脉冲期间抑制编程。对于正被编程的一个或多个存储元件(例如，存储器单元)，编程位线电压860保持低(0V)，以允许电荷在选定字线上的编程脉冲(VP)期间累积在浮栅上。在此示例中，存储元件(例如，存储器单元)正被编程到特定状态(称为“A状态”)。
如图8所示，编程位线电压860保持低(0V)，并且抑制位线电压858升高，同时选定字线电压862包括编程脉冲(VP)。在一个实施方案中，可在将验证脉冲(Verify)递送到选定字线之前在选定字线上递送多个编程脉冲(VP)和/或可在未选定字线上递送多个通道脉冲(VPS)。位线脉冲(VB)与验证脉冲重合地在抑制位线电压858和编程位线电压860中递送。
当存储元件(例如，存储器单元)的电压远离对应的目标电压时(例如，在满足触发阈值电压之前)，编程位线电压860为0V(与选定字线电压862的编程脉冲重合)。当存储元件(例如，存储器单元)接近对应的目标电压时(例如，当满足触发阈值电压时)，编程位线电压860(例如，BL偏压)将在对应的编程脉冲(VP)的发起之后及其期间步进升高。例如，阻尼电路234将编程位线电压860步进升压至大约VDD、3V或另一电压(例如，阻尼脉冲具有大约3V或VDD的振幅)。在一个实施方案中，每个编程脉冲866a-866c在每次选定字线电压862从用于编程(例如，而不是用于验证)的基线电压、步进电压或另一电压(例如，0V、10V)增大时发起。例如，每个编程脉冲866a-866c以步进开始，并且随后增大到编程脉冲峰值。如图8所示，在一个实施方案中，编程脉冲峰值在一系列编程循环内增大。在图8的示例中，PD1对应于每个编程脉冲866a-866c的编程脉冲峰值的周期(或持续时间)。
在一个实施方案中，阻尼电路234被配置为(在存储器单元的电压满足触发阈值电压之后)在相应编程脉冲中的每一个的发起之后及其期间渐进地增加正被编程的位线上的阻尼脉冲的周期Δ。如图8所示，每个阻尼脉冲864a–864c在对应的编程脉冲866a-866c的发起之后及其期间开始。在图8的示例中，第一阻尼脉冲864a对应于第一编程脉冲866a，具有第一周期868a，并且/或者在第一循环的PD1-Δ(例如，PD1-1μs)处开始。第二阻尼脉冲864b对应于第二编程脉冲866b，具有第二周期868b，并且/或者在第二循环的PD1-2Δ(例如，PD1-2μs)处开始。第三阻尼脉冲864c对应于第三编程脉冲866c，具有第三周期868c，并且/或者在第三循环的PD1-3Δ(例如，PD1-3μs)处开始。重复此规程，直到完全形成状态为止(例如，直到完全编程存储器单元为止)。在图8的示例中，重复此规程，直到完成A状态编程为止。
在此示例中，阻尼脉冲864a-864c的周期868a-868c在编程循环内在持续时间上增加。在一个实施方案中，持续时间上的增加可以是均匀的(例如，每编程循环+1μs)。每个阻尼脉冲864a-864c在对应的编程脉冲866a-866c的发起之后及其期间开始。每个阻尼脉冲864a-864c渐进地减小对应的有效编程脉冲长度(减小到PD1-Δ，然后减小到PD1-2Δ，然后减小到PD1-3Δ)。因此，存储元件(例如，存储器单元)的编程速度逐渐地减慢。
在一个实施方案中，通道电路(包括在例如读/写电路228中)被配置为在编程脉冲中的至少一个的发起之后及其期间增大通向未选定字线的通道脉冲。在图8的示例中，在存储器单元的电压满足触发阈值电压之后，通道电路增大未选定字线电压870中的通道脉冲876a-876c。在一个实施方案中，通道电路在编程脉冲中的至少一个的发起之后及其期间递增地增大(通向未选定字线的)通道脉冲中的至少一个。增量增大可以是均匀的(例如，增大电压δ)或不同的。增量增大可在一系列步进中执行，其中每个步进具有一定周期。每个周期的持续时间可相同或不同。例如，每个步进周期可对应于阻尼脉冲周期在多个编程循环内的变化。例如，阻尼脉冲864a-864c中的每一个的周期等于(步进升高的)通道脉冲876a-876c的步进的周期中的一个或多个的总和。如图8所示，(步进升高的)通道脉冲876a-876c的步进的周期和/或振幅线性地增加。在另选的实施方案(未示出)中，(步进升高的)通道脉冲876a-876c的这些步进的周期和/或振幅非线性地增加。
在图8所示的示例中，通道电路被配置为在编程脉冲866a-866c期间以多个步进增大通道脉冲876a-876c，其中每个步进具有一定周期。例如，每个步进升高的通道脉冲876a-876c在PD1-3Δ、PD1-2Δ、PD1-1Δ处步进上升到VPASS+δ、VPASS+2δ、VPASS+3δ。步进升高的通道脉冲876a-876c可提供另外的通道脉冲升压(例如，沟道升压)以使沟道电势大于漏极选择栅电压(VSGD)减去漏极选择栅晶体管的阈值电压(例如，VSGD-Vt)。
图9是示出在编程脉冲期间的通道脉冲升压的另一个示例的时序图。时序图包括随时间推移的漏极选择栅(SGD)电压956、抑制位线(BL)电压958、编程位线(BL)电压960、选定字线(SeL WLn)电压962和未选定字线(UnseL WLn)电压970。在一个实施方案中，编程电路230将编程脉冲(VP)递送到选定字线，感测电路232将验证脉冲(Verify)递送到选定字线，并且阻尼电路234将阻尼脉冲递送到正被编程的一个或多个位线。验证脉冲可处于一个或多个不同电平以验证不同状态。在一个实施方案中，通道电路将通道脉冲(VPS或VPASS)和/或读取脉冲(VR或VREAD)递送到未选定字线。例如，未选定字线电压970包括与选定字线上的编程脉冲(VP)重合(例如，与其并发)的通道脉冲，和/或包括与选定字线上的验证脉冲重合(例如，与其并发)的读取脉冲。对于未被编程的一个或多个存储元件(例如，存储器单元)，抑制位线电压958在抑制(INH)脉冲期间抑制编程。对于正被编程的一个或多个存储元件(例如，存储器单元)，编程位线电压960保持低(0V)，以允许电荷在选定字线上的编程脉冲(VP)期间累积在浮栅上。在此示例中，存储元件(例如，存储器单元)正被编程到特定状态(称为“A状态”)。
如图9所示，编程位线电压960保持低(0V)，并且抑制位线电压958升高，同时选定字线电压962包括编程脉冲(VP)。在一个实施方案中，可在将验证脉冲(Verify)递送到选定字线之前在选定字线上递送多个编程脉冲(VP)和/或可在未选定字线上递送多个通道脉冲(VPS)。位线脉冲(VB)与验证脉冲重合地在抑制位线电压958和编程位线电压960中递送。
当存储元件(例如，存储器单元)的电压远离对应的目标电压时(例如，在满足触发阈值电压之前)，编程位线电压960为0V(与选定字线电压962的编程脉冲重合)。当存储元件(例如，存储器单元)接近对应的目标电压时(例如，当满足触发阈值电压时)，阻尼电路234针对一个或多个编程脉冲以对应的编程脉冲(VP)步进升高编程位线电压960(例如，BL偏压)。在一个实施方案中，编程位线电压960与选定字线上的对应增大基本上同时地增大或步进升高。例如，在与选定字线电压962的增大(例如，步进)基本上相同的时间(或与其同时地)将阻尼脉冲978(例如，一个阻尼脉冲)递送到正被编程的位线。编程脉冲967可与阻尼脉冲978重合地发生。阻尼脉冲978最初可处于第一振幅(例如，0.5V或另一电压)。在相同的编程脉冲或一个或多个后续的编程脉冲的发起之后及其期间，阻尼电路234(进一步)增大或步进升高正被编程的位线上的阻尼脉冲。例如，在对应的编程脉冲966a-966c的发起之后及其期间，将阻尼脉冲增大964a-964c或步进升高(例如，到1V或另一电压)。
例如，阻尼电路234随后将编程位线电压960步进升压至大约VDD、3V或另一电压(例如，阻尼脉冲具有大约3V或VDD的振幅)。在一个实施方案中，每个编程脉冲966a-966c在每次选定字线电压962从用于编程(例如，而不是用于验证)的基线电压、步进电压或另一电压(例如，0V、10V或另一电压)增大时发起。例如，每个编程脉冲966a-966c以步进开始，并且随后增大到编程脉冲峰值。在一个实施方案中，编程脉冲峰值在一系列编程循环内增大。在图9的示例中，PD1对应于每个编程脉冲966a-966c的编程脉冲峰值的周期(或持续时间)。
在一个实施方案中，阻尼电路234被配置为(在存储器单元的电压满足触发阈值电压之后)在相应编程脉冲中的每一个的发起之后及其期间渐进地增加正被编程的位线上的阻尼脉冲的周期Δ。如图9所示，阻尼脉冲在对应的编程脉冲966a-966c的发起之后及其期间增大或步进升高。在图9的示例中，第一阻尼脉冲增大964a对应于第一编程脉冲966a，具有第一周期968a，并且/或者在第一循环的PD1-Δ(例如，PD1-1μs)处开始。第二阻尼脉冲增大964b对应于第二编程脉冲966b，具有第二周期968b，并且/或者在第二循环的PD1-2Δ(例如，PD1-2μs)处开始。第三阻尼脉冲增大964c对应于第三编程脉冲966c，具有第三周期968c，和/或在第三循环的PD1-3Δ(例如，PD1-3μs)处开始。在一个示例中，最初与编程脉冲967重合地(例如，与其并发地)递送处于第一电平(例如，0.5V)的一个阻尼脉冲978。通过之后的编程脉冲966a-966c，阻尼电路234稍后将位线电压960步进升高至高值(例如，3V、VDD)以完全停止编程。重复此规程，直到完全形成状态为止(例如，直到完全编程存储器单元为止)。在图9的示例中，重复此规程，直到完成A状态编程为止。
在此示例中，阻尼脉冲增大964a-964c的周期968a-968c在编程循环内在持续时间上增加。在一个实施方案中，持续时间上的增加可以是均匀的(例如，每编程循环+1μs)。阻尼脉冲增大964a-964c在对应的编程脉冲966a-966c的发起之后及其期间开始。阻尼脉冲增大964a-964c渐进地减小对应的有效编程脉冲长度(减小到PD1-Δ，然后减小到PD1-2Δ，然后减小到PD1-3Δ)。因此，存储元件(例如，存储器单元)的编程速度逐渐地减慢。
在一个实施方案中，通道电路(包括在例如读/写电路228中)被配置为在编程脉冲中的至少一个的发起之后及其期间增大通向未选定字线的通道脉冲。在图9的示例中，在存储器单元的电压满足触发阈值电压之后，通道电路增大未选定字线电压970中的通道脉冲976a-976c。例如，通道脉冲976a-976c可如结合图8所述步进升高。
图10是示出通道脉冲升压的示例的图。图10示出了不同时间的位线的示例1080a-1080c。由于VSGD裕度(例如，SGD上确保编程/抑制的公共电压)并且在没有通道脉冲升压的情况下，沟道电势可被箝位在VSGD-Vt≈1V处，即使位线电压可进一步增大至VDD≈3V也是如此。
为了允许沟道电压进一步增大(这可有助于完全停止弱编程)，可使用一个或多个编程脉冲(例如，具有持续时间PD1)期间的通道脉冲步进升高辅助升压技术。在沟道电势被箝位在一定电压(例如，VSGD-Vt≈1V)处之后，通道电路在通道脉冲上递送步进升高电压(例如，VPASS+δ)，这允许沟道进一步升压δ，这可实现更有效的编程脉冲抑制。
在一个示例中，在阻尼脉冲之前，位线1080a初始地具有0V的位线电压1086a。此时，未选定字线电压处于VPASS(例如，10V)。这导致0V的沟道电压。此刻，例如，SGD导通，因此位线电压0V完全转移到沟道电势/电压。然后，位线1080b具有增大到VSGD-Vt≈1V的位线电压1086b(例如，在阻尼脉冲期间)。此时，未选定字线电压得以维持(例如，处于VPASS)。这产生例如大约1V的沟道。然后，位线1080c具有增大到VDD的位线电压1086c(例如，在阻尼脉冲期间)。此时，未选定字线电压增大(例如，增大到VPASS+δ或VPASS+0.5V)。这产生例如大约1.5V(例如，1V+0.5V)的沟道。如图8所示，例如，位线初始地可具有0V的电压，然后该电压步进升高到VDD，同时未选定字线电压也增大。
在另一个示例中，位线1080a初始地具有0.5V的位线电压1086a。此时，未选定字线电压处于VPASS(例如，10V)。这产生沟道(例如，处于大约0.5V)。然后，位线1080b具有增大到VSGD-Vt≈1V的位线电压1086b(例如，在阻尼脉冲期间)。此时，未选定字线电压得以维持(例如，处于VPASS)。这产生例如大约1V的沟道。然后，位线1080c具有增大到VDD的位线电压1086c(在阻尼脉冲增大期间)。此时，未选定字线电压增大(例如，增大到VPASS+δ或VPASS+0.5V)。这产生例如大约1.5V(例如，1V+0.5V)的沟道。如图9所示，例如，位线初始地可具有0.5V的电压，然后该电压步进升高到VDD，同时未选定字线电压也增大。
本文所述装置的一个实施方案包括编程电路，该编程电路被配置为供应编程脉冲以增大存储器单元的阈值电压。所述装置还包括感测电路，所述感测电路被配置为响应于所述编程脉冲而确定所述存储器单元的所述阈值电压满足触发阈值电压。该装置还包括阻尼电路，该阻尼电路被配置为响应于存储器单元的阈值电压满足触发阈值电压而在第二编程脉冲的发起之后及其期间增大连接到存储器单元的位线的电压。该第二编程脉冲由编程电路发送。
在一个实施方案中，该阻尼电路被配置为在经过编程脉冲的周期的至少25％之后增大位线的电压。在一个实施方案中，该阻尼电路被配置为在经过编程脉冲的周期的至少50％之后增大位线的电压。在一个实施方案中，该阻尼电路被配置为与编程脉冲的终止同时地停止增大位线的电压。
在一个实施方案中，该装置还包括通道电路，该通道电路被配置为在编程脉冲的发起之后及其期间增大未选定字线的电压。在一个实施方案中，该感测电路被配置为发送一个或多个验证脉冲以验证存储器单元的阈值电压，直到阈值电压达到目标阈值电压为止。在一个实施方案中，该编程电路被配置为在发送第二编程脉冲之后将第三编程脉冲供应到存储器单元，并且阻尼电路被配置为在第三编程脉冲的发起之后及其期间增大位线的电压达比在第二编程脉冲期间增大的位线的电压更大的周期。
还描述了一种写入电路的实施方案。该写入电路被配置为与验证脉冲交替地将写入脉冲传送到选定字线以将连接到选定字线的存储器单元递增地编程到目标电压。触发阈值电压从目标电压偏移。该写入电路还被配置为在存储器单元的电压满足触发阈值电压之后将位线脉冲发送到存储器单元的位线。这些位线脉冲中的每一个在每个相应写入脉冲的发起之后及其期间开始，并且这些位线脉冲中的每一个的周期随着存储器单元的电压接近目标电压而增加。
在一个实施方案中，该写入电路进一步被配置为在重合的写入脉冲的发起之后及其期间步进升高通向未选定字线的至少一个通道脉冲。在一个实施方案中，该写入电路进一步被配置为在经过相应写入脉冲的周期的至少25％之后将这些位线脉冲中的至少一个发送到位线。
本文还描述了一种非易失性存储系统的实施方案。该非易失性存储系统包括编程电路，该编程电路被配置为将编程脉冲递送通过连接到存储器单元阵列的选定字线以将存储器单元编程到目标电压。触发阈值电压从目标电压偏移。该非易失性存储系统还包括阻尼电路，该阻尼电路被配置为在存储器单元的电压满足触发阈值电压之后，在这些相应编程脉冲中的每一个的发起之后及其期间渐进地增加连接到存储器单元的位线上的阻尼脉冲的周期。该非易失性存储系统另外包括通道电路，该通道电路被配置为在存储器单元的电压满足该触发阈值电压之后，在这些编程脉冲中的至少一个的发起之后及其期间增大通向未选定字线的通道脉冲。
在一个实施方案中，该通道电路被配置为在这些编程脉冲中的至少一个的发起之后及其期间递增地增大通向未选定字线的通道脉冲中的至少一个。在一个实施方案中，该通道电路被配置为在这些编程脉冲中的至少一个期间以多个步进增大通道脉冲中的至少一个，每个步进具有一定周期。在一个实施方案中，这些阻尼脉冲中的每一个的周期等于通道脉冲的步进的周期中的一个或多个的总和。在一个实施方案中，该非易失性存储系统还包括感测电路，该感测电路被配置为在递送编程脉冲中的至少两个之间将验证脉冲发送到存储器单元。
还描述了一种方法的实施方案。该方法包括：生成编程脉冲。该方法还包括：将编程脉冲递送到存储器阵列中的存储器单元以在存储器单元满足触发阈值电压之后将阈值电压递增地增大到目标阈值电压。该触发阈值电压从目标电压阈值偏移。该方法还包括：与编程脉冲重合地将阻尼脉冲发送到存储器单元的位线。该方法附加地包括：在编程脉冲期间步进升高阻尼脉冲达一定周期。
在一个实施方案中，该方法包括：生成第二编程脉冲并在编程脉冲被递送到存储器单元之后将第二编程脉冲递送到存储器单元。在该实施方案中，该方法还包括：与选定字线上的第二编程脉冲并发地将第二阻尼脉冲发送到存储器单元的位线，并且在第二编程脉冲期间步进升高第二阻尼脉冲达第二周期。该第二周期大于该周期。
在一个实施方案中，该第二阻尼脉冲的步进升高部分的振幅大于阻尼脉冲的步进升高部分的振幅。在一个实施方案中，该方法包括：在经过重合的编程脉冲的周期的至少25％之后将阻尼脉冲发送到存储器单元的位线。
还描述了一种装置的实施方案。该装置包括存储器管芯，该存储器管芯包括存储器单元。该装置还包括用于在存储器管芯的块的选定字线上产生一系列编程脉冲以将存储器单元编程到目标电压的装置。触发阈值电压从目标电压偏移。该装置还包括用于在存储器单元的电压电平满足触发阈值电压之后产生通向存储器单元的位线的一系列升高脉冲的装置，每个升高脉冲的周期随着存储器单元的电压电平接近目标电压而增加，每个升高脉冲在重合的编程脉冲的发起之后及其期间开始。该装置还包括用于在存储器单元的电压电平满足触发阈值电压之后在至少一个编程脉冲的发起之后及其期间步进升高未选定字线上的通道脉冲的装置。
在一个实施方案中，该用于步进升高未选定字线上的通道脉冲的装置包括用于在重合的编程脉冲期间作为多个步进振幅步进升高通道脉冲的装置。在一个实施方案中，该用于产生的装置被配置为在经过重合的编程脉冲的周期的至少25％之后将升高脉冲中的至少一个发送到存储器单元的位线。
在一个实施方案中，用于在存储器管芯的块的选定字线上产生一系列编程脉冲以将存储器单元编程到目标电压的装置可包括存储器设备222、存储器管芯224、读/写电路228、编程电路230、控制电路210、状态机212和/或其他硬件。其他实施方案可包括用于在存储器管芯的块的选定字线上产生一系列编程脉冲以将存储器单元编程到目标电压的类似或等效装置。
在一个实施方案中，一种用于在存储器单元的电压电平满足触发阈值电压之后产生通向存储器单元的位线的一系列升高脉冲的装置可包括存储器设备222、存储器管芯224、读/写电路228、编程电路230、感测电路232、阻尼电路234、控制电路210、状态机212和/或其他硬件，每个升高脉冲的周期随着存储器单元的电压电平接近目标电压而增加，每个升高脉冲在重合的编程脉冲的发起之后及其期间开始。其他实施方案可包括用于在存储器单元的电压电平满足触发阈值电压之后产生通向存储器单元的位线的一系列升高脉冲的类似或等效装置，每个升高脉冲的周期随着存储器单元的电压电平接近目标电压而增加，每个升高脉冲在重合的编程脉冲的发起之后及其期间开始。
在一个实施方案中，用于在存储器单元的电压电平满足触发阈值电压之后在至少一个编程脉冲的发起之后及其期间步进升高未选定字线上的通道脉冲的装置可包括存储器设备222、存储器管芯224、读/写电路228、编程电路230、感测电路232、阻尼电路234、控制电路210、状态机212和/或其他硬件。其他实施方案可包括用于在存储器单元的电压电平满足触发阈值电压之后在至少一个编程脉冲的发起之后及其期间步进升高未选定字线上的通道脉冲的类似或等效装置。
如本申请中所用，术语“一个实施方案”、“一种实施方案”、“另一个实施方案”或类似语言并不是指所公开主题的单个变型；相反，该语言是指可与所公开主题的多个不同具体实施一起应用和使用的所公开主题的变型。
本领域的技术人员将认识到，本公开不限于所述的二维和三维示例性结构，但涵盖如本文所述的并且如本领域的技术人员所理解的本公开的实质和范围内的所有相关存储器结构。本文所述的实施方案的说明旨在提供对实施方案的一般理解。可利用其他实施方案并且可从本公开中得出其他实施方案，使得可在不脱离本公开的范围的情况下进行结构和逻辑替换和改变。本公开旨在涵盖实施方案的任何和所有后续修改或变型。本领域的技术人员将认识到，此类修改在本公开的范围内。
上文所公开的主题将被认为是示例性的而非限制性的，并且所附权利要求书旨在涵盖落入本公开的范围内的所有此类修改、改进和其他实施方案。因此，在法律允许的最大程度上，本公开的范围应由以下权利要求书及其等效物的最广泛允许的解释来确定，并且不应受到前述详细描述约束或限制。

Claims (20)

1.一种用于存储器编程的装置，包括：
编程电路，所述编程电路被配置为供应第一编程脉冲以增大存储器单元的阈值电压；
感测电路，所述感测电路被配置为响应于所述第一编程脉冲而确定所述存储器单元的所述阈值电压满足触发阈值电压；
阻尼电路，所述阻尼电路被配置为响应于所述存储器单元的所述阈值电压满足所述触发阈值电压而在第二编程脉冲期间以及经过所述第二编程脉冲的周期之后增大连接到所述存储器单元的位线的电压，所述第二编程脉冲由所述编程电路发送；以及
通道电路，所述通道电路被配置为在所述第二编程脉冲的发起之后及所述第二编程脉冲期间增大未选定字线的电压。
2.根据权利要求1所述的装置，其中所述阻尼电路被配置为在经过所述第二编程脉冲的周期的至少25％之后增大所述位线的所述电压。
3.根据权利要求2所述的装置，其中所述阻尼电路被配置为在经过所述第二编程脉冲的所述周期的至少50％之后增大所述位线的所述电压。
4.根据权利要求1所述的装置，其中所述阻尼电路被配置为与所述第二编程脉冲的终止同时地停止增大所述位线的所述电压。
5.根据权利要求1所述的装置，其中所述感测电路被配置为发送一个或多个验证脉冲以验证所述存储器单元的所述阈值电压，直到所述阈值电压达到目标阈值电压为止。
6.根据权利要求1所述的装置，其中所述编程电路被配置为在供应所述第二编程脉冲之后将第三编程脉冲供应到所述存储器单元，并且其中所述阻尼电路被配置为在所述第三编程脉冲的发起之后及其期间增大所述位线的所述电压达比在所述第二编程脉冲期间增大的所述位线的所述电压更大的周期。
7.一种写入电路，所述写入电路被配置为：
与验证脉冲交替地将写入脉冲递送到选定字线以将连接到所述选定字线的存储器单元递增地编程到目标电压，其中触发阈值电压从所述目标电压偏移；
在所述存储器单元的电压满足所述触发阈值电压之后将位线脉冲发送到所述存储器单元的位线，其中所述位线脉冲中的每一个在每个相应写入脉冲期间以及每个相应写入脉冲经过的第一周期之后开始，并且所述位线脉冲中的每一个的第二周期随着所述存储器单元的所述电压接近所述目标电压而增加；以及
在重合的写入脉冲的发起之后及其期间步进升高通向未选定字线的至少一个通道脉冲。
8.根据权利要求7所述的写入电路，其中所述写入电路进一步被配置为在经过相应写入脉冲的第一周期的至少25％之后将所述位线脉冲中的至少一个发送到所述位线。
9.一种非易失性存储系统，包括：
编程电路，所述编程电路被配置为将编程脉冲递送通过连接到存储器单元阵列的选定字线以将存储器单元编程到目标电压，其中触发阈值电压从所述目标电压偏移；
阻尼电路，所述阻尼电路被配置为在所述存储器单元的电压满足所述触发阈值电压之后，在相应编程脉冲中的每一个的发起之后及其期间渐进地增加连接到所述存储器单元的位线上的阻尼脉冲的周期；和
通道电路，所述通道电路被配置为在所述存储器单元的所述电压满足所述触发阈值电压之后，在所述编程脉冲中的至少一个的发起之后及其期间增大通向未选定字线的通道脉冲。
10.根据权利要求9所述的非易失性存储系统，其中所述通道电路被配置为在所述编程脉冲中的至少一个的发起之后及其期间递增地增大通向未选定字线的所述通道脉冲中的至少一个。
11.根据权利要求10所述的非易失性存储系统，其中所述通道电路被配置为在所述编程脉冲中的至少一个期间以多个步进增大所述通道脉冲中的至少一个，每个步进具有一定周期。
12.根据权利要求11所述的非易失性存储系统，其中所述阻尼脉冲中的每一个的所述周期等于所述通道脉冲的所述步进的所述周期中的一个或多个的总和。
13.根据权利要求9所述的非易失性存储系统，还包括感测电路，所述感测电路被配置为在递送所述编程脉冲中的至少两个之间将验证脉冲发送到所述存储器单元。
14.一种用于存储器编程的方法，包括：
生成编程脉冲；
将所述编程脉冲递送到存储器阵列中的存储器单元以在所述存储器单元满足触发阈值电压之后将阈值电压递增地增大到目标阈值电压，其中所述触发阈值电压从所述目标阈值电压偏移；
与所述编程脉冲重合地将阻尼脉冲发送到所述存储器单元的位线；以及
在所述编程脉冲期间步进升高所述阻尼脉冲达一定周期。
15.根据权利要求14所述的方法，还包括：
生成第二编程脉冲；
在所述编程脉冲被递送到所述存储器单元之后将所述第二编程脉冲递送到所述存储器单元；
与选定字线上的第二编程脉冲并发地将第二阻尼脉冲发送到所述存储器单元的位线；以及
在所述第二编程脉冲期间步进升高所述第二阻尼脉冲达第二周期，其中所述第二周期大于所述周期。
16.根据权利要求15所述的方法，其中所述第二阻尼脉冲的步进升高部分的振幅大于所述阻尼脉冲的步进升高部分的振幅。
17.根据权利要求14所述的方法，还包括：在经过重合的编程脉冲的周期的至少25％之后将所述阻尼脉冲发送到所述存储器单元的所述位线。
18.一种用于存储器编程的装置，包括：
存储器管芯，所述存储器管芯包括存储器单元；
用于在所述存储器管芯的块的选定字线上产生一系列编程脉冲以将所述存储器单元编程到目标电压的装置，其中触发阈值电压从所述目标电压偏移；
用于在所述存储器单元的电压电平满足所述触发阈值电压之后产生通向所述存储器单元的位线的一系列升高脉冲的装置，每个升高脉冲的周期随着所述存储器单元的电压电平接近所述目标电压而增加，每个升高脉冲在重合的编程脉冲的发起之后及其期间开始；以及
用于在所述存储器单元的所述电压电平满足所述触发阈值电压之后在至少一个编程脉冲的发起之后及其期间步进升高未选定字线上的通道脉冲的装置。
19.根据权利要求18所述的装置，其中所述用于步进升高所述未选定字线上的所述通道脉冲的装置包括用于在重合的编程脉冲期间作为多个步进振幅步进升高所述通道脉冲的装置。
20.根据权利要求18所述的装置，其中所述用于产生的装置被配置为在经过重合的编程脉冲的周期的至少25％之后将所述升高脉冲中的至少一个发送到所述存储器单元的所述位线。
CN201980005835.7A 2018-05-23 2019-03-22 用于阻尼存储器编程的位线电压控制 Active CN111386574B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/987,764 2018-05-23
US15/987,764 US10643720B2 (en) 2018-05-23 2018-05-23 Bit line voltage control for damping memory programming
PCT/US2019/023754 WO2019226223A1 (en) 2018-05-23 2019-03-22 Bit line voltage control for damping memory programming

Publications (2)

Publication Number Publication Date
CN111386574A CN111386574A (zh) 2020-07-07
CN111386574B true CN111386574B (zh) 2023-12-01

Family

ID=68614833

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980005835.7A Active CN111386574B (zh) 2018-05-23 2019-03-22 用于阻尼存储器编程的位线电压控制

Country Status (4)

Country Link
US (2) US10643720B2 (zh)
CN (1) CN111386574B (zh)
DE (1) DE112019000155T5 (zh)
WO (1) WO2019226223A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10643720B2 (en) 2018-05-23 2020-05-05 Sandisk Technologies Llc Bit line voltage control for damping memory programming
JP7332343B2 (ja) * 2019-05-28 2023-08-23 キオクシア株式会社 半導体記憶装置
KR20200144000A (ko) * 2019-06-17 2020-12-28 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20210011209A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
CN111758130B (zh) 2020-05-19 2021-04-16 长江存储科技有限责任公司 3d nand闪存及其操作方法
KR20220008991A (ko) * 2020-07-14 2022-01-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105051824A (zh) * 2012-10-25 2015-11-11 桑迪士克技术有限公司 用于对非易失性存储器进行编程的动态位线偏压
CN107393590A (zh) * 2016-04-04 2017-11-24 三星电子株式会社 非易失性存储设备及其编程方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7158421B2 (en) 2005-04-01 2007-01-02 Sandisk Corporation Use of data latches in multi-phase programming of non-volatile memories
US7372732B2 (en) 2005-11-23 2008-05-13 Macronix International Co., Ltd. Pulse width converged method to control voltage threshold (Vt) distribution of a memory cell
KR100953045B1 (ko) 2008-05-23 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR20100043935A (ko) 2008-10-21 2010-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US8411508B2 (en) * 2009-10-05 2013-04-02 Micron Technology, Inc. Automatic selective slow program convergence
US8274838B2 (en) 2010-07-19 2012-09-25 Sandisk Technologies Inc. Programming non-volatile memory with bit line voltage step up
US8385132B2 (en) * 2010-12-22 2013-02-26 Sandisk Technologies Inc. Alternate bit line bias during programming to reduce channel to floating gate coupling in memory
KR20120126436A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그램 방법
US8526233B2 (en) * 2011-05-23 2013-09-03 Sandisk Technologies Inc. Ramping pass voltage to enhance channel boost in memory device, with optional temperature compensation
KR101716713B1 (ko) 2011-05-23 2017-03-15 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US8705293B2 (en) 2011-10-20 2014-04-22 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory suitable for quick pass write
US8971141B2 (en) 2012-06-28 2015-03-03 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory and hybrid lockout
US20140198576A1 (en) 2013-01-16 2014-07-17 Macronix International Co, Ltd. Programming technique for reducing program disturb in stacked memory structures
US9299443B1 (en) 2014-09-29 2016-03-29 Sandisk Technologies Inc. Modifying program pulses based on inter-pulse period to reduce program noise
US9418751B1 (en) 2015-01-23 2016-08-16 Sandisk Technologies Llc Pre-program detection of threshold voltages of select gate transistors in a memory device
US10643720B2 (en) 2018-05-23 2020-05-05 Sandisk Technologies Llc Bit line voltage control for damping memory programming

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105051824A (zh) * 2012-10-25 2015-11-11 桑迪士克技术有限公司 用于对非易失性存储器进行编程的动态位线偏压
CN107393590A (zh) * 2016-04-04 2017-11-24 三星电子株式会社 非易失性存储设备及其编程方法

Also Published As

Publication number Publication date
WO2019226223A1 (en) 2019-11-28
DE112019000155T5 (de) 2020-07-23
CN111386574A (zh) 2020-07-07
US10643720B2 (en) 2020-05-05
US11011242B2 (en) 2021-05-18
US20200227125A1 (en) 2020-07-16
US20190362799A1 (en) 2019-11-28

Similar Documents

Publication Publication Date Title
CN111386574B (zh) 用于阻尼存储器编程的位线电压控制
EP1759393B1 (en) Concurrent programming of non-volatile memory
EP1711950B1 (en) Programming non-volatile memory
EP1812932B1 (en) High speed programming system with reduced over programming
EP1678722B1 (en) Programming method based on the behavior of non-volatile memory cells
EP1738374B1 (en) Variable programming of non-volatile memory
US7023733B2 (en) Boosting to control programming of non-volatile memory
EP2556509B1 (en) Saw-shaped multi-pulse programming for program noise reduction in memory
KR101705294B1 (ko) 플래시 메모리 및 그 프로그램 방법
JP4763687B2 (ja) 非揮発性メモリのプログラミングを制御するためのブースティング

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant