CN113409868A - 一种低擦除损伤的擦除方法、装置、电子设备及存储介质 - Google Patents
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Abstract
本发明公开了一种低擦除损伤的擦除方法、装置、电子设备及存储介质，其中，方法：在对NOR FLASH进行擦除操作时，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点和/或释放时间点；该方法包含了两个阶段的操作以降低擦除操作的损伤，两个阶段的操作单独使用或同时使用，均可有效地避免正高压与负高压之间产生过大的压差而损伤MOS器件，从而可有效降低NOR FLASH擦除过程中器件产生的损伤。
Description
技术领域
本申请涉及芯片技术领域，具体而言，涉及一种低擦除损伤的擦除方法、装置、电子设备及存储介质。
背景技术
在对NOR FLASH芯片的读写擦操作当中，因为擦除操作过程中使用到的电压差最高，尤其是擦除操作建立时，芯片内部的正负高压建立的过程，因为一些类似电容耦合的作用，瞬间可能产生较高的电压差，可能对芯片内部高压器件造成损伤，会增加芯片的待机功耗，严重时会影响芯片的功能和性能，尤其是在NOR FLASH芯片工艺特征尺寸日益缩小之后，这个问题更加明显。虽然在产品出货前的测试可以通过压力测试对可能出现此问题的芯片进行筛除，但随之而来的是带来测试良率的损失，提高了芯片的成本，所以从源端解决此问题出现的设计方法迫在眉睫。
具体地，NOR FLASH芯片擦除时需通过字线对选中擦除和未选中擦除的存储单元施加相应的电压以进行针对性擦除，存储单元的对应Bulk端还具有7-10V的电压Vbulk，即选中擦除的存储单元上施加了Bulk电压和负高压，未选中擦除的存储单元上施加了Bulk电压和正高压，如图1所示，在进行储存单元擦除过程中，NOR FLASH字线解码电路中，正高压VPP_WL和负高压Vneg会加在字线解码电路的高压NMOS（HV MOS）和高压PMOS（HV PMOS）的源漏两端；而在擦除电压建立的过程中，正高压VPP_WL建立初期会伴随Vbulk电压上升建立而被耦合上升至高于目标电压的电压值，且由于正高压VPP_WL和负高压Vneg是同时建立的，在负高压Vneg达到最低电压值时，正高压VPP_WL仍未下降至目标电压，此时正高压VPP_WL和负高压Vneg之间的压差最大，该压差值接近或超出高压MOS器件的击穿电压，会对高压MOS器件带来损伤，而大大减少NOR Flash擦除编程循环次数。
另外，在擦除电压结束的过程中，存储单元的字线端正高压Vneg和Bulk电压Vbulk之间有一个的等效电容，在擦除电压发电过程中，Vneg随着Vbulk电压快速放电而被耦合到更负的一个电压，直到Vbulk放电结束。而正高压VPP_WL也会因为Bulk电压Vbulk放电而被耦合到更低的电压，但正高压VPP_WL和Bulk电压Vbulk之间的电容较大，VPP_WL被耦合下来的电压差没有Vneg被耦合下来的电压差大，另外，通常正高压VPP_WL切换到供电电压VCC电压值的速度也较快，因此，在擦除电压结束瞬间，正高压VPP_WL和负高压Vbulk之间的压差会瞬间增大，该压差值接近或超出高压MOS器件的击穿电压，会对高压MOS器件带来损伤，而大大减少NOR Flash擦除编程循环次数。
针对上述问题，目前尚未有有效的技术解决方案。
发明内容
本申请实施例的目的在于提供一种低擦除损伤的擦除方法、装置、电子设备及存储介质，有效降低擦除电压对高压MOS器件产生的损伤。
第一方面，本申请实施例提供了一种低擦除损伤的擦除方法，用于NOR FLASH擦除操作，所述方法包括：在对NOR FLASH进行擦除操作时，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点和/或释放时间点。
所述的一种低擦除损伤的擦除方法，其中，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点的过程包括以下步骤：
A1、配置并打开擦除使能信号；
A2、建立用于对芯片中存储单元进行擦除操作的正高压和负高压，所述正高压建立时间点早于所述负高压建立时间点；
A3、利用建立稳定后的正高压和负高压对相应存储单元进行擦除操作。
所述的一种低擦除损伤的擦除方法，其中，步骤A2中，所述擦除使能信号生效时同时开始所述正高压的建立。
所述的一种低擦除损伤的擦除方法，其中，所述正高压和所述负高压分别对应施加于选中擦除的存储单元和未选中擦除的存储单元。
所述的一种低擦除损伤的擦除方法，其中，错开对芯片中存储单元进行擦除操作的正高压和负高压的释放时间点的过程包括以下步骤：
B1、在NOR FLASH擦除结束阶段且在擦除使能信号失效前，对负高压进行放电；
B2、对存储单元Bulk端的Bulk电压进行第一次放电；
B3、结束擦除使能信号使正高压上升至供电电压，以及使Bulk电压第二次放电至0V。
所述的一种低擦除损伤的擦除方法，其中，Bulk电压第一次放电至供电电压等值大小。
所述的一种低擦除损伤的擦除方法，其中，负高压放电至0V。
第二方面，本申请实施例还提供了一种低擦除损伤的擦除装置，用于NOR FLASH擦除操作，包括：
使能信号模块，用于配置并打开、关闭擦除使能信号；
电压模块，用于对存储单元提供擦除操作所需的各类电压；
错开模块，用于错开擦除操作的正高压和负高压的建立时间点和释放时间点；
所述根据使能信号模块打开或关闭擦除使能信号可对应地开始或结束擦除操作，所述错开模块配在对应操作阶段可错开电压模块提供的正高压和负高压的建立时间点和/或释放时间点。
第三方面，本申请实施例还提供了一种电子设备，包括处理器以及存储器，所述存储器存储有计算机可读取指令，当所述计算机可读取指令由所述处理器执行时，运行如上述第一方面提供的所述方法中的步骤。
第四方面，本申请实施例还提供了一种存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时运行如上述第一方面提供的所述方法中的步骤。
由上可知，本申请实施例提供的一种低擦除损伤的擦除方法、装置、电子设备及存储介质，其中，方法包含了两个阶段的操作以降低擦除操作的损伤，两个阶段的操作单独使用或同时使用，均可有效地避免正高压与负高压之间产生过大的压差而损伤MOS器件，从而可有效降低NOR FLASH擦除过程中器件产生的损伤。
附图说明
图1为NOR FLASH字线解码电路的结构示意图。
图2为本申请实施例提供的一些实施例中的一种低擦除损伤的擦除方法中在擦除电压建立阶段错开正高压和负高压建立时间点的流程图。
图3为错开正高压和负高压建立时间点的电压变化图。
图4为本申请实施例提供的一些实施例中的低擦除损伤的擦除方法单独使用擦除电压建立时间点错开方式时的流程图。
图5为本申请实施例提供的一种低擦除损伤的擦除方法中在擦除电压建立阶段错开正高压和负高压释放时间点的流程图。
图6为错开正高压和负高压释放时间点的电压变化图。
图7为本申请实施例提供的一些实施例中的低擦除损伤的擦除方法单独使用擦除电压释放时间点错开方式时的流程图。
图8为本申请实施例提供的一些实施例中的低擦除损伤的擦除装置的结构示意图。
图9为在擦除电压建立阶段中降低擦除损伤的装置的结构示意图。
图10为在擦除电压释放阶段中降低擦除损伤的装置的结构示意图。
图11为NOR FLASH存储单元阵列擦除时选中擦除的存储单元和未选中擦除的存储单元的结构示意图。
图12为本申请实施例提供的电子设备的结构示意图。
具体实施方式
下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语第一、第二等仅用于区分描述，而不能理解为指示或暗示相对重要性。
第一方面，请参照图4和7，图4和7是本申请一些实施例中的一种低擦除损伤的擦除方法，用于NOR FLASH擦除操作，方法包括：在对NOR FLASH进行擦除操作时，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点和/或释放时间点。
本申请实施例的一种低擦除损伤的擦除方法包含了两个阶段的操作以降低擦除操作的损伤，两个阶段的操作单独使用或同时使用，均可有效地避免正高压与负高压之间产生过大的压差而损伤MOS器件，从而可有效降低NOR FLASH擦除过程中器件产生的损伤。
更具体地，本申请实施例的一种低擦除损伤的擦除方法包含了两种降低擦除损伤的方法，两种方法分别在擦除电压建立阶段和结束阶段进行操作使用。
在一些优选的实施方式中，在擦除电压建立阶段的降低擦除损伤的方法如图2所示，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点的过程包括以下步骤：
A1、配置并打开擦除使能信号Erase_en；
具体地，该擦除使能信号Erase_en打开生效即表明芯片接入供电电压VCC。
A2、建立用于对芯片中存储单元进行擦除操作的正高压VPP_WL和负高压Vneg，正高压VPP_WL建立时间点早于负高压Vneg建立时间点；
具体地，正高压VPP_WL建立过程中,正高压VPP_WL随着Vbulk电压上升而被耦合迅速拉升，然后再逐步下降至预设且稳定的正高压VPP_WL；负高压Vneg建立过程中，负高压Vneg由0V开始下降至预设且稳定的负高压Vneg。
更具体地，根据图1可知，NOR FLASH字线解码电路中，在擦除NOR FLASH特定存储单元时，HV NMOS（高压 NMOS）和HV PMOS（高压 PMOS）源漏两端施加有正高压VPP_WL和负高压Vneg，如图3所示，由于正高压VPP_WL建立时间点早于负高压Vneg建立时间点，可有效避免两者建立时间时产生的压差过大而超出或接近HV NMOS和HV PMOS的击穿电压而引起HVNMOS和HV PMOS损坏或损伤。
A3、利用建立稳定后的正高压VPP_WL和负高压Vneg对相应存储单元进行擦除操作。
具体地，存储单元擦除过程中，存储单元具有Bulk电压Vbulk，该电压在擦除使能信号Erase_en生效时建立。
这一种降低擦除损伤的方法，通过错开正高压VPP_WL和负高压Vneg建立时间点，使得正高压VPP_WL早于负高压Vneg建立，避免正高压VPP_WL在电容耦合作用下被拉绳而与负高压Vneg之间产生过大的压差，而导致HV NMOS和HV PMOS源漏两端压差超出过接近击穿电压而损坏或损伤MOS器件，从而可有效降低NOR FLASH擦除过程中器件产生的损伤。
在一些优选的实施方式中，步骤A2中，擦除使能信号Erase_en生效时同时开始正高压VPP_WL的建立；
具体地，由于Bulk电压Vbulk也在擦除使能信号Erase_en生效时同时开始建立，因为正高压VPP_WL和Bulk电压Vbulk之间有一个较大的等效电容，正高压VPP_WL随着Bulk电压Vbulk电压上升而被耦合上升，直到Bulk电压Vbulk不继续上升，正高压VPP_WL才停止上升，然后需对正高压VPP_WL进行放电才能得到设定的目标电压（Vtarget）。
上述这种降低擦除损伤的方法，为保证擦除速度，正高压VPP_WL和Bulk电压Vbulk建立时间采用依据擦除使能信号Erase_en生效进行建立，仅错开改变了负高压Vneg的建立时间点，可尽可能不影响存储单元擦除效率的情况下减小擦除过程中MOS器件源漏两端产生的最大压差。
在一些优选的实施方式中，正高压VPP_WL建立稳定后，再建立负高压Vneg。
具体地，如图3所示，正高压VPP_WL通过放电方式达到稳定的目标电压所需要的时间远长于负高压Vneg由0V开始下降至稳定的目标电压的所需要的时间，若在正高压VPP_WL放电过程中开始建立负高压Vneg则还是会使MOS器件两端产生较大的压差，因此，在本实施例中，需在正高压VPP_WL建立稳定后，再建立负高压Vneg，进一步确保MOS器件源漏两端在存储单元擦除过程中足有足够小的压差，避免MOS器件产生损伤，进一步提高NOR FLASH的使用寿命。
错开正高压VPP_WL和负高压Vneg的建立时间点可通过条件指令或延时指令的方式实现，由于条件指令涉及器件较多、逻辑相对复杂，因此，在一些优选的实施方式中，步骤A2中，通过延时指令错开正高压VPP_WL和负高压Vneg的建立时间点。
具体地，赋予一个delay值给延时指令，当正高压VPP_WL建立的时间点经过delay值的时间后，开始负高压Vneg的建立。
更具体地，delay值根据仿真或实际多次测试获取正高压VPP_WL从建立到稳定至目标电压用时的均值进行设定，能以均值进行直接设定，或在均值上偏移一定数值进行设定，在本实施例中，设置略大于均值的数值作为delay值，以尽可能错开正高压VPP_WL和负高压Vneg建立时间的同时减少两者建立时间点之间的空余时间，保证存储单元的擦除效率。
在一些优选的实施方式中，正高压VPP_WL和负高压Vneg分别对应施加于选中擦除的存储单元和未选中擦除的存储单元。
具体地，NOR FLASH擦除过程中包含一些选中的需要进行擦除的存储单元和一些未选中的不需要擦除的存储单元，相应地，选中擦除的存储单元需施加负高压Vneg进行擦除，而未选中擦除的存储单元需施加正高压VPP_WL以避免被擦除。
在一些优选的实施方式中，正高压VPP_WL和负高压Vneg均为字线电压。
具体地，正高压VPP_WL和负高压Vneg均通过字线提供电压。
关于上述这种降低擦除损伤的方法的具体实施例如下：
图3所示为NOR FLASH擦除过程中擦除电压建立时的电压变化过程，其中，擦除使能打开后产生擦除使能信号Erase_en进而对NOR FLASH施加输入电压VCC，同时，Bulk电压Vbulk和施加于NOR FLASH中未选中擦除存储单元的正高压VPP_WL开始建立，正高压VPP_WL由于电容耦合作用被Bulk电压Vbulk拉升至T1位置，此时Bulk电压Vbulk达到预设电压稳定输出，接着正高压VPP_WL接着开始放电下降，在间隔预设的delay值时间后，正高压VPP_WL达到其目标电压进行稳定输出，其后开始通过字线对NOR FLASH中选中的需要进行擦除处理的存储单元建立负高压Vneg，负高压Vneg快速下降至目标电压而开始对选中擦除的存储单元进行擦除处理。
在本实施例中，Bulk电压Vbulk为7V-10V，正高压VPP_WL的目标电压为2V，负高压Vneg的目标电压为-9V，而一般高压MOS器件源漏两端的击穿电压在12.5V-13V之间，如图3所示，本实施例中，正高压VPP_WL和负高压Vneg两者之间产生的最大压差在负高压Vneg达到目标电压后，该压差为11V，小于12.5V-13V，可有效避免对高压MOS器件源漏两端产生损伤。
其中，正高压VPP_WL和负高压Vneg均通过字线Word Line提供。
在一些优选的实施方式中，在擦除电压结束阶段的降低擦除损伤的方法如图5所示，错开对芯片中存储单元进行擦除操作的正高压和负高压的释放时间点的过程包括以下步骤：
B1、在NOR FLASH擦除结束阶段且在擦除使能信号Erase_en失效前，对负高压Vneg进行放电；
具体地，NOR FLASH进行擦除操作时需基于打开的擦除使能信号Erase_en对NORFLASH芯片中的存储单元施加正高压VPP_WL、负高压Vneg、Bulk电压Vbulk进行擦除处理，现有擦除处理过程一般根据擦除使能信号Erase_en结束使对应电压复位；本申请实施例中，在除使能信号结束结束之前，率先进行负高压Vneg的放电处理。
具体地，NOR FLASH擦除结束阶段指的是选中擦除的存储单元完成数据擦除但擦除使能信号Erase_en尚未失效的阶段。
B2、对存储单元Bulk端的Bulk电压Vbulk进行第一次放电；
具体地，Bulk电压Vbulk第一次放电后，其电压值高于0V，即未进行完全放电。
B3、结束擦除使能信号Erase_en使正高压VPP_WL上升至供电电压VCC，以及使Bulk电压Vbulk第二次放电至0V。
上述的降低擦除损伤的方法，在NOR FLASH擦除结束阶段且在擦除使能信号Erase_en失效前，先令负高压Vneg进行放电，以减少负高压Vneg与正高压VPP_WL之间的压差，避免负高压Vneg由于后续Bulk电压Vbulk放电而被耦合迅速拉低导致其与正高压VPP_WL之间压差过大，而超出或接近HV NMOS和HV PMOS的击穿电压而引起HV NMOS和HV PMOS损坏或损伤；另外，本申请实施例还将Bulk电压Vbulk放电分为两次，其中第二次放电过程由擦除使能信号Erase_en结束瞬间完成，该放电过程相比原来一次性放电过程的放电量更小，引起的负高压Vneg、负高压Vneg电压变化值更小，使得擦除操作结束时电压变化波动更小，而有效避免高压MOS器件的损伤。
具体地，结束擦除使能信号Erase_en时，Bulk电压Vbulk第二次放电和正高压VPP_WL上升同时开始进行。
在一些优选的实施方式中，Bulk电压Vbulk第一次放电至供电电压VCC等值大小。
具体地，Bulk电压Vbulk第一次放电为主动放电，如图6所示，该放电过程较为平稳且并不像第二次放电般瞬间完成，因此，并不会引起负高压Vneg和正高压VPP_WL在耦合作用下发生电压变化，同理，经过第一次放电后，Bulk电压Vbulk的电压值远小于进行擦除操作时的电压值，在结束擦除使能信号Erase_en进行第二次放电时，Bulk瞬间放电量更小，相应耦合作用更弱，而正高压VPP_WL和负高压Vneg电压变化更小，而有效避免MOS器件的损伤。
更具体地，Bulk电压Vbulk第一次放电至供电电压VCC等值大小，更有利于芯片电路的稳点输出调节，利于正高压VPP_WL上升调节至供电电压VCC。
在一些优选的实施方式中，负高压Vneg放电至0V，即撤去接入对应存储单元上的负高压Vneg，使负高压Vneg逐步放电至0V，即令负高压Vneg完全放电。
在一些优选的实施方式中，待负高压Vneg放电至稳定状态后再进行Bulk电压Vbulk第一次放电。
在实际操作过程中，负高压Vneg放电上升过程中，相对地，Bulk电压Vbulk会因耦合作用瞬间向上波动；因此，本申请实施例需待负高压Vneg放电至稳定状态后再进行Bulk电压Vbulk第一次放电，使得负高压Vneg完全放电至0V稳定后，Bulk电压Vbulk因负高压Vneg变化的耦合作用引起的电压变化也稳定下来，避免两者相互耦合作用下产生异常变化的电压值。
错开负高压Vneg放电和Bulk电压Vbulk第一次放电的时间点可通过条件指令或延时指令的方式实现，由于条件指令涉及器件较多、逻辑相对复杂，因此，在一些优选的实施方式中，通过延时指令错开负高压Vneg放电和Bulk电压Vbulk第一次放电的时间点。
具体地，赋予一个delay值给延时指令，在负高压Vneg开始放电的时间点经过delay值的时间后，开始Bulk电压Vbulk的第一次放电。
更具体地，delay值根据仿真或实际多次测试获取正负高压Vneg从放电开始到稳定至0V时的用时的均值进行设定，能以均值进行直接设定，或在均值上偏移一定数值进行设定，在本实施例中，设置略大于均值的数值作为delay值，以尽可能错开负高压Vneg放电和Bulk电压Vbulk第一次放电的时间点，建立时间的同时减少两者之间的空余时间，以减少擦除过程中的放电时间，保证存储单元的擦除效率。
在一些优选的实施方式中，擦除使能信号Erase_en结束的时间点可在Bulk电压Vbulk第一放电的时间点通过延时指令设置另一个delay值进行设定。
在一些优选的实施方式中，正高压VPP_WL和负高压Vneg分别对应施加于选中擦除的存储单元和未选中擦除的存储单元。
具体地，NOR FLASH擦除过程中包含一些选中的需要进行擦除的存储单元和一些未选中的不需要擦除的存储单元，相应地，选中擦除的存储单元需施加负高压Vneg进行擦除，而未选中擦除的存储单元需施加正高压VPP_WL以避免被擦除。
在一些优选的实施方式中，正高压VPP_WL和负高压Vneg均为字线电压。
关于上述这种降低擦除损伤的方法的具体实施例如下：
图6所示为NOR FLASH擦除过程中擦除电压结束时的电压变化过程，其中，图中左侧为NOR FLASH擦除结束阶段时的各个电压的电压状态，即擦除使能信号Erase_en为供电电压VCC，Bulk电压Vbulk为7-10V（具体按设计需求选用），负高压Vneg为-9V，正高压VPP_WL为2V。
开始结束擦除操作时，负高压Vneg率先放电逐渐拉升至0V，在负高压Vneg拉升过程中，Bulk电压Vbulk因等效电容的耦合作用略微上升后下降至原来电压值保持平稳，然后经过delay值延时后，确保负高压Vneg稳定在0V，Bulk电压Vbulk再进行第一次放电，该第一次放电过程相对于负高压Vneg拉升更为平稳，因此几乎没有引起负高压Vneg、正高压VPP_WL的电压变化；待Bulk电压Vbulk放电稳定至供电电压VCC等值后，再撤去擦除使能信号Erase_en使之失效，正高压VPP_WL和Bulk电压Vbulk瞬间失去擦除使能信号Erase_en而分别迅速变化供电电压VCC值和0V，瞬间完成第二次放电的Bulk电压Vbulk在耦合作用下使得负高压Vneg和正高压VPP_WL瞬间产生略微下降，但由于负高压Vneg已率先完成放电且Bulk电压Vbulk放电量较大，正高压VPP_WL和负高压Vneg之间的压差远小于高压MOS器件的击穿电压（一般高压MOS器件源漏两端的击穿电压在12.5V-13V之间），正高压VPP_WL和负高压Vneg最大压差为在NOR FLASH擦除结束阶段起始时的11V，可有效避免对高压MOS器件源漏两端产生损伤。
具体地，当本申请实施例一种低擦除损伤的擦除方法单独选用错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点时，如图4所示，具体操作步骤如下：
C1、选中待擦除储存单元；
具体地，根据使用需求或预设指令，设定NOR FLASH中需要擦除的存储单元，将需要擦除的存储单元标记为选中擦除。
C2、配置并打开擦除使能信号，建立用于对芯片中存储单元进行擦除操作的正高压VPP_WL、负高压Vneg和Bulk电压，正高压VPP_WL建立时间早于负高压Vneg的建立时间点；
C3、释放正高压VPP_WL、负高压Vneg和Bulk电压Vbulk；
具体地，完成擦除操作下，释放对应电压完成选中擦除储存单元的擦除处理。
C4、对擦除处理后的存储单元进行过擦除检测及修复。
具体地，由于部分存储单元擦除后处于过擦除状态而导致该部分储存单元失效，因此需对NOR FLASH进行过擦除检测以识别其中是否存在处于过擦除状态的存储单元，若存在这类存储单元则需要进行及时修复，确保NOR FLASH能正常使用。
如图11所示为NOR FLASH一部分的存储单元，其中，字线0上存储单元为选中擦除的存储单元，其余存储单元为未选中擦除的存储单元，在本实施例的一种低损伤的擦除方法中，存储单元均施加有Bulk电压Vbulk，选中擦除的存储单元通过字线0施加负高压Vneg，未选中擦除的存储单元则通过对应的字线施加正高压VPP_WL进行保护以防止被擦除。
因此，本申请实施例提供的一种低擦除损伤的擦除方法，通过在擦除电压建立的的阶段，错开正高压VPP_WL和负高压Vneg建立时间点，使得正高压VPP_WL早于负高压Vneg建立，避免正高压VPP_WL在电容耦合作用下被拉绳而与负高压Vneg之间产生过大的压差，而导致HV NMOS和HV PMOS源漏两端压差超出过接近击穿电压而损坏或损伤MOS器件，从而可有效降低NOR FLASH擦除过程中器件产生的损伤。
具体地，当本申请实施例一种低擦除损伤的擦除方法单独选用错开对芯片中存储单元进行擦除操作的正高压和负高压的释放时间点时，如图7所示，具体操作步骤如下：
D1、选中待擦除储存单元；
具体地，根据使用需求或预设指令，设定NOR FLASH中需要擦除的存储单元，将需要擦除的存储单元标记为选中擦除。
D2、配置并打开擦除使能信号Erase_en，建立用于对芯片存储单元进行擦除的Bulk电压Vbulk、正高压VPP_WL、负高压Vneg；
具体地，对于选中擦除的存储单元施加负高压Vneg和Bulk电压Vbulk进行擦除处理，对于未选中擦除的存储单元施加正高压VPP_WL和Bulk电压Vbulk进行保护。
如图11所示为NOR FLASH一部分的存储单元，其中，字线0上存储单元为选中擦除的存储单元，其余存储单元为未选中擦除的存储单元，在本实施例的一种低损伤的擦除方法中，存储单元均施加有Bulk电压Vbulk，选中擦除的存储单元通过字线0施加负高压Vneg，未选中擦除的存储单元则通过对应的字线施加正高压VPP_WL进行保护以防止被擦除。
D3、对负高压Vneg进行放电；
具体地，确保选中擦除的存储单元完成擦除后，对施加在选中擦除的存储单元上的负高压Vneg进行放电。
D4、对存储单元Bulk端的Bulk电压Vbulk进行第一次放电；
具体地，在延时指令后，确保负高压Vneg完全放电后，对Bulk电压Vbulk进行第一次放电，使之放电至供电电压VCC的电压值。
D5、结束擦除使能信号Erase_en使正高压VPP_WL上升至供电电压VCC，以及使Bulk电压Vbulk第二次放电至0V；
具体地，在Bulk电压Vbulk完成第一次放电后，结束结束擦除使能信号Erase_en。
D6、对擦除处理后的存储单元进行过擦除检测及修复。
具体地，由于部分存储单元擦除后处于过擦除状态而导致该部分储存单元失效，因此需对NOR FLASH进行过擦除检测以识别其中是否存在处于过擦除状态的存储单元，若存在这类存储单元则需要进行及时修复，确保NOR FLASH能正常使用。
本申请实施例提供的一种低损伤的擦除方法，在NOR FLASH擦除结束阶段且在擦除使能信号Erase_en失效前，先令负高压Vneg进行放电，以减少擦除使能信号Erase_en失效时负高压Vneg与正高压VPP_WL之间的压差，避免负高压Vneg由于后续Bulk电压Vbulk放电而被耦合迅速拉低导致其与正高压VPP_WL之间压差过大，而超出或接近HV NMOS和HVPMOS的击穿电压而引起HV NMOS和HV PMOS损坏或损伤。
更具体地，当本申请实施例一种低擦除损伤的擦除方法同时采用两种降低擦除损伤的方法时，具体操作步骤如下：
E1、选中待擦除储存单元；
E2、配置并打开擦除使能信号，建立用于对芯片中存储单元进行擦除操作的正高压VPP_WL、负高压Vneg和Bulk电压，正高压VPP_WL建立时间早于负高压Vneg的建立时间点；
E3、释放正高压VPP_WL、负高压Vneg和Bulk电压Vbulk；
E4、在擦除阶段结束前，对负高压Vneg进行放电；
具体地，确保选中擦除的存储单元完成擦除后，对施加在选中擦除的存储单元上的负高压Vneg进行放电。
E5、对存储单元Bulk端的Bulk电压Vbulk进行第一次放电；
E6、结束擦除使能信号Erase_en使正高压VPP_WL上升至供电电压VCC，以及使Bulk电压Vbulk第二次放电至0V；
E7、对擦除处理后的存储单元进行过擦除检测及修复。
第二方面，请参照图8，图8是本申请一些实施例中提供的一种低擦除损伤的擦除装置，用于NOR FLASH擦除操作，包括：
使能信号模块，用于配置并打开、关闭擦除使能信号；
电压模块，用于对存储单元提供擦除操作所需的各类电压；
错开模块，用于错开擦除操作的正高压和负高压的建立时间点和释放时间点；
根据使能信号模块打开或关闭擦除使能信号可对应地开始或结束擦除操作，错开模块配在对应操作阶段可错开电压模块提供的正高压和负高压的建立时间点和/或释放时间点。
由此，本申请实施例中提供的一种低擦除损伤的擦除装置可有效降低擦除损伤。
更具体地，本申请一些实施例中还提供了两种降低擦除损伤的装置，用于NORFLASH擦除操作，分别用于降低擦除电压建立时的损伤和擦除电压结束时的损伤。
其中，用于降低擦除电压建立时损伤的降低擦除损伤的装置，如图9所示，包括：
使能信号模块，用于配置并打开擦除使能信号；
正高压建立模块，根据擦除使能信号建立用于擦除存储单元的正高压VPP_WL；
负高压建立模块，根据擦除使能信号建立用于擦除存储单元的负高压Vneg；
时间错开模块，用于错开正高压VPP_WL建立时间点和负高压Vneg建立时间点；
使能信号模块打开擦除使能信号后，正高压建立模块和负高压建立模块在时间错开模块作用下，先建立正高压VPP_WL，再建立负高压Vneg。
该降低擦除损伤的装置，通过使能信号模块根据选中擦除和未选中擦除的存储单元配置擦除使能信号并打开擦除使能信号，正高压建立模块和负高压建立模块在擦除使能信号打开分别用于对NOR FLASH中未选中擦除的存储单元施加正高压VPP_WL和选中擦除的存储单元施加负高压Vneg，通过时间错开模块设置delay值错开正高压VPP_WL和负高压Vneg建立时间点，使得正高压VPP_WL早于负高压Vneg建立，避免正高压VPP_WL在电容耦合作用下被拉绳而与负高压Vneg之间产生过大的压差，而导致HV NMOS和HV PMOS源漏两端压差超出过接近击穿电压而损坏或损伤MOS器件，从而可有效降低NOR FLASH擦除过程中器件产生的损伤。
其中，用于降低擦除电压结束时损伤的降低擦除损伤的装置，如图10所示，包括：
使能信号模块，用于结束擦除使能信号Erase_en；
负高压放电模块，用于对施加在存储单元上的负高压Vneg进行放电；
Bulk电压放电模块，用于对施加在存储单元上的Bulk电压Vbulk进行放电；
正高压调节模块，用于对施加在存储单元上的正高压VPP_WL进行调节；
时间错开模块，用于错开放电时间点；
在NOR FLASH选中擦除的存储单元完成擦除时，负高压放电模块先对施加在选中擦除的存储单元上的负高压Vneg进行放电，在时间错开模块延时间隔后，Bulk电压放电模块对Bulk电压Vbulk进行第一次放电，在时间错开模块再次延时间隔后，使能信号模块结束擦除使能信号Erase_en，使得Bulk电压放电模块进行第二次放电并使正高压调节模块将施加在未选中擦除单元上的正高压VPP_WL调整至供电电压VCC大小。
该降低擦除损伤的装置，在NOR FLASH擦除结束阶段且在擦除使能信号Erase_en失效前，利用负高压放电模块使负高压Vneg进行放电，以减少使能信号模块结束擦除使能信号Erase_en时负高压Vneg与正高压VPP_WL之间的压差，避免负高压Vneg由于后续Bulk电压Vbulk放电而被耦合迅速拉低导致其与正高压VPP_WL之间压差过大，而超出或接近HVNMOS和HV PMOS的击穿电压而引起HV NMOS和HV PMOS损坏或损伤。
第三方面，请参照图12，图12为本申请实施例提供的一种电子设备的结构示意图，本申请提供一种电子设备3，包括：处理器301和存储器302，处理器301和存储器302通过通信总线303和/或其他形式的连接机构（未标出）互连并相互通讯，存储器302存储有处理器301可执行的计算机程序，当计算设备运行时，处理器301执行该计算机程序，以执行时执行上述实施例的任一可选的实现方式中的方法。
第四方面，本申请实施例提供一种存储介质，所述计算机程序被处理器执行时，执行上述实施例的任一可选的实现方式中的方法。其中，存储介质可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器（Static RandomAccess Memory, 简称SRAM），电可擦除可编程只读存储器（Electrically ErasableProgrammable Read-Only Memory, 简称EEPROM），可擦除可编程只读存储器（ErasableProgrammable Read Only Memory, 简称EPROM），可编程只读存储器（Programmable Red-Only Memory, 简称PROM），只读存储器（Read-Only Memory, 简称ROM），磁存储器，快闪存储器，磁盘或光盘。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种低擦除损伤的擦除方法，用于NOR FLASH擦除操作，其特征在于，所述方法包括：在对NOR FLASH进行擦除操作时，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点和/或释放时间点。
2.根据权利要求1中所述的一种低擦除损伤的擦除方法，其特征在于，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点的过程包括以下步骤：
A1、配置并打开擦除使能信号；
A2、建立用于对芯片中存储单元进行擦除操作的正高压和负高压，所述正高压建立时间点早于所述负高压建立时间点；
A3、利用建立稳定后的正高压和负高压对相应存储单元进行擦除操作。
3.根据权利要求2中所述的一种低擦除损伤的擦除方法，其特征在于，步骤A2中，所述擦除使能信号生效时同时开始所述正高压的建立。
4.根据权利要求1中所述的一种低擦除损伤的擦除方法，其特征在于，所述正高压和所述负高压分别对应施加于选中擦除的存储单元和未选中擦除的存储单元。
5.根据权利要求1中所述的一种低擦除损伤的擦除方法，其特征在于，错开对芯片中存储单元进行擦除操作的正高压和负高压的释放时间点的过程包括以下步骤：
B1、在NOR FLASH擦除结束阶段且在擦除使能信号失效前，对负高压进行放电；
B2、对存储单元Bulk端的Bulk电压进行第一次放电；
B3、结束擦除使能信号使正高压上升至供电电压，以及使Bulk电压第二次放电至0V。
6.根据权利要求5中所述的一种低擦除损伤的擦除方法，其特征在于，Bulk电压第一次放电至供电电压等值大小。
7.根据权利要求5中所述的一种低擦除损伤的擦除方法，其特征在于，负高压放电至0V。
8.一种低擦除损伤的擦除装置，用于NOR FLASH擦除操作，其特征在于，包括：
使能信号模块，用于配置并打开、关闭擦除使能信号；
电压模块，用于对存储单元提供擦除操作所需的各类电压；
错开模块，用于错开擦除操作的正高压和负高压的建立时间点和/或释放时间点；
所述根据使能信号模块打开或关闭擦除使能信号可对应地开始或结束擦除操作，所述错开模块配在对应操作阶段可错开电压模块提供的正高压和负高压的建立时间点和释放时间点。
9.一种电子设备，其特征在于，包括处理器以及存储器，所述存储器存储有计算机可读取指令，当所述计算机可读取指令由所述处理器执行时，运行如权利要求1-7任一所述方法中的步骤。
10.一种存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时运行如权利要求1-7任一所述方法中的步骤。
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