TWI692761B - 非揮發性記憶體裝置的操作方法 - Google Patents
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Abstract
一種非揮發性記憶體裝置的操作方法,適用於非揮發性記憶體裝置。非揮發性記憶體裝置包含列解碼器和記憶體陣列。非揮發性記憶體裝置的操作方法包含以下流程:利用列解碼器傳輸多個字元信號至記憶體陣列;依據位址,利用列解碼器將多個字元信號中的被選擇字元信號自預設電壓準位切換至編程電壓準位;利用列解碼器將多個字元信號中的至少一輔助字元信號自預設電壓準位切換至第一通過電壓準位;當被選擇字元信號維持於編程電壓準位時,利用列解碼器將至少一輔助字元信號自第一通過電壓準位切換至第二通過電壓準位,其中第二通過電壓準位高於第一通過電壓準位。
Description
本揭示文件有關一種非揮發性記憶體裝置的操作方法,尤指一種3D快閃記憶體裝置的操作方法。
在2D快閃記憶體的製程工藝已逐漸接近微型化之極限的情況下,為了更有效率地增加快閃記憶體的單位面積容量,3D快閃記憶體逐漸受到業界重視。快閃記憶體包含NAND型和NOR型,其中NAND型快閃記憶體又因其高編程與擦除速度而被廣泛應用。在3D NAND型快閃記憶體中,多條字元線以緊密的間距平行排列,且每一條字元線用於控制數千個存儲單元,使得每一條字元線具有相當大的傳輸阻抗。因此,傳統的3D NAND型快閃記憶體之驅動方法需要相當長的編程時間,以確保目標字元線被完整充電至編程電壓。然而,較長的編程時間將使得3D NAND型快閃記憶體受到更嚴重的編程干擾。
有鑑於此,如何提供一個能快速抬升字元線之電壓準位的非揮發性記憶體裝置與相關的操作方法,實為業界有待解決的問題。
本揭示文件提供一種非揮發性記憶體裝置的操作方法,適用於非揮發性記憶體裝置。非揮發性記憶體裝置包含列解碼器和記憶體陣列。非揮發性記憶體裝置的操作方法包含以下流程:利用列解碼器傳輸多個字元信號至記憶體陣列;依據位址,利用列解碼器將多個字元信號中的被選擇字元信號自預設電壓準位切換至編程電壓準位;利用列解碼器將多個字元信號中的至少一輔助字元信號自預設電壓準位切換至第一通過電壓準位;當被選擇字元信號維持於編程電壓準位時,利用列解碼器將至少一輔助字元信號自第一通過電壓準位切換至第二通過電壓準位,其中第二通過電壓準位高於第一通過電壓準位。
上述非揮發性記憶體裝置的操作方法能提升編程效率並減輕編程干擾。
100‧‧‧非揮發性記憶體裝置
101~104‧‧‧電容元件
110‧‧‧列解碼器
120‧‧‧字元線驅動器
1221~122N‧‧‧開關
130‧‧‧記憶體陣列
1401~140N‧‧‧字元線
Sw1~SwN‧‧‧字元信號
Vpp1~VppN‧‧‧開關信號
200‧‧‧二維記憶體陣列
2101~210N‧‧‧字元線
220~250‧‧‧位元線
AA’、BB’‧‧‧剖線
310、510‧‧‧半導體層
320、520‧‧‧第一氧化矽層
330、530‧‧‧氮化矽層
340、540‧‧‧第二氧化矽層
3501~3504‧‧‧區域
3601~3607‧‧‧區域
400‧‧‧圓柱體
4101~410N‧‧‧字元線
4121~412N‧‧‧第一延伸部
4141~414N‧‧‧第二延伸部
420~450‧‧‧位元線
610‧‧‧立體記憶體陣列
620‧‧‧列解碼器
630‧‧‧行解碼器
632‧‧‧位元線
640‧‧‧字元線驅動器
650‧‧‧匯流排
660‧‧‧感測放大器和資料輸入結構
662‧‧‧匯流排
664‧‧‧資料輸入線
666‧‧‧資料輸出線
670‧‧‧其他電路
680‧‧‧偏壓配置狀態機
690‧‧‧電壓供應器
GSL‧‧‧接地選擇線
GSL1‧‧‧第一接地選擇線
GSL2‧‧‧第二接地選擇線
SSL‧‧‧字串選擇線
SSL1‧‧‧第一字串選擇線
SSL2‧‧‧第二字串選擇線
700‧‧‧非揮發性記憶體裝置的操作方法
S702~S708‧‧‧流程
Vps1‧‧‧第一通過電壓準位
460‧‧‧柱狀體
5501~5504‧‧‧區域
5601~5607‧‧‧區域
5701~5707‧‧‧區域
600‧‧‧非揮發性記憶體裝置
AX‧‧‧軸線
Vps2‧‧‧第二通過電壓準位
Vpg‧‧‧編程電壓準位
PT‧‧‧預設時間
1110~1140‧‧‧曲線
1210~1240‧‧‧曲線
1310~1320‧‧‧曲線
第1圖為依據本揭示文件一實施例的非揮發性記憶體裝置簡化後的功能方塊圖。
第2圖為依據本揭示文件一實施例的二維記憶體陣列簡化後的示意圖。
第3圖是沿第2圖中剖線AA’的剖面示意圖。
第4圖為依據本揭示文件一實施例的立體記憶體陣列
簡化後的示意圖。
第5圖是沿第4圖中剖線BB’的剖面示意圖。
第6圖為依據本揭示文件另一實施例的非揮發性記憶體裝置簡化後的功能方塊圖。
第7圖為依據本揭示文件一實施例的非揮發性記憶體裝置的操作方法簡化後的流程圖。
第8圖為依據本揭示文件一實施例的字元線信號之波形示意圖。
第9圖為依據本揭示文件另一實施例的字元線信號之波形示意圖。
第10圖為依據本揭示文件又一實施例的字元線信號之波形示意圖。
第11圖繪示了當第一通過電壓準位與第二通過電壓準位具有不同差值時被選擇字元線之電壓波形示意圖。
第12圖繪示了當預設時間具有不同長度時被選擇字元線的電壓波形示意圖。
第13圖為依據本揭示文件一實施例的立體記憶體陣列的臨界電壓分布示意圖。
以下將配合相關圖式來說明本揭示文件的實施例。在圖式中,相同的標號表示相同或類似的元件或方法流程。
第1圖為依據本揭示文件一實施例的非揮發性
記憶體裝置100簡化後的功能方塊圖。非揮發性記憶體裝置100包含列解碼器(row decoder)110、字元線驅動器120、以及記憶體陣列130,且記憶體陣列130包含多個字元線1401~140N。列解碼器110用於對應地提供字元信號Sw1~SwN至字元線1401~140N,以對記憶體陣列130進行讀取、擦除、編程、擦除驗證、或是編程驗證操作,且記憶體陣列130可以是二維記憶體陣列或立體記憶體陣列。字元線驅動器120包含多個開關1221~122N。開關1221~122N對應地耦接於字元線1401~140N與列解碼器110之間,且對應地依據開關信號Vpp1~VppN進行切換運作。實作上,開關1221~122N可以用任何合適種類的N或P型電晶體來實現,例如金氧半場效電晶體。為便於說明,記憶體陣列130的記憶胞、位元線、字串選擇線、以及接地選擇線等等未繪示於第1圖中。
如第1圖所示,字元線1401~140N之間存在寄生電容元件,例如電容元件101~104分別耦接於字元線1401和字元線1402、字元線140M-1和字元線140M、字元線140M和字元線140M+1、以及字元線140N-1和字元線140N之間。當列解碼器110對字元線1401~140N中對應的一或多者施加操作電壓時,字元線1401~140N上的寄生電容元件會導致字元信號Sw1~SwN面臨傳輸延遲或信號失真。請注意,電容元件101~104僅用於說明字元線1401~140N上之傳輸延遲,並非記憶體陣列130中實際存在之電容元件。
第2圖為依據本揭示文件一實施例的二維記憶
體陣列200簡化後的示意圖。二維記憶體陣列200可用於實現第1圖的記憶體陣列130,且包含字串選擇線SSL、接地選擇線GSL、多個字元線2101~210N、以及多個位元線220、230、240和250,其中字元線2101~210N可用於實現第1圖的字元線1401~140N。字元線2101~210N的每一者包含多個串聯的記憶胞,這些記憶胞位於字元線2101~210N與位元線220~250的交叉點,且字元線2101~210N與位元線220~250的重疊部分定義了這些記憶胞的控制閘極。為使圖面簡潔,第2圖僅繪示了四條位元線,但本揭示文件並不以此為限。第2圖的二維記憶體陣列200可以包含非常多的位元線,以達成高儲存密度的目標。
第3圖是沿第2圖中剖線AA’簡化後的剖面示意圖。位元線220(或者位元線230~250的任一者)包含半導體層310,還包含至少由第一氧化矽層320、氮化矽層330、以及第二氧化矽層340所構成的多層狀介電電荷捕捉結構(multilayer dielectric charge trapping structure)。字元線2101~210N之間會形成寄生電容元件,例如區域3501~3504分別對應於第1圖的電容元件101~104的可能生成位置。另外,字元線2101~210N和半導體層310之間也會形成透過半導體層310互相並聯的多個寄生電容元件,例如區域3601~3607對應於這些互相並聯的寄生電容元件的可能生成位置。
第4圖為依據本揭示文件一實施例的立體記憶體陣列400簡化後的示意圖。立體記憶體陣列400可以用於
實現第1圖的記憶體陣列130,且包含第一字串選擇線SSL1、第二字串選擇線字串選擇線SSL2、第一接地選擇線GSL1、第二接地選擇線GSL2、多個字元線4101~410N、多個位元線420、430、440、和450、以及多個圓柱體460。字元線4101~410N可用於實現第1圖的字元線1401~140N,且字元線4101~410N的每一者包含多個互相電性耦接且平行的延伸部。例如,字元線4101包含第一延伸部4121和第二延伸部4141;字元線4102包含第一延伸部4122和第二延伸部4142;字元線410N包含第一延伸部412N和第二延伸部414N,其餘依此類推。每一個圓柱體460會穿過第一延伸部4121~412N,或是穿過第二延伸部4141~414N,且包含多個記憶胞。這些記憶胞位於圓柱體460與第一延伸部4121~412N以及第二延伸部4141~414N的交叉點,且字元線4101~410N與圓柱體460的重疊部分定義了這些記憶胞的控制閘極。位元線420~450的每一者對應耦接於一行圓柱體460。為使圖面簡潔,第4圖僅繪示了四個位元線與兩個延伸部,但本揭示文件並不以此為限。第4圖的立體記憶體陣列400可以包含非常多的位元線,且字元線4101~410N的每一者也可以包含非常多的延伸部,以達成高儲存密度的目標,其中字串選擇線的數量會對應於字元線4101~410N的每一者的延伸部數量。另外,軸線AX代表圓柱體460的軸對稱之對稱軸。
第5圖是沿第4圖中剖線BB’簡化後的剖面示意圖。圓柱體460包含半導體層510,並包含至少由第一氧
化矽層520、氮化矽層530、以及第二氧化矽層540所構成的多層狀介電電荷捕捉結構。半導體層510、第一氧化矽層520、氮化矽層530、以及第二氧化矽層540相對於軸線AX呈現軸對稱。第一氧化矽層520、氮化矽層530、以及第二氧化矽層540包覆著圓柱狀的半導體層510。字元線4101~410N之間會形成寄生電容元件。例如,字元線之間的區域5501~5504分別對應於第1圖的電容元件101~104的可能生成位置。另外,字元線4101~410N和半導體層510之間也會形成透過半導體層510互相並聯的多個寄生電容元件,例如區域5601~5607與區域5701~5707對應於這些互相並聯的寄生電容元件的可能生成位置。換言之,立體記憶體陣列400由於其複雜的結構,字元線4101~410N上可能會有數量非常多的寄生電容元件,進而可能降低立體記憶體陣列400的編程速度。
第6圖為依據本揭示文件一實施例的非揮發性記憶體裝置600簡化後的功能方塊圖。非揮發性記憶體裝置600包含記憶體陣列610、列解碼器620、行解碼器(column decoder)630、字元線驅動器640、與匯流排650。記憶體陣列610可以由第1圖的記憶體陣列130、第2圖的二維記憶體陣列200、或是第4圖的立體記憶體陣列400來實現。列解碼器620可以由第1圖的列解碼器110來實現。字元線驅動器640可以由第1圖的字元線驅動器120來實現。列解碼器620經由字元線驅動器640耦接於記憶體陣列610中的多個字元線。行解碼器630經由多條位元線632與記憶體陣列
610耦接。列解碼器620與行解碼器630經由匯流排650接收位址,並用於依據位址編程記憶體陣列610,或是自記憶體陣列610讀取資料。
非揮發性記憶體裝置600另包含感測放大器和資料輸入結構(sense amplifiers and data-in structures)660,感測放大器和資料輸入結構660經由匯流排662與行解碼器630耦接。感測放大器和資料輸入結構660經由資料輸入線664接收來自非揮發性記憶體裝置600的輸入/輸出埠的資料,或是來自非揮發性記憶體裝置600的內部或外部其他資料來源的資料。來自於感測放大器和資料輸入結構660的資料,則會透過資料輸出線666提供至非揮發性記憶體裝置600的輸入/輸出埠,或至非揮發性記憶體裝置600的內部或外部的其他目的位址。
非揮發性記憶體裝置600還包含其他電路670。其他電路670可以用一般用途處理器(general purpose processor)或特定用途應用電路(special purpose application circuit)來實現,抑或使用提供系統單晶片(system-on-a-chip)功能且受到非揮發性記憶體裝置600所支援的整合型模組來實現。
非揮發性記憶體裝置600另包含偏壓配置狀態機(bias arrangement state machine)680與電壓供應器690。偏壓配置狀態機680用於控制電壓供應器690提供的電壓,以產生讀取、擦除、編程、擦除驗證與編成驗證操作所需的電壓。實作上,偏壓配置狀態機680可以用特殊用
途邏輯電路(special purpose logic circuitry)、一般用途處理器或是兩者的結合來實現。
第7圖為依據本揭示文件一實施例的非揮發性記憶體裝置的操作方法700簡化後的流程圖。非揮發性記憶體裝置的操作方法700適用於非揮發性記憶體裝置100和600,並包含流程S702~S708。非揮發性記憶體裝置的操作方法700可使非揮發性記憶體裝置100或600的編程速度免疫於字元線上的寄生電容元件的影響。為便於理解,以下將以第1和7圖來進一步說明。
於流程S702中,列解碼器110對應地傳輸字元信號Sw1~SwN至記憶體陣列130的字元線1401~140N。接著,列解碼器110執行流程S704,以依據接收到的位址對耦接於字元線1401~140N的其中一者的某一記憶胞進行編程。
在流程S704中,列解碼器110會依據接收到的位址選擇字元線1401~140N的其中一者作為被選擇字元線,並將被選擇字元線所對應的字元信號作為被選擇字元信號。接著,列解碼器110將被選擇字元信號的電壓準位自預設電壓準位(例如,0V)切換至編程電壓準位Vpg(例如,20V)。舉例來說,如第8圖所示,列解碼器120將字元線140M作為被選擇字元線,並將字元信號SwM作為被選擇字元信號,其中M為大於或等於2之正整數。因此,字元信號SwM的電壓準位會自0V切換至20V,以使非揮發性記憶體裝置100對字元線140M所耦接的某一記憶胞進行編程。
接著,於流程S706中,列解碼器110會自字元信號Sw1~SwN中選擇至少一者作為輔助字元信號,並將輔助字元信號的電壓準位自預設電壓準位(例如,0V)切換至第一通過電壓準位Vps1(例如,5V)。舉例來說,如第8圖所示,列解碼器110選擇字元信號SwM-1與SwM+1作為輔助字元信號,並將字元信號SwM-1與SwM+1的電壓準位自0V切換至5V。
換言之,列解碼器110會將相鄰於被選擇字元線(例如,字元線140M)的兩條字元線(例如,字元線140M-1和140M+1)設置為輔助字元線來傳送輔助字元信號。然而,本揭示文件並不以此為限,列解碼器110亦可只將相鄰於被選擇字元線的兩條字元線的其中一者設置為輔助字元線。
由於被選擇字元線與輔助字元線在流程S706中具有較大的電壓差異,被選擇字元線能夠快速地對被選擇字元線上的寄生元件(例如,第1圖的電容元件102和103)進行充電。如此一來,被選擇字元線的電壓準位便能較快達到預定的編程電壓準位Vpg。
於流程S708中,當被選擇字元信號維持於編程電壓準位Vpg時,列解碼器110將輔助字元信號自第一通過電壓準位Vps1切換至第二通過電壓準位Vps2(例如,10V)。舉例來說,請參照第8圖,當字元信號SwM維持於20V時,字元信號SwM-1與SwM+1會由5V切換至10V。值得注意的是,輔助字元信號會先於預設時間PT中維持於第一通過電壓準位Vps1,然後才切換至第二通過電壓準位
Vps2。在本實施例中,預設時間PT至少為2微秒(μs)。在某一實施例中,預設時間PT至少為5微秒。在另一實施例中,第一通過電壓準位Vps1和第二通過電壓準位Vps2相差至少2.8V。在又一實施例中,第一通過電壓準位Vps1和第二通過電壓準位Vps2相差至少5.8V。
當輔助字元信號自第一通過電壓準位Vps1切換至第二通過電壓準位Vps2時,輔助字元信號的電壓變化會透過寄生電容元件傳遞至被選擇字元線,進而使被選擇字元線的電壓準位快速上升。例如,字元信號SwM-1和SwM+1的電壓變化會透過電容元件102~103傳遞至字元線140M。由於電容元件102~103已於流程S706中獲得足夠電荷,字元線140M的電壓準位會於流程S708中透過電容耦合效應快速上升。
值得注意的是,於流程S702~S708中,當被選擇字元信號維持於編程電壓準位Vpg時,字元信號Sw1~SwN中不同於被選擇字元信號與輔助字元信號的其他字元信號,會被列解碼器110由預設電壓準位(例如,0V)切換至第二通過電壓準位Vps2(例如,10V),並維持於第二通過電壓準位Vps2直到編程操作結束。例如,如第8圖所示,當字元信號SwM維持於20V時,字元信號SwM-1、SwM和SwM+1以外的字元信號會由0V切換至10V,並維持於10V直到編程操作結束。
在某一實施例中,列解碼器110除了將與被選擇字元線相鄰的兩條字元線作為輔助字元線,還將預定數
量的其他字元線作為輔助字元線來傳送輔助字元信號。字元線1401~140N與半導體層(例如,第3圖的半導體層310和第5圖的半導體層510)之間也存在寄生元件。因此,於此實施例的流程S708中,即使某些輔助字元線與被選擇字元線距離較遠,該某些輔助字元線的輔助字元信號的電壓變化,仍會透過半導體層傳遞至被選擇字元線,進而抬升被選擇字元線的電壓準位。
在另一實施例中,列解碼器110將不同於被選擇字元線的其他所有字元線都作為輔助字元線來傳送輔助字元信號。亦即,於流程S706中,不同於被選擇字元線的其他所有字元線會被用於傳送具有第一通過電壓準位Vps1的輔助字元信號。接著,於流程S708中,其他所有字元線的輔助字元信號,會由第一通過電壓準位Vps1被切換至第二通過電壓準位Vps2。例如,如第9圖所示,在字元線140M作為被選擇字元線的情況下,字元信號SwM以外的其他所有字元信號皆是輔助字元信號。因此,字元信號SwM以外的其他所有字元信號,會於流程S706中具有第一通過電壓準位Vps1,並於流程S708中由第一通過電壓準位Vps1切換至第二通過電壓準位Vps2。
在又一實施例中,列解碼器110將不相鄰於被選擇字元線的字元線作為輔助字元線來傳送輔助字元信號。例如,如第10圖所示,在字元線140M作為被選擇字元線的情況下,字元線140M和140M+1不是輔助字元線,且列解碼器110選擇字元線140M-1、140M和140M+1以外的其他
字元線作為輔助字元線來傳送輔助字元信號。因此,於流程S702~S708中,當字元信號SwM維持於編程電壓準位Vpg時,字元信號SwM-1和SwM+1會維持於第二通過電壓準位Vps2直到編程操作結束,而字元信號SwM-1、SwM和SwM+1以外的其他字元信號則會於流程S706中具有第一通過電壓準位Vps1,並於流程S708中由第一通過電壓準位Vps1切換至第二通過電壓準位Vps2。
第11圖繪示了當第一通過電壓準位Vps1與第二通過電壓準位Vps2具有不同差值時被選擇字元線之電壓波形示意圖。曲線1110代表被選擇字元信號理想之電壓波形。曲線1120代表第一通過電壓準位Vps1與第二通過電壓準位Vps2相差0V時,被選擇字元線上所測得之被選擇字元信號的電壓波型。曲線1130代表第一通過電壓準位Vps1與第二通過電壓準位Vps2相差2.8V時,被選擇字元線上所測得之被選擇字元信號的電壓波型。曲線1140代表第一通過電壓準位Vps1與第二通過電壓準位Vps2相差5.8V時,被選擇字元線上所測得之被選擇字元信號的電壓波型。如第11圖所示,當輔助字元信號由第一通過電壓準位Vps1切換至第二通過電壓準位Vps2時,被選擇字元信號會因電容耦合效應而產生突波。突波的峰值正相關於第一通過電壓準位Vps1與第二通過電壓準位Vps2的差值。因此,被選擇字元線之編程能力會正相關於第一通過電壓準位Vps1與第二通過電壓準位Vps2的差值。
第12圖繪示了當預設時間PT具有不同長度時
被選擇字元線的電壓波形示意圖。曲線1210代表被選擇字元信號理想之電壓波形。曲線1220代表預設時間PT為0微秒時,被選擇字元線上所測得之被選擇字元信號的電壓波型。曲線1230代表預設時間PT為2微秒時,被選擇字元線上所測得之被選擇字元信號的電壓波型。曲線1240代表預設時間PT為5微秒時,被選擇字元線上所測得之被選擇字元信號的電壓波型。如第12圖所示,當輔助字元信號由第一通過電壓準位Vps1切換至第二通過電壓準位Vps2時,突波的峰值會正相關於預設時間PT的長度。因此,被選擇字元線之編程能力會正相關於預設時間PT的長度。
第13圖為依據本揭示文件一實施例的記憶體陣列的臨界電壓分布示意圖。曲線1310代表記憶體陣列130使用傳統方法編程時,所測得之臨界電壓分布情形。曲線1320代表記憶體陣列130使用非揮發性記憶體裝置的操作方法700編程時,所測得之臨界電壓分布情形。如第13圖所示,非揮發性記憶體裝置的操作方法700能減輕記憶體陣列受到的編程干擾。
綜上所述,由於非揮發性記憶體裝置的操作方法700能提升被選擇字元線之編程能力,所以無需加大字元信號Sw1~SwN的電壓範圍以克服寄生電容元件帶來的傳輸延遲,也無需對應加大開關信號Vpp1~VppN的電壓範圍以確保大電壓範圍的字元信號Sw1~SwN能完整通過。因此,非揮發性記憶體裝置的操作方法700能降低非揮發性記憶體裝置100和600的設計複雜度。
前述第7圖中的流程執行順序,只是示範性的實施例,而非侷限本發明的實際實施方式。例如,流程S704可和流程S706同時進行。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而,所屬技術領域中具有通常知識者應可理解,同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式,而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語,故應解釋成「包含但不限定於」。另外,「耦接」在此包含任何直接及間接的連接手段。因此,若文中描述第一元件耦接於第二元件,則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件,或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
另外,除非說明書中特別指明,否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本揭示文件的較佳實施例,凡依本揭示文件請求項所做的均等變化與修飾,皆應屬本揭示文件的涵蓋範圍。
700‧‧‧非揮發性記憶體裝置的操作方法
S702~S708‧‧‧流程
Claims (8)
- 一種非揮發性記憶體裝置的操作方法,適用於一非揮發性記憶體裝置,其中該非揮發性記憶體裝置包含一列解碼器和一記憶體陣列,且該非揮發性記憶體裝置的操作方法包含:利用該列解碼器傳輸多個字元信號至該記憶體陣列的多個字元線;依據一位址,利用該列解碼器將該多個字元信號中的一被選擇字元信號自一預設電壓準位切換至一編程電壓準位,其中該被選擇字元信號透過該多個字元線中的一被選擇字元線傳輸,以對耦接於該被選擇字元線的一記憶胞進行編程;利用該列解碼器將該多個字元信號中的至少一輔助字元信號自該預設電壓準位切換至一第一通過電壓準位,其中該至少一輔助字元信號透過該多個字元線中不同於該被選擇字元線的至少一輔助字元線傳輸;以及當該被選擇字元信號維持於該編程電壓準位時,利用該列解碼器將該至少一輔助字元信號自該第一通過電壓準位切換至一第二通過電壓準位,其中該第二通過電壓準位高於該第一通過電壓準位;其中當該被選擇字元信號維持於該編程電壓準位時,該多個字元信號中不同於該被選擇字元信號與該至少一輔助字元信號的其他字元信號自該預設電壓準位直接切換至該第二通過電壓準位。
- 如請求項1所述的非揮發性記憶體裝置的操作方法,其中,當該至少一輔助字元信號自該第一通過電壓準位切換至該第二通過電壓準位時,該被選擇字元信號產生一突波。
- 如請求項1所述的非揮發性記憶體裝置的操作方法,其中,該被選擇字元線為該多個字元線中第M條字元線,M為大於或等於2之正整數,其中,該至少一輔助字元信號包含一第一輔助字元信號與一第二輔助字元信號,該第一輔助字元信號與該第二輔助字元信號分別透過該多個字元線中一第M-1條字元線與一第M+1條字元線傳輸。
- 如請求項1所述的非揮發性記憶體裝置的操作方法,其中,該至少一輔助字元線與該被選擇字元線不相鄰。
- 如請求項1所述的非揮發性記憶體裝置的操作方法,其中,該第一通過電壓準位與該第二通過電壓準位相差至少2.8V。
- 如請求項5所述的非揮發性記憶體裝置的操作方法,其中,該第一通過電壓準位與該第二通過電壓準位相差至少5.8V。
- 如請求項1所述的非揮發性記憶體裝置的操作方法,其中,該至少一輔助字元信號維持於該第一通過電壓準位至少2微秒。
- 如請求項7所述的非揮發性記憶體裝置的操作方法,其中,該至少一輔助字元信號維持於該第一通過電壓準位至少5微秒。
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