TWI574269B - 快閃記憶體之頁面抹除 - Google Patents

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TWI574269B
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Description

快閃記憶體之頁面抹除
本發明是有關於一種高密度記憶體裝置，且特別是有關於一種堆疊記憶體結構之操作。
隨著積體電路之元件的關鍵尺寸(critical dimension)朝向製造技術的極限縮小，設計者正尋求能夠達成較大儲存容量且達成較小每位元單位成本(cost per bit)的技術。各種技術追求於含有多層記憶胞(memory cell)之單晶片(single chip)。具有多層記憶胞之三維反及閘記憶體(three-dimensional NAND memory)的運作包含了讀取(read)、寫入(write)及抹除(erase)。
一般來說，抹除的動作通常執行於記憶胞之數個區塊(block)且每個區塊包括記憶胞之堆疊層。而高密度反及閘(high density NAND)特別是高密度三維反及閘(high density 3D NAND)之記憶胞的區塊通常相當的大。當使用者僅需改變三維反及閘記憶體之小部份編碼時，形成了不方便的情況。隨著三維反及閘記憶體的密度增加，堆疊的層數也不斷增加，造成了區塊的尺寸越來越大，更影響抹除動作的便利性。
因此，業界急需一種有效率且便利的三維反及閘記憶體之抹除技術。
本發明係有關於一種反及閘陣列(NAND array)之頁面抹除方法。「頁面」一詞在此定義為位於通道線之一層堆疊中的數個記憶胞，其透過串列選擇開關來選擇。各個通道縣透過階梯接墊耦接於相對應的位元線。「區塊」一詞指的是抹除操作中同時運作的數個反及閘串列。於抹除操作中，所有的此些反及閘串列通常是透過一共同源極線連接於一參考電壓。抹除操作回應一共同控制訊號(shared control signal)。雖然參考線可能耦接到其他電勢，此共同控制訊號通常稱為接地選擇線(ground select line)之接地選擇訊號。此外，一區塊之所有的反及閘串列連接於共用的數個字元線。一區塊的位元線可以獨立地連接於反及閘串列，以回應串列選擇線之一控制訊號(通常稱做串列選擇訊號)。 在一區塊抹除操作中，已選擇區塊之所有的串列選擇訊號均同時運作，以抹除全部區塊。區塊通常設置於積體電路中，所以鄰近的區塊可以相互絕緣。
一種反及閘(NAND)陣列之操作方法。反及閘陣列包括由數個記憶體胞所組成之數個區塊。此些區塊之其中之一包括數個反及閘串列(NAND string)，此些反及閘串列具有介於數個第一串列選擇開關(first string select switch)及數個第二串 列選擇開關(second string．select switch)之數個通道線(channel line)，且此些反及閘串列共用介於此些第一串列選擇開關及此些第二串列選擇開關之間的數個字元線(word line)。
於一已選擇區塊(selected block)，透過第一串列選擇開關，施加一通道側電壓(channel-side voltage)至通道線；施加一控制電壓至此些第一串列選擇開關之一已選擇子集合，且控制電壓低於通道側電壓；於此些第二串列選擇開關之末端，浮接此些通道線；以及抑制耦接於此些第一串列選擇開關之一未選擇子集合之部分此些記憶胞的穿遂作用(tunneling)。
浮接之步驟包括透過此些第二串列選擇開關，施加該通道側電壓至此些通道線及此些第二串列選擇開關。抑制之步驟包括當該通道側電壓施加至耦接於該未選擇子集合之此些通道線時，施加該通道側電壓至此些第一串列選擇開關之該未選擇子集合。
一實施例，該已選擇區塊，施加數個字元線側抹除電壓至此些字元線，以誘發該穿遂作用於嘔揪至此些字元線及此些第一串列選擇開關之該已選擇子集合的部分此些記憶胞。
另一實施例，該已選擇區塊，施加數個字元線側抹除電壓至此些字元線之一已選擇子集合，以誘發該穿遂作用於耦接於此些字元線之該已選擇子集合及此些第一串列選擇開關之該已選擇子集合之部分此些記憶胞。邏輯地選擇此些字元線之數個作為此些字元線之該已選擇子集合。施加數個字元線側抑制電 壓至此些字元線之一未選擇子集合，以抑制耦接於此些字元線之該未選擇子集合及此些第一串列選擇開關之該未選擇子集合的部分此些記憶胞。
在此描述的方法，於已選擇區塊，回應抹除耦接於此些第一串列選擇開關之該已選擇子集合之此些記憶胞之一指令(command)。另外，此描述的方法，於已選擇區塊，回應抹除耦接於此些字元線之已選擇子集合之此些記憶胞之一指令(command)，以及於已選擇區塊，耦接於此些第一串列選擇開關之該已選擇子集合。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧積體電路
110‧‧‧反及閘快閃記憶體陣列
111‧‧‧列解碼器
112、325-1 WL~325-N WL、WL0、WL1、WL2、WL62、WL63、WL(i-n-2)、WL(i-n-1)、WL(i-n)、WL(i-2)、WL(i-1)、WL(i)、WL(i+1)、WL(i-2)、WL(i+n)、WL(i+n+1)、WL (i+n+2)‧‧‧字元線
113‧‧‧頁面緩衝器
114、BL-0、BL-1、BL-2、BL-3、GBLn+1、GBLn、GBLn-1‧‧‧全域位元線
115‧‧‧匯流排
116‧‧‧行解碼器
117‧‧‧資料匯流排
118‧‧‧偏壓安排單元
119‧‧‧狀態機
123‧‧‧資料輸入線
124‧‧‧其他電路
200、202、204‧‧‧垂直接線
210、212、214、309、319、530、531、532、533、540、541‧‧‧串列選擇開關
220、222、224、226‧‧‧記憶胞
230、232、234‧‧‧接墊
240、242、244‧‧‧支線
258‧‧‧群組解碼器
260‧‧‧接地選擇開關
261‧‧‧列解碼器
263‧‧‧頁面緩衝器
269‧‧‧狀態機
302、303、304、305、312、313、314、315、411、412、BL11、BL21、BL31‧‧‧通道線
302B、303B、304B、305B、312A、313A、314A、315A‧‧‧階梯接墊
326、327、GSL‧‧‧接地選擇線
328‧‧‧源極線
511‧‧‧第一全域字元線驅動器
511g‧‧‧第一全域字元線
512‧‧‧第二全域字元線驅動器
512g‧‧‧第二全域字元線
520、521‧‧‧共同源極線
551、751‧‧‧第一子集合
552、752‧‧‧第二子集合
560、561、562、563、564、565、566、567、568、569、570‧‧‧區域字元線驅動器
580‧‧‧區域字元線解碼器
585‧‧‧控制訊號線
590‧‧‧全域字元線解碼器
595‧‧‧連接件
730、731、732、733、830、831、832、833‧‧‧第一列串聯選擇開關
740、741、742、743、840、841、842、843‧‧‧第二列串聯選擇開關
CSL‧‧‧共同源極線
GWLD‧‧‧全域字元線驅動器
GSL(even)‧‧‧水平偶數接地選擇線
GSL(odd)‧‧‧水平奇數接地選擇線
LWLD‧‧‧區域字元線驅動器
ML1‧‧‧第一金屬層
ML2‧‧‧第二金屬層
ML3‧‧‧第三金屬層
Page 0~Page 3‧‧‧頁面
SSL0~SSL3、SSLn-1、SSLn、SSLn+1‧‧‧串列選擇線
Vbl、VBL‧‧‧通道側電壓
Vers‧‧‧字元線側抹除電壓
Vinhibit‧‧‧字元線側抑制電壓
VSSL‧‧‧串列選擇開關之電壓
第1圖繪示積體電路(integrated circuit)之簡化方塊圖。
第2圖為可使用於類似第1圖之裝置的三維反及閘快閃記憶體陣列之一部分的示意圖。
第3圖繪示一三維垂直閘極(vertical gate,VG)反及閘快閃記憶體陣列結構，其包括偶數區塊(even block)及奇數區塊(odd block)。
第4圖為第3圖之三維反及閘快閃記憶體陣列結構之佈線圖。
第5圖繪示三維記憶體之第一輪廓圖形的區域及全域字元線 驅動器之記憶胞區塊之反及閘串列的X-Y平面圖。
第6圖繪示三維記憶體之第二輪廓圖形的區域及全域字元線驅動器之記憶胞區塊之反及閘串列的X-Y平面圖。
第7圖繪示另一三維記憶體之第一輪廓圖形的區域及全域字元線驅動器之記憶胞區塊之反及閘串列的X-Y平面圖。
第8圖繪示另一三維記憶體之第二輪廓圖形的區域及全域字元線驅動器之記憶胞區塊之反及閘串列的X-Y平面圖。
第9圖繪示採用第5圖及第7圖之電路執行頁面抹除之時序圖。
第10圖繪示採用第6圖及第8圖之電路執行頁面抹除之時序圖。
第11圖繪示頁面抹除操作之流程圖。
本發明之實施例搭配圖式詳細說明如下。本發明並非侷限於實施例所揭露之特定結構與方法。本發明可以透過其他特徵、元件方法或其他實施方式來實現。較佳實施例僅用以示例性的說明本發明的內容，而非用以限制本發明之保護範圍。本發明之保護範圍仍以申請專利範圍為準。本發明所屬技術領域中具有通常知識者均可瞭解所敘述之內容包含其所均等之變化型態。並且，在不同實施例中，類似的元件係以類似的標號敘述。
第1圖繪示積體電路(integrated circuit)100之簡 化方塊圖。積體電路100包括一反及閘快閃記憶體陣列(NAND flash memory array)110。在一些實施例中，反及閘快閃記憶體陣列110係為多層記憶胞之三維記憶體(3D memory)。此陣列可以包括由數個記憶胞所組成之數個區塊(block)。記憶胞之一個區塊可以包括數個反及閘串列(NAND string)。反及閘串列包括介於此些第一串列選擇開關(first string select switch)及此些第二串列選擇開關(second string select switch)之間的通道線(channel line)。此些反及閘串列共用介於此些第一串列選擇開關及此些第二串列選擇開關之間的數個字元線(word line)。
列解碼器(row decoder)111耦接於數個字元線(word line)112。此些字元線沿著反及閘快閃記憶體陣列110之數列排列。列解碼器可以包括數個區域字元線驅動器(local word line driver)。此些區域字元線驅動器用以驅動記憶胞之一已選擇區塊(selected block)之對應的此些字元線。此些區域字元線驅動器可以包括一第一子集合(first subset)、一第二子集合(second subset)。此些區域字元線驅動器之第一子集合驅動字元線之第一子集合(first subset)。此些區域字元線驅動器之第二子集合驅動字元線之第二子集合(second subset)。
記憶體可以包括數個全域字元線(global word line)。 全域字元線包括數個第一全域字元線(first global word line)。此些第一全域字元線耦接於此些區域字元線驅動器之一第一子集合。本揭露一實施例中，此些第一全域字元線也連接到此些區域 字元線之一第二子集合。記憶體可以包括一全域字元線驅動器GWLD(global word line drivers)用以驅動此些全域字元線。在另一實施例中，此些全域字元線可以包括數個第二全域字元線連接到此些區域字元線驅動器之第二子集合。記憶體可以包括一第一全域字元線驅動器及一第二全域字元線驅動器。第一全域字元線驅動器用以驅動此些第一全域字元線。第二全域字元線驅動器用以驅動此些第二全域字元線。
行解碼器(column decoder)116藉由資料匯流排(data bus)117耦接於數個頁面緩衝器(page buffer)113。全域位元線114耦接於頁面緩衝器113及沿著反及閘快閃記憶體陣列110之各行排列之通道線(未繪示)。位址由匯流排(bus)115提供至行解碼器116及列解碼器(row decoder)111。藉由資料輸入線(data-in line)123，資料從其他電路(other circuitry)124輸入。其他電路124例如是包括積體電路上的輸入/輸出埠(input/output port)。此積體電路例如是一般用途處理器、特殊用途應用電路、或反及閘快閃記憶體陣列110能夠支持之系統整合晶片(system-on-a-chip)模組之組合。資料藉由資料輸入線123提供至輸入/輸出埠或至積體電路100之內部或外部目的地。
此實施例之控制器例如是狀態機(state machine)119。狀態機119耦接於記憶胞之數個區塊，且提供各種訊號以控制偏壓安排供給電壓(bias arrangement supply voltage)。偏壓由電壓供給器(voltage supply)或偏壓安排單元(bias arrangement supply voltage)118來產生或提供，以實現這裡所敘述對於陣列之資料的各種操作。這些操作包括程式化(program)、區塊抹除(block erase)、子區塊抹除(sub-block erase)、頁面抹除(page erase)及讀取(read)。控制器可以採用習知之特殊用途邏輯電路(special-purpose logic circuitry)來實現。在另一實施例中，控制器包括一般用途處理器(general-purpose processor)，其可以採用於同一積體電路，並執行電腦程式來控制裝置的操作。在另一實施例中，可以採用特殊用途邏輯電路與一般用途處理器之組合來實現控制器。
一控制器包括數個邏輯電路(logic)，此些邏輯電路用以執行頁面抹除操作。舉例來說，控制器可以包括對記憶胞之區塊施加偏壓之邏輯電路，以提供負型FN穿隧(negative Fowler-Nordheim tunneling(-FN tunneling))來注入電洞至已選擇頁面之記憶胞的電荷儲存結構(charge storage structure)。藉此，可以降低臨界電壓(threshold voltages)，至少對於頁面中還不具有低臨界電壓之記憶胞降低其臨界電壓。
控制器包括數個邏輯電路(logic)，此些邏輯電路用以於已選擇區塊，透過此些第一串列選擇開關，施加一通道側電壓(channel-side voltage)至此些通道線；並且施加一控制電壓至此些第一串列選擇開關之一第一子集合，控制電壓(例如是-6V)低於通道側電壓(例如是-3.3V)；於此些第二串列選擇開關之末端，浮接此些通道線；抑制耦接於此些第一串列選擇開關之一第二子 集合之部分此些記憶胞的穿遂作用(tunneling)。
邏輯電路用以浮接之該些邏輯電路知其中之一更透過該些第二串列選擇開關，施加該通道側電壓(例如是3.3V)至此些通道線及此些第二串列選擇開關。邏輯電路用以抑制之該些邏輯電路之其中之一於該通道側電壓施(例如是3.3V)加至該些通道線時，施加該通道側電壓至該些第一串列選擇開關之該第二子集合。
在一實施例中，控制器之此些邏輯電路更用以施加一第一全域字元線電壓(例如-10V)至此些第一全域字元線；以及啟動此些區域字元線驅動器之第一子集合與第二子集合，並於已選擇區塊中提供數個字元線側抹除電壓至此些字元線之第一子集合及第二子集合，以於耦接於此些字元線之第一子集合與第二子集合，並耦接於此些第一串列選擇開關之第一子集合之部分此些記憶胞誘發穿遂作用。於另一實施例中，控制器之此些邏輯電路更用以施加一第一全域字元線電壓(例如-10V)至此些第一全域字元線；以及啟動此些區域字元線驅動器之第一子集合，並於已選擇區塊中提供數個字元線側抹除電壓至此些字元線之第一子集合，以於耦接於此些字元線之第一子集合，並耦接於此些第一串列選擇開關之第一子集合之部分此些記憶胞誘發穿遂作用。
此些全域字元線可以包括第二全域字元線連接至此些區域字元線驅動器的第二子集合。控制器之此些邏輯電路更用以施加一第二全域字元線電壓至此些第二全域字元線；以及啟動 該些區域字元線驅動器之該第二子集合，並提供數個字元線側抑制電壓至該些字元線的該第二子集合，以於耦接於該些字元線之該第二子集合且耦接於該些第一串列選擇開關之該第二子集合的部分該些記憶胞誘發穿遂作用。
控制器包括數個邏輯電路(logic)，此些邏輯電路用以施加通道側電壓及控制電壓至第一串列選擇開關之一已選擇子集合、並執行浮接、抑制之動作，以回應於一頁面抹除指令，來抹除耦接於已選擇區塊中第一串列選擇開關之第一子集合的記憶胞。頁面抹除指令可以由內部或外部提供指令至記憶體。頁面抹除指令可以指出在已選擇區塊及此些字元線中，此些頁面如數個記憶胞可邏輯性地被選擇抹除。頁面抹除指令包括一參數，此參數指出哪些記憶胞要被抹除。更進一步來說，邏輯地選擇此些字元線之數個作為此些字元線之第一子集合。舉例來說，頁面抹除指令可以包括數個參數。此些參數指出字元線之數量作為抹除耦接於此些字元線之第一子集合及第一串列選擇開關之已選擇集合之部分該些記憶胞。
為了清楚說明，本文的「程式化」意指增加一記憶胞之臨界電壓的操作。儲存於一已程式化記憶胞(programmed memory cell)之資料可以邏輯符號「0」或邏輯符號「1」來呈現。 本文之「抹除」意指減少一記憶胞之臨界電壓的操作。儲存於一已抹除記憶胞(erased memory cell)之資料可以是以已程式化狀態之相反來呈現，例如是邏輯符號「1」或邏輯符號「0」。多位 元記憶胞(multibit cell)可以被程式化為多個臨界值(threshold level)，及被抹除為單一的最低臨界值(lowest threshold level)。 再者，本文的「寫入」一詞用以描述改變一記憶胞之臨界電壓的操作，其隱含去完成程式化及抹除，或執行程式化及抹除之組合。
第2圖為可使用於類似第1圖之裝置的三維反及閘快閃記憶體之一部分的示意圖。在此例中，圖上繪表示一個區塊的P型通道記憶胞(p-channel memory cell)，其可以包括許多層，在此代表性的繪示其中三層記憶胞。
於一實施例中，於記憶胞之一區塊的數個字元線可以包括64個位元線。於另一實施例中，記憶胞之一區塊的數個字元線可以包括較多或較少之字元線，例如是128或32個字元線。如第2圖所繪示之範例中，此些字元線包括沿第一方向平行排列之編號0的字元線~編號i-2的字元線WL(i-2)、編號i-1的字元線WL(i-1)、編號i的字元線WL(i)、編號i+1的字元線WL(i+1)~編號63的位元線。字元線WL(i-2)、字元線WL(i-1)、字元線WL(i)及字元線WL(i+1)繪示於第2圖中。 此些字元線可以包括第一子集合及第二子集合。第一子集合包括此些字元線WL(i)數個鄰近於字元線WL(i)之字元線(例如是字元線WL(i-1)與字元線WL(i+1))。第二子集合包括不在第一子集合之所有字元線。第二子集合可以包括在第一子集合與字元線WL0之間的數個字元線，及第一子集合與字元線WL63之間 的數個字元線。此些字元線之第一子集合可以包括一個以上字元線，及此些字元線之第二子集合可以包括一個以上字元線。
字元線電性連接於列解碼器261。列解碼器261包括全域字元線解碼器590及區域字元線解碼器580(繪示於第5圖及第6圖)。字元線耦接於數個記憶胞之閘極。此些記憶胞串聯排列成數個反及閘串列。如第2圖所示，各個字元線垂直地連接於下面之各層記憶胞之閘極。
反及閘串列具有位於記憶體陣列之各層的通道線。 如第2圖所示，記憶體陣列包括於位於第三水平面之一通道線BL31、位於第二水平面之一通道線BL21及位於第一水平面之一通道線BL11。記憶胞具有介電電荷捕捉結構(dielectric charge trapping structure)。介電電荷捕捉結構位於對應的字元線及通道線之間。在這裡的說明中，簡化為一個反及閘串列具有四個記憶胞位於第一傳列選擇開關SSL及第二串列選擇開關之間。舉例來說，由第三層之通道線BL31所形成之反及閘串列包括記憶胞220、記憶胞222、記憶胞224及記憶胞226。於典型的實施例中，一個反及閘串列可以包括16個、32個、64個或更多的記憶胞，其分別連接至16個、32個、64個或更多的字元線。
包含串列選擇線SSLn-1、串列選擇線SSLn、串列選擇線SSLn+1的數個串列選擇線電性連接於群組解碼器(group decoder)258(其可以是部分的列解碼器261)。群組解碼器258選擇數個串列。串列選擇線連接至排列於反及閘串列之第一端的 此些第一串列選擇開關的閘極。如第2圖所示，各個串列選擇線垂直地連接至各個不同層面之一行串列選擇開關之閘極。舉例來說，串列選擇線SSLn+1連接至三個層面之串列選擇開關210、212、214。
藉由對應之串列選擇開關，特定層之通道線係選擇性地耦接於此特定層之支線(extension)。舉例來說，藉由對應之串列選擇開關，第三層之通道線係選擇性地耦接於支線240。同樣地，第二層之通道線係選擇性地耦接於支線242，第一層之通道線係選擇性地耦接於支線244。
各層之支線包括對應之接墊(contact pad)，以連接至耦接於全域位元線之一垂直接線(vertical connector)。舉例來說，於第三層之支線240透過接墊230及垂直接線200耦接於一全域位元線GBLn-1。位於第二層之支線242透過接墊232及垂直接線202耦接於一全域位元線GBLn。位於第三層之分線244通過接墊234及垂直接線204耦接於一全域位元線GBLn+1。接墊可以例如是階梯接墊(stairstep pad)(如第3圖所繪示之階梯接墊302B)。
全域位元線GBLn-1、全域位元線GBLn及全域位元線GBLn+1耦接於記憶體陣列之附加區塊(未繪示)並延伸至頁面緩衝器263。
接地選擇開關(Ground select switches)(有時稱為此些第二串列選擇開關)位於反及閘串列之第二端。舉例來說， 接地選擇開關260排列於由記憶胞220、記憶胞222、記憶胞224及記憶胞226所形成之反及閘串列之第二端。接地選擇線GSL連接至接地選擇開關之閘極。接地選擇線GSL電性連接至列解碼器261，以於運作過程中接收偏壓。
接地選擇開關用以選擇性地耦接於區塊之全部反及閘串列之第二端至一共同源極線(common source line)CSL。共同源極線CSL於運作過程中接收來自偏壓電路(例如第1圖之偏壓安排單元118)之偏壓。
數個區塊可以排列成一區塊陣列，其包括數列之區塊及數行之區塊。於同一列之區塊可以共用同數個字元線及接地選擇線GSL。同一行之區塊可以共用同數個全域位元線GBLn-1、全域位元線GBLn及全域位元線GBLn+1。透過此種方式，即建立一三維解碼網路。頁面之一部份的已選擇記憶胞可以使用一字元線來存取。而數個全域位元線GBLn-1、GBLn、GBLn+1及一串列選擇線平行地於各層之此些全域位元線GBLn-1、GBLn、GBLn+1傳送資料。
第2圖之記憶體陣列包括水平架構之P-型通道反及閘串列(p-channel NAND string)。於另一三維排列中，反及閘串列可以是垂直架構。於部分實施例中，此些反及閘串列沒有連接，而於記憶胞間沒有P型端點。P型端點僅使用於連接位元線支線244之串列選擇開關210的一側，及連接共同源極線CSL之接地選擇開關260的一側。所繪示之狀態機269用以控制記憶體陣列 及執行程式、區塊抹除、次區塊抹除、頁面抹除及讀取等操作。
第3圖繪示一三維垂直閘極(vertical gate,VG)反及閘快閃記憶體陣列結構，其包括偶數區塊(even block)及奇數區塊(odd block)。所述之三維反及閘快閃記憶體陣列結構已描述於西元2013年8月6日公告之美國專利號第8503213號，其參考合併於本案。絕緣材料於圖中被移除，以暴露出其餘結構。舉例來說，反及閘串列之堆疊之間的絕緣層被移除。
另一三維反及閘結構也可以垂直通道反及閘陣列(vertical channel NAND array)，其已敘述於共同未決(co-pending)申請於西元2014年5月21日之美國專利申請案及申請於西元2014年12月24日之美國專利申請案，此些申請案參考合併於本案。垂直通道反及閘陣列也包括本文所述之區塊，並且也適用本文所述採用偏壓技術之頁面抹除的操作。
垂直通道及垂直閘極結構之三維反及閘快閃記憶體陣列結構包括堆疊的記憶體結構，而形成密集記憶胞區塊之陣列。
如第3圖所繪示之範例，區塊之多層陣列形成於一絕緣層上，且包括數個字元線325-1 WL~325-N WL。堆疊結構包括通道線(例如是位於第一層偶數頁堆疊結構(first even page stack)之通道線312、313、314、315)。通道線312、313、314、315之堆疊結構之一端終止於階梯接墊(stairstep pad)312A、313A、314A、315A旁邊，並穿過串列選擇開關319、接地選擇線(ground select line)326、字元線325-1 WL到字元線325-N WL及接地選擇線327，而另一端終止於源極線328旁邊。通道線312、313、314、315之堆疊結構並未連接至階梯接墊302B、303B、304B、305B。因此，偶數區塊共用偶數接地選擇線及全部之位元線，而奇數區塊共用奇數接地選擇線及全部位元線。於此例中，奇數區塊及偶數區塊係為交錯排列，以允許N型串列寬度之一單元執行N/2位元線。由於奇數及偶數區塊之交替的記憶胞串列的相似性，奇數區塊及偶數頁區塊可以一起執行一抹除操作。其他實施例並未使用交替之奇數及偶數堆疊結構。
通道線302、303、304、305之堆疊結構位於第一奇數頁堆疊結構(first odd page stack)中。通道線302、303、304、305之堆疊結構之一端終止於階梯接墊302B、303B、304B、305B旁邊，並穿過串列選擇開關309、接地選擇線327、字元線325-N WL到字元線325-1 WL及接地選擇線326，而另一端終止於一源極線旁邊(被圖中其他物件遮住)。通道線302、303、304、305之堆疊結構並未連接至階梯接墊312A、313A、314A、315A。
於偶數記憶頁之串列選擇線到接地選擇線GSL上，字元線之編號由後往前自1往上遞增到N。於奇數記憶頁之串列選擇線到接地選擇線GSL之序列應用上，字元線之標號由前往後自N往1遞減。
階梯接墊312A、313A、314A、315A終止通道線於偶數頁(例如是通道線312、313、314、315)。舉例來說，階梯 接墊312A、313A、314A、315A電性連接至不同位元線，以連接解碼電路來選擇陣列中記憶胞之層面。階梯接墊312A、313A、314A、315A可以同時被圖案化。
階梯接墊302B、303B、304B、305B終止通道線於奇數頁，例如是通道線302、303、304、305。舉例來說，階梯接墊302B、303B、304B、305B電性連接至不同位元線，以連接解碼電路來選擇陣列中記憶胞之層面。階梯接墊302B、303B、304B、305B可以同時被圖案化。
通道線之堆疊結構耦接於區塊一末端之階梯接墊312A、313A、314A、315A或區塊另一末端之階梯接墊302B、303B、304B、305B，但不可同時耦接於二端。陣列區塊之其他區塊可以藉由通道線與階梯接墊之獨立區塊(separate stack)來與其他區塊電性絕緣。於此方法中，若控制訊號是分別解碼，則獨立區塊可以單獨執行抹除的操作。
接地選擇線326及接地選擇線327類似於字元線，與數個堆疊結構形成保形。
通道線的每個堆疊結構之一端終止於數個階梯接墊，另一端終止於一源極線。舉例來說，通道線312、313、314、315之堆疊結構之一端止於階梯接墊312A、313A、314A、315A旁邊，另一端終止於源極線328。於圖示之近側中，通道層之每一個堆疊結構之一端終止於階梯接墊302B、303B、304B、305B旁邊，且每一個通道線之堆疊結構分別終止於分離的源極線328。於圖 示之遠側中，通道層之每一個堆疊結構之一端終止於階梯接墊312A、313A、314A、315A旁邊，且每一個通道線之堆疊結構分別終止於分離的源極線328。
位元線及串列選擇線形成於第一金屬層ML1、第二金屬層ML2、及第三金屬層ML3。
記憶胞是由通道線及字元線325-1 WL到位元線325-N WL之間的記憶材料所形成。於記憶胞中，通道線(例如是通道線313)做為裝置的通道區域。串列選擇開關(例如是串列選擇開關319、串列選擇開關309)可以於形成字元線325-1 WL~325-N WL的同一步驟過程中被圖案化。記憶材料可做為串列選擇開關之閘極介電質(gate dielectric)。串列選擇開關可以耦合至用以選擇陣列中之特定堆疊結構的解碼電路。
於第3圖之垂直閘三維結構中，記憶胞之區塊包括數頁記憶胞。為了清楚描述，此結構之一頁的定義為單一串列選擇線開關所選擇之數個通道線的一個堆疊。其中各個通道層透過階梯接墊耦接於對應的位元線。一陣列頁可以定義為平行操作之不同區塊之數頁。頁面的定義及存取一頁已進行解碼的方式是可以隨著特定記憶體的架構來變化的。記憶體結構可以包括N個平行耦接於之位元線的一頁面程式緩衝器，其用於本文所述之程式化及程式化檢驗步驟中。於本實施例中，記憶胞為四層。本發明之另一實施例中可以是具有八個奇數堆疊結構及八個偶數堆疊結構之八個層面來做為一記憶區塊，所以一記憶區塊包括八個位 元之16個頁面，其中此些面頁中之此些記憶胞耦接於此些字元線，從字元線325-1 WL到字元線325-N WL。
記憶體單元可以不斷左右重複增加，以建立較寬之陣列頁面。於一列區塊中儲存N*8兆字元(megabytes)的代表架構中，積體電路可以包括8000全域位元線，其重疊於數列之1000個並排記憶胞區塊。各個區塊具有16個由512個N為雲記憶胞所組成之頁，其耦接於8個奇數/偶數排列之全域位元線。各列區塊可具有64條字元線，並具有8層的深度，以於各個奇數/偶數區塊形成256個記憶胞。因此，由單一區塊之串列選擇訊號所選擇的8層串列將會誘發512個記憶胞(64*8)，其儲存數位元的資料。16個串列之區塊具有8K個記憶胞。
三維反及閘記憶體普遍被爭議的部分是記憶胞的區塊尺寸通常很大。當三維反及閘記憶體的密度增加，頁面是數量及層面數量也增加，導致用以執行區塊抹除的區塊尺寸變大及較慢的速度規格。當使用者於三維反極閘記憶體中只需改變儲存於記憶胞之次區塊中的一小型單位編碼時，用以執行區塊抹除之低速規格降低了三維反極閘記憶體的效能。
於本技術中，此些記憶胞僅耦到於一區塊之可以抹除的部分頁面(並非全部)。此外，共用數個反及閘串列之數個字元線可以分為一第一子集合及一第二子集合。耦接於第一次子集合及第二子集合之其中之一的記憶胞可被抹除，而耦接於第一子集合及第二子集合或區塊中未選擇頁面之其中之另一的記憶 胞會被抑制穿隧作用。因此，僅有部分記憶胞(並非全部)於一頁面抹除程序中被抹除，因此能夠有較快之速度規格且增加三維反極閘記憶體之效能。
一頁面抹除指令可以由內部或外部發送至記憶體。 頁面抹除指令可以指出在已選擇區塊及此些字元線中，此些頁面如數個記憶胞可邏輯性地被選擇抹除。頁面抹除指令包括一參數，此參數指出哪些記憶胞要被抹除。更進一步來說，邏輯地選擇此些字元線之數個作為此些字元線之第一子集合。舉例來說，頁面抹除指令可以包括數個參數。此些參數指出字元線之數量作為抹除耦接於此些字元線之第一子集合及第一串列選擇開關之已選擇集合之部分該些記憶胞。
第4圖為第3圖之三維反及閘快閃記憶體陣列結構之佈線圖。三維反及閘快閃記憶體陣列結構包括數個記憶胞之區塊。此些記憶胞之一區塊包括數個反及閘串列。反及閘串列具有位於此些第一串列選擇開關(例如串列選擇開關)及此些第二串列選擇開關(例如接地選擇開關)之通道線。位於此些第一串列選擇開關及此些第二串列選擇開關之間的反及閘串列共用數個字元線(例如第0條字元線到第63條字元線)。
於第4圖之佈線圖中，通道線之堆疊結構係為虛線的垂直長條。通道線之相鄰堆疊結構交錯地排列於耦數及奇數列。 每一奇數通道線(例如通道線411)自頂端之位元線接墊結構延伸至底端之奇數源極線。每一偶數通道線之堆疊結構(例如通道 線412)自底端之位元線接墊延伸至頂端之偶數源極線。
水平字元線、水平偶數接地選擇線GSL(even)及水平奇數接地選擇線GSL(odd)重疊於通道線之堆疊結構上。 串列選擇開關也重疊於通道線之堆疊結構上。奇數串列選擇開關重疊於每隔一個的通道線堆疊結構之頂端，偶數串列選擇開關重疊於每隔一個的通道線堆疊結構之底端。於這兩種連接型態中，串列選擇開關控制通道線之堆疊結構與堆疊結構所對應階梯接墊的電性連接。
如第4圖所繪示之實施例，數個字元線包括沿著第一方向延伸之字元線WL0到字元線WL(i-1)、字元線WL(i)、字元線WL(i+1)以及字元線WL62到字元線WL63。此些字元線可以包括此些字元線的WL(i)之第一子集合及數個鄰近字元線的WL(i)，例如字元線WL(i-1)與字元線WL(i+1)以及非第一子集合之所有的字元線。第二子集合可以包括在第一子集合與字元線WL0之間，以及第一子集合與字元線WL63之間。此些字元線位於電子通信中之列解碼器161(繪示於第2圖)內。字元線連接至串聯排列成反及閘串列之記憶胞之閘極。
垂直走向的串列選擇線(第一金屬層ML1)重疊於字元線、接地選擇線及串列選擇開關。水平走向之串列選擇線(第二金屬層ML2)重疊於串列選擇線(第一金屬層ML1)。雖然所繪示之串列選擇線(第二金屬層ML2)終止於串列選擇線(第一金屬層ML1)，串列選擇線(第二金屬層ML2)也以更進一步水 平延伸。串列選擇線(第二金屬層ML2)自解碼器負載(carry)訊號，且串列選擇線(第一金屬層ML1)接收解碼器之訊號至特定之串列選擇開關，以選擇特定之通道線堆疊結構。
奇數及偶數的源極線重疊於串列選擇線(第一金屬層ML1)。再者，位元線(未繪示之第三金屬層)重疊於串列選擇線(第二金屬層ML2)，且連接至頂端及底端之階梯接墊結構(stairstep contact structure)。透過階梯接墊結構，位元線選擇通道層之特定層面。
特定的數個位元線可以電性連接至不同層之通道線。 特定之位元線之串列選擇線可以被施加偏壓，以連接特定位元線至不同層之通道線。
第5圖繪示連接至三維記憶體之區域及全域字元線驅動器之記憶胞區塊之反及閘串列的X-Y平面圖。反及閘串列對應於記憶胞之4個頁面：頁面Page 0、頁面Page 1、頁面Page 2及頁面Page 3。反及閘串列可以如第2圖設置於三維陣列之同一層，並共用偶數頁與奇數頁之偶數與奇數接地選擇線。此些反及閘串列具有連接於此些全域位元線(例如是全域位元線BL-0、BL-1、BL-2、BL-3)及偶數/奇數共同源極線520、521之分離的串列選擇線。串列藉由此些第一串列選擇開關(例如是串列選擇開關530、531、532及533)連接至對應的此些全域位元線BL-0、BL-1、BL-2、BL-3。串列藉由此些第二串列選擇開關(例如是串列選擇開關540、541，又稱為接地選擇開關)連接至奇數或偶數 共同源極線。一記憶胞區塊之數個反及閘串列具有介於此些第一串列選擇開關及此些第二串列選擇開關之數個通道線，並且共用介於此些第一串列選擇開關及此些第二串列選擇開關之數個字元線(例如是字元線WL0~字元線WL1、…、字元線WL(i-n-2)、字元線WL(i-n-1)、字元線WL(i-n)、…字元線WL(i)、…、字元線WL(i+n)、字元線WL(i+n+1)、字元線WL(i+n+2)、…、字元線WL62、字元線WL63)。
記憶體包括數個此些區域字元線驅動器LWLD(local word line drivers)(例如是區域字元線驅動器560~570)，其驅動記憶胞區塊之對應的字元線。此些區域字元線驅動器包括一第一子集合(例如是區域字元線驅動器564~566)以及一第二子集合(例如是區域字元線驅動器567~570與560~563)。此些區域字元線驅動器之一第一子集合用以驅動字元線之一第一子集合(例如是第一子集合551)，且包括字元線WL(i-n)、…、字元線WL(i)、…以及字元線WL(i+n)。此些區域字元線驅動器之第二子集合用以驅動字元線之第二子集合(例如是第二子集合552)，並且此些字元線共用介於第一子集合及字元線WL0之間(例如是字元線WL0~字元線WL1、…、字元線WL(i-n-2)、字元線WL(i-n-1))，與共用介於第一子集合及字元線WL63之間(例如是字元線WL(i+n+1)、字元線WL(i+n+2)、…、字元線WL62~字元線WL63)。
一記憶體可以包括數個全域字元線(global word line)(例如是第一全域字元線511g)；全域字元線包括此些第一全域字元線(first global word line)，此些第一全域字元線耦接於此些區域字元線驅動器之第一子集合及此些區域字元線驅動器之一第二子集合。記憶體包括此些全域字元線驅動器(例如是第一全域字元線511g)以驅動N個第一全域字元線511g，其中可藉由區域字元線解碼器與此些區域字元線驅動器連接已選擇驅動，並平行提供N個全域字元線訊號。在此實施例中，僅說明了數個偶數及奇數區塊。但此些全域字元線可以連接於此些區域字元線驅動器之數個區塊。
一全域字元線解碼器(global word line decoder,GWL decoder)(例如是全域字元線驅動器590)藉由已圖案化導電層(patterned conductor layer)之連接件(例如是連接件595)，連接至全域字元線驅動器。連接件可以攜帶一個或多個輸出訊號至全域字元線驅動器。區域字元線解碼器(local word line decoder,LWL decoder)(例如是區域字元線解碼器580)藉由已圖案化導電層之連接件，連接至此些區域字元線驅動器(例如是區域字元線驅動器560~571)，以連接電源訊號、偏壓訊號、位址訊號及/或其他控制訊號至此些區域字元線驅動器。區域字元線解碼器580的連接可以包括一控制訊號線585攜帶控制訊號至區塊的各個區域字元線驅動器，其中區塊可以包括此些區域字元線驅動器之第一子集合與第二子集合。
區域字元線驅動器(例如是區域字元線驅動器566) 可以包括一N型金氧半導體電晶體(N-type metal oxide semiconductor transistor,NMOS transistor)，其具有一輸入端、一輸出端及一控制閘極。輸入端連接於一全域字元線(例如是第一全域字元線511g)。輸出端連接至一字元線(例如是字元線WL(i+n))。控制閘極連接區域字元線解碼器580控制訊號線585傳送過來的控制訊號。全域字元線驅動器(例如是第一全域字元線驅動器511)可以包括一位準偏移器(level shifter)。位準偏移器根據來自全域字元線解碼器(例如是全域字元線解碼器590)之一個或多個輸出訊號偏移輸出電壓位準(output voltage level)。 舉例來說，位準偏移器可以根據頁面抹除操作之要求、及讀取、寫入、區塊抹除操作之需求來改變輸出電壓位準。
採用區域及全域字元線驅動器之頁面抹除偏壓可藉由以下表格1來理解。
表格1：第一裝置之頁面抹除偏壓設定
在第5圖中，透過第一串列選擇開關(例如是串列選擇開關530,531,532,533)，將一通道側電壓(例如是+3.3V)施加至已選擇區塊之此些反及閘串列的不同層通道線上。一低於通道側電壓(例如是3.3V)之控制電壓(例如是-6V)可以施加於此些第一串列選擇開關之一已選擇子集，以在此些第一串列選擇開關之末端產生一閘極感應集極漏電流(GIDL)。此些第一串列選擇開關之此些已選擇子集合(例如是串列選擇開關530)可以包括一個或數個第一串列選擇開關。此些第一串列選擇開關之末端產生一閘極感應集極漏電流支配著頁面抹除操作程序，以及使通道側電壓VBL(=+3.3V)施加至此些通道線。當施加控制電壓時，數個位元線連接至一已選擇頁面之不同層的此些通道線上，其中此些第一串列選擇開關之已選擇子集合可選擇不同層的記憶胞串列。當已選擇子集合中此些第一串列選擇開關將通道側電壓施加至此些通道線時，通道側電壓(例如+3.3V)可施加至此些第一串列選擇開關之未選擇子集合。
字元線側抹除電壓(Vers=-10V)施加至已選擇區塊中此些字元線(例如字元線WL0~WL63)。舉例來說，透過此些第一全域字元線(例如是第一全域字元線511g)以誘發耦接於此些字元線以及此些第一串列選擇開關之已選擇子集合之部分此些記憶胞誘發穿遂作用(例如是串列選擇開關530)。
此些第二串列選擇開關末端之此些通道線可採取浮接。舉例來說，透過一共同源極線CSL，將通道側電壓(例如是 3.3V)施加至此些通道線以及此些第二串列選擇開關。故此，在此些第二串列選擇開關末端不會產生一閘極感應集極漏電流(GIDL)。透過耦接於此些第一串列選擇開關之一未選擇子集合之部分此些記憶胞誘發穿遂作用。舉例來說，當一通道側電壓(例如是3.3V)施加至此些通道線上，且通道線耦接於已選擇子集合中此些第一串列選擇開關的未選擇子集合。故此，此些第一串列選擇開關的未選擇子集合之此些第一串列選擇開關將關閉，因此不會產生一閘極感應集極漏電流(GIDL)，以及此些通道線耦接於此些第一串列選擇開關的未選擇子集合也採用浮接，故此無產生閘極感應集極漏電流(GIDL)。
第6圖繪示三維記憶體之第二輪廓圖形的區域及全域字元線驅動器之記憶胞區塊之反及閘串列的X-Y平面圖。第6圖與第5圖相似，第6圖之此些元素可共同參考第5圖之此些元素。
記憶體包括數個此些區域字元線驅動器(local word line drivers,LWLD)(例如是區域字元線驅動器560~570)，其驅動記憶胞區塊之對應的字元線。此組此些區域字元線驅動器包括一第一子集合(例如是區域字元線驅動器564~566)以及一第二子集合(例如是此些區域字元線驅動器567~570與560~563)。 此些區域字元線驅動器之一第一子集合用以驅動字元線之一第一子集合(例如是第一子集合551)，且包括字元線WL(i-n)、…、字元線WL(i)、…以及字元線WL(i+n)。此些區域字元線驅動 器之第二子集合用以驅動字元線之第二子集合(例如是第二子集合552)，並且此些字元線共用介於第一子集合及字元線WL0之間(例如是字元線WL0~字元線WL1、…、字元線WL(i-n-2)、字元線WL(i-n-1))，與共用介於第一子集合及字元線WL63之間(例如是字元線WL(i+n+1)、字元線WL(i+n+2)、…、字元線WL62~字元線WL63)。
一記憶體可以包括數個第一全域字元線(first global word line)(例如是第一全域字元線511g)連接至此些區域字元線驅動器之第一子集合，以及第二全域字元線(global word line)(例如第二全域字元線512g)連接至此些區域字元線驅動器之第二子集合。記憶體包括一第一全域字元線驅動器(例如是第一全域字元線驅動器511)驅動此些第一全域字元線(first global word line)511g，以及第二全域字元線驅動器(例如是第二全域字元線驅動器512)驅動此些第二全域字元線(second global word line)512g。 在此實施例中，僅說明了數個偶數及奇數區塊。但此些全域字元線可以連接於此些區域字元線驅動器之數個區塊。
有關於描述一全域字元線解碼器(例如是全域字元線解碼器590)，一區域字元線解碼器(例如是區域字元線解碼器580)，一區域字元線驅動器(例如是區域字元線驅動器566)，以及一全域字元線驅動器(例如是第一全域字元線驅動器511)，第5圖中此些合適的元件與第6圖中元件相似。
採用區域及全域字元線驅動器之頁面抹除偏壓可藉 由以下表格2來理解。
表格2：第二裝置之頁面抹除偏壓設定
在第6圖中，透過第一串列選擇開關(例如是串列選擇開關530,531,532,533)，將一通道側電壓(例如是+3.3V)施加至已選擇區塊之此些反及閘串列的不同層通道線上。一低於通道側電壓(例如是3.3V)之控制電壓(例如是-6V)可以施加於此些第一串列選擇開關之一已選擇子集合，以在此些第一串列選擇開關之末端產生一閘極感應集極漏電流(GIDL)。此些第一串列選擇開關之此些已選擇子集合(例如是串列選擇開關530)可以包括一個或數個第一串列選擇開關。此些第一串列選擇開關之末端產生一閘極感應集極漏電流支配著頁面抹除操作程序，以及使通道側電壓VBL(=+3.3V)施加至此些通道線。當施加控制電壓時，數個位元線連接至一已選擇頁面之不同層的此些通道線上，其中 此些第一串列選擇開關之已選擇子集合可選擇不同層的記憶胞串列。當已選擇子集合中此些第一串列選擇開關將通道側電壓施加至此些通道線時，通道側電壓VBL(=+3.3V)可施加至此些第一串列選擇開關之未選擇子集合。
此些字元線側抹除電壓(Vers=-10V)施加至已選擇區塊中此些字元線(例如字元線WL0~WL63)的一個已選擇子集合(如WL(i-n)-WL(i+n))。舉例來說，透過此些第一全域字元線(例如是第一全域字元線511g)以誘發耦接於此些字元線之已選擇子集合以及此些第一串列選擇開關(例如串列選擇開關530)之已選擇子集合之部分此些記憶胞誘發穿遂作用。舉例來說，透過此些第二全域字元線(例如是第二全域字元線驅動器512)施加字元線側抑制電壓Vinhibit(=4V)至此些字元線(如字元線WL0~字元線WL63)之一未選擇子集合(如字元線WL0~字元線WL(i-n-1)以及字元線WL(i+n+1)~WL63)，以抑制耦接於此些字元線之未選擇子集合以及此些第一串列選擇開關(例如串列選擇開關530)之未選擇子集合之部分此些記憶胞誘發穿遂作用。
此些第二串列選擇開關末端之此些通道線可採取浮接。舉例來說，透過一共同源極線CSL，將通道側電壓(例如是3.3V)施加至此些通道線以及此些第二串列選擇開關。故此，在此些第二串列選擇開關末端不會產生一閘極感應集極漏電流(GIDL)。透過耦接於此些第一串列選擇開關之一未選擇子集合之部分此些記憶胞誘發穿遂作用。舉例來說，當一通道側電壓(例如 是3.3V)施加至此些通道線上，且通道線耦接於已選擇子集合中此些第一串列選擇開關的未選擇子集合。故此，此些第一串列選擇開關的未選擇子集合之此些第一串列選擇開關將關閉，因此不會產生一閘極感應集極漏電流(GIDL)，以及此些通道線耦接於此些第一串列選擇開關的未選擇子集合也採用浮接，故此無產生閘極感應集極漏電流(GIDL)。
第7圖繪示另一三維記憶體之第一輪廓圖形的區域及全域字元線驅動器之記憶胞區塊之反及閘串列的X-Y平面圖。 三維記憶體也稱為獨立雙閘結構(IDG)，結構在一區塊末端使用數個第一串列選擇開關，與另數個第二串列選擇開關，以及另一個區塊末端之一共同源極線CSL。而非兩組第一串列選擇開關，或兩組第二串列選擇開關，以及在一區塊相反末端之此些共同源極線CSL，如第5圖與第6圖中結構奇與偶輪廓之奇頁數與偶頁面。
反及閘串列對應於記憶胞之4個頁面：頁面Page 0、頁面Page 1、頁面Page 2及頁面Page 3。反及閘串列可以設置於三維陣列之同一層，並於四頁面之區塊末端共用一接地選擇線GSL與一共同源極線CSL，以及係有各個的數個串列選擇線(例如是串列選擇線SSL0~SSL3)耦接於區塊另一個末端之位元線接觸結構，如此些全域位元線(全域位元線BL-0、BL-1、BL-2、BL-3)。 串列藉由此些第一串列選擇開關(例如是第一串列選擇開關730、731、732及733)連接至對應的此些全域位元線BL-0~全域位元線BL-3。串列藉由此些第二串列選擇開關(例如是第二串列選擇 開關740、741、742、743，又稱為接地選擇開關)連接至一共同源極線。一記憶胞區塊之數個反及閘串列具有介於此些第一串列選擇開關及此些第二串列選擇開關之數個通道線，並且共用介於此些第一串列選擇開關及此些第二串列選擇開關之數個字元線(例如是字元線WL0~字元線~WL1、…、字元線WL(i-n-1)、字元線WL(i-n)、…、字元線WL(i)、…、字元線WL(i+n)、字元線WL(i+n+1)~字元線WL63)。
有關於描述一全域字元線解碼器(例如是全域字元線解碼器590)，一區域字元線解碼器，一此些區域字元線驅動器(例如是區域字元線驅動器566)，以及一全域字元線驅動器(例如是第一全域字元線驅動器511)，第5圖中此些合適的元件與第7圖中另一個三維記憶體元件相似。
另一三維記憶體可以包括數個此些區域字元線驅動器(未繪示)驅動此些記憶胞之已選擇子集合的組字元線之各自的字元線(例如是字元線WL0~字元線WL(i-n-1)、字元線WL(i-n)、…、字元線WL(i)、…、字元線WL(i+n)、字元線WL(i+n+1)~字元線WL63)。此組此些區域字元線驅動器包括此些區域字元線驅動器之第一子集合以及此些區域字元線驅動器之一第二子集合。此些區域字元線驅動器之一第一子集合用以驅動字元線之第一子集合(例如是第一子集合751)，且包括字元線WL(i-n)、…、字元線WL(i)、…以及字元線WL(i+n)。此些區域字元線驅動器之第二子集合用以驅動字元線之第二子集合 (例如是第二子集合752)，並且此些字元線共用介於第一子集合及字元線WL0之間(例如是字元線WL0~字元線WL(i-n-1))，與共用介於第一子集合及字元線WL63之間(例如是字元線WL(i+n+1)~字元線WL63)。
另一三維記憶體可以包括數個全域字元線(global word line)(未顯示)，此些第一全域字元線耦接於此些區域字元線驅動器之第一子集合，以及此些區域字元線驅動器之一第二子集合。記憶體包括一全域字元線驅動器(例如是第一全域字元線驅動器511，如第5圖)用以驅動此些第一全域字元線。
一全域字元線解碼器(global word line decoder,GWL decoder)(例如是全域字元線驅動器590)藉由已圖案化導電層(patterned conductor layer)之連接件(例如是連接件595)，連接至此些全域字元線驅動器。連接件可以攜帶一個或多個輸出訊號至此些全域字元線驅動器。區域字元線解碼器(local word line decoder,LWL decoder)(例如是區域字元線解碼器580)藉由已圖案化導電層之連接件，連接至此些區域字元線驅動器(例如是此些區域字元線驅動器560~571)，以連接電源訊號、偏壓訊號、位址訊號及/或其他控制訊號至此些區域字元線驅動器。
有關於描述三維記憶體之操作(如第5圖所示)，其包括頁面偏壓(表示如表1所表示的偏壓)以用於另一三維記憶體之操作，例如第7圖中獨立雙閘結構(IDG)(如第7圖所示)。第一輪廓圖形包括此些區域及全域字元線。
第8圖繪示另一三維記憶體之第一輪廓圖形的區域及全域字元線驅動器之記憶胞區塊之反及閘串列的X-Y平面圖。 三維記憶體也稱為獨立雙閘結構(IDG)，結構在一區塊末端使用數個第一串列選擇開關，與另數個第二串列選擇開關，以及另一個區塊末端之一共同源極線CSL。而非兩組第一串列選擇開關，第二串列選擇開關，以及在一區塊相反末端之此些共同源極線CSL，如第5與6圖中結構奇與偶輪廓之奇頁數與偶頁面。
反及閘串列對應於記憶胞之4個頁面：頁面Page 0、頁面Page 1、頁面Page 2及頁面Page 3。反及閘串列可以設置於三維陣列之同一層，並於四頁面之區塊末端一共用接地選擇線與一共同源極線CSL，以及係有各自的數個串列選擇線(例如是串列選擇線SSL0~SSL3)耦接於區塊另一個末端之位元線接觸結構，如此些全域位元線(全域位元線BL-0、BL-1、BL-2、BL-3)。串列藉由此些第一串列選擇開關(例如是第一串列選擇開關830、831、832、833)連接至對應的此些全域位元線BL-0~BL-3。串列藉由此些第二串列選擇開關(例如是第二串列選擇開關840、841、842、843，又稱為接地選擇開關)連接至一共同源極線。 一記憶胞區塊之數個反及閘串列具有介於此些第一串列選擇開關及此些第二串列選擇開關之數個通道線，並且共用介於此些第一串列選擇開關及此些第二串列選擇開關之數個字元線(例如是字元線WL0~字元線WL(i-n-1)、字元線WL(i-n)、…、字元線WL(i)、…、字元線WL(i+n)、字元線WL(i+n+1)~字元 線WL63)。
有關於描述一全域字元線解碼器(例如是全域字元線解碼器590)，一區域字元線解碼器(例如是區域字元線解碼器580)，一此些區域字元線驅動器(例如是區域字元線驅動器566)，以及此些全域字元線驅動器(例如是第一全域字元線驅動器511及第二全域字元線驅動器512)，第6圖中此些合適的元件與第8圖中另一個三維記憶體元件相似。
另一三維記憶體可以包括數個此些區域字元線驅動器(未繪示)驅動此些記憶胞之已選擇子集合的組字元線之各自的字元線(例如是字元線WL0~字元線~WL1、…、字元線WL(i-n-1)、字元線WL(i-n)、…、字元線WL(i)、…、字元線WL(i+n)、字元線WL(i+n+1)~字元線WL63)。此組此些區域字元線驅動器包括此些區域字元線驅動器之第一子集合以及此些區域字元線驅動器之一第二子集合。此些區域字元線驅動器之一第一子集合用以驅動字元線之第一子集合(例如是第一子集合851)，且包括字元線WL(i-n)、…、字元線WL(i)、…以及字元線WL(i+n)。 此些區域字元線驅動器之第二子集合用以驅動字元線之第二子集合(例如是第二子集合852)，並且此些字元線共用介於第一子集合及字元線WL0之間(例如是字元線WL0~字元線WL(i-n-1))，與共用介於第一子集合及字元線WL63之間(例如是字元線WL(i+n+1)~字元線WL63)。
另一三維記憶體可以包括數個全域字元線(global word line)(未繪示)，此些第一全域字元線耦接於此些區域字元線驅動器之第一子集合，以及此些區域字元線驅動器之第二子集合。記憶體包括一第一全域字元線驅動器(例如是第一全域字元線驅動器511，如第6圖)驅動此些第一全域字元線，及一第二全域字元線驅動器(例如是第二全域字元線驅動器512，如第6圖)驅動此些第二全域字元線。
一全域字元線解碼器(global word line decoder,GWL decoder)(例如全域字元線驅動器590，如第6圖)藉由已圖案化導電層(patterned conductor layer)之連接件，連接至此些全域字元線驅動器。連接件可以攜帶一個或多個輸出訊號至此些全域字元線驅動器。區域字元線解碼器(local word line decoder,LWL decoder)(例如區域字元線解碼器580，如第6圖)藉由已圖案化導電層之連接件，連接至此些區域字元線驅動器，以連接電源訊號、偏壓訊號、位址訊號及/或其他控制訊號至此些區域字元線驅動器。
有關於描述三維記憶體之操作(如第6圖所示)，其包括頁面偏壓(如表2所表示偏壓)以用於另一三維記憶體之操作，例如第8圖中獨立雙閘結構(IDG)(如第8圖所示)。第二輪廓圖形包括此些區域及全域字元線。
第9圖繪示採用第5圖及第7圖之電路執行頁面抹除之時序圖。此些記憶胞之一區塊包括數個反及閘串列。此些反及閘串列之此些通道線共介於此些第一串列選擇開關SSL及此些 第二串列選擇開關之間，以及數個反及閘串列具有介於此些第一串列選擇開關及此些第二串列選擇開關之數個通道線，並且共用介於此些第一串列選擇開關及此些第二串列選擇開關之數個字元線。
一頁面抹除循環開始；在時間T0之前，此些位元線電壓、此些已選擇串列選擇開關對於抹除程序、此些未選擇串列選擇開關對於抑制程序、此些字元線、接地選擇線、以及共同源極線之初始電壓為0V。當時間在T0時，一低於通道側電壓之一控制電壓VSSL(例如是-6V)施加至此些第一串列選擇開關的一已選擇子集合，並且在此些第一串列選擇開關之數個末端產生一閘極感應集極漏電流(GIDL)。此些第一串列選擇開關之末端產生一閘極感應集極漏電流支配著頁面抹除操作程序，以及使通道側電壓VBL(=+3.3V)施加至此些通道線。當施加控制電壓時，數個位元線連接至一已選擇頁面之不同層的此些通道線上，其中此些第一串列選擇開關之已選擇子集合可選擇不同層的記憶胞串列。 當已選擇子集合中此些第一串列選擇開關將通道側電壓施加至此些通道線時，通道側電壓VBL(=+3.3V)可施加至此些第一串列選擇開關之未選擇子集合。
此些第二串列選擇開關末端之此些通道線可採取浮接。舉例來說，透過一第二串列選擇開關，將通道側電壓VBL(=+3.3V)施加至源極線上此些通道線以及此些第二串列選擇開關。故此，在此些第二串列選擇開關末端不會產生一閘極感應 集極漏電流(GIDL)。透過耦接於此些第一串列選擇開關之一未選擇子集合之部分此些記憶胞誘發穿遂作用。舉例來說，當一通道側電壓VBL(=+3.3V)施加至此些通道線上，且通道線耦接於已選擇子集合中此些第一串列選擇開關的未選擇子集合。故此，此些第一串列選擇開關的未選擇子集合之此些第一串列選擇開關將關閉，因此不會產生一閘極感應集極漏電流(GIDL)，以及此些通道線耦接於此些第一串列選擇開關的未選擇子集合也採用浮接，故此無產生閘極感應集極漏電流(GIDL)。
隨時間T0之後，時間T1，字元線側抹除電壓(Vers=-10V)將施加至已選擇區塊中此些組字元線，以誘發耦接於此些字元線及第一串列選擇開關之已選擇子集合之部分此些記憶胞誘發穿遂作用，以抹除此些記憶胞。當時間在T2時，已選擇區塊之字些字元線電壓可降壓至0V。當時間在T3時，頁面抹除循環結束，及其他電壓也降壓至0V。
當字元線側抹除電壓(Vers=-10V)將施加至已選擇區塊中此些組字元線時，此些通道線連接至此些第一串列選擇開關之未選擇子集合，以耦接於此些字元線。例如，此些通道線潛在的電壓將取決於字元線側抹除電壓及耦合率。一次級差異介於此些字元線與通道線之間的潛在電壓係具有抹除第一串列選擇開關之未選擇子集合的能力。
第10圖繪示採用第6圖及第8圖之電路執行頁面抹除之時序圖。此些記憶胞之一區塊包括數個反及閘串列。此些反 及閘串列之此些通道線共介於第一串列選擇開關SSL及第二串列選擇開關之間，以及數個反及閘串列具有介於此些第一串列選擇開關及此些第二串列選擇開關之數個通道線，並且共用介於第一串列選擇開關及第二串列選擇開關之數個字元線。
一頁面抹除循環開始；在時間T0之前，數個位元線電壓、此些已選擇串列選擇開關對於抹除程序、此些未選擇串列選擇開關對於抑制程序、數個字元線、接地選擇線、以及共同源極線之初始電壓為0V。當時間在T0時，透過此些第一串列選擇開關，將通道側電壓VBL(=+3.3V)施加至一已選擇區塊之數個不同層的此些通道線上。在T0時，一低於通道側電壓之一控制電壓VSSL(例如VSSL是-6V)施加至此些第一串列選擇開關的一已選擇子集合，並且在此些第一串列選擇開關之數個末端產生一閘極感應集極漏電流(GIDL)。此些第一串列選擇開關之末端產生一閘極感應集極漏電流支配著頁面抹除操作程序，以及使通道側電壓VBL(=+3.3V)施加至此些通道線。
第二串列選擇開關末端之此些通道線可採取浮接。 舉例來說，透過一第二串列選擇開關，將通道側電壓VBL(=+3.3V)施加至源極線上此些通道線以及第二串列選擇開關。故此，在此些第二串列選擇開關末端不會產生一閘極感應集極漏電流(GIDL)。透過耦接於此些第一串列選擇開關之一未選擇子集合之部分此些記憶胞誘發穿遂作用。舉例來說，當一通道側電壓VBL(=+3.3V)施加至此些通道線上，且通道線耦接於已選擇子集 合中此些第一串列選擇開關的未選擇子集合。故此，此些第一串列選擇開關的未選擇子集合之此些第一串列選擇開關將關閉，因此不會產生一閘極感應集極漏電流(GIDL)，以及此些通道線耦接於此些第一串列選擇開關的未選擇子集合也採用浮接，故此無產生閘極感應集極漏電流(GIDL)。
在時間點T0，字元線側抑制電壓(word line-side inhibit voltage)施加於此些字元線的未選擇子集合，以抑制耦接於此些字元線的未選擇子集合及此些第一串列選擇開關之未選擇子集合之部分此些記憶胞誘發穿遂作用。在時間點T1，字元線側抹除電壓(Vers=-10V)施加與已選擇頁面之此些字元線的一已選擇子集合，以耦接於此些字元線之一已選擇子集合及此些第一串列選擇開關之已選擇子集合之部分此些記憶胞誘發穿遂作用(例如是電洞穿遂)，以抹除此些記憶胞。在時間點T2，字元線之已選擇子集合的電壓可以回至0V。在時間點T3，頁面抹除循環結束，其餘電壓也可以回至0V。
當字元線側抹除電壓(Vers=-10V)將施加至已選擇區塊中此些組字元線時，此些通道線連接至此些第一串列選擇開關之未選擇子集合，以耦接於此些字元線。例如，此些通道線潛在的電壓將取決於字元線側抹除電壓及耦合率。一次級差異介於此些字元線與通道線之間的潛在電壓係具有抹除第一串列選擇開關之未選擇子集合的能力。
第11圖繪示頁面抹除操作之流程圖。一控制器(例 如是第1圖之積體電路100的狀態機119)可以實現本流程之各種操作。
控制器可以從外部源或內部源接收一頁面抹除指令至記憶胞。頁面抹除指令可以指出在已選擇區塊及此些字元線中，此些頁面如數個記憶胞可邏輯性地被選擇抹除。頁面抹除指令包括一參數，此參數指出哪些記憶胞要被抹除。更進一步來說，邏輯地選擇此些字元線之數個作為此些字元線之第一子集合。舉例來說，頁面抹除指令可以包括數個參數。此些參數指出字元線之數量作為抹除耦接於此些字元線之第一子集合及第一串列選擇開關之已選擇集合之部分該些記憶胞，如第11圖之步驟可以說明。
如第11圖，在步驟1110，透過此些第一串列選擇開關(例如是串列選擇開關530、531、532、533，如第5圖所示)，施加一通道側電壓(例如是3.3V)至數個記憶胞之一已選擇區塊中數個不同層的通道線上。步驟1120，一低於通道側電壓之一控制電壓VSSL(例如是-6V)施加至此些第一串列選擇開關的一已選擇子集合，並且在此些第一串列選擇開關之數個末端產生一閘極感應集極漏電流(GIDL)。此些第一串列選擇開關之末端產生一閘極感應集極漏電流支配著頁面抹除操作程序，以及使通道側電壓VBL(=+3.3V)施加至此些通道線。
如第11圖中，在步驟1130，此些第二串列選擇開關末端之此些通道線可採取浮接。舉例來說，透過一第二串列選 擇開關，將通道側電壓VBL(=+3.3V)施加至源極線上此些通道線以及此些第二串列選擇開關。故此，在此些第二串列選擇開關末端不會產生一閘極感應集極漏電流(GIDL)。透過耦接於此些第一串列選擇開關之一未選擇子集合之部分此些記憶胞誘發穿遂作用。舉例來說，當一通道側電壓VBL(=+3.3V)施加至此些通道線上，且通道線耦接於已選擇子集合中此些第一串列選擇開關的未選擇子集合。故此，此些第一串列選擇開關的未選擇子集合之此些第一串列選擇開關將關閉，因此不會產生一閘極感應集極漏電流(GIDL)，以及此些通道線耦接於此些第一串列選擇開關的未選擇子集合也採用浮接，故此無產生閘極感應集極漏電流(GIDL)。
如第11圖，步驟1150，此些記憶胞中一區塊的第一輪廓圖形之區域及全域字元線驅動器(如第5圖所示)；字元線側抹除電壓(Vers=-10V)施加於已選擇頁面的此些字元線，以使耦接於此些字元線及此些第一串列選擇開關之已選擇子集合之部分此些記憶胞誘發穿遂作用(例如是電洞穿遂)，以抹除此些記憶胞。
另外，如第11圖，步驟1150，此些記憶胞中一區塊的第二輪廓圖形之區域及全域字元線驅動器(如第6圖所示)；字元線側抹除電壓(Vers=-10V)施加於已選擇頁面的此些字元線，以耦接於此些字元線及此些第一串列選擇開關之已選擇子集合之部分此些記憶胞誘發穿遂作用(例如是電洞穿遂)。字元線側抑制電壓(word line-side inhibit voltage)施加於此些字元線的未 選擇子集合，以抑制耦接於此些字元線的未選擇子集合及此些第一串列選擇開關之未選擇子集合之部分此些記憶胞誘發穿遂作用。
步驟順序可以不同於第11圖的步驟順序。舉例來說，步驟1130及步驟1140可以執行於步驟1110及1120之前。
頁面抹除操作已經以快閃記憶體描述實施例。此些操作亦可以適用於其他各種型式的記憶體，包括二維反及閘快閃記憶體、三維反及閘快閃記憶體、反或閘快閃記憶體(NOR flash memory)、一次性程序記憶體(One Time Program,OTP)。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。 因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧積體電路
110‧‧‧反及閘快閃記憶體陣列
111‧‧‧列解碼器
112‧‧‧字元線
113‧‧‧頁面緩衝器
114‧‧‧全域位元線
115‧‧‧匯流排
116‧‧‧行解碼器
117‧‧‧資料匯流排
118‧‧‧偏壓安排單元
119‧‧‧狀態機
123‧‧‧資料輸入線
124‧‧‧其他電路

Claims (19)

  1. 一種反及閘(NAND)陣列之操作方法，該反及閘陣列包括由複數個記憶體胞所組成之複數個區塊，其中該些區塊之其中之一包括複數個反及閘串列(NAND string)，該些反及閘串列具有介於複數個第一串列選擇開關(first string select switch)及複數個第二串列選擇開關(second string select switch)之複數個通道線(channel line)，且該些反及閘串列共用介於該些第一串列選擇開關及該些第二串列選擇開關之間的複數個字元線(word line)，該方法包括：於一已選擇區塊(selected block)，透過該些第一串列選擇開關，施加一通道側電壓(channel-side voltage)至該些通道線；施加一控制電壓至該些第一串列選擇開關之一已選擇子集合，該控制電壓低於該通道側電壓；於該些第二串列選擇開關之末端，浮接該些通道線；以及抑制耦接於該些第一串列選擇開關之一未選擇子集合之部分該些記憶胞的穿遂作用(tunneling)。
  2. 如申請專利範圍第1項所述的操作方法，其中浮接之步驟包括：透過該些第二串列選擇開關，施加該通道側電壓至該些通道線及該些第二串列選擇開關。
  3. 如申請專利範圍第1項所述的操作方法，其中抑制之步驟包括： 當該通道側電壓施加至耦接於該未選擇子集合之該些通道線時，施加該通道側電壓至該些第一串列選擇開關之該未選擇子集合。
  4. 如申請專利範圍第1項所述的操作方法，更包括：於該已選擇區塊，施加複數個字元線側抹除電壓至該些字元線，以誘發該穿遂作用於耦接至該些字元線及該些第一串列選擇開關之該已選擇子集合的部分該些記憶胞。
  5. 如申請專利範圍第1項所述的操作方法，更包括：於該已選擇區塊，施加複數個字元線側抹除電壓至該些字元線之一已選擇子集合，以誘發該穿遂作用於耦接於該些字元線之該已選擇子集合及該些第一串列選擇開關之該已選擇子集合之部分該些記憶胞。
  6. 如申請專利範圍第5項所述的操作方法，更包括：邏輯地選擇該些字元線之複數個作為該些字元線之該已選擇子集合。
  7. 如申請專利範圍第1項所述的操作方法，更包括：施加複數個字元線側抑制電壓至該些字元線之一未選擇子集合，以抑制耦接於該些字元線之該未選擇子集合及該些第一串列選擇開關之該未選擇子集合的部分該些記憶胞。
  8. 如申請專利範圍第1項所述的操作方法，更包括：於該已選擇區塊，回應抹除耦接於該些第一串列選擇開關之該已選擇子集合之該些記憶胞之一指令(command)，執行施加該 通道側電壓之步驟、施加該控制電壓之步驟、浮接之步驟、以及抑制之步驟。
  9. 一記憶體，包括：一反及閘(NAND)陣列，該反及閘陣列包括由複數個記憶體胞所組成之複數個區塊，其中該些區塊之其中之一包括複數個反及閘串列(NAND string)，該些反及閘串列具有介於複數個第一串列選擇開關(first string select switch)及複數個第二串列選擇開關(second string select switch)之複數個通道線(channel line)，且該些反及閘串列共用介於該些第一串列選擇開關及該些第二串列選擇開關之間的複數個字元線(word line)；以及一控制器，耦接於一已選擇區塊中該記憶胞，該控制器包括複數個邏輯電路(logic)，該些邏輯電路用以於該已選擇區塊，透過該些第一串列選擇開關，施加一通道側電壓(channel-side voltage)至該些通道線；施加一控制電壓至該些第一串列選擇開關之一第一子集合，該控制電壓低於該通道側電壓；於該些第二串列選擇開關之末端，浮接該些通道線；且抑制耦接於該些第一串列選擇開關之一第二子集合之部分該些記憶胞的穿遂作用(tunneling)。
  10. 如申請專利範圍第9項所述的記憶體，其中用以浮接之該些邏輯電路之其中之一更透過該些第二串列選擇開關，施加該通道側電壓至該些通道線及該些第二串列選擇開關。
  11. 如申請專利範圍第9項所述的記憶體，其中用以抑制之該些邏輯電路之其中之一於該通道側電壓施加至該些通道線時，施加該通道側電壓至該些第一串列選擇開關之該第二子集合。
  12. 如申請專利範圍第9項所述的記憶體，更包括：複數個區域字元線驅動器，用以分別驅動該已選擇區塊之對應的該些字元線，該些區域字元線驅動器之一第一子集合驅動該些字元線之一第一子集合，該些區域字元線驅動器之一第二子集合驅動該些字元線之一第二子集合；以及複數個全域字元線，包括數個第一全域字元線，連接至該些區域字元線驅動器之該第一子集合。
  13. 如申請專利範圍第12項所述的記憶體，其中該些第一全域字元線連接至該些區域字元線驅動器之該第二子集合，並且該記憶體包括一全域字元線驅動器，用以驅動該些第一全域字元線。
  14. 如申請專利範圍第12項所述的記憶體，其中該些全域字元線包括複數個第二全域字元線，該些第二全域字元線連接到該些區域字元線驅動器之該第二子集合，且該記憶體包括一第一全域字元線驅動器及一第二全域字元線驅動器，該第一全域字元線驅動器用以驅動該些第一全域字元線，該第二全域字元線驅動器用以驅動該些第二全域字元線。
  15. 如申請專利範圍第12項所述的記憶體，其中該控制器之該些邏輯電路更用以 施加將一第一全域字元線電壓至該些第一全域字元線；以及啟動該些區域字元線驅動器之該第一子集合與該第二子集合，並於該已選擇區塊中提供複數個字元線側抹除電壓至該些字元線之該第一子集合及該第二子集合，以於耦接於該些字元線之該第一子集合與該第二子集合並耦接於該些第一串列選擇開關之該第一子集合之部分該些記憶胞誘發穿遂作用。
  16. 如申請專利範圍第12項所述的記憶體，該控制器之該些邏輯電路更用以施加一第一全域字元線電壓至該些第一全域字元線；以及啟動該些區域字元線驅動器之該第一子集合，並於該已選擇區塊中提供複數個字元線側抹除電壓至該些字元線的該第一子集合，以於耦接於該些字元線之該第一子集合，且耦接於該些第一串列選擇開關之該第一子集合的部分該些記憶胞誘發穿遂作用。
  17. 如申請專利範圍第12項所述的記憶體，該控制器更之該些邏輯電路更用以邏輯地選擇該些字元線之複數個作為該些字元線之該第一子集合。
  18. 如申請專利範圍第12項所述的記憶體，其中該些全域字元線包括複數個第二全域字元線，該些第二全域字元線連接到該些區域字元線驅動器之該第二子集合，且該控制器之該些邏輯電路更用以 施壓一第二全域字元線電壓至該些第二全域字元線；以及啟動該些區域字元線驅動器之該第二子集合，並提供複數個字元線側抑制電壓至該些字元線的該第二子集合，以於耦接於該些字元線之該第二子集合且耦接於該些第一串列選擇開關之該第二子集合的部分該些記憶胞誘發穿遂作用。
  19. 如申請專利範圍第9項所述的記憶體，其中該控制器回應一指令(command)來執行施加該通道側電壓、施加該控制電壓、浮接、抑制之動作，該指令係為於該已選擇區塊抹除耦接於該些第一串列選擇開關之該第一子集合之部分該些記憶胞。
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