KR20240037702A - 반도체 메모리 장치 - Google Patents

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KR20240037702A
KR20240037702A KR1020220116545A KR20220116545A KR20240037702A KR 20240037702 A KR20240037702 A KR 20240037702A KR 1020220116545 A KR1020220116545 A KR 1020220116545A KR 20220116545 A KR20220116545 A KR 20220116545A KR 20240037702 A KR20240037702 A KR 20240037702A
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Abstract

본 기술은 반도체 메모리 장치를 포함한다. 반도체 메모리 장치는 비트라인에 접속된 채널막, 채널막의 제1 측부를 따라 정의된 셀 스트링(cell string), 및 채널막의 제2 측부를 따라 정의된 보조 스트링(auxiliary strig)을 포함할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함할 수 있다. 반도체 메모리 장치의 일종인 불휘발성 메모리 장치는 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있다. 불휘발성 메모리 장치로서, 읽기 전용 메모리(Read Only Memory: ROM), 프로그램 가능한 ROM(Programmable ROM: PROM), 전기적으로 프로그램 가능한 ROM(Electrically Programmable ROM: EPROM), 전기적으로 소거 및 프로그램 가능한 ROM(Electrically Erasable and Programmable ROM: EEPROM), 플래시 메모리, 저항성 랜덤 액세스 메모리(RAM: Resistive Random Access Memory: RRAM), 상 변화 RAM(Phase-change RAM: PRAM), 자기 RAM (Magnetic RAM: MRAM), 강유전체 RAM(Ferroelectric RAM: FRAM) 등이 있다.
불휘발성 메모리 장치의 기술은 고집적화 및 대용량화에 유리한 방향으로 발전하고 있다. 불휘발성 메모리 장치의 메모리 셀 어레이는 2차원 구조에서 3차원 구조로 변경되고 있다. 3차원 구조의 메모리 셀 어레이는 기판 상에 적층된 복수의 메모리 셀들을 포함하며, 2차원 구조의 메모리 셀 어레이에 비해 고집적화에 유리하다. 이러한 메모리 셀 어레이의 구조적 변화로 인하여 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시 예들은 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 비트라인에 접속된 채널막에 의해 서로 연결된 셀 스트링(cell string)과 보조 스트링(auxiliary strig)을 포함하고, 상기 셀 스트링은 상기 채널막의 제1 측부를 따라 적층된 복수의 메모리 셀들을 포함하고, 상기 보조 스트링은 상기 채널막의 제2 측부를 따라 적층된 복수의 보조 트랜지스터들을 포함하는 메모리 셀 어레이; 및 상기 복수의 메모리 셀들에 연결된 복수의 워드라인들 중 선택된 워드라인에 프로그램 전압 또는 독출전압을 인가하는 동안, 상기 복수의 보조 트랜지스터들에 연결된 복수의 보조 워드라인들 중 비선택 보조 워드라인에 제1 패스전압을 인가하고, 상기 복수의 워드라인들 중 비선택 워드라인에 상기 제1 패스전압보다 낮은 제1 전압을 인가하도록 구성된 전압 공급 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 서로 다른 방향을 향하는 제1 측부 및 제2 측부를 포함하는 채널막; 상기 채널막의 상기 제1 측부를 감싸는 게이트 적층체; 상기 채널막의 상기 제2 측부를 감싸는 보조 게이트 적층체; 및 상기 채널막의 상기 제1 측부와 상기 게이트 적층체 사이에 배치되고, 상기 채널막의 상기 제2 측부를 개구하도록 컷팅된 데이터 저장막을 포함할 수 있다.
본 기술에 따르면, 프로그램 동작 또는 독출 동작 시, 비선택 워드라인에 인가되는 전압을 제어함으로써, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 블록을 나타내는 회로도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도이다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 평면도들이다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 도면들이다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 독출 동작을 설명하기 위한 도면들이다.
도 7 및 도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 도면들이다.
도 9 및 도 10은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 단면도들이다.
도 11a 내지 도 11g는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 사시도들이다.
도 12a 및 도 12b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 사시도들이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 14는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용되며, 구성 요소들의 순서나 개수가 상기 용어들에 의해 한정되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(50)는 주변회로구조(40) 및 메모리 셀 어레이(10)를 포함할 수 있다.
메모리 셀 어레이(10)는 복수의 메모리 블록들(BLK[1] 내지 BLK[Z]; Z는 2 이상의 자연수)을 포함할 수 있다. 각 메모리 블록은 셀 스트링 어레이(11) 및 보조 스트링 어레이(13)를 포함할 수 있다. 셀 스트링 어레이(11)는 복수의 메모리 셀들을 포함할 수 있고, 보조 스트링 어레이(13)는 복수의 보조 트랜지스터들을 포함할 수 있다. 메모리 셀 어레이(10)는 공통소스라인(CSL), 복수의 비트라인들(BL), 복수의 드레인 셀렉트 라인들(DSL), 복수의 워드라인들(WL), 복수의 소스 셀렉트 라인들(SSL), 복수의 보조 드레인 셀렉트 라인들(ADSL), 복수의 보조 워드라인들(AWL) 및 복수의 보조 소스 셀렉트 라인들(ASSL)을 통해 주변회로구조(40)에 접속될 수 있다.
주변회로구조(40)는 메모리 셀들의 소거 동작(erase operation), 프로그램 동작(program operation) 또는 독출 동작(read operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로구조(40)는 입출력 회로(INPUT/OUTPUT CIRCUIT: 21), 제어회로(CONTROL CIRCUIT: 23), 전압 공급 회로(30), 컬럼 디코더(COLUMN DECODER: 35), 페이지 버퍼(PAGE BUFFER: 37) 및 소스라인 드라이버(SOURCE LINE DRIVER: 39)를 포함할 수 있다.
입출력 회로(21)는 반도체 메모리 장치(50)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(23)에 전달할 수 있다. 입출력 회로(21)는 외부장치 및 컬럼 디코더(35)와 데이터(DATA)를 주고받을 수 있다.
제어회로(23)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 명령 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 일 실시 예로서, 제어회로(23)는 소거 명령, 프로그램 명령 또는 독출 명령에 따라, 소거 동작, 프로그램 동작 또는 독출 동작을 수행하도록 반도체 메모리 장치(50)를 제어할 수 있다.
전압 공급 회로(30)는 제어회로(23)의 제어에 따라 소거 동작, 프로그램 동작 또는 독출 동작에 필요한 동작 전압들(Vop)을 생성하여 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인(WL), 소스 셀렉트 라인(SSL), 보조 드레인 셀렉트 라인(ADSL), 보조 워드라인(AWL) 및 보조 소스 셀렉트 라인(ASSL)에 공급할 수 있다. 전압 공급 회로(30)는 전압 생성 회로(VOLTAGE GENERATING CIRCUIT: 31) 및 로우 디코더(ROW DECODER: 33)를 포함할 수 있다.
전압 생성 회로(31)는 동작 명령 신호(OP_S)에 응답하여 소거 동작, 프로그램 동작 또는 독출 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 전압 생성 회로(31)는 동작 명령 신호(OP_S)에 응답하여 다양한 동작 전압들(Vop)을 로우 디코더(33)로 전송할 수 있다.
로우 디코더(33)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인(WL), 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(ADSL), 보조 워드라인(AWL) 및 보조 소스 셀렉트 라인(ASSL)에 전달할 수 있다.
소거 동작 시, 전압 생성 회로(31)로부터 생성된 소거 워드라인 전압(예를 들어, 접지전압)이 로우 어드레스(RADD)에 따라 로우 디코더(33)에 의해 선택된 메모리 블록의 워드라인들에 전송될 수 있다. 소거 동작은 메모리 블록 단위로 제어될 수 있다. 이 경우, 동일한 메모리 블록에 포함된 메모리 셀들은 동시에 소거될 수 있다. 다른 일 실시 예로서, 각 메모리 블록은 서브 블록들로 구분될 수 있고, 소거 동작은 서브 블록 단위로 제어될 수 있다. 이 경우, 동일한 서브 블록에 포함된 메모리 셀들은 동시에 소거될 수 있다.
프로그램 동작 시, 전압 생성 회로(31)로부터 생성된 프로그램 전압, 제1 전압, 제2 전압(예를 들어, 제1 전압, 제2 전압), 턴-온 전압인 패스전압들(예를 들어, 제1 패스전압, 제2 패스전압) 등이 로우 어드레스(RADD)에 따라 로우 디코더(33)에 의해 선택된 메모리 블록의 워드라인들과 보조 워드라인들에 전송될 수 있다. 각 메모리 블록의 셀 스트링 어레이(11)는 복수의 물리 페이지들(physical pages)로 구분될 수 있다. 각 물리 페이지는 동일한 워드라인에 접속된 복수의 메모리 셀들을 포함할 수 있다. 프로그램 동작은 물리 페이지 단위로 제어될 수 있다.
독출 동작 또는 프로그램 검증 동작 시, 전압 생성 회로(31)로부터 생성된 독출전압, 프로그램 검증 전압, 턴-온 전압인 패스전압들(예를 들어, 제1 패스전압, 제2 패스전압), 제1 전압, 제2 전압, 이퀄라이징 전압 등이 로우 어드레스(RADD)에 따라 로우 디코더(33)에 의해 선택된 메모리 블록의 워드라인들과 보조 워드라인들에 전송될 수 있다.
컬럼 디코더(35)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(21)로부터 입력된 데이터(DATA)를 페이지 버퍼(37)에 전송하거나, 페이지 버퍼(37)에 저장된 데이터(DATA)를 입출력 회로(21)에 전송할 수 있다. 컬럼 디코더(35)는 복수의 컬럼 라인(CL)을 통해 입출력 회로(21)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(35)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼(37)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(37)는 페이지 버퍼 제어신호(PB_S)에 응답하여 복수의 비트라인들(BL)을 선택적으로 프라차지하거나, 복수의 비트라인들(BL)의 전압 또는 전류를 센싱할 수 있다. 프로그램 동작을 위해, 페이지 버퍼(37)는 수신된 데이터(DATA)에 따라, 선택된 비트라인에 프로그램 허용 전압(예를 들어, 접지전압)을 인가할 수 있고, 비선택 비트라인에 프로그램 금지 전압(예를 들어, 전원 전압)을 인가할 수 있다. 독출 동작 또는 프로그램 검증 동작을 위해, 페이지 버퍼(37)는 선택된 비트라인을 프리차지하고, 비선택 비트라인을 디스차지 할 수 있다.
소스라인 드라이버(39)는 소스라인 제어신호(SL_S)에 응답하여 공통소스라인(CSL)에 인가되는 전압을 제어할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 블록을 나타내는 회로도이다. 도 2는 도 1에 도시된 복수의 메모리 블록들(BLK[1] 내지 BLK[z]) 중 하나의 메모리 블록(BLKa)의 일부에 대한 회로도이다.
도 2를 참조하면, 메모리 블록(BLKa)은 공통소스라인(CSL)에 접속된 복수의 셀 스트링들(CS1, CS2) 및 복수의 보조 스트링들(AS1, AS2)을 포함할 수 있다. 복수의 셀 스트링들(CS1, CS2) 및 복수의 보조 스트링들(AS1, AS2)은 복수의 비트라인들(BL1, BL2)에 접속될 수 있다. 복수의 셀 스트링들(CS1, CSL2)은 복수의 보조 스트링들(AS1, AS2)과 복수의 쌍을 형성할 수 있다. 동일한 쌍을 형성하는 셀 스트링과 보조 스트링은 동일한 채널막에 정의된 채널영역들을 포함할 수 있다. 예를 들어, 채널막의 제1 측부는 셀 스트링의 채널영역으로 이용될 수 있고, 채널막의 제2 측부는 보조 스트링의 채널영역으로 이용될 수 있다.
각각의 셀 스트링은 채널막의 제1 측부를 따라 적층되고, 직렬로 연결된 적어도 하나의 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MCn; n은 2 이상의 자연수) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 각각의 보조 스트링은 채널막의 제2 측부를 따라 적층되고, 직렬로 연결된 복수의 보조 트랜지스터들(AT1, AT2[1] 내지 AT2[n], AT3)을 포함할 수 있다. 복수의 보조 트랜지스터들(AT1, AT2[1] 내지 AT2[n], AT3)은 소스 셀렉트 트랜지스터(SST)에 대응되는 제1 보조 트랜지스터(AT1), 복수의 메모리 셀들(MC1 내지 MCn)에 대응되는 복수의 제2 보조 트랜지스터들(AT2[1] 내지 AT2[n]) 및 드레인 셀렉트 트랜지스터(DST)에 대응되는 제3 보조 트랜지스터(AT3)를 포함할 수 있다.
도 2는 복수의 비트라인들 중 제1 비트라인(BL1) 및 제2 비트라인(BL2)을 나타내고 있고, 복수의 셀 스트링들 중 제1 셀 스트링(CS1) 및 제2 셀 스트링(CS2)을 나타내고 있고, 복수의 보조 스트링들 중 제1 보조 스트링(AS1) 및 제2 보조 스트링(AS2)을 나타내고 있으나, 비트라인들의 수, 셀 스트링들의 수, 보조 스트링들의 수는 도면에 도시된 바로 제한되지 않는다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도이다. 구체적으로, 도 3은 도 2에 도시된 제1 비트라인(BL1)에 접속된 제1 셀 스트링(CS1) 및 제1 보조 스트링(AS1)과 제2 비트라인(BL2)에 접속된 제2 셀 스트링(CS2) 및 제2 보조 스트링(AS2)을 위한 반도체 메모리 장치의 일부 구조를 나타내는 사시도이다.
도 2 및 도 3을 참조하면, 제1 셀 스트링(CS1)의 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MCn) 및 드레인 셀렉트 트랜지스터(DST)는 제1 채널막(CH1)에 의해 직렬로 연결될 수 있다. 제1 보조 스트링(AS1)의 제1 보조 트랜지스터(AT1), 복수의 제2 보조 트랜지스터들(AT2[1] 내지 AT2[n]) 및 제3 보조 트랜지스터(AT3)는 제1 채널막(CH1)에 의해 직렬로 연결될 수 있다. 제2 셀 스트링(CS2)의 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MCn) 및 드레인 셀렉트 트랜지스터(DST)는 제2 채널막(CH2)에 의해 직렬로 연결될 수 있다. 제2 보조 스트링(AS2)의 제1 보조 트랜지스터(AT1), 복수의 제2 보조 트랜지스터들(AT2[1] 내지 AT2[n]) 및 제3 보조 트랜지스터(AT3)는 제2 채널막(CH2)에 의해 직렬로 연결될 수 있다.
도 3을 참조하면, 제1 채널막(CH1) 및 제2 채널막(CH2)은 도프트 반도체 구조(DPS)에 연결될 수 있다. 도프트 반도체 구조(DPS)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 연장된 면을 포함할 수 있으며, 제1 채널막(CH1) 및 제2 채널막(CH2)은 도프트 반도체 구조(DPS)로부터 제3 방향(DR3)으로 연장될 수 있다. 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)은 서로 교차되는 축들이 향하는 방향들로 정의될 수 있으며, 일 실시 예로서, XYZ좌표계의 X축 방향, Y축 방향 및 Z축 방향일 수 있다. 일 실시 예로서, 도프트 반도체 구조(DPS)는 공통소스라인(CSL)으로 이용될 수 있다. 다른 일 실시 예로서, 도프트 반도체 구조(DPS)는 콘택구조(미도시)를 경유하여 공통소스라인(CSL)에 접속된 구성일 수 있다. 이 경우, 공통소스라인(CSL)은 도프트 반도체 구조(DPS)를 경유하여 제1 및 제2 채널막들(CH1, CH2)에 접속될 수 있다.
제1 비트라인(BL1)과 제2 비트라인(BL2)은 도프트 반도체구조(DPS)로부터 제3 방향(DR3)으로 이격된 위치에 배치될 수 있다. 제1 비트라인(BL1)은 제1 채널막(CH1)에 접속될 수 있고, 제2 비트라인(BL2)은 제2 채널막(CH2)에 접속될 수 있다. 일 실시 예로서, 제1 비트라인(BL1)은 제1 도전성 콘택구조(CT1)를 통해 제1 채널막(CH1)에 접속될 수 있고, 제2 비트라인(BL2)은 제2 도전성 콘택구조(CT2)를 통해 제2 채널막(CH2)에 접속될 수 있다. 다른 일 실시 예로서, 제1 비트라인(BL1) 및 제2 비트라인(BL2)은 제1 채널막(CH1) 및 제2 채널막(CH2)에 직접 접촉될 수 있다.
제1 비트라인(BL1)과 제2 비트라인(BL2) 각각은 일 방향을 따라 나란하게 연장될 수 있다. 일 실시 예로서, 제1 비트라인(BL1) 및 제2 비트라인(BL2)은 제1 방향(DR1)으로 연장될 수 있다.
제1 비트라인(BL1) 및 제2 비트라인(BL2) 각각과 도프트 반도체 구조(DPS) 사이에 게이트 적층체(GST)와 보조 게이트 적층체(AGST)가 배치될 수 있다. 게이트 적층체(GST)는 제3 방향(DR3)으로 이격되어 적층된 복수의 게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb)을 포함할 수 있다. 보조 게이트 적층체(AGST)는 제3 방향(DR3)으로 이격되어 적층된 복수의 보조 게이트 전극들(ASSLa, ASSLb, AWL1 내지 AWLn, ADSLa, ADSLb)을 포함할 수 있다.
복수의 게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb)은 제3 방향(DR3)으로 이격되어 적층된 적어도 한층의 소스 셀렉트 라인(예를 들어, SSLa), 복수의 워드라인들(WL1 내지 WLn) 및 적어도 한층의 드레인 셀렉트 라인(예를 들어, DSLa)을 포함할 수 있다. 복수의 보조 게이트 전극들(ASSLa, ASSLb, AWL1 내지 AWLn, ADSLa, ADSLb)은 제3 방향(DR3)으로 이격되어 적층된 적어도 한층의 보조 소스 셀렉트 라인(예를 들어, ASSLa), 복수의 보조 워드라인들(AWL1 내지 AWLn) 및 적어도 한층의 보조 드레인 셀렉트 라인(예를 들어, ADSLa)을 포함할 수 있다. 도 3은 게이트 적층체(GST)가 제1 소스 셀렉트 라인(SSLa), 제2 소스 셀렉트 라인(SSLb), 제1 드레인 셀렉트 라인(DSLa) 및 제2 드레인 셀렉트 라인(DSLb)을 포함하고, 보조 게이트 적층체(AGST)가 제1 보조 소스 셀렉트 라인(ASSLa), 제2 보조 소스 셀렉트 라인(ASSLb), 제1 보조 드레인 셀렉트 라인(ADSLa) 및 제2 보조 드레인 셀렉트 라인(ADSLb)을 포함하는 경우를 나타내고 있으나, 소스 셀렉트 라인들의 개수, 드레인 셀렉트 라인들의 개수, 보조 소스 셀렉트 라인들의 개수 및 보조 드레인 셀렉트 라인들의 개수는 이에 제한되지 않는다.
복수의 보조 게이트 전극들(ASSLa, ASSLb, AWL1 내지 AWLn, ADSLa, ADSLb)은 복수의 게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb)과 실질적으로 동일한 레벨들에 배치될 수 있다. 예를 들어, 복수의 보조 워드라인들(AWL1 내지 AWLn)은 복수의 워드라인들(WL1 내지 WLn)과 실질적으로 동일한 레벨들에 배치될 수 있다.
도 2 및 도 3을 참조하면, 소스 셀렉트 라인(SSLa 또는 SSLb)은 소스 셀렉트 트랜지스터(SST)의 게이트 전극으로서 제공될 수 있고, 복수의 워드라인들(WL1 내지 WLn)은 복수의 메모리 셀들(MC1 내지 MCn)의 게이트 전극들로서 제공될 수 있고, 드레인 셀렉트 라인(DSLa 또는 DSLb)은 드레인 셀렉트 트랜지스터(DST)의 게이트 전극으로서 제공될 수 있다. 보조 소스 셀렉트 라인(ASSLa 또는 ASSLb)은 제1 보조 트랜지스터(AT1)의 게이트 전극으로서 제공될 수 있고, 복수의 보조 워드라인들(AWL1 내지 AWLn)은 복수의 제2 보조 트랜지스터들(AT2[1] 내지 AT2[n])의 게이트 전극들로서 제공될 수 있고, 보조 드레인 셀렉트 라인(ADSLa 또는 ADSLb)은 제3 보조 트랜지스터(AT3)의 게이트 전극으로서 제공될 수 있다.
복수의 게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb)은 제1 채널막(CH1)과 제2 채널막(CH2)을 사이에 두고 복수의 보조 게이트 전극들(ASSLa, ASSLb, AWL1 내지 AWLn, ADSLa, ADSLb)로부터 이격될 수 있다.
제1 채널막(CH1)과 제2 채널막(CH2) 각각은 복수의 게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb)에 의해 제어되는 셀 스트링(예를 들어, CS1 또는 CS2)의 채널영역과 복수의 보조 게이트 전극들(ASSLa, ASSLb, AWL1 내지 AWLn, ADSLa, ADSLb)에 의해 제어되는 보조 스트링(예를 들어, AS1 또는 AS2)의 채널영역을 포함할 수 있다.
복수의 게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb)은 제1 셀 스트링(CS1)의 채널영역과 제2 셀 스트링(CS2)의 채널영역을 제어할 수 있도록 제1 채널막(CH1)과 제2 채널막(CH2)에 인접하게 연장될 수 있다. 복수의 보조 게이트 전극들(ASSLa, ASSLb, AWL1 내지 AWLn, ADSLa, ADSLb)은 제1 보조 스트링(AS1)의 채널영역과 제2 보조 스트링(AS2)의 채널영역을 제어할 수 있도록 제1 채널막(CH1)과 제2 채널막(CH2)에 인접하게 연장될 수 있다. 일 실시 예로서, 복수의 게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb) 및 복수의 보조 게이트 전극들(ASSLa, ASSLb, AWL1 내지 AWLn, ADSLa, ADSLb)은 제1 채널막(CH1)과 제2 채널막(CH2)의 배열방향으로 연장될 수 있다. 예를 들어, 제1 채널막(CH1) 및 제2 채널막(CH2)은 제2 방향(DR2)으로 이격되어 배열될 수 있고, 복수의 게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb) 및 복수의 보조 게이트 전극들(ASSLa, ASSLb, AWL1 내지 AWLn, ADSLa, ADSLb)은 제2 방향(DR2)으로 연장될 수 있다.
도 3을 참조하면, 제1 채널막(CH1)과 제2 채널막(CH2) 각각은 게이트 적층체(GST) 및 보조 게이트 적층체(AGST)로부터 이격될 수 있다. 제1 채널막(CH1)과 제2 채널막(CH2) 각각과 게이트 적층체(GST)간 사이로부터 제1 채널막(CH1)과 제2 채널막(CH2) 각각과 보조 게이트 적층체(AGST)가 사이로 연장된 개재구조가 도 3에서 생략되었으나, 이하, 도 4a 및 도 4b를 참조하여 본 발명의 실시 예들에 따른 개재구조를 설명한다. 개재구조는 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함할 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 평면도들이다. 이하, 도 3과 동일한 구성에 대한 중복된 설명은 생략한다.
도 4a 및 도 4b를 참조하면, 보조 게이트 적층체(AGST) 및 게이트 적층체(GST) 각각은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 연장될 수 있다. 보조 게이트 적층체(AGST)와 게이트 적층체(GST) 사이에 복수의 기둥구조들(PS)이 배치될 수 있다. 복수의 기둥구조들(PS)은 제2 방향(DR2)을 따라 일렬로 배열될 수 있고, 제2 방향(DR2)으로 서로 이격되어 배열될 수 있다. 각각의 기둥구조(PS)는 코어 절연막(CO), 채널막(CH), 개재구조(IS)를 포함할 수 있다.
채널막(CH)은 실리콘, 게르마늄 등의 반도체 물질로 형성될 수 있다. 채널막(CH)은 도 3에 도시된 제1 채널구조(CH1) 또는 제2 채널구조(CH2)로 이용될 수 있다. 채널막(CH)은 코어 절연막(CO)의 측벽을 감쌀 수 있다. 채널막(CH)은 제1 측부(CH_S1), 제2 측부(CH_S2) 및 연결부(CH_L)를 포함할 수 있다. 제1 측부(CH_S1)와 제2 측부(CH_S2)는 동일 평면에서 서로 다른 방향을 향할 수 있다. 일 실시 예로서, 제1 측부(CH_S1)와 제2 측부(CH_S2)는 XY평면에서 서로 다른 방향을 향할 수 있다. 제1 측부(CH_S1)는 게이트 적층체(GST)로 감싸일 수 있고, 제2 측부(CH_S2)는 보조 게이트 적층체(AGST)로 감싸일 수 있다. 연결부(CH_L)는 제1 측부(CH_S1)로부터 제2 측부(CH_S2)를 향해 연장되며, 제1 측부(CH_S1)와 제2 측부(CH_S2)를 상호 연결할 수 있다. 연결부(CH_L)는 게이트 적층체(GST) 및 보조 게이트 적층체(AGST)에 마주하지 않고, 게이트 적층체(GST) 및 보조 게이트 적층체(AGST) 사이의 공간을 향할 수 있다.
개재구조(IS)는 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(DS)은 파울러 노드 하임(Flowler-Nordheim) 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막(DS)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩막으로 형성될 수 있다. 전하 트랩막은 실리콘 질화막을 포함할 수 있다. 본 발명은 이에 한정되지 않으며, 데이터 저장막(DS)은 상변화 물질, 나노 닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 절연물을 포함할 수 있다.
터널 절연막(TI)은 게이트 적층체(GST)와 채널막(CH) 사이로부터 보조 게이트 적층체(AGST)와 채널막(CH) 사이로 연장될 수 있다. 달리 표현하면, 터널 절연막(TI)은 채널막(CH)의 제1 측부(CH_S1), 제2 측부(CH_S2) 및 연결부(CH_L)을 따라 연장될 수 있다.
도 4a를 참조하면, 데이터 저장막(DS)은 게이트 적층체(GST)와 터널 절연막(TI) 사이로부터 보조 게이트 적층체(AGST)와 터널 절연막(TI) 사이로 연장될 수 있다. 달리 표현하면, 데이터 저장막(DS)은 채널막(CH)의 제1 측부(CH_S1), 제2 측부(CH_S2) 및 연결부(CH_L)을 따라 연장되어, 채널막(CH)의 제1 측부(CH_S1)와 게이트 적층체(GST) 사이와 채널막(CH)의 제2 측부(CH_S2)와 보조 게이트 적층체(AGST) 사이에 배치될 수 있다.
블로킹 절연막(BI)은 게이트 적층체(GST)와 데이터 저장막(DS) 사이로부터 보조 게이트 적층체(AGST)와 데이터 저장막(DS) 사이로 연장될 수 있다. 달리 표현하면, 블로킹 절연막(BI)은 채널막(CH)의 제1 측부(CH_S1), 제2 측부(CH_S2) 및 연결부(CH_L)을 따라 연장될 수 있다.
도 4b를 참조하면, 데이터 저장막(DS)은 게이트 적층체(GST)와 터널 절연막(TI) 사이에 배치될 수 있고, 보조 게이트 적층체(AGST)를 향하는 채널막(CH)의 일부 측벽을 개구하도록 컷팅될 수 있다. 달리 표현하면, 데이터 저장막(DS)은 채널막(CH)의 제1 측부(CH_S1)를 따라 연장되되, 채널막(CH)의 제2 측부(CH_S2)를 개구하도록 컷팅될 수 있다. 이로써, 데이터 저장막(DS)은 채널막(CH)의 제1 측부(CH_S1)와 게이트 적층체(GST) 사이에 개재되나, 채널막(CH)의 제2 측부(CH_S2)와 보조 게이트 적층체(AGST) 사이에서 배제될 수 있다.
블로킹 절연막(BI)은 게이트 적층체(GST)와 데이터 저장막(DS) 사이로부터 보조 게이트 적층체(AGST)와 터널 절연막(TI) 사이로 연장될 수 있다. 블로킹 절연막(BI)은 채널막(CH)의 제1 측부(CH_S1)와 게이트 적층체(GST) 사이에서 데이터 저장막(DS)에 의해 터널 절연막(TI)의 일부로부터 이격될 수 있다. 블로킹 절연막(BI)은 채널막(CH)의 제2 측부(CH_S2)와 보조 게이트 적층체(AGST) 사이에서 터널 절연막(TI)의 다른 일부에 접촉될 수 있다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 반도체 메모리 장치는 동일한 게이트 전극에 접속된 복수의 셀 스트링들 및 동일한 보조 게이트 전극에 접속되고 복수의 셀 스트링들과 복수의 쌍을 형성하는 복수의 보조 스트링들을 포함할 수 있다. 동일한 쌍을 형성하는 셀 스트링과 보조 스트링은 동일한 채널막에 접속될 수 있으며, 보조 스트링은 셀 스트링의 동작 신뢰성을 향상시키는데 이용될 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 도면들이다.
도 5a는 프로그램 동작 시, 선택된 메모리 블록의 복수의 워드라인들(WL1 내지 WLn)과 복수의 보조 워드라인들(AWLn 내지 AWLn)에 인가되는 전압 변화를 나타내는 타이밍도이다. 도 5a를 참조하면, 프로그램 동작은 채널 부스팅 구간(T1), 프로그램 전압 인가 구간(T2) 및 디스차지 구간(T3)을 포함할 수 있다.
도 5b는 채널 부스팅 구간(T1) 동안, 선택된 비트라인(BLsel; 예를 들어, 제1 비트라인(BL1))에 접속된 셀 스트링(예를 들어, 제1 셀 스트링(CS1)) 및 보조 스트링(예를 들어, 제1 보조 스트링(AS1))의 동작을 설명하기 위한 회로도이다. 도 5c는 채널 부스팅 구간(T1) 동안, 비선택 비트라인(BLunsel; 예를 들어, 제2 비트라인(BL2))에 접속된 셀 스트링(예를 들어, 제2 셀 스트링(CS2)) 및 보조 스트링(예를 들어, 제2 보조 스트링(AS2))의 동작을 설명하기 위한 회로도이다.
도 5a 내지 도 5c를 참조하면, 프로그램 동작을 위해, 비트라인들에 셋업된 전압들이 제공될 수 있다. 일 실시 예로서, 선택된 비트라인(BLsel: BL1)에 프로그램 허용 전압(Vbl)이 인가되고, 비선택 비트라인(BLunsel: BL2)에 프로그램 금지 전압(Vinh)이 인가될 수 있다. 프로그램 허용 전압(Vbl)은 접지전압 또는 프로그램 금지 전압(Vinh)보다 낮은 양의 전압일 수 있다. 또한, 드레인 셀렉트 라인들(DSLa, DSLb) 및 보조 드레인 셀렉트 라인들(ADSLa, ADSLb)에 전원 전압(Vcc)을 인가할 수 있다. 그리고, 소스 셀렉트 라인들(SSLa, SSLb) 및 보조 소스 셀렉트 라인들(ASSLa, ASSLb)에 접지전압(Vss)이 인가될 수 있다. 소스 셀렉트 라인들(SSLa, SSLb) 및 보조 소스 셀렉트 라인들(ASSLa, ASSLb)에 접지전압(Vss)이 인가되므로, 이들에 연결된 제1 셀 스트링(CS1), 제1 보조 스트링(AS1), 제2 셀 스트링(CS2) 및 제2 보조 스트링(AS2)은 공통소스라인(CSL)과 전기적으로 분리될 수 있다.
채널 부스팅 구간(T1) 동안, 선택된 워드라인(예를 들어, WLk; k는 n이하의 자연수)에 패스전압(Vpass2)을 인가할 수 있고, 나머지 비선택 워드라인들(예를 들어, WL1 내지 WLk-1, WLk+1 내지 WLn)에 제1 전압(V1)을 인가할 수 있다. 선택된 워드라인(WLk)과 실질적으로 동일한 레벨에 배치된 선택된 보조 워드라인(AWLk)에 제2 전압(V2)을 인가할 수 있다. 또한, 비선택 워드라인들(WL1 내지 WLk-1, WLk+1 내지 WLn)과 실질적으로 동일한 레벨들에 배치된 비선택 보조 워드라인들(AWL1 내지 AWLk-1, AWLk+1 내지 AWLn)에 패스전압(Vpass1)을 인가할 수 있다. 이하, 비선택 보조 워드라인들(AWL1 내지 AWLk-1, AWLk+1 내지 AWLn)에 인가되는 패스전압을 제1 패스전압(Vpass1)으로 지칭하고, 선택된 워드라인(WLk)에 인가되는 패스전압을 제2 패스전압(Vpass2)으로 지칭한다.
채널 부스팅 구간(T1) 동안, 제2 패스전압(VPass2)에 의해, 선택된 워드라인(WLk)에 연결된 제1 셀 스트링(CS1) 및 제2 메모리 셀 스트링(CS2)의 메모리 셀들(MCk) 각각에 채널이 형성될 수 있다. 또한, 제1 패스전압(Vpass1)에 의해, 비선택 보조 워드라인들(AWL1 내지 AWLk-1, AWLk+1 내지 AWLn)에 연결된 제1 보조 스트링(AS1) 및 제2 보조 스트링(AS2)의 제2 보조 트랜지스터들(AT2[1] 내지 AT2[k-1], AT2[k+1] 내지 AT2[n]) 각각에 채널이 형성될 수 있다. 이에 따라, 선택된 비트라인(BLsel)에 연결된 제1 셀 스트링(CS1)의 채널영역 및 제1 보조 스트링(AS1)의 채널영역을 구성하는 제1 채널막(도 3의 CH1)은 프로그램 허용 전압(Vbl)이 인가된 선택된 비트라인(BLsel)에 접속될 수 있다. 이 때, 프로그램 허용 전압(Vbl)이 접지전압인 경우, 제1 채널막(도 3의 CH1)은 OV의 전압을 가질 수 있다.
채널 부스팅 구간(T1) 동안, 비선택 비트라인(BLunsel)에 연결된 제2 셀 스트링(CS2)의 채널영역의 전압은 프로그램 금지 전압(Vinh)과 드레인 셀렉트 트랜지스터(예를 들어, DSLa에 접속된 DST)의 문턱전압의 차이만큼 상승될 수 있고, 이 때 드레인 셀렉트 트랜지스터(예를 들어, DSLa에 접속된 DST)는 턴-오프될 수 있다. 이와 유사하게 비선택 비트라인(BLunsel)에 연결된 제2 보조 스트링(AS2)의 채널영역의 전압은 프로그램 금지 전압(Vinh)과 제3 보조 트랜지스터(예를 들어, ADSLa에 접속된 AT3)의 문턱전압의 차이만큼 상승될 수 있고, 제3 보조 트랜지스터(예를 들어, ADSLa에 접속된 AT3)는 턴-오프될 수 있다. 이로써, 제2 셀 스트링(CS2) 채널영역 및 제2 보조 스트링(AS2)의 채널영역을 구성하는 제2 채널막(도 3의 CH2)은 플로팅될 수 있다. 이후, 제1 패스전압(Vpass1) 및 제2 패스전압(Vpass2)으로 인한 커플링의 영향으로 제2 채널막(도 3의 CH2)의 전압은 더 상승될 수 있다.
이어서, 프로그램 전압 인가 구간(T2)에서, 선택된 워드라인(WLk)에 인가되는 전압을 제2 패스전압(Vpass2)으로부터 프로그램 전압(Vpgm)으로 상승시킬 수 있다.
선택된 워드라인(WLk)에 프로그램 전압(Vpgm)이 인가될 때, 제1 셀 스트링(CS1)의 채널영역 및 제1 보조 스트링(AS1)의 채널영역을 구성하는 제1 채널막(도 3의 CH1)의 전압은 셋업된 전압(예를 들어, 0V)으로 유지되므로, 선택된 워드라인(WLk)에 연결된 제1 셀 스트링(CS1)의 메모리 셀(MCk)의 채널전압과 선택된 워드라인(WLk)에 인가된 프로그램 전압(Vpgm) 간 차이에 의해, 파울러 노드 하임 터널링이 발생될 수 있다. 이에 따라, 제1 셀 스트링(CS1)의 메모리 셀(MCk)이 프로그램될 수 있다.
선택된 워드라인(WLk)에 프로그램 전압(Vpgm)이 인가될 때, 제2 셀 스트링(CS2)의 채널영역 및 제2 보조 스트링(AS2)의 채널영역을 구성하는 제2 채널막(도 3의 CH2)의 전압은 더욱 상승하여 부스팅 전압에 도달할 수 있다. 프로그램 전압(Vpgm)과 부스팅 전압의 차이는 파울로 노드 하임 터널링을 유발할 만큼 크지 않으므로, 선택된 워드라인(WLk)에 연결된 제2 셀 스트링(CS2)의 메모리 셀(MCk)은 프로그램 금지될 수 있다.
제1 패스전압(Vpass1)은 도 1에 도시된 전압 공급 회로(30)로부터 제2 패스전압(Vpass2)과 동일한 레벨로 공급되거나, 제2 패스전압(Vpass2)보다 높은 레벨로 공급될 수 있다. 비선택 제2 셀 스트링(CS2) 및 비선택 제2 보조 스트링(AS2)의 채널영역들을 제공하는 비선택 제2 채널막(도 3의 CH2)의 부스팅 전압을 높일수록 프로그램 금지 효과를 높일 수 있다. 이에 따라, 제1 패스전압(Vpass1)이 제2 패스전압(Vpass2)보다 높은 레벨인 경우, 부스팅 효율을 높여서 프로그램 금지 효과를 높일 수 있다. 제2 패스전압(Vpass2)은 일정하게 유지되거나, 단계적으로 상승될 수 있다. 예를 들어, 제2 패스전압(Vpass2)은 채널 부스팅 구간(T1)에서 단계적으로 상승된 후, 프로그램 전압 인가 구간(T2)에서 상승된 레벨로 유지될 수 있다.
프로그램 전압 인가 구간(T2)에서, 비선택 워드라인들(예를 들어, WL1 내지 WLk-1, WLk+1 내지 WLn)에 제1 전압(V1)이 인가될 수 있고, 선택된 보조 워드라인(AWLk)에 제2 전압(V2)이 인가될 수 있다.
제1 패스전압(Vpass1) 및 제2 패스전압(Vpass2)보다 낮은 양의 전압 또는 접지전압(GND)이 도 1에 도시된 전압 공급 회로(30)로부터 제1 전압(V1)과 제2 전압(V2)으로서 제공될 수 있다. 제1 전압(V1)과 제2 전압(V2)은 서로 동일하거나, 상이할 수 있다. 제1 전압(V1)과 제2 전압(V2) 각각은 일정하게 유지되거나, 단계적으로 상승될 수 있다. 예를 들어, 제1 전압(V1)은 채널 부스팅 구간(T1)에서 상승 후, 프로그램 전압 인가 구간(T2)동안 유지될 수 있다. 제2 전압(V2)은 채널 부스팅 구간(T1)에서 제1 레벨로 인가되고, 프로그램 전압 인가 구간(T2)에서 제2 레벨로 상승될 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 제1 전압(V1)과 제2 전압(V2)의 레벨 상승 타이밍은 다양하게 제어될 수 있다.
본 발명의 실시 예에 따르면, 비선택 워드라인들(예를 들어, WL1 내지 WLk-1, WLk+1 내지 WLn)에 인가되는 제1 전압(V1)은 도 1에 도시된 전압 공급 회로(30)로부터 제1 패스전압(Vpass1) 및 제2 패스전압(Vpass2)보다 낮게 공급될 수 있다. 이에 따라, 프로그램 동작 시, 비선택 워드라인들(WL1 내지 WLk-1, WLk+1 내지 WLn)에 연결된 메모리 셀들(MC1 내지 MCk-1, MCk+1 내지 MCn)이 원치 않게 프로그램되는 패스 디스터브(pass disturb) 현상을 개선할 수 있다.
본 발명의 실시 예에 따르면, 선택 보조 워드라인(AWLk)에 인가되는 제2 전압(V2)은 도 1에 도시된 전압 공급 회로(30)로부터 제1 패스전압(Vpass1) 및 제2 패스전압(Vpass2)보다 낮게 공급될 수 있다. 이에 따라, 프로그램 동작 시, 선택 보조 워드라인(AWLk)에 연결된 제2 보조 트랜지스터들(AT2[k])의 문턱전압이 변동되는 현상을 개선할 수 있다. 이로써, 제2 보조 트랜지스터(AT2[k])의 문턱전압을 소거상태로 유지할 수 있다.
프로그램 전압 인가 구간(T2) 후, 디스차지 구간(T3) 동안, 선택된 비트라인(BLsel), 비선택 비트라인(BLunsel), 선택된 워드라인(WLk), 선택된 보조 워드라인(AWLk), 비선택 워드라인들(WL1 내지 WLk-1, WLk+1 내지 WLn) 및 비선택 보조 워드라인들(AWL1 내지 AWLk-1, AWLk+1 내지 AWLn)에 인가되는 전압들이 디스차지 될 수 있다. 이후, 프로그램 동작을 검증하는 검증동작이 수행될 수 있다. 검증 동작은 이하에서 설명되는 독출 동작과 유사할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 독출 동작을 설명하기 위한 도면들이다.
도 6a는 독출 동작 시, 선택된 메모리 블록의 복수의 워드라인들(WL1 내지 WLn)과 복수의 보조 워드라인들(AWLn 내지 AWLn)에 인가되는 전압 변화를 나타내는 타이밍도이다. 도 6a를 참조하면, 독출 동작은 채널 초기화 구간(T11), 평가구간(T12), 이퀄라이징 구간(T13) 및 디스차지 구간(T14)을 포함할 수 있다.
도 6b는 평가구간(T12) 동안, 제1 비트라인(BL1)에 연결된 제1 셀 스트링(CS1)과 제1 보조 스트링(AS1)의 동작을 설명하기 위한 회로도이다.
도 6a 및 도 6b를 참조하면, 독출 동작을 위해, 우선 제1 비트라인(BL1)을 프리차지 전압(Vpre)으로 프리차지한 후, 채널 초기화 구간(T11)에서 선택된 워드라인(예를 들어, WLk; k는 n이하의 자연수)과 선택된 워드라인(WLk)과 실질적으로 동일한 레벨에 배치된 선택된 보조 워드라인(AWLk)에 패스전압(Vpass12)을 인가할 수 있다. 또한, 비선택 워드라인들(예를 들어, WL1 내지 WLk-1, WLk+1 내지 WLn)에 제1 전압(V11)을 인가할 수 있고, 비선택 워드라인들(WL1 내지 WLk-1, WLk+1 내지 WLn)과 실질적으로 동일한 레벨들에 배치된 비선택 보조 워드라인들(AWL1 내지 AWLk-1, AWLk+1 내지 AWLn)에 패스전압(Vpass11)을 인가할 수 있다. 이하, 비선택 보조 워드라인들(AWL1 내지 AWLk-1, AWLk+1 내지 AWLn)에 인가되는 패스전압을 제1 패스전압(Vpass11)으로 지칭하고, 선택된 워드라인(WLk)과 선택된 보조 워드라인(AWLk)에 인가되는 패스전압을 제2 패스전압(Vpass12)으로 지칭한다.
채널 초기화 구간(T11)에서, 드레인 셀렉트 라인들(DSLa, DSLb) 및 보조 드레인 셀렉트 라인들(ADSLa, ADSLb), 소스 셀렉트 라인들(SSLa, SSLb) 및 보조 소스 셀렉트 라인들(ASSLa, ASSLb)에 전원 전압(Vcc)이 인가될 수 있다. 그리고, 공통 소스 라인(CSL)에 접지전압(GND)이 인가될 수 있다.
상술한 채널 초기화 구간(T11) 동안, 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MCn), 드레인 셀렉트 트랜지스터(DST) 및 복수의 보조 트랜지스터들(AT1, AT2[1] 내지 AT2[n], AT3)이 턴-온되어, 제1 셀 스트링(CS1)과 제1 보조 스트링(AS1) 각각의 채널영역이 초기화될 수 있다.
이어서, 평가구간(T12) 동안, 선택된 워드라인(WLk)에 독출전압(Vr)이 인가될 수 있고, 선택된 보조 워드라인(AWLk)에 제2 전압(V12)이 인가될 수 있다.
비선택 보조 워드라인들(AWL1 내지 AWLk-1, AWLk+1 내지 AWLn)에 인가되는 제1 패스전압(Vpass11)은 채널 초기화 구간(T11)으로부터 평가구간(T12) 동안 유지될 수 있다.
선택된 워드라인(WLk)에 인가된 제2 패스전압(Vpass12)은 선택된 워드라인(WLk)에 독출전압(Vr)이 인가되기 전, 디스차지될 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 선택된 워드라인(WLk)에 인가된 제2 패스전압(Vpass12)은 독출전압(Vr)이 인가되지 전까지 유지될 수 있다.
평가구간(T12) 동안, 제1 패스전압(Vpass11)에 의해 비선택 보조 워드라인들(AWL1 내지 AWLk-1, AWLk+1 내지 AWLn)에 연결된 제2 보조 트랜지스터들(AT2[1] 내지 AT2[k-1], AT2[k+1] 내지 AT2[n]) 각각에 채널이 형성될 수 있다. 선택된 워드라인(WLk)에 연결된 메모리 셀(MCk)의 데이터 저장 상태에 따라, 독출전압(Vr)에 의한 메모리 셀(MCk)의 채널 형성여부가 결정될 수 있다. 예를 들어, 메모리 셀(MCk)이 독출전압(Vr) 보다 높은 문턱전압에 대응하는 데이터 저장 상태를 가질 수 있다. 이 경우, 독출전압(Vr)이 인가되더라도 메모리 셀(MCk)에 채널이 형성되지 않고, 제1 비트라인(BL1)의 프리차지 전압(Vpre)은 소스측 경로(P2)를 따라 디스차지되지 못하고 유지될 수 있다. 반면, 메모리 셀(MCk)이 독출전압(Vr) 보다 낮은 문턱전압에 대응하는 데이터 저장 상태를 가질 수 있다. 이 경우, 독출전압(Vr) 인가 시, 메모리 셀(MCk)에 채널이 형성되고, 제1 비트라인(BL1)의 프리차지 전압(Vpre)은 드레인측 경로(P1)와 소스측 경로(P2)를 따라 디스차지될 수 있다. 평가구간(T12) 동안, 도 1에 도시된 페이지 버퍼(37)는 프리차지 전압(Vpre)의 디스차지 유무에 따른 제1 비트라인(BL1)의 전압 또는 전류 레벨의 변화를 센싱하여 메모리 셀(MCk)에 저장된 데이터를 독출할 수 있다.
제1 패스전압(Vpass11)은 도 1에 도시된 전압 공급 회로(30)로부터 제2 패스전압(Vpass12)과 동일한 레벨로 공급되거나, 제2 패스전압(Vpass12)보다 높은 레벨로 공급될 수 있다. 제2 패스전압(Vpass12)이 제1 패스전압(Vpss11)보다 높을 레벨인 경우, 메모리 셀(MCk)에 저장된 데이터를 독출함에 있어서, 센싱 전압 또는 센싱 전류를 높일 수 있으므로 독출마진을 향상시킬 수 있다. 제1 패스전압(Vpass11) 및 제2 패스전압(Vpass12)은 일정하게 유지되거나, 단계적으로 상승될 수 있다. 예를 들어, 제1 패스전압(Vpass11) 및 제2 패스전압(Vpass12)은 채널 초기화 구간(T11) 동안 단계적으로 상승될 수 있다. 상승된 레벨의 제1 패스전압(Vpass11)은 평가구간(T12) 동안 비선택 보조 워드라인들(AWL1 내지 AWLk-1, AWLk+1 내지 AWLn)에 유지되어 인가될 수 있다.
제1 패스전압(Vpass11) 및 제2 패스전압(Vpass12)보다 낮은 양의 전압 또는 접지전압(GND)이 도 1에 도시된 전압 공급 회로(30)로부터 제1 전압(V11)으로서 제공될 수 있다. 비선택 워드라인들(WL1 내지 WLk-1, WLk+1 내지 WLn)에 제1 패스전압(Vpass11) 및 제2 패스전압(Vpass12)보다 낮게 제어된 제1 전압(V11)을 인가함으로써, 독출 동작 시, 메모리 셀들(MC1 내지 MCk-1, MCk+1 내지 MCn)의 패스 디스터브(pass disturb) 현상을 개선할 수 있다.
선택된 보조 워드라인(AWLk)에 연결된 제2 보조 트랜지스터(AT2[k])의 문턱전압은 0V 이하의 소거상태일 수 있다. 평가구간(T12) 동안, 소거상태의 제2 보조 트랜지스터(AT2[k])에 채널이 형성되지 않도록 오프시킬 수 있다. 이를 위해, 평가구간(T12) 동안, 선택된 보조 워드라인(AWLk)에 제2 전압(V12)으로서 도 1에 도시된 전압 공급 회로(30)로부터 접지전압(GND) 또는 음의 전압을 공급할 수 있다.
평가구간(T12) 후, 이퀄라이징 구간(T13) 동안, 선택된 워드라인(WLk)과 선택된 보조 워드라인(AWLk) 각각에 이퀄라이징 전압(Veq)이 인가될 수 있다.
이퀄라이징 전압(Veq)은 후속의 디스차지 구간(T14) 동안, 복수의 워드라인들(WL1 내지 WLn) 및 복수의 보조 워드라인들(AWL1 내지 AWLn)의 디스차지 속도 차이를 줄이기 위해 인가될 수 있다. 이퀄라이징 전압(Veq)은 제2 패스전압(Vpass12)과 동일한 레벨일 수 있다.
선택된 워드라인(WLk)에 인가된 독출전압(Vr)은 이퀄라이징 전압(Veq)이 인가되지 전, 디스차지될 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 선택된 워드라인(WLk)에 인가된 독출전압(Vr)은 이퀄라이징 전압(Veq)이 인가되지 전까지 유지될 수 있다.
이퀄라이징 구간(T13) 후, 디스차지 구간(T14) 동안, 제1 비트라인(BL1), 선택된 워드라인(WLk), 선택된 보조 워드라인(AWLk), 비선택 워드라인들(WL1 내지 WLk-1, WLk+1 내지 WLn) 및 비선택 보조 워드라인들(AWL1 내지 AWLk-1, AWLk+1 내지 AWLn)에 인가되는 전압들이 디스차지 될 수 있다.
도 7 및 도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 도면들이다. 보다 구체적으로, 도 7은 반도체 메모리 장치의 도프트 반도체 구조(101), 분할 구조(split structrue; SS) 및 복수의 기둥구조들(140)의 배열을 나타내는 사시도이다. 도 8은 도 7에 도시된 구조에 중첩된 복수의 비트라인들(173)의 배열을 나타내는 평면도이다.
도 7을 참조하면, 도프트 반도체 구조(101)는 도 3에 도시된 도프트 반도체 구조(DPS)에 대응되는 구성으로서, 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 플레이트 형태로 형성될 수 있다. 도프트 반도체 구조(101)는 제3 방향(DR3)을 향하는 면을 포함할 수 있다. 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)은 도 3을 참조하여 설명한 바와 같이, X축, Y축 및 Z축 방향들에 대응될 수 있다.
도프트 반도체 구조(101)는 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 포함할 수 있다. 일 실시 예로서, 도프트 반도체 구조(101)는 n형 불순물을 다수 캐리어(majority carrier)로 포함하는 도프트 반도체막으로 형성될 수 있다. 다른 일 실시 예로서, 도프트 반도체 구조(101)은 n형 불순물을 다수 캐리어로 포함하는 도프트 반도체막과 p형 불순물을 다수 캐리어로 포함하는 도프트 반도체막을 포함할 수 있다.
분할 구조(SS)는 제3 방향(DR3)을 향하는 도프트 반도체 구조(101)의 일면 상에 배치될 수 있다. 분할 구조(SS)는 게이트 적층체(110A) 및 보조 게이트 적층체(110B)를 포함할 수 있다.
도 7 및 도 8을 참조하면, 게이트 적층체(110A) 및 보조 게이트 적층체(110B)는 동일 평면에서 서로 맞물린 구조로 형성될 수 있다. 일 실시 예로서, 게이트 적층체(110A) 및 보조 게이트 적층체(110B)는 XY평면에서 서로 맞물린 구조로 형성될 수 있다. 보다 구체적으로, 게이트 적층체(110A)는 적어도 하나의 제1 핑거부(FP1) 및 적어도 하나의 제1 핑거부(FP1)에 교차되는 제1 패드부(PP1)를 포함할 수 있다. 보조 게이트 적층체(110B)는 적어도 하나의 제2 핑거부(FP2) 및 적어도 하나의 제2 핑거부(FP2)에 교차되는 제2 패드부(PP2)를 포함할 수 있다. 도 7 및 도 8은 3개의 제1 핑거부들(FP1)과 3개의 제2 핑거부들(FP2)을 나타내고 있으나, 제1 핑거부(FP1)의 개수와 제2 핑거부(FP2)의 개수는 도면에 도시된 바로 제한되지 않는다. 제1 핑거부(FP1)와 제2 핑거부(FP2)는 제1 방향(DR1)으로 교대로 배치될 수 있다. 제1 핑거부(FP1)와 제2 핑거부(FP2)는 제2 방향(DR2)으로 연장될 수 있다. 제1 패드부(PP1)와 제2 패드부(PP2)는 제1 방향(DR1)으로 연장될 수 있다. 제1 핑거부(FP1)와 제2 핑거부(FP2)는 제1 패드부(PP1)와 제2 패드부(PP2) 사이에 배치될 수 있다. 제1 핑거부(FP1)는 제1 패드부(PP1)로부터 제2 패드부(PP2)를 향해 연장될 수 있고, 제2 핑거부(FP2)는 제2 패드부(PP2)로부터 제1 패드부(PP1)를 향해 연장될 수 있다. 게이트 적층체(110A)가 두 개 이상의 제1 핑거부들(FP1)을 포함하는 경우, 두 개 이상의 제1 핑거부들(FP1)은 제1 패드부(PP1)에 의해 연결될 수 있다. 보조 게이트 적층체(110B)가 두 개 이상의 제2 핑거부들(FP2)을 포함하는 경우, 두 개 이상의 제2 핑거부들(FP2)은 제2 패드부(PP2)에 의해 연결될 수 있다.
서로 이웃한 제1 핑거부(FP1)와 제2 핑거부(FP2) 사이에 복수의 기둥구조들(140)과 복수의 제1 절연구조들(121A)이 제2 방향(DR2)으로 교대로 배치될 수 있다. 각각의 기둥구조(140)는 제1 핑거부(FP1)에 접하는 제1 측부(S1) 및 제2 핑거부(FP2)에 접하는 제2 측부(S2)를 포함할 수 있다. 기둥구조(140)는 도 4a 및 도 4b를 참조하여 설명한 기둥구조(PS)에 대응될 수 있다.
복수의 기둥구조들(140)은 제1 패드부(PP1)에 인접한 제1 패드측 기둥구조(140P1), 제2 패드부(PP2)에 인접한 제2 패드측 기둥구조(140P2), 제1 패드측 기둥구조(140P1)와 제2 패드측 기둥구조(140P2) 사이의 복수의 센터 기둥구조들(140C)을 포함할 수 있다. 제1 패드측 기둥구조(140P1)과 제1 패드부(PP1) 사이에 제2 절연구조(121B)가 배치될 수 있고, 제2 패드측 기둥구조(140P2)와 제2 패드부(PP2) 사이에 제3 절연구조(121C)가 배치될 수 있다. 제2 절연구조(121B)는 제1 패드측 기둥구조(140P1)에 접촉될 수 있고, 제1 패드부(PP1)와 제2 핑거부(FP2) 사이의 경계를 따라 연장될 수 있다. 제3 절연구조(121C)는 제2 패드측 기둥구조(140P2)에 접촉될 수 있고, 제2 패드부(PP2)와 제1 핑거부(FP1) 사이의 경계를 따라 연장될 수 있다.
제1 내지 제3 절연구조들(121A 내지 121C)과 복수의 기둥구조들(140)은 도프트 반도체 구조(101)로부터 제3 방향(DR3)으로 연장될 수 있다. 제1 내지 제3 절연구조들(121A 내지 121C)과 복수의 기둥구조들(140) 사이의 연결에 의해 게이트 적층체(110A)는 보조 게이트 적층체(110B)로부터 구조적으로 분리될 수 있다.
복수의 기둥구조들(140)은 제2 방향(DR2)으로 일렬로 배열되어 행을 구성할 수 있다. 분할 구조(SS)의 게이트 적층체(110A)가 두 개 이상의 제1 핑거부들(FP1)을 포함하거나, 분할 구조(SS)의 보조 게이트 적층체(110B)가 두 개 이상의 제2 핑거부들(FP2)을 포함하는 경우, 복수의 기둥구조들(140)은 두 개 이상의 행들에 각각 배열될 수 있다. 일 실시 예로서, 복수의 기둥구조들(140)은 제1 방향(DR1)으로 이격된 제1 행(R1), 제2 행(R2) 및 제3 행(R3)에 각각 배열될 수 있다. 제2 행(R2)은 제1 행(R1)과 제3 행(R3) 사이에 배치된 것으로 정의될 수 있다. 이 경우, 게이트 적층체(110A)와 보조 게이트 적층체(110B) 각각은 두 행의 기둥구조에 접하는 핑거부를 포함할 수 있다. 예를 들어, 보조 게이트 적층체(110B)는 제1 행(R1)의 기둥구조(140)와 제2 행(R2)의 기둥구조(140)에 접하는 제2 핑거부(FP2)를 포함할 수 있고, 게이트 적층체(110A)는 제2 행(R2)의 기둥구조(140)와 제3 행(R3)의 기둥구조(140)에 접하는 제1 핑거부(FP1)를 포함할 수 있다.
게이트 적층체(110A) 및 보조 게이트 적층체(110B)는 도 3에 도시된 게이트 적층체(GST) 및 보조 게이트 적층체(AGST)에 각각 대응될 수 있다. 게이트 적층체(110A) 및 보조 게이트 적층체(110B) 각각은 제3 방향(DR3)으로 교대로 적층된 복수의 절연막들(111, 115, 117) 및 복수의 도전막들(155)을 포함할 수 있다.
절연막들(111, 115, 117) 각각은 실리콘 산화물 등의 절연물을 포함할 수 있다. 복수의 절연막들(111, 115, 117)은 제1 절연막(111), 복수의 제2 절연막들(115) 및 제3 절연막(117)을 포함할 수 있다. 제1 절연막(111)은 도프트 반도체 구조(101)에 인접하게 배치될 수 있다. 제3 절연막(117)은 제1 절연막(111)으로부터 제3 방향(DR3)으로 이격될 수 있다. 복수의 제2 절연막들(115)은 제1 절연막(111)과 제3 절연막(117) 사이에 배치될 수 있고, 복수의 도전막들(155)과 제3 방향(DR3)으로 교대로 배치될 수 있다.
도전막들(155) 각각은 도프트 반도체막, 금속막 및 도전성 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 도프트 반도체막은 도프트 실리콘막을 포함할 수 있다. 금속막은 텅스텐, 구리, 몰리브덴 등을 포함할 수 있다. 도전성 금속 질화막은 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다. 게이트 적층체(110A)의 복수의 도전막들(155)은 도 3에 도시된 복수의 게이트 전극들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb)을 형성할 수 있고, 보조 게이트 적층체(110B)의 복수의 도전막들(155)은 도 3에 도시된 복수의 보조 게이트 전극들(ASSLa, ASSLb, AWL1 내지 AWLn, ADSLa, ADSLb)을 형성할 수 있다. 구체적으로, 복수의 도전막들(155) 중 도프트 반도체 구조(101)에 인접한 층에 배열된 도전막들은 도 3에 도시된 소스 셀렉트 라인들(SSLa, SSLb) 및 보조 소스 셀렉트 라인들(ASSLa, ASSLb)로 이용될 수 있다. 나머지 도전막들은 도 3에 도시된 복수의 워드라인들(WL1 내지 WLn), 도 3에 도시된 복수의 보조 워드라인들(AWL1 내지 AWLn), 도 3에 도시된 드레인 셀렉트 라인들(DSLa, DSLb) 및 도 3에 도시된 보조 드레인 셀렉트 라인들(ADSLa, ADSLb)로 이용될 수 있다.
절연막들(111, 115, 117) 및 복수의 도전막들(155) 각각은 복수의 기둥구조들(140)과 제1 내지 제3 절연구조들(121A 내지 121C)에 의해 게이트 적층체(110A)의 제1 패드부(PP1) 및 제1 핑거부(FP1)와 보조 게이트 적층체(110B)의 제2 패드부(PP2) 및 제2 핑거부(FP2)로 구획될 수 있다. 게이트 적층체(110A)가 두 행의 기둥구조에 접하는 제1 핑거부를 포함하는 경우, 두 행의 기둥구조에 접하는 제1 핑거부의 내부에 분리구조(151)가 배치될 수 있다. 예를 들어, 제2 행(R2)의 기둥구조(140)와 제3 행(R3)의 기둥구조(140)에 접하는 제1 핑거부(FP1)의 내부에 분리구조(151)가 배치될 수 있다. 분리구조(151)는 제2 행(R2)과 제3 행(R3) 사이에서 제2 방향(DR2)을 따라 연장될 수 있고, 제1 패드부(PP1) 및 제2 패드부(PP2) 내부로 연장될 수 있다. 분리구조(151)는 제1 내지 제3 절연구조들(121A 내지 121C)보다 제3 방향(DR3)으로 짧게 형성될 수 있다. 보다 구체적으로, 분리구조(151)는 도전막들(155) 중 드레인 셀렉트 라인으로 이용되는 도전막을 관통하는 깊이로 형성될 수 있다. 분리구조(151)는 절연물로 형성될 수 있다. 분리구조(151)에 의해 관통되는 도전막은 제2 행(R2)의 기둥구조를 제어하는 드레인 셀렉트 라인과 제3 행(R3)의 기둥구조를 제어하는 드레인 셀렉트 라인으로 분리될 수 있다. 분리구조(151)는 평면(예를 들어, XY평면)에서 지그재그형, 웨이브형, 직선형 등의 다양한 구조로 형성될 수 있다.
도 8을 참조하면, 각각의 기둥구조(140)에 도전성 콘택구조(171)가 중첩될 수 있다. 도전성 콘택구조(171)는 도 3에 도시된 제1 도전성 콘택구조(CT1) 또는 제2 도전성 콘택구조(CT2)에 대응될 수 있다.
비트라인(173)은 도전성 콘택구조(171)를 사이에 두고 게이트 적층체(110A) 및 보조 게이트 적층체(110B)로부터 이격될 수 있다. 비트라인(173)은 제1 방향(DR1)으로 연장될 수 있다. 비트라인(173)은 도 3에 도시된 제1 비트라인(BL1) 또는 제2 비트라인(BL2)에 대응될 수 있다.
도 9 및 도 10은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 단면도들이다. 도 9 및 도 10에 도시된 단면도들 각각은 도 8에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 단면도에 대응될 수 있다. 이하, 도 8에 도시된 구성과 동일한 구성에 대한 중복된 설명은 생략한다.
도 9 및 도 10을 참조하면, 기둥구조(140)는 도 4a 및 도 4b를 참조하여 설명한 바와 같이, 블로킹 절연막(131), 데이터 저장막(133), 터널 절연막(137), 채널막(141) 및 코어 절연막(143)을 포함할 수 있다. 도 9 및 도 10은 도 4b에 도시된 기둥구조에 대응하는 블로킹 절연막(131), 데이터 저장막(133), 터널 절연막(137), 채널막(141) 및 코어 절연막(143)을 대표적으로 나타내고 있다.
블로킹 절연막(131), 데이터 저장막(133), 터널 절연막(137), 채널막(141) 및 코어 절연막(143) 각각은 도프트 반도체 구조(101)로부터 제3 방향(DR3)으로 연장될 수 있다. 채널막(141)은 게이트 적층체(110A)를 향하는 제1 측부(141S1)와 보조 게이트 적층체(110B)를 향하는 제2 측부(141S2)를 포함할 수 있으며, 도프트 반도체 구조(101)에 접촉될 수 있다.
게이트 적층체(110A)의 복수의 절연막들(111, 115, 117) 및 복수의 도전막들(155)은 채널막(141)의 제1 측부(141S1)를 따라 제3 방향(DR3)으로 적층될 수 있다. 보조 게이트 적층체(110B)의 복수의 절연막들(111, 115, 117) 및 복수의 도전막들(155)은 채널막(141)의 제2 측부(141S2)를 따라 제3 방향(DR3)으로 적층될 수 있다.
블로킹 절연막(131)은 도 7 및 도 8에 도시된 제1 내지 제3 절연구조들(121A 내지 121C) 중 적어도 하나에 접촉될 수 있다. 보조 스트링의 채널영역은 채널막(141)의 제2 측부(141S2)에 정의될 수 있다. 데이터 저장막(133)은 채널막(141)의 제2 측부(141S2)를 개구하도록 컷팅됨으로써, 데이터 저장막(133)에 저장된 전하에 의해 보조 스트링의 채널영역에서 전위가 변동되는 현상을 개선할 수 있다.
기둥구조(140)는 캡핑 반도체막(145)을 더 포함할 수 있다. 캡핑 반도체막(145)은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함하는 반도체 물질로 형성될 수 있다. 일 실시 예로서, 캡핑 반도체막(145)은 n형 불순물을 다수 캐리어(majority carrier)로 포함할 수 있다.
캡핑 반도체막(145)에 인접한 채널막(141)의 단부는 캡핑 반도체막(145)으로부터 확산된 불순물로 도핑될 수 있고, 도프트 반도체 구조(101)에 인접한 채널막(141)의 단부는 도프트 반도체 구조(101)로부터 확산된 불순물로 도핑될 수 있다. 채널막(141)은 캡핑 반도체막(145)의 측벽을 감싸도록 제3 방향(DR3)으로 연장될 수 있다.
도프트 반도체 구조(101)에 인접한 채널막(141)의 단부는 블로킹 절연막(131), 데이터 저장막(133) 및 터널 절연막(137)을 관통하여 도프트 반도체 구조(101)에 접촉될 수 있다.
도 9를 참조하면, 블로킹 절연막(131), 데이터 저장막(133) 및 터널 절연막(137) 중 적어도 하나는 도프트 반도체 구조(101)와 채널막(141) 사이에 개재되도록 굴곡진 부분을 포함할 수 있다.
도 10을 참조하면, 도프트 반도체 구조(101)에 인접한 채널막(141)의 단부는 블로킹 절연막(131), 데이터 저장막(133) 및 터널 절연막(137)보다 도프트 반도체 구조(101)를 향해 돌출될 수 있고, 도프트 반도체 구조(101) 내부에 매립될 수 있다.
도 9 및 도 10을 참조하면, 게이트 적층체(110A) 및 보조 게이트 적층체(110B)는 도프트 반도체 구조(101)에 중첩될 수 있다. 비트라인(173)은 게이트 적층체(110A) 및 보조 게이트 적층체(110B)를 사이에 두고 도프트 반도체 구조(101)에 중첩될 수 있다.
비트라인(173)은 제1 개재 절연막(161) 상에 배치될 수 있다. 제1 개재 절연막(161)은 게이트 적층체(110A) 및 보조 게이트 적층체(110B)를 덮도록 연장될 수 있다. 제1 개재 절연막(161)은 도전성 콘택구조(171)에 의해 관통될 수 있다. 도전성 콘택구조(171)는 채널막(141)의 제1 측부(141S1)와 제2 측부(141S2)에 접촉되어 비트라인(173)을 향해 제3 방향(DR3)으로 연장될 수 있다. 채널막(141)의 제1 측부(141S1)와 제2 측부(141S2)는 도전성 콘택구조(171)를 경유하여 동일한 비트라인(BL)에 접속될 수 있다. 도전성 콘택구조(171)는 경우에 따라 생략될 수 있다. 이 경우, 비트라인(173)은 채널막(141)의 제1 측부(141S1) 및 제2 측부(141S2)와 캡핑 반도체막(145)에 직접 접촉될 수 있다.
반도체 메모리 장치는 반도체 기판(181) 및 도 1에 도시된 주변회로구조(40)를 구성하는 복수의 트랜지스터들(TR)을 포함할 수 있다. 반도체 기판(181)은 각 트랜지스터(TR)의 소스영역 및 드레인 영역으로서의 접합영역들(junctions: 183)을 제공할 수 있다. 반도체 기판(181)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 단결정 실리콘 기판, 단결정 에피택시얼층(epitaxial layer) 등으로 형성될 수 있다.
각각의 트랜지스터(TR)는 반도체 기판(181)의 일면 상에 적층된 게이트 절연막(185) 및 게이트 전극(187)을 포함할 수 있다. 트랜지스터(TR)의 접합영역들(183)은 게이트 전극(187) 양측의 반도체 기판(181) 내에 형성될 수 있으며, n형 불순물 및 p형 불순물 중 적어도 어느 하나가 주입된 영역으로 정의될 수 있다.
트랜지스터(TR) 및 반도체 기판(181)은 주변회로측 절연구조(193)로 덮일 수 있다. 주변회로측 절연구조(193)는 2중층 이상의 절연막들을 포함할 수 있다.
트랜지스터(TR)는 인터커넥션(191)에 접속될 수 있다. 인터커넥션(191)은 2중층 이상 서브 도전패턴들을 포함할 수 있다. 인터커넥션(191)은 주변회로측 절연구조(193) 내부에 배치될 수 있다.
도 9를 참조하면, 트랜지스터(TR) 및 반도체 기판(181)은 도프트 반도체 구조(101)에 인접하게 배치될 수 있다. 주변회로측 절연구조(193)는 인터커넥션(191)과 도프트 반도체 구조(101) 사이로 연장될 수 있다. 도면에 도시되진 않았으나, 반도체 메모리 장치는 도전성 수직콘택을 더 포함할 수 있다. 도전성 수직콘택(미도시)은 인터커넥션(191)에 접속되어 주변회로측 절연구조(193)를 관통하도록 제3 방향(DR3)으로 연장될 수 있다. 이러한 도전성 수직콘택(미도시)을 경유하여 인터커넥션(191)은 복수의 도전막들(155) 및 비트라인(173) 중 어느 하나에 접속될 수 있다.
도 10을 참조하면, 트랜지스터(TR) 및 반도체 기판(181)은 비트라인(173)에 인접하게 배치될 수 있다. 이 때, 주변회로측 절연구조(193)와 비트라인(173) 사이에 제2 개재 절연막(179) 및 제3 개재 절연막(197)이 배치될 수 있다. 제2 개재 절연막(179)은 비트라인(173)에 인접하게 배치될 수 있고, 제3 개재 절연막(197)은 주변회로측 절연구조(193)에 인접하게 배치될 수 있다.
제2 개재 절연막(179) 내부에 제1 콘택 플러그(177) 및 제1 도전성 본딩패드(BP1)가 배치될 수 있다. 제1 콘택 플러그(177) 및 제1 도전성 본딩패드(BP1)는 복수의 도전막들(155) 및 비트라인(173) 중 어느 하나에 접속될 수 있다. 일 실시 예로서, 비트라인(173)은 제1 콘택 플러그(177)를 경유하여 제1 도전성 본딩패드(BP1)에 접속될 수 있다.
제3 개재 절연막(197) 내부에 제2 콘택 플러그(195) 및 제2 도전성 본딩패드(BP2)가 배치될 수 있다. 제2 콘택 플러그(195) 및 제2 도전성 본딩패드(BP2)는 인터커넥션(191)에 접속될 수 있다. 일 실시 예로서, 트랜지스터(TR)의 접합영역들(183) 중 하나에 접속된 인터커넥션(191)은 제2 콘택 플러그(195)를 경유하여 제2 도전성 본딩패드(BP2)에 접속될 수 있다.
기둥구조(140), 게이트 적층체(110A), 보조 게이트 적층체(110B), 제1 개재 절연막(161), 도전성 콘택구조(171), 비트라인(173), 제2 개재 절연막(179), 제1 콘택 플러그(177) 및 제1 도전성 본딩패드(BP1)는 제1 구조체를 형성할 수 있다. 반도체 기판(181), 트랜지스터(TR), 주변회로측 절연구조(193), 인터커넥션(191), 제3 개재 절연막(197), 제2 콘택 플러그(195) 및 제2 도전성 본딩패드(BP2)는 제2 구조체를 형성할 수 있다. 상술한 제1 구조체와 제2 구조체는 별도의 공정을 통해 제공될 수 있다. 이후, 제1 구조체와 제2 구조체는 제1 도전성 본딩패드(BP1)와 제2 도전성 본딩패드(BP2)가 서로 연결되도록 본딩공정을 진행함으로써 전기적 및 구조적으로 서로 연결될 수 있다. 도프트 반도체 구조(101)는 상술한 본딩공정 후 형성될 수 있다.
제1 도전성 본딩패드(BP1)와 제2 도전성 본딩패드(BP2)는 상호 본딩이 가능한 금속을 포함할 수 있다. 일 실시 예로서, 제1 도전성 본딩패드(BP1)와 제2 도전성 본딩패드(BP2)는 구리, 구리합금 등의 금속을 포함할 수 있다.
도 11a 내지 도 11g는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 사시도들이다.
도 11a를 참조하면, 하부구조(201) 상에 적층체(210)를 형성할 수 있다. 일 실시 예로서, 하부구조(201)는 도 7에 도시된 도프트 반도체 구조(101)로서 제공될 수 있다. 이 때, 하부구조(201)는 도 9에 도시된 반도체 기판(181), 트랜지스터(TR), 인터커넥션(191) 및 주변회로측 절연구조(193)를 포함하는 구조체 상에 형성된 것일 수 있다. 다른 일 실시 예로서, 하부구조(201)는 희생기판이거나, 희생기판 및 희생기판 상의 식각 정지막을 포함할 수 있다. 희생기판 및 식각 정지막은 도 10에 도시된 반도체 메모리 장치를 형성하는 과정에서 제공될 수 있다. 이하, 하부구조(201)가 도프트 반도체 구조로서 제공된 실시 예를 기반으로 본 발명의 제조방법을 설명한다.
하부구조(201)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 연장된 플레이트 형태일 수 있다. 하부구조(201)는 제3 방향(DR3)을 향하는 면을 포함할 수 있다. 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)은 도 3을 참조하여 설명한 바와 같이 X축, Y축 및 Z축 방향으로 정의될 수 있다.
적층체(210)는 하부구조(201) 상에 제3 방향(DR3)으로 교대로 적층된 복수의 제1 물질막들 및 복수의 제2 물질막들을 포함할 수 있다. 일 실시 예로서, 복수의 제1 물질막들은 복수의 절연막들(211, 215, 217)로서 제공될 수 있고, 복수의 제2 물질막들은 복수의 제1 물질막들에 대한 식각 선택비를 갖는 복수의 희생막들(213)로서 제공될 수 있다. 이 경우, 각각의 제1 물질막은 실리콘 산화물 등의 절연물을 포함할 수 있고, 각각의 제2 물질막은 실리콘 질화물로 형성될 수 있다. 다른 일 실시 예로서, 복수의 제1 물질막들은 복수의 절연막들(211, 215, 217)로서 제공될 수 있고, 복수의 제2 물질막들은 복수의 도전막들로서 제공될 수 있다. 이 경우, 각각의 제2 물질막은 도프트 반도체막, 금속막 및 도전성 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 이하, 복수의 제1 물질막들이 복수의 절연막들(211, 215, 217)로서 제공되고, 복수의 제2 물질막들이 복수의 희생막들(213)로서 제공된 실시 예를 기반으로 반도체 메모리 장치의 제조방법을 설명한다.
이어서, 적층체(210)를 관통하는 예비 절연구조(221)를 형성할 수 있다. 예비 절연구조(221)에 의해 적층체(210)는 예비 게이트 적층체(210A) 및 예비 보조 게이트 적층체(210B)로 분리될 수 있다.
도 11b를 참조하면, 도 11a에 도시된 예비 절연구조(221)의 일부를 관통하는 복수의 홀들(225)을 형성할 수 있다. 복수의 홀들(225)은 도 11a에 도시된 예비 절연구조(221)에 인접한 예비 게이트 적층체(210A)의 내부로 연장될 수 있고, 도 11a에 도시된 예비 절연구조(221)에 인접한 예비 보조 게이트 적층체(210B)의 내부로 연장될 수 있다. 달리 표현하면, 각각의 홀(225)은 예비 게이트 적층체(210A)의 일부를 관통하는 부분과 예비 보조 게이트 적층체(210B)의 일부를 관통하는 분을 포함할 수 있다.
복수의 홀들(225)은 제2 방향(DR2)으로 이격되어 배열될 수 있다. 도 11a에 도시된 예비 절연구조(221)는 복수의 홀들(225)에 의해 복수의 절연구조들(221P)로 분리될 수 있다.
이어서, 각각의 홀(225)의 표면을 따라 블로킹 절연막(231)을 형성할 수 있다. 블로킹 절연막(231)은 절연구조(221P)에 접촉될 수 있다.
도 11c를 참조하면, 홀(225) 내부에서 블로킹 절연막(231)의 표면을 따라 데이터 저장막(233)을 형성할 수 있다. 이후, 데이터 저장막(233)에 의해 개구된 홀(225)의 일부에 마스크막(235)을 형성할 수 있다. 마스크막(235)은 포토리소그래피 공정을 이용하여 패터닝될 수 있다. 마스크막(235)은 예비 게이트 적층체(210A)에 인접한 홀(225)의 일부 내부에 잔류되되, 예비 보조 게이트 적층체(210B)에 인접한 홀(225)의 다른 일부를 개구하도록 패터닝될 수 있다.
도 11d를 참조하면, 도 11c에 도시된 마스크막(235)을 식각 베리어로 이용한 식각 공정으로 데이터 저장막(233)의 일부를 제거할 수 있다. 이로써, 데이터 저장막(233)은 예비 보조 게이트 적층체(210B)에 인접한 블로킹 절연막(231)의 일부 영역을 노출하되, 예비 게이트 적층체(210A)에 인접한 블로킹 절연막(231)의 다른 일부를 덮는 구조를 갖도록 컷팅될 수 있다. 이하, 잔류된 데이터 저장막(233)을 컷팅된 데이터 저장막(233C)으로 지칭한다.
이어서, 도 11c에 도시된 마스크막(235)을 선택적으로 제거할 수 있다. 이후, 컷팅된 데이터 저장막(233C)의 표면 및 컷팅된 데이터 저장막(233C)에 의해 노출된 블로킹 절연막(231)의 일부의 표면을 따라 터널 절연막(237)을 형성할 수 있다. 터널 절연막(237)에 의해 홀(225)의 중심영역(225C)이 개구될 수 있다.
도 11e를 참조하면, 도 11c에 도시된 홀(225)의 중심영역(225C)에 채널막(241)을 형성할 수 있다. 채널막(241)은 컷팅된 데이터 저장막(233C), 블로킹 절연막(231) 및 터널 절연막(237) 중 적어도 어느 하나를 관통하여 하부구조(201)에 접촉될 수 있다. 채널막(241)은 중공형으로 형성될 수 있다. 채널막(241)에 의해 정의된 중공형 구조의 중심영역은 코어 절연막(243) 및 캡핑 반도체막(245)으로 채워질 수 있다.
도 11f를 참조하면, 도 11e에 도시된 예비 게이트 적층체(210A) 및 예비 보조 게이트 적층체(210B)의 복수의 희생막들(213)을 제거할 수 있다. 이로써, 복수의 절연막들(211, 215, 217) 사이에 복수의 수평공간들(253)이 개구될 수 있다. 도면에 도시되진 않았으나, 도 11e에 도시된 복수의 희생막들(213)은 도 11e에 도시된 예비 게이트 적층체(210A) 및 예비 보조 게이트 적층체(210B)를 관통하는 슬릿을 형성한 후, 슬릿을 통해 제거될 수 있다.
도 11g를 참조하면, 도 11f에 도시된 복수의 수평공간들(253) 내부에 복수의 도전막들(255)을 각각 형성할 수 있다. 복수의 도전막들(255)을 형성한 후, 도 7을 참조하여 설명한 분리구조(151)를 형성함으로써, 본 발명의 실시 예에 따른 게이트 적층체와 보조 게이트 적층체가 제공될 수 있다.
도 12a 및 도 12b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 사시도들이다. 이하, 도 11a 내지 도 11g를 참조하여 설명한 공정들과 동일한 공정들에 대한 중복된 설명은 생략한다.
도 12a를 참조하면, 도 11a 및 도 11b를 참조하여 설명한 공정들을 이용하여, 하부구조(201) 상에 복수의 절연막들(211, 215, 217) 및 복수의 희생막들(213)을 포함하는 적층체를 형성할 수 있고, 적층체를 관통하는 복수의 홀들(225) 및 복수의 절연구조들(221P)을 형성할 수 있다. 적층체는 복수의 홀들(225) 및 복수의 절연구조들(221P)에 의해 예비 게이트 적층체(210A) 및 예비 보조 게이트 적층체(210B)로 분리될 수 있다.
이어서, 도 11b를 참조하여 설명한 바와 같이 블로킹 절연막(231)을 형성할 수 있다. 이후, 블로킹 절연막(231)에 의해 개구된 홀(225)의 일부에 마스크막(335)을 형성할 수 있다. 마스크막(335)은 포토리소그래피 공정을 이용하여 패터닝될 수 있다. 마스크막(335)은 예비 보조 게이트 적층체(210B)에 인접한 홀(225)의 일부 내부에 잔류되되, 예비 게이트 적층체(210A)에 인접한 홀(225)의 다른 일부를 개구하도록 패터닝될 수 있다.
도 12b를 참조하면, 마스크막(335)의 표면 및 마스크막(335)에 의해 노출된 블로킹 절연막(231)의 표면을 따라 데이터 저장막(233)을 형성할 수 있다. 이어서, 도 12b에 도시된 마스크막(335)을 제거할 수 있고, 마스크막(335)의 표면을 따라 형성된 데이터 저장막(233)의 일부를 제거할 수 있다. 이를 통해, 도 11d에 도시된 바와 같이, 컷팅된 데이터 저장막(233C)을 제공할 수 있다. 이어지는 후속공정들은 도 11d 내지 도 11g를 참조하여 설명한 공정들과 동일할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 13을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 비트라인에 접속된 채널막에 의해 서로 연결된 셀 스트링(cell string)과 보조 스트링(auxiliary strig)을 포함할 수 있다. 셀 스트링은 채널막의 제1 측부를 따라 적층된 복수의 메모리 셀들을 포함할 수 있고, 보조 스트링은 채널막의 제2 측부를 따라 적층된 복수의 보조 트랜지스터들을 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 독출된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다. 메모리 컨트롤러(1110)는 상술한 메모리 장치(1120)의 복수의 메모리 셀들에 연결된 복수의 워드라인들 중 선택된 워드라인에 프로그램 전압 또는 독출전압을 인가하는 동안, 복수의 보조 트랜지스터들에 연결된 복수의 보조 워드라인들 중 비선택 보조 워드라인에 제1 패스전압을 인가하고, 복수의 워드라인들 중 비선택 워드라인에 상기 제1 패스전압보다 낮은 제1 전압을 인가하도록 메모리 장치(1120)의 동작을 제어할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디램 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 도 13을 참조하여 설명한 메모리 장치(1120)와 동일하게 구성될 수 있다. 메모리 컨트롤러(1211)는 도 13을 참조하여 설명한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
본 발명의 실시 예에 따르면, 채널막의 제1 측부와 제2 측부가 셀 스트링의 채널과 보조 스트링의 채널로 구분되어 이용될 수 있다. 또한, 셀 스트링의 채널로 이용되는 채널막의 제1 측부는 복수의 워드라인들에 의해 제어될 수 있고, 보조 스트링의 채널로 이용되는 채널막의 제2 측부는 복수의 보조 워드라인들에 의해 제어될 수 있다.
본 발명의 실시 예에 따르면, 프로그램 동작 또는 독출 동작 시, 비선택 보조 워드라인에 패스전압을 인가함으로써 프로그램 동작 또는 독출 동작을 수행할 수 있다.
본 발명의 실시 예에 따르면, 프로그램 동작 또는 독출 동작 시, 비선택 워드라인에 인가되는 전압을 패스전압보다 낮게 제어함으로써, 패스전압으로 인한 패스 디스터브(pass disturb)를 방지하거나 줄일 수 있다. 이로써, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
BL, BL1, BL2, 173: 비트라인
CH1, CH2, CH, 141, 241: 채널막
CH_S1 및 CH_S2, 141S1 및 141S2: 채널막의 제1 측부 및 제2 측부
CS1, CS2: 셀 스트링
AS1, AS2: 보조 스트링
MC1 내지 MCn: 메모리 셀
AT1, AT2[1] 내지 AT2[n], AT3: 보조 트랜지스터
30: 전압 공급 회로
DPS, 101: 도프트 반도체 구조
GST, 110A: 게이트 적층체
AGST, 110B: 보조 게이트 적층체
WL1 내지 WLn: 워드라인
AWL1 내지 AWLn: 보조 워드라인
BI, 131, 231: 블로킹 절연막
DS, 133, 233: 데이터 저장막
TI, 137, 237: 터널 절연막
121A, 121B, 121C, 221P: 절연구조

Claims (17)

  1. 비트라인에 접속된 채널막에 의해 서로 연결된 셀 스트링(cell string)과 보조 스트링(auxiliary strig)을 포함하고, 상기 셀 스트링은 상기 채널막의 제1 측부를 따라 적층된 복수의 메모리 셀들을 포함하고, 상기 보조 스트링은 상기 채널막의 제2 측부를 따라 적층된 복수의 보조 트랜지스터들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀들에 연결된 복수의 워드라인들 중 선택된 워드라인에 프로그램 전압 또는 독출전압을 인가하는 동안, 상기 복수의 보조 트랜지스터들에 연결된 복수의 보조 워드라인들 중 비선택 보조 워드라인에 제1 패스전압을 인가하고, 상기 복수의 워드라인들 중 비선택 워드라인에 상기 제1 패스전압보다 낮은 제1 전압을 인가하도록 구성된 전압 공급 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비선택 보조 워드라인은 상기 비선택 워드라인과 실질적으로 동일한 레벨에 배치된 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 전압 공급 회로는,
    상기 선택된 워드라인에 상기 프로그램 전압을 인가하는 동안,
    상기 복수의 보조 워드라인들 중 상기 선택된 워드라인과 실질적으로 동일한 레벨에 배치된 선택된 보조 워드라인에 상기 제1 패스전압보다 낮은 제2 전압을 인가하도록 구성된 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 전압 공급 회로는,
    상기 선택된 워드라인에 상기 프로그램 전압을 인가하는 동안,
    상기 제2 전압으로서 접지전압 또는 양의 전압을 공급하도록 구성된 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 전압 공급 회로는,
    상기 선택된 워드라인에 상기 프로그램 전압을 인가하기 전, 상기 선택된 워드라인에 제2 패스전압을 인가하도록 구성되고,
    상기 제2 전압을 상기 제2 패스전압보다 낮게 공급하도록 구성된 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 전압 공급 회로는,
    상기 선택된 워드라인에 상기 프로그램 전압을 인가하기 전, 상기 선택된 워드라인에 제2 패스전압을 인가하도록 구성되고,
    상기 선택된 워드라인에 상기 프로그램 전압을 인가하는 동안, 상기 제1 전압으로서 접지전압 또는 상기 제2 패스전압보다 낮은 양의 전압을 공급하도록 구성된 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 전압 공급 회로는,
    상기 선택된 워드라인에 상기 프로그램 전압을 인가하기 전, 상기 선택된 워드라인에 제2 패스전압을 인가하도록 구성되고,
    상기 선택된 워드라인에 상기 프로그램 전압을 인가하는 동안, 상기 제1 패스전압을 상기 제2 패스전압보다 높게 공급하도록 구성된 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 전압 공급 회로는,
    상기 선택된 워드라인에 상기 독출전압을 인가하는 동안,
    상기 복수의 보조 워드라인들 중 상기 선택된 워드라인과 실질적으로 동일한 레벨에 배치된 선택된 보조 워드라인에 제2 전압을 인가하도록 구성된 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 전압 공급 회로는,
    상기 선택된 워드라인에 상기 독출전압을 인가하는 동안,
    상기 제2 전압으로서 접지전압 또는 음의 전압을 공급하도록 구성된 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 전압 공급 회로는,
    상기 선택된 워드라인에 상기 독출전압을 인가하기 전, 상기 선택된 워드라인에 제2 패스전압을 인가하도록 구성되고,
    상기 선택된 워드라인에 상기 독출전압을 인가하는 동안, 상기 제1 전압으로서 접지전압 또는 상기 제2 패스전압보다 낮은 양의 전압을 공급하도록 구성된 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 전압 공급 회로는,
    상기 선택된 워드라인에 상기 독출전압을 인가하기 전, 상기 선택된 워드라인에 제2 패스전압을 인가하도록 구성되고,
    상기 선택된 워드라인에 상기 독출전압을 인가하는 동안, 상기 제1 패스전압을 상기 제2 패스전압보다 높게 공급하도록 구성된 반도체 메모리 장치.
  12. 서로 다른 방향을 향하는 제1 측부 및 제2 측부를 포함하는 채널막;
    상기 채널막의 상기 제1 측부를 감싸는 게이트 적층체;
    상기 채널막의 상기 제2 측부를 감싸는 보조 게이트 적층체; 및
    상기 채널막의 상기 제1 측부와 상기 게이트 적층체 사이에 배치되고, 상기 채널막의 상기 제2 측부를 개구하도록 컷팅된 데이터 저장막을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 게이트 적층체 및 상기 보조 게이트 적층체에 의해 중첩된 도프트 반도체 구조; 및
    상기 게이트 적층체 및 상기 보조 게이트 적층체를 사이에 두고 상기 도프트 반도체 구조에 중첩된 비트라인을 더 포함하고,
    상기 채널막의 상기 제1 측부와 상기 제2 측부는 상기 비트라인과 상기 도프트 반도체 구조에 접속된 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 게이트 적층체는 상기 도프트 반도체 구조와 상기 비트라인 사이에 이격되어 적층된 복수의 워드라인들을 포함하고,
    상기 보조 게이트 적층체는 상기 도프트 반도체 구조와 상기 비트라인 사이에 이격되어 적층된 복수의 보조 워드라인들을 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 복수의 보조 워드라인들은 상기 복수의 워드라인들과 실질적으로 동일한 레벨에 배치되고, 상기 복수의 워드라인들로부터 이격된 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 채널막의 상기 제1 측부와 상기 데이터 저장막 사이에 배치되고, 상기 채널막의 제2 측부와 상기 보조 게이트 적층체 사이로 연장된 터널 절연막; 및
    상기 데이터 저장막과 상기 게이트 적층체 사이에 배치되고, 상기 보조 게이트 적층체와 상기 터널 절연막 사이로 연장된 블로킹 절연막을 더 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 게이트 적층체와 상기 보조 게이트 적층체 사이에 배치되고 상기 블로킹 절연막에 접촉된 절연구조를 더 포함하는 반도체 메모리 장치.
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