CN101627436B - 用于最小化闪存存储器nand串中编程干扰的方法 - Google Patents

用于最小化闪存存储器nand串中编程干扰的方法 Download PDF

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Abstract

本发明涉及一种用于最小化闪烁存储器中编程干扰的方法。为了降低不期望从擦除状态进行编程的与非闪烁存储器单元串中的编程干扰，使用局部提升的沟道禁止方案。在该局部提升的沟道禁止方案中，不期望编程的与非串中的所选择的存储器单元和与非串中的其他单元去耦。这使得去耦的单元的沟道被局部提升到在对应字线上升到编程电压时足以禁止F-N隧穿的电压电平。由于高提升效率，应用到与非串中的剩余存储器单元的栅极的传递电压可以相对于现有技术方案下降，从而在允许随机页面编程时最小化编程干扰。

Description

用于最小化闪存存储器NAND串中编程干扰的方法
技术领域
本发明总的涉及非易失性存储器，更具体地，本发明涉及非易失性闪存存储器编程方案。
背景技术
多种类型的消费电子设备产品依赖于用于保持由微控制器执行代码的数据或者软件的一些形式的大容量存储设备。这样的消费电子设备是丰富的，并且包括诸如个人数字助理（PDA）、便携式音乐播放器、便携式多媒体播放器（PMP）和数字照相机的装置。在PDA中，需要大容量存储设备用于保存应用和数据，而便携式音乐播放器和数字照相机需要大量的大容量存储设备用于保持音乐文件数据和/或图像数据。用于这样的便携式电子设备的大容量存储设备的解决方案优选尺寸小、功耗最低并且具有高存储密度。因为诸如静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）的易失性存储器为了保持数据而需要不断地施加电力，所以将对存储器的选择限制到非易失性形式的存储器。如本领域内所公知的，便携式电子设备依赖于具有有限电源供应的电池。因此，优选电源移除之后仍保持数据的非易失性存储器。
虽然许多消费产品使用商用闪存存储器，但消费者在诸如具有微处理功能的蜂窝电话和装置的产品中间接使用闪存存储器。更具体地，通常在消费电子设备中存在的专用集成电路（ASIC）具有集成的闪存存储器而能够使得固件升级。无需多言，由于闪存存储器在尺寸、存储密度和速度方面的最佳折衷，使其成为用于消费电子设备的优选非易失性大容量存储的解决方案，所以闪存存储器用途十分广泛。
图1是现有技术典型的闪存存储器的总的框图。闪存存储器10包括用于控制多种功能的闪存电路的逻辑电路、用于保存地址和数据的寄存器、用于产生所需的编程和擦除电压的高电压电路和用于存取闪存存储器阵列的核心存储器电路。闪存存储器10的所示电路块的功能在本领域内应该是公知的。本领域内的普通技术人员将理解图1中所示的闪存存储器10表示许多可能配置中的一个可能的闪存存储器配置。
读操作是对存储在存储器阵列的特定存储位置（称为地址）的数据的相对直接存取。在对存储器阵列的特定块的写操作之前，该特定块首先必须通过高电压的施加而被擦除。写操作，更精确地称为编程操作，需要谨慎地施加高电压到所选择的存储位置，之后是编程验证操作以确保数据已经被正确编程。此外，由于使用了高电压，所以闪存芯片必须被设计为相对容许对未选择的存储器单元的无意编程。
图2a、2b和2c是存储器单元阵列28中使用的NAND存储器单元串的示意图。图2a是两个NAND存储器单元串的电路示意图。图2b是图2a所示的两个NAND存储器单元串的芯片布局。图2c是图2b所示的一个NAND存储器单元串沿着线A-A’的横截面视图。每个NAND存储器单元串包括32个串联的浮栅存储器单元50（每个连接到各自的字线WL0到WL31）、连接到位线54和第一浮栅存储器单元50之间的串选择晶体管52和连接到公共电源线（CSL）58和最后一个浮栅存储器单元50之间的接地选择晶体管56。串选择晶体管52的栅极接收串选择信号SSL，而接地选择晶体管56的栅极接收接地选择信号GSL。NAND存储器单元串共用公共字线、串选择SSL和接地选择GSL信号线。本领域内公知所示的NAND存储器串的结构和布置。
如前所述，根据本领域内的公知技术，首先擦除存储器阵列的NAND存储器单元串。能够选择性地擦除NAND存储器单元串的每一个块，从而可以同时擦除一个或者多个块。当成功擦除后，所有擦除的浮栅存储器单元50将具有负阈值电压。事实上，所有擦除的存储器单元50被设置为缺省逻辑状态，诸如例如逻辑“1”。编程的存储器单元50其阈值电压将被改变为正阈值电压，因此表示相反的“0”逻辑状态。
图3示出对于擦除的存储器单元和编程的存储器单元的阈值电压（Vt）分布图。由于处理和电压电源变化，擦除的和编程的阈值电压将分布在一个电压范围内。如图3所示，擦除的存储器单元将具有-3V到-1V的负阈值电压，而编程的存储器单元将具有1V到3V的正阈值电压。总的来说，通过施加高电压到单元的栅极同时保持其源极和漏极端子接地来编程该单元。高电场使得存储器单元沟道中的电子穿过栅极氧化物并且嵌入浮栅（公知为福勒-诺尔德海姆（F-N）隧道）中，从而增加了存储器单元的有效阈值电压。
现在参见图2a到2c来简要讨论如何从NAND存储器单元串读出数据。为了从一个存储器单元50读出数据，SSL和GSL二者被设置为例如5V的读出电压（Vread，典型地高于Vcc）来开启串选择晶体管52和接地选择晶体管56。除了要被存取的字线之外的所有字线被设置为例如5V的读出电压（Vread），而要被存取的字线被设为0V。因此，具有低于5V的阈值的所有存储器单元50被开启来耦合具有0V字线的所选择的存储器单元的源极和漏极到位线54和电源线58。如果所选择的存储器单元处于擦除状态（具有负的阈值电压），其将开启，从而耦合位线54到电源线58。另一方面，如果所选择存储器单元处于编程状态（具有正的阈值电压），其将不开启，从而将位线54与电源线58隔离。随后通过读取放大器来检测电流的存在或者不存在。
如果擦除的和编程的阈值电压保持在他们各自的范围内，则前述读出方案将可靠地存取存储器单元数据。但是，所描述的情况是理想状态，并且在存储器单元被编程时擦除和编程的存储器单元的阈值电压可能移位。
编程典型地通过页面完成，意味着连接到同一字线的块中的所有的存储器单元50被选择在同时通过写数据（逻辑“0”）被编程。剩余的存储器单元因此在编程期间未被选择。由于在编程之前存储器单元开始于擦除状态（逻辑“1”），仅有将以逻辑“0”被编程的存储器单元经受必须的高电场以促进F-N隧穿。但是，由于存储器阵列的物理连接，沿着同一字线的所有的存储器单元接收同样的高电压编程电平。结果，有可能擦除的存储器单元将具有它们无意地被移位的阈值电压。这被称为编程干扰，其在闪存存储器领域内公知。
因此，编程禁止方案被用于阻止无需从擦除状态改变的那些存储器单元被编程到逻辑“0”状态。目前存在可以使用的两种公知的编程禁止方案。第一种是基本禁止方案并且第二种是自提升禁止方案。表1概述了对于两种方案施加到图2a中的相关信号线的电压。假设连接到WL27的所有存储器单元50被擦除到逻辑“1”状态，并且BL0=“0”和BL1=“1”的数据被写到字线WL27存取的存储器单元50。
表1
 基本禁止  自提升禁止
 BL0  0V（VSS）  0V（VSS）
 BL1  VPI（例如8V）  VCC（例如2.5V）
  WL27   VPGM（例如18V）  VPGM（例如18V）
  WL0-WL26，WL28-WL31   VPASS（例如10V）  VPASS（例如10V）
  SSL   VPASS（例如10V）  VCC（例如2.5V），随后0V
  GSL   0V（VSS）  0V（VSS）
对于基本禁止方案，VPGM被设置为足够高的编程电压来引起所选择单元上以0V漏极电压的F-N隧穿。VPASS被设置的足够高以使所选择串中的未选择单元晶体管呈现传导性而不考虑其编程状态，并且传递VPI到不期望编程的存储器单元。同时，VPASS应该不够高来启动未选择单元上的F-N隧穿。由于连接到WL27的存储器单元的沟道中的VPGM和VPI之间的电压差值现在很小，所以VPI是BL1上的禁止电压，其设置的足够高来禁止连接到WL27的选择的单元上的F-N隧穿。
基本禁止方案存在一些问题。在编程操作期间由内部高电压发生器提供VPI，并且需要大容量电荷泵来供应VPI到高电容位线。这导致功耗和芯片尺寸显著增加，而二者是很不期望的。连接到位线的页面缓冲器必须现在被配置用于高电压操作来提供VPI到位线。高电压晶体管大于一般的电压晶体管，其增加页面缓冲器尺寸并且相应地增加芯片尺寸。由于需要将高电容位线使用具有限制电流源的片上电压发生器充电到VPI，则降低了编程速度。
自提升禁止方案解决了基本禁止方案的问题。随着SSL晶体管52开启并且GSL晶体管56关闭，0V或者接地电压被施加到位线BL0，而诸如VCC的高电压被施加到位线BL1。0V位线（如BL0中）将相关联的NAND串的沟道接地。当编程电压VPGM被施加到所选择单元的栅极，栅极和沟道之间的大的电位差导致电子F-N隧穿到浮栅上，从而编程该单元。在编程禁止的单元中，BL1开始预充电相关的沟道到VCC电压。当WL27的电压上升到VPGM并且剩余的字线达到VPASS，通过控制栅、浮栅、沟道和本体的串行容量被耦合，并且沟道电位被自动提升。
该提升发生在耦合的沟道电压上升到Vcc-Vth（Vth为SSL晶体管的阈值电压）时。在此时，SSL晶体管52关闭并且沟道变成浮置节点。已经计算出浮沟道电压上升到大约栅极电压的80%，其足够高到阻止F-N隧穿发生。
但是，编程干扰仍旧发生。特别是，如果VPASS被设置得过高，由于VPASS和0V沟道之间的电压的相对高的差值，使得耦合到BL0的擦除的单元可以被无意地软编程到逻辑“0”状态。另一方面，如果VPASS被设置的过低，连接到WL27并且耦合到BL1的擦除的存储器单元不可以接收足够的沟道提升来禁止F-N隧穿。
不幸的是，随着由于半导体制造技术的发展而不断地缩小，功率源VCC也降到一个较低的水平。这对于自提升禁止方案是不利的。这是由于NAND单元串沟道在由VPGM和VPASS自提升之前被开始预充电到SSL晶体管52的Vcc-Vth，并且提升的电压主要受预充电电压Vcc-Vth影响。此外，为了获得较高的封装密度，设计者增加每一NAND串中的存储器单元的数量。因此，相对于具有16个存储器单元50的NAND串，图2a到2c中示出的32个存储器单元的NAND串经受两倍于16个存储器单元的NAND串的许多的编程干扰周期。
因此，在编程操作期间编程的和擦除的存储器单元的阈值可以被无意移位。图4示出对于编程干扰的擦除的存储器单元和编程的存储器单元的阈值电压（Vt）的分布图。实线对应最初表示在图3中的阈值分布，而虚线示出由于编程干扰而移位的阈值分布。该移位可以是由于单元被干扰的积累数量的次数，或者是单个编程干扰事件。由于移位的阈值可以影响读出操作，所以这很成问题。对于读出操作如前所述，所选择的存储器单元50的栅极被驱至0V，而未选择的存储器单元在其栅极接收读出电压Vread，而未存取的存储器单元其栅极被驱至读出电压Vread。如图4中所示，0V电平不能启动阈值电压移位到0V之上的那些单元。此外，其阈值被移位至Vread电压之上的未选择的单元将保持关闭，从而将存取的存储器单元与其对应位线隔离。
用于最小化编程干扰的一个技术是用来降低VPASS的电压电平。这在闪存存储器上引入操作限制，从而，NAND串的存储器单元必须在顺序模式中编程，从离位线最远的存储器单元开始。在此方案中，要编程存储器单元（选择的页面）和位线接触之间的NAND串中的所有存储器单元必须处于擦除状态。因此较低的VPASS电压可以被用于未选择的单元来确保位线电压可以被耦合到NAND串中的选择的存储器单元。不幸的是，由于选择的存储器单元和位线接触之间的编程的存储器单元（例如具有高于VPASS的Vth）将阻止位线电压达到选择的存储器单元，所以不能执行随机的页面编程操作。该随机页面编程禁止导致特定应用中的多种限制和性能降低。
因此，期望提供一种编程禁止方案来最小化NAND闪存存储器单元中的编程干扰。更具体地，期望提供一种编程禁止方案，其中VPASS电压电平可以被降低用于最小化不期望编程的未选择的存储器单元中的编程干扰，同时最大化不期望编程的所选择的存储器单元的提升的沟道电压。
发明内容
本发明的目的是用来消除或者减轻先前闪存存储器编程干扰禁止方案的至少一个缺陷。更具体地，本发明的目的是提供一种NAND闪存存储器编程干扰禁止方案来最小化随机编程操作期间的未选择的存储器单元的传递干扰。
在第一方面，本发明提供一种用于最小化NAND串中编程干扰的方法。所述NAND串包括选择的存储器单元、所述选择的存储器单元和位线之间的上部存储器单元、所述选择的存储器单元和电源线之间的下部存储器单元、以及用于耦合存储器单元到所述位线的串选择晶体管。所述方法包括：耦合电压电平到所述NAND串；预充电所述选择的存储器单元和所述上部存储器单元的沟道；并且局部提升所述选择的存储器单元沟道。所述电压电平对应于来自所述位线的编程禁止数据。在所述电压电平被耦合到所述NAND串的沟道之后，所述选择的存储器单元和所述上部存储器单元的所述沟道被预充电到初级提升的电压电平。在所述沟道被预充电之后，所述选择的存储器单元沟道被局部提升到次级提升的电压电平，所述次级提升的电压电平高于所述初级提升的电压电平。
根据第一方面的实施例，对应于编程禁止数据的所述电压电平在第一时间周期内被耦合到所述位线，在所述第一时间周期之后的第二时间周期内预充电所述沟道，在所述第二时间周期之后的第三时间周期内局部提升所述选择的存储器单元沟道，并且局部提升的步骤包括将连接到所述选择的存储器单元的选择的字线驱至编程电压电平。在本实施例的一方面，所述耦合的步骤可以包括在所述第一时间周期内将所述串选择晶体管驱至第一电压电平，随后在第二时间周期中将所述串选择晶体管驱至去耦电压电平。所述去耦电压电平可以低于所述第一电压电平。在本实施例的另一方面，所述预充电的步骤可以包括将所述选择的字线和连接到所述上部存储器单元的上部字线驱至第一传递电压电平。所述第一传递电压可以具有用于有效地最小化所述上部存储器单元中的编程干扰并最大化所述初级提升的电压电平的值。所述第一传递电压可以低于10伏特，但是也可以使用7伏特的传递电压。
在本实施例的又另一方面，其中，所述局部提升的步骤包括电关闭与所述选择的存储器单元相邻的所述上部存储器单元。所述电关闭的步骤可以包括将与所述选择的字线相邻的上部字线从所述第一传递电压电平降低到去耦电压电平，而所述选择的字线被驱至编程电压电平。可替代地，在与所述选择的存储器单元相邻的所述上部存储器单元被关闭之后，将所述选择的字线可以驱至编程电压电平。更具体地，在所述上部字线开始向所述去耦电压下降之后的一个延迟时间，所述选择的字线可以被驱至编程电压。可替代地，所述电关闭的步骤可以包括将除了与所述选择的字线相邻的上部字线之外的所述上部字线从所述第一传递电压电平上升到第二传递电压，而所述选择的字线被驱至所述编程电压电平，并且与所述选择的字线相邻的所述上部字线可以保持在所述第一传递电压电平。
在本实施例的又另一方面，所述预充电的步骤可以包括将连接到所述下部存储器单元的下部字线驱至第二传递电压，其中所述第二传递电压小于所述第一传递电压。所述局部提升的步骤可以包括将与所述选择的字线相邻的下部字线从所述第二传递电压降低到关闭电压电平，而所述选择的字线被驱至所述编程电压电平。可替代地，所述预充电的步骤可以包括将连接到所述下部存储器单元的除了与所述选择的字线相邻的下部字线之外的下部字线驱至第二传递电压，在第一时间周期、第二时间周期和第三时间周期期间与所述选择的字线相邻的下部字线保持在关闭电压电平。在所有之前的实施例中，编程电压电平可以以预定电压步幅被反复增加，而保持所述第一传递电压电平和所述第二传递电压电平。
在第二方面，本发明提供一种用于最小化闪存存储器NAND串中编程干扰的方法。所述NAND串可以具有选择的存储器单元、所述选择的存储器单元和位线之间的上部存储器单元、所述选择的存储器单元和电源线之间的下部存储器单元、以及用于耦合存储器单元到所述位线的串选择晶体管。所述方法包括：a）在第一时间周期内驱动所述串选择晶体管用于耦合所述位线的数据电压到所述NAND串；b）在第二时间周期内以传递电压电平来驱动所述上部存储器单元和所述选择的存储器单元；c）在第三时间周期内驱动所述选择的存储器单元到编程电压电平；和d）在所述第三时间周期内电关闭与所述选择的存储器单元相邻的所述上部存储器单元。
根据第二方面的实施例，所述驱动上部存储器单元的步骤包括在所述第二时间周期内以第二传递电压电平驱动除了和所述选择的存储器单元相邻的下部存储器单元之外的所述下部存储器单元，其中所述第二传递电压电平低于所述传递电压。所述电关闭的步骤可以包括在所述第三时间周期内将与所述选择的存储器单元相邻的上部存储器单元从所述传递电压电平驱至去耦电压，而所述选择的存储器单元被驱至所述编程电压电平。在与所述选择的存储器单元相邻的所述上部存储器单元开始被驱至去耦电压之后的一个延迟时间，所述选择的存储器单元可以被驱至所述编程电压电平。可替代地，所述电关闭的步骤可以包括在所述第三时间周期内将除了与所述选择的存储器单元相邻的上部存储器单元之外的所述上部存储器单元从所述传递电压驱至第二传递电压，其中所述第二传递电压大于所述传递电压。编程电压电平可以以预定电压步幅被反复增加，而保持所述传递电压电平和所述关闭电压电平。
根据另一实施例，所述下部存储器单元可以在所述第二时间周期期间被驱至0V，并且所述驱动上部存储器单元的步骤可以包括在所述第二时间周期内以第二传递电压电平驱动所述下部存储器单元，所述第二传递电压电平低于所述传递电压。和所述选择的存储器单元相邻的下部存储器单元可以在所述第三时间周期内以关闭电压电平驱动。
对本领域普通技术人员来说，通过结合附图阅读本发明具体实施例的下面描述，本发明的其他方面和特征将变得清楚。
附图说明
参考附图，将仅通过示例方式来描述本发明的实施例，其中：
图1是典型的闪存存储器的框图；
图2a是两个NAND存储器单元串的电路图；
图2b是图2a所示的两个NAND存储器单元串的平面布局；
图2c是图2b所示的一个NAND存储器单元串沿着线A-A’的横截面图；
图3是擦除的存储器单元和编程的存储器单元的阈值电压（Vt）分布图；
图4是擦除的存储器单元和编程的存储器单元在编程干扰之后的阈值电压（Vt）分布图；
图5是根据本发明的实施例说明总的编程禁止方法的流程图；
图6是根据本发明的实施例说明总的编程禁止方法的实施例的流程图；
图7a是根据本发明的实施例的编程禁止方法期间示出应用栅极电压的NAND串的简化横截面视图；
图7b是进一步说明应用到图7a的NAND串的电压时序的时序图；
图8是说明根据本发明的实施例的编程禁止时序的时序图；
图9是说明根据本发明的另一个实施例的编程禁止时序的时序图；
图10为说明图7b被修改的以最小化沟道泄漏的编程禁止时序的时序图；
图11是说明图7b被修改的以最大化局部次级提升的电压电平的编程禁止时序的时序图；
图12是说明根据本发明的另一个实施例的编程禁止时序的时序图；
图13是根据本发明的实施例的示出应用栅极电压的NAND串的简化横截面图；
图14是进一步说明应用到图13的NAND串的电压时序的时序图；
图15是根据本发明的实施例的示出应用栅极电压的NAND串的简化横截面图；
图16是进一步说明应用到图15的NAND串的电压时序的时序图。
具体实施方式
总的来说，本发明提供一种用于最小化闪存存储器中编程干扰的方法和系统。为了降低NAND闪存存储器单元串中的编程干扰，期望没有自所擦除的状态的编程，使用了局部提升的沟道禁止方案。在局部提升的沟道禁止方案中，不期望编程的NAND串中的选择的存储器单元和NAND串中的其他单元局部去耦。这允许所去耦的单元的沟道被局部提升到足以在对应字线上升到编程电压时禁止F-N隧穿的电压电平。由于高的提升效率，应用到NAND串中的剩余的存储器单元的栅极的传递电压可以相对于现有技术方案下降，使得最小化编程干扰，而允许随机页面编程。
图5是说明根据本发明的实施例的总的编程禁止方法的流程图。应该理解当一个NAND串的选择的存储器单元被编程时，另一个NAND串的选择的存储器单元可以被禁止编程。在步骤100用编程禁止电压偏置位线，其对应逻辑“1”状态。随后在步骤102，NAND串的沟道被预充电到初级提升的电压电平。这可以通过驱动所有的字线到传递电压来实现。在步骤104，当对应的字线被驱至编程电压时，选择的存储器单元的沟道被局部提升到次级提升的电压电平。这可以通过控制与选择的存储器单元直接相邻的存储器单元的字线电压使选择的存储器单元与其余的NAND串去耦或者隔离来实现。对于要禁止编程的NAND串，其对应于局部提升阶段，其中，选择的存储器单元的沟道被提升到足以禁止F-N隧穿的电平。时序在步骤106结束，其中所有的字线和诸如SSL的选择线被驱至0V。
图6是说明图5所示的编程禁止方法的实施例的流程图。在本实施例中，上部字线是指选择的存储器单元和位线之间的那些字线和存储器单元，而下部字线是指选择的存储器单元和电源线之间的那些字线和存储器单元。图6所示的编程禁止方法在步骤200开始，其中使用禁止电压或者编程电压偏置位线。在这里讨论的例子中，假设位线被驱至VCC的禁止电压。在步骤202，选择的字线和上部字线被驱至第一传递电压。该第一传递电压足够高，可以开启对应于上部字线的每一个存储器单元，而无需考虑其编程的或者非编程的状态。与步骤202并行发生，在步骤204，下部字线被驱至第二传递电压。根据本发明的实施例，第一传递电压和第二传递电压可以互相相同，或者第二传递电压可以小于第一传递电压。随后在步骤206，选择的字线被驱至编程电压，之后步骤208的隔离操作用于将选择的存储器单元和NAND串的未选择存储器单元去耦。如下所述，存在不同的技术用于隔离选择的存储器单元。根据本发明的另一个实施例，可以关闭连接到下部字线的存储器单元，用于降低来自选择的存储器单元的电荷泄漏。
图7a是NAND串300的简化横截面图，类似于图2b中所示。NAND串300包括：其栅极被连接在字线WL0至WL31的存储器单元302；用于将NAND串300耦合到位线306的串选择晶体管304；用于将NAND串300耦合到电源线310的接地选择晶体管308。NAND串300形成在PP-阱，而该PP-阱本身形成在P-衬底的N-阱中。NAND串存储器单元晶体管的源极/漏极区是n+扩散区。
图7a包括注解，用来示出根据本发明的实施例的应用到指定字线的相对电压电平。注意到在物理结构上NAND串保持与现有技术相同。在图7a所示的例子中，假设连接到WL29的存储器单元被选择用于编程，并且要被编程的数据为逻辑“1”状态。由于擦除状态是逻辑“1”，所以禁止编程。图7b是进一步说明应用到图7a中的电压时序的时序图。
时间周期T1是初始状态，其中所有存储器单元302的栅极、信号SSL和信号GSL被偏置为0V，而用于编程存储器单元和用于禁止编程存储器单元的位线电压被施加。CSL可以被偏置为0V或者VCC，但是在本例中可以优选偏置为VCC来最小化泄漏。在本例中，位线306被偏置为VCC。在时间周期T2，信号SSL被偏置为VCC，用于耦合位线电压到NAND串300。在图7a所示的NAND串300中，串选择晶体管304由于其连接到位线306的漏极端子和其栅极都被偏置为VCC，所以串选择晶体管304电关闭。更具体地，串选择晶体管304一旦其源极上升到大约VCC减去晶体管的阈值电压，则串选择晶体管304将关闭。时间周期T1和T2对应于图5中的步骤100。在时间周期T3期间，对应于图5中的步骤102，所有的字线（上部、下部和选择字线）被驱至传递电压V2，其中V2被选择大于VCC。这将有效地提升NAND串300的整个沟道到初级提升电压。在时间周期T4的开始，选择的字线WL29上升到编程电压V1，而相邻的字线WL28和WL30下降到去耦电压V3。这分别对应于图5中的步骤104和106。V1的电压电平被设置大于V2，并且V3的电压电平被设置低于V1和V2。
将WL28和WL30的字线电压下降到V3的另一个优点是来补偿连接到WL29的控制栅极和耦合到WL28和WL30的浮栅之间的电容耦合。随着WL29被驱至V1，电容耦合效应可以增加浮栅电压，从而增加与选择存储器单元直接相邻的存储器单元中的传递干扰的可能性。因此，字线电压下降到V3将降低浮栅电压。
在图7a所示的实施例中，应该根据以下标准选择V1、V2和V3的电压电平。V1应该是足够高的电压电平来促进耦合到偏置为0V的位线的存储器单元中的F-N隧穿。V2的电压电平应该被选择满足以下三个标准。第一，V2应该足够高到确保未选择的单元的沟道被设置为导通的。第二，对于WL28和WL30在时间周期T4期间当电压V2下降到电压V3时，连接到WL28和WL30的存储器单元关闭并且在时间周期T4期间保持关闭。这是所获得的局部去耦效应。第三，当选择的字线WL29从电压V2上升到编程电压V1时，选择的单元的沟道可以被提升到期望的电压，也就是次级提升的电压电平。V3的电压电平应该足够高到传递0V位线电压通过未选择的单元到达所选择单元的漏极，而足够低到基本关闭与选择的单元（连接到WL29）直接相邻的存储器单元（连接到WL28和WL30）的沟道。
本编程禁止方案的显著的优点在于V2的电压电平相对于现有技术的模拟VPASS的电压被降低，以最小化未选择的存储器单元中的编程干扰，而要足够高，以通过先前已经被编程为逻辑“0”状态的未选择的存储器单元在位线上传递0V。
既然电压V1、V2和V3的相对电平以及其应用时序已经根据本发明的一般实施例描述，以下是可以使用的示例值的描述。表2列出基于特定处理技术的图7a所示实施例的示例电压值。
表2
使用这些值，可以计算对于NAND串沟道300的初级提升电压电平和对于不期望编程的所选择的存储器单元的次级提升的电压电平。由于VCC的栅极电压和VCC的漏极电压（连接到位线306），串选择晶体管304在其源极端子达到VCC-Vth时被电关闭。因此，VCC-Vth_ssl是用于沟道提升的初始沟道电压Vich（即，起始电压）。
根据以下公式（1）计算沟道的初级提升的电压电平（Vprimary）：
（1）Vprimary=Vich+γ*(Vunsel-Vthc-Vich),
其中，Vunsel是应用到未选择的存储器单元的栅极电压，并且Vich=VCC-Vth_ssl。
根据以下公式（2）计算所选择的存储器单元的次级提升的电压电平Vsecondary：
(2)Vsecondary=Vich+γ*(Vsel-Vthc-Vich)，
其中，Vsel是应用到所选择的存储器单元的栅极电压，并且Vich=VCC-Vth_ssl。
公式（2）中的Vsecondary可以由下面公式（3）替换表示：
(3)Vsecondary=Vprimary+γ*(Vsel-Vunsel),如果Vunsel>Vthc+Vich并且Vsel>Vunsel。
图7b的时序图的描述跟随着表2的示例值的应用。将位线306设置为2.5V（VCC），在时间周期T2期间信号SSL上升到2.5V（VCC）将导致NAND串300的沟道电压上升到大约1.7V的Vich。当所有的字线在时间周期T3期间上升到7V（V2）时，NAND串300的沟道上升到初级提升的电压电平，即：
Vprimary=1.7V+0.8*(7V-3V-1.7V)=3.54V
在时间周期T4期间，选择的字线上升到18V（V1），而两个相邻的未选择的字线WL28和WL30下降到5V（V3）。由于除了连接到WL28和WL30的存储器单元的未选择单元在T3期间保持3.54V的提升的沟道电压，连接到WL28和WL30的存储器单元随着所选择的单元的栅极上升到18V（V1）而电关闭。因此，所选择的单元的沟道和其余NAND串300去耦，并且所选择的单元的沟道提升被局部化。局部化的沟道提升比现有技术沟道提升方案更有效，从而提供更高的提升的沟道电压。结果次级提升的电压电平近似为：
Vsecondary=3.54V+0.8(V1-V2)=12.34V
因此，该次级提升的电压电平足够高到禁止所选择的单元被编程。也就是，次级提升电压足够高使得所选择单元在18V的V1编程电压之下保持其擦除状态。在所描述的实施例中，次级提升的电压电平对编程电压V1的比率至少大约是70%。
由于相邻的存储器单元可以被关闭来将所选择的存储器单元和其余的NAND串去耦，所以前述编程禁止时序应用于任意选择的具有相邻存储器单元的存储器单元。但是，NAND串300包括连接到不具有第二相邻存储器单元的字线WL0和WL31的末端存储器单元。以下讨论每个末端存储器单元被禁止编程时的编程禁止时序。
图8是说明当连接到字线WL31的存储器单元被驱至编程电压V1时的编程禁止时序的时序图。与连接到WL31的存储器单元直接相邻的是连接到WL30的存储器单元，并且串选择晶体管304连接到信号SSL。在图7b的时序中，在时间周期T2期间位线306被偏置到VCC并且SSL上升到VCC。随着耦合的沟道电压上升到VCC-Vth_ssl，串选择晶体管304最终关闭。在时间周期T 3期间，所有的字线上升到V2以将NAND串300的沟道上升到初级提升的电压电平。字线WL31上升到V1并且在时间周期T4期间字线WL30下降到V3以关闭各自的存储器单元。由于串选择晶体管304已经被关闭，连接到WL31的存储器单元和NAND串300去耦，并且其沟道被局部提升到次级提升的沟道电压电平。
图9是说明当连接到字线WL0的存储器单元被驱至编程电压V1时的编程禁止时序的时序图。与连接到WL0的存储器单元直接相邻的是连接到WL1的存储器单元，并且接地选择晶体管308连接到信号GSL。在时间周期T1的初始状态下，GSL被偏置为0V，而位线306被偏置为VCC。在时间周期T2期间SSL上升到VCC，并且在时间周期T3期间所有的字线上升到V2，以将NAND串300的沟道上升到初级提升的电压电平。字线WL0上升到V1并且在时间周期T4期间字线WL1下降到V3以关闭各自的存储器单元。由于接地选择晶体管308已经被关闭，连接到WL1的存储器单元和NAND串300去耦，并且其沟道被局部提升到次级提升的沟道电压电平。
如图7b到图9中所示，不期望编程的NAND串中的所选择的存储器单元可以通过控制时序和应用到未选择存储器单元与选择的晶体管的电压，来与其余的NAND存储器单元去耦。
在图7b到图9中的时间周期T3期间，NAND串300的沟道可以通过WL31和串选择晶体管304之间的电容性耦合来泄漏电荷到位线。这可以有效降低初级提升的电压电平。因此，根据本发明的实施例，信号SSL可以从VCC降低到泄漏最小电压V4。例如，对于图7a中示出的NAND串300，V4可以是1V。通过将SSL下降到V4，串选择晶体管304的沟道对于泄漏电荷到位线306变得更有阻抗性。V4可以被选为足以传递位线上0V电平到要编程的所选择的存储器单元的电平。
图10为说明图7b中的编程禁止时序被修改来最小化沟道泄漏的时序图。在时间周期T1的初始阶段，所有存储器单元302的栅极、信号SSL和信号GSL被偏置为0V，而位线电压（VCC）被应用并且CSL被偏置为VCC。在时间周期T2，信号SSL被偏置为VCC用于耦合位线电压到NAND串300。在图7a中示出的NAND串300中，因为串选择晶体管304的连接到位线306的漏极端子和其栅极都被偏置到VCC，所以串选择晶体管304被关闭。更具体地，一旦串选择晶体管304的沟道上升到大约VCC减去晶体管的阈值电压，则串选择晶体管304将关闭。在时间周期T3期间，所有的字线被驱至传递电压V2，用于将NAND串300的全部沟道提升到初级提升的电压。但是，为了最小化至位线306的初级提升的电压的泄漏，随着字线被驱至V2，SSL下降到电压V4。在时间周期T4的开始，所选择的字线WL29被升到编程电压V1，而相邻字线WL28和WL30被下降到去耦电压V3。可以在图8和图9中所示的具有等同效应的编程禁止时序中使用下降到泄漏最小化电压V4的SSL电压。
根据本发明的另一个实施例，所选择的不期望编程的存储器单元的局部次级提升的电压电平可以进一步增加。在图7a到图10中示出的之前编程禁止时序实施例中，所有的字线在时间周期T3期间被驱至V2传递电压，之后，仅有选择的字线从V2被驱至编程电压V1。当V2和V1之间的差值被最大化时，可以最大化局部次级提升的电压电平。因此，根据本发明的实施例，对于所选择的字线，V2的电压电平相对于之前示出的编程禁止时序被降低。
图11是说明图7b中的编程禁止时序被修改来最大化被禁止编程的所选择的晶体管的沟道中的局部次级提升电压电平的时序图。在所示时间周期T3期间，除了所选择的字线WL29，所有的字线被驱至V2传递电压，WL29被驱至较低的V5电压。紧接着在时间周期T4中，WL29被驱至编程电压V1。对于图7a所示的NAND串300，例如，V5可以被设置为5V的电压电平。注意，选择V5足以高使得在时间周期T3期间确保所选择的单元的沟道的导通。因此，由于V5和V1之间的差值大于V2和V1之间的差值，所以在所选择的存储器单元中可以获得更高的局部次级提升的电压电平。这称为高差值局部提升方案。
随后的关系表达总结了在本发明之前所述实施例中使用的电压电平的相对限制条件。
(1)V3<V2<V1
(2)0V<V4<V3
(3)0V<V5<V2
实际值依赖于存储器单元和晶体管几何构型以及使用的工艺。V1是足以导致F-N隧穿的编程电压。V2是传递电压，i）足够高用于使存储器单元传导；ii）足够高使得下降到V3将与其连接的存储器单元关闭；iii）足够高使得增加到V1将所选择的存储器沟道局部提升到期望的次级提升电压电平。V2可以大于VCC。V3足够高到传递0V位线电压，并且应该至少和编程的存储器单元的最坏情况的阈值电压一样高。例如，在表1中，如果Vthc为3伏特，则V3应该至少为3伏特。
在图7b到图11中已经示出根据本发明的实施例的不同的编程禁止时序。实施例已经被示出在编程操作期间用于降低泄漏或者用于增加次级提升的电压电平。这些实施例可以被组合在一起来获取每一个单个方案已经提供的所有的益处。如在图12的时序图中所示，SSL信号可以在时间周期T3期间被降低到泄漏最小化电压V4，而所选择的字线WL29在时间周期T3期间可被设置为降低的传递电压V5。
在之前描述的实施例中，SSL信号可以被降低到泄漏最小化电压V4，以最小化至位线306的电荷泄漏，从而在将所选择的存储器单元沟道局部提升到次级提升的电压电平之前最大化提升的沟道电压。在局部提升期间，一些电荷可以从所选择的存储器单元的沟道通过其两个直接相邻的存储器单元泄漏。这是由将相邻单元的字线从V2下降到V3造成的，其降低了他们各自存储器单元的沟道电压。因此，当仍旧关闭时，一些电荷将泄漏到连接到下部字线的其他存储器单元。
根据本发明的降低电荷泄漏实施例，下部字线使用不同于上部字线的电压驱动，用于降低从所选择的存储器单元的局部提升的沟道产生的电荷泄漏。在图13中示出此方案的一个实施例。
图13示出图7a中所示的同样的NAND串300，并且包括注解，用来示出应用到指定字线的相对电压电平。应用到所选择的字线WL29和上部字线WL30与WL31的电压可以与之前所示并描述的图7a的实施例相同。在本实施例中，下部字线WL0-WL28被驱至传递电压V6，并且直接相邻的字线WL28随后下驱至低电压电平。例如，低电压可以是0V、0.1V、0.2V。
图14是根据当前所述实施例说明编程禁止时序的时序图。在时间周期T1和T2期间的时序与之前描述的图7b中相同。在时间周期T3，上部字线WL30-WL31以及所选择的字线被驱至第一传递电压V2。下部字线WL0-WL28被驱至第二传递电压V6。在另一个实施例中，第二传递电压V6低于第一传递电压V2，但是高于编程的存储器单元的阈值。因为电荷在遍及NAND存储器单元串的整个沟道中被分布或者共享，所以仍旧产生初级提升的电压。在时间周期T4的开始，所选择的字线WL29上升到编程电压V1，而上部相邻字线WL30被降到去耦电压V3。另一方面，下部相邻字线WL28被降到关闭电压0V。现在开始讨论前述时序和电压电平的效应。
如果连接到WL28的存储器晶体管已经使用正阈值被编程，则当WL28降至诸如0V的正阈值之下时存储器晶体管关闭。另一方面，如果存储器单元仍被擦除（负阈值），则甚至0V的关闭电压可以开启存储器单元。但是，由于第二传递电压V6应用到下部字线，下部存储器单元的沟道被提升到较低的初级提升的电压。因此，连接到WL28的存储器单元的源极端子（漏极端子连接到选择的存储器单元）为正，从而关闭存储器单元。通过关闭从所选择的晶体管的提升的沟道到下部存储器单元的泄漏路径，进一步提高局部提升效率。本领域内的普通技术人员可以理解关闭电压不限于0V，并且可以使用任意低电压，其有效地最小化通过连接到WL28的存储器单元的电荷泄漏。
根据可替代实施例，在时间周期T4的开始，串选择信号SSL可以被降到V4，如以SSL轨迹中的虚线示出，并且在时间周期T3期间，WL28可以被设置为保持在关闭电压，如以WL28轨迹中的虚线示出。保持相邻下部字线（诸如所述实施例中的WL28）在关闭电压的优点包括电压消耗和耦合电容的下降。由于字线驱动器不需要对字线进行升压和降压，所以降低了电压消耗。当减小字线间距来提高存储器阵列封装密度时，相邻字线之间的电容性耦合将随着字线的升压和降压而变得更加显著。由于相邻下部字线在时间周期T3和T4之间不改变，所以降低了电容性耦合。第二传递电压V6可以是低电压，诸如用于闪存读出操作的读出电压电平，并且低于V3。
图15是本发明的另一个实施例，结合了之前实施例中的一些特征。图15示出图13中所示的同样的NAND串300，并且包括标号以示出应用到指定字线的相对电压电平。更具体地，本例子使用了图13的电荷泄漏降低方案，图11的多种高差值局部提升方案和新的去耦方案。在新的去耦方案中，使用之前所建立的电压来控制NAND串300的第一和第二上部相邻存储器单元，用来将所选择的存储器单元和NAND串300去耦。
图16是根据当前描述实施例说明编程禁止时序的时序图。图16示出WL29的相对时序变化，以及WL29的可替代传递电压，这些将在下面描述。时间周期T1和T2期间的时序和之前描述的图13中相同。在时间周期T3，所有的上部字线（本例中的WL30和WL31）和所选择的字线WL29被驱至去耦电压V3。事实上，在时间周期T3中使用V3作为第一传递电压。其间，下部字线被驱至第二传递电压V6，包括相邻下部字线WL28保持在默认关闭电压电平（例如0V）。因此，此时NAND串300的沟道实际上被局限在连接到WL29-WL31的存储器单元，其被提升到初级提升的电压。
在时间周期T4的开始，选择的字线WL29上升到编程电压V1，而上部相邻字线WL31保持在V3。大约在同一时间，除了上部相邻字线WL31之外的所有上部字线被上驱至第一传递电压V2。在此实施例中，当WL29上升到V1并且WL31上升到V2时，连接到WL30的存储器单元被电关闭，并且在时间周期T4，WL28下降到关闭电压。在可替代实施例中，在时间周期T4的开始，串选择信号SSL可以被降到V4，如以SSL轨迹中的虚线示出。以下关系表达式概述了图13到图16的实施例中使用的电压电平的相对限制条件。
(1)V3<V2<Vl
(2)0V<V4<V3
(3)0V<V6≤V3
因此，由于低电压电平应用到下部存储器单元的栅极，所以事实上不存在下部存储器单元所经受的传递干扰。
在图16中，在时间周期T3期间，WL29可以被初始设置为V3来增加V3和V1之间的电压差值，并且来提供类似于图11的实施例可获取的高差值局部提升。可替代地，通过在时间周期T3期间保持WL29在0V并且随后在时间周期T4期间直接驱动WL29到V1可以最大化局部提升。这通过虚线400示出。注意到连接到WL29的存储器单元是具有负阈值电压的擦除的单元。
之前所示时序图意于示出对于指定电压应用到选择的和未选择的字线的一般时序关系。但是，将选择的字线从第一传递电压（或者0V）驱动到编程电压（V1）和直接相邻字线的控制之间的相对时序可以如下进一步得到改善。例如，参见图10，选择的字线WL29可以被驱至V1，同时相邻字线WL28和WL30下降到V3。换句话说，选择的存储器单元在应用V1编程电压时与其余的NAND存储器单元去耦。在WL29转变到V1的开始部分期间，在这些相邻存储器单元被电压V3完全关闭之前，由于WL29提升引起的一些电荷将通过相邻存储器单元泄漏。
为了在时间周期T4期间最大化所选择的存储器单元的局部提升效率，在所选择的存储器单元与其他存储器单元去耦之后不久所选择的字线可以被驱至V1。例如在图16的实施例中，WL29可以保持在V3，直到WL28达到0V之后，如轨迹402中所示出。更具体地如图16中所示，在WL28开始下降到0V之后的一个延迟时间td之后WL29可以被驱至V1。延迟时间td可以是任意预设值。对于在时间周期T3期间WL29保持在0V的实施例，WL29可以保持在0V，直到延迟时间td之后WL28达到0V之后，如轨迹404中所示出。本领域内的普通技术人员会理解选择的字线和其他的字线之间的相对时序可按需求配置，来最小化电荷泄漏或者最大化局部沟道提升。
在之前的实施例中，V2是优化用于最小化未选择存储器单元中的编程干扰并且用于最大化初级提升的沟道电平的值。本领域内的普通技术人员会理解实际的V2值将依赖于存储器单元的不同的设计和制造参数，并且因此可以通过仿真或者建模来确定。
本发明的所述实施例可以使用于标准分级编程方案。根据本发明的实施例，选择的存储器单元编程电压V1将是应用到选择的存储器单元的栅极的初始编程电压。从而，V1的电压电平以预定的电压幅度反复增加，而应用到其他字线的传递电压和去耦电压保持在同样的电压电平。通过在递增编程步骤期间调整这些电压电平，相对于现有技术的编程方案，能够降低芯片尺寸和功率消耗。
在所述实施例中，应用到相邻下部字线（即，WL28）的关闭电压可以是0V，或者基于对于存储器单元的所选择的设计和制造参数，以及由于应用V6传递电压导致的提升的沟道电压而选择的任意低电压。
可以通过字线驱动器电路和诸如译码器的相关的字线逻辑电路来控制字线和控制线（SSL和GSL）电压和应用时序。本领域内的普通技术人员会理解公知的多电压电平字线驱动器电路可以很容易被修改来提供在所说明的编程禁止时序实施例中使用的电压电平。对于任意的所选择的字线，译码逻辑可以确保直接相邻的字线（或者控制线）以所公开的方式被控制用于将所选择的存储器单元和NAND串去耦。
因此，上面提及的字线/控制线控制方案有效地用于从擦除状态对所选择的存储器单元进行编程，而禁止对保持在擦除状态的所选择的存储器单元的编程。由于相对于现有技术编程禁止方案使用了较低的传递电压，所以未选择的存储器单元的编程干扰被最小化。由于所选择的存储器单元可以和NAND串中的其他存储器单元去耦并隔离，因此，其沟道可以被有效地提升到用于禁止F-N隧穿的电平，并且可以执行随机页面编程。
对于任意基于NAND串的闪存存储器，可以实施编程禁止方案的前述实施例。本领域内的普通技术人员会理解方案中所使用的具体电压电平对于特定的工艺和NAND单元设计是特有的。图7b到图16中所示的电压电平转变意于提供总的事件的时序，并不意于提供信号之间的具体的时序关系。本领域内的普通技术人员会意识到在不脱离本发明范围的情况下信号之间可以出现较小时序差。
本发明的上述实施例仅意于示例。本领域普通技术人员在不脱离本发明范围的情况下对于特定实施例可以做出替代、修改和改变，并且本发明范围仅由所附权利要求书限定。

Claims (24)

1.一种用于最小化NAND串中编程干扰的方法,所述NAND串具有选择的存储器单元、所述选择的存储器单元和位线之间的上部存储器单元、所述选择的存储器单元和电源线之间的下部存储器单元、以及用于耦合存储器单元到所述位线的串选择晶体管，所述方法包括：
a）将对应于编程禁止电压的电压电平从所述位线耦合到所述NAND串；
b）在所述电压电平被耦合到所述NAND串的沟道之后，通过将连接到所述选择的存储器单元的选择的字线和连接到所述上部存储器单元的上部字线驱动至第一传递电压电平,来预充电所述选择的存储器单元和所述上部存储器单元的沟道至初级提升的电压电平；以及
c）在所述选择的存储器单元和所述上部存储器单元的沟道被预充电之后，通过将连接到所述选择的存储器单元的所述选择的字线驱动至编程电压电平，来局部提升所述选择的存储器单元沟道至次级提升的电压电平，所述次级提升的电压电平高于所述初级提升的电压电平。
2.根据权利要求1所述的用于最小化编程干扰的方法，其中，对应于编程禁止电压的所述电压电平在第一时间周期内被耦合到所述位线。
3.根据权利要求2所述的用于最小化编程干扰的方法，其中，在所述第一时间周期之后的第二时间周期内预充电所述选择的存储器单元和所述上部存储器单元的沟道。
4.根据权利要求3所述的用于最小化编程干扰的方法，其中，在所述第二时间周期之后的第三时间周期内局部提升所述选择的存储器单元沟道。
5.根据权利要求4所述的用于最小化编程干扰的方法，其中，将对应于编程禁止电压的电压电平从所述位线耦合到所述NAND串的步骤包括在所述第一时间周期内将所述串选择晶体管驱动至第一电压电平，随后在第二时间周期中将所述串选择晶体管驱动至去耦电压电平，所述去耦电压电平低于所述第一电压电平。
6.根据权利要求4所述的用于最小化编程干扰的方法，其中，所述第一传递电压电平低于10伏特。
7.根据权利要求6所述的用于最小化编程干扰的方法，其中，所述第一传递电压电平为7伏特。
8.根据权利要求4所述的用于最小化编程干扰的方法，其中，所述局部提升的步骤包括电关闭与所述选择的存储器单元相邻的所述上部存储器单元。
9.根据权利要求8所述的用于最小化编程干扰的方法，其中，所述驱动所述选择的字线的步骤包括：在与所述选择的存储器单元相邻的所述上部存储器单元被关闭之后，将所述选择的字线驱动至所述编程电压电平。
10.根据权利要求8所述的用于最小化编程干扰的方法，其中，所述电关闭的步骤包括将与所述上部存储器单元连接的上部字线从所述第一传递电压电平降低到去耦电压电平，而所述选择的字线被驱动至所述编程电压电平。
11.根据权利要求8所述的用于最小化编程干扰的方法，其中，所述电关闭的步骤包括将与所述上部存储器单元连接的上部字线从所述第一传递电压电平降低到去耦电压电平，并且在所述上部字线开始向所述去耦电压电平下降之后的一个预定延迟时间，将所述选择的字线驱动至所述编程电压电平。
12.根据权利要求8所述的用于最小化编程干扰的方法，其中，所述电关闭的步骤包括将除了与所述选择的字线相邻的上部字线之外的上部字线从所述第一传递电压电平上升到第二传递电压电平，而所述选择的字线被驱动至所述编程电压电平，并且与所述选择的字线相邻的上部字线保持在所述第一传递电压电平。
13.根据权利要求8所述的用于最小化编程干扰的方法，其中，所述预充电的步骤包括将连接到所述下部存储器单元的下部字线驱动至第二传递电压电平，所述第二传递电压电平小于所述第一传递电压电平。
14.根据权利要求13所述的用于最小化编程干扰的方法，其中，所述局部提升的步骤包括将与所述选择的字线相邻的下部字线从所述第二传递电压电平降低到关闭电压电平，而所述选择的字线被驱动至所述编程电压电平。
15.根据权利要求8所述的用于最小化编程干扰的方法，其中，所述预充电的步骤包括将连接到所述下部存储器单元的除了与所述选择的字线相邻的下部字线之外的下部字线驱动至第二传递电压电平，在第一时间周期、第二时间周期和第三时间周期期间与所述选择的字线相邻的下部字线保持在关闭电压电平。
16.根据权利要求13所述的用于最小化编程干扰的方法，还包括以预定电压步幅反复增加所述编程电压电平，而保持所述第一传递电压电平和所述第二传递电压电平。
17.一种用于最小化闪存存储器NAND串中编程干扰的方法，所述NAND串具有选择的存储器单元、所述选择的存储器单元和位线之间的上部存储器单元、所述选择的存储器单元和电源线之间的下部存储器单元、以及用于耦合存储器单元到所述位线的串选择晶体管，所述方法包括：
在第一时间周期内驱动所述串选择晶体管用于耦合所述位线的数据电压到所述NAND串；
在第二时间周期内使用传递电压电平来驱动所述上部存储器单元和所述选择的存储器单元；
在所述第二时间周期内以第二传递电压电平驱动除了和所述选择的存储器单元相邻的下部存储器单元之外的所述下部存储器单元，所述第二传递电压电平低于所述传递电压电平；
在第三时间周期内驱动所述选择的存储器单元到编程电压电平；和
在所述第三时间周期内电关闭与所述选择的存储器单元相邻的所述上部存储器单元。
18.根据权利要求17所述的用于最小化编程干扰的方法，其中，与所述选择的存储器单元相邻的所述下部存储器单元在所述第二时间周期内被驱动至0V。
19.根据权利要求17所述的用于最小化编程干扰的方法，其中，所述电关闭的步骤包括在所述第三时间周期内将与所述选择的存储器单元相邻的上部存储器单元从所述传递电压电平驱动至去耦电压，而所述选择的存储器单元被驱动至所述编程电压电平。
20.根据权利要求19所述的用于最小化编程干扰的方法，其中，在与所述选择的存储器单元相邻的所述上部存储器单元开始被驱动至所述去耦电压之后的一个延迟时间，所述选择的存储器单元被驱动至所述编程电压电平。
21.根据权利要求17所述的用于最小化编程干扰的方法，其中，所述电关闭的步骤包括在所述第三时间周期内将除了与所述选择的存储器单元相邻的上部存储器单元之外的所述上部存储器单元从所述传递电压电平驱动至第二传递电压电平，所述第二传递电压电平大于所述传递电压电平。
22.一种用于最小化闪存存储器NAND串中编程干扰的方法，所述NAND串具有选择的存储器单元、所述选择的存储器单元和位线之间的上部存储器单元、所述选择的存储器单元和电源线之间的下部存储器单元、以及用于耦合存储器单元到所述位线的串选择晶体管，所述方法包括：
在第一时间周期内驱动所述串选择晶体管用于耦合所述位线的数据电压到所述NAND串；
在第二时间周期内使用传递电压电平来驱动所述上部存储器单元和所述选择的存储器单元；
在所述第二时间周期内以第二传递电压电平驱动所述下部存储器单元，所述第二传递电压电平低于所述传递电压电平；
在第三时间周期内驱动所述选择的存储器单元到编程电压电平；和
在所述第三时间周期内电关闭与所述选择的存储器单元相邻的所述上部存储器单元。
23.根据权利要求22所述的用于最小化编程干扰的方法，还包括：在所述第三时间周期内以关闭电压电平驱动和所述选择的存储器单元相邻的下部存储器单元。
24.根据权利要求23所述的用于最小化编程干扰的方法，还包括：以预定电压步幅反复增加所述编程电压电平，而保持所述传递电压电平和所述关闭电压电平。
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Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518931B2 (en) * 2006-09-06 2009-04-14 Hynix Semiconductor Inc. Method of monitoring an erase threshold voltage distribution in a NAND flash memory device
KR100763093B1 (ko) * 2006-09-29 2007-10-04 주식회사 하이닉스반도체 플래쉬 메모리 장치의 프로그램 방법
US7511996B2 (en) 2006-11-30 2009-03-31 Mosaid Technologies Incorporated Flash memory program inhibit scheme
US8280431B2 (en) 2006-12-29 2012-10-02 Intel Corporation Apparatus for end-user transparent utilization of computational, storage, and network capacity of mobile devices, and associated methods
WO2008095294A1 (en) 2007-02-07 2008-08-14 Mosaid Technologies Incorporated Source side asymmetrical precharge programming scheme
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
JP4640658B2 (ja) * 2008-02-15 2011-03-02 マイクロン テクノロジー， インク． マルチレベル抑制スキーム
KR101407361B1 (ko) * 2008-04-14 2014-06-13 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
KR101561270B1 (ko) * 2009-10-15 2015-10-19 삼성전자주식회사 플래시 메모리 장치 그리고 그것의 채널 프리챠지 및 프로그램 방법들
KR101642932B1 (ko) * 2009-11-02 2016-07-27 삼성전자주식회사 플래시 메모리 장치의 로컬 셀프 부스팅 방법 및 그것을 이용한 프로그램 방법
US9324440B2 (en) 2010-02-09 2016-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US9378831B2 (en) 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
KR101658479B1 (ko) * 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8908431B2 (en) 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
US8923060B2 (en) 2010-02-17 2014-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
JP2011170956A (ja) 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8792282B2 (en) 2010-03-04 2014-07-29 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and computing systems
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US8542534B2 (en) * 2010-04-08 2013-09-24 Micron Technology, Inc. Select gate programming in a memory device
US8638609B2 (en) * 2010-05-19 2014-01-28 Spansion Llc Partial local self boosting for NAND
US8274831B2 (en) 2010-05-24 2012-09-25 Sandisk Technologies Inc. Programming non-volatile storage with synchronized coupling
US8570808B2 (en) * 2010-08-09 2013-10-29 Samsung Electronics Co., Ltd. Nonvolatile memory device with 3D memory cell array
JP2012069606A (ja) 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
US9007832B2 (en) 2011-03-03 2015-04-14 Micron Technology, Inc. Methods for programming a memory device and memory devices
US8369157B2 (en) 2011-03-03 2013-02-05 Micron Technology, Inc. Methods for programming a memory device and memory devices
JP2012195036A (ja) * 2011-03-17 2012-10-11 Toshiba Corp 不揮発性半導体記憶装置
TWI486955B (zh) * 2011-03-23 2015-06-01 Macronix Int Co Ltd 快閃記憶體裝置與其程式化方法
KR101762828B1 (ko) 2011-04-05 2017-07-31 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
US8614918B2 (en) 2011-05-02 2013-12-24 Micron Technology, Inc. Memory apparatus and methods
US8638607B2 (en) 2011-10-06 2014-01-28 Micron Technology, Inc. Disturb verify for programming memory cells
US8796778B2 (en) 2011-12-09 2014-08-05 Micron Technology, Inc. Apparatuses and methods for transposing select gates
CN103258570B (zh) * 2012-02-15 2016-05-11 旺宏电子股份有限公司 一种记忆装置及产生程序化偏压脉冲的方法和集成电路
KR101915719B1 (ko) 2012-04-26 2019-01-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 동작 방법
US8982625B2 (en) 2012-08-31 2015-03-17 Micron Technology, Inc. Memory program disturb reduction
KR102094336B1 (ko) * 2013-02-13 2020-04-14 삼성전자주식회사 메모리 시스템 및 그것의 구동 방법
CN103996414B (zh) * 2013-02-16 2018-01-09 旺宏电子股份有限公司 闪存的可程序方法
US9449690B2 (en) 2013-04-03 2016-09-20 Cypress Semiconductor Corporation Modified local segmented self-boosting of memory cell channels
JP2015026406A (ja) * 2013-07-24 2015-02-05 株式会社東芝 不揮発性半導体記憶装置
US9214228B1 (en) * 2013-08-22 2015-12-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method of forming thereof
KR102242022B1 (ko) 2013-09-16 2021-04-21 삼성전자주식회사 불휘발성 메모리 및 그것의 프로그램 방법
US8988945B1 (en) 2013-10-10 2015-03-24 Sandisk Technologies Inc. Programming time improvement for non-volatile memory
US9251903B2 (en) * 2014-03-13 2016-02-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and control method thereof
US9396791B2 (en) 2014-07-18 2016-07-19 Micron Technology, Inc. Programming memories with multi-level pass signal
US9659636B2 (en) 2014-07-22 2017-05-23 Peter Wung Lee NAND memory array with BL-hierarchical structure for concurrent all-BL, all-threshold-state program, and alternative-WL program, odd/even read and verify operations
KR102292183B1 (ko) * 2014-11-07 2021-08-25 삼성전자주식회사 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 포함하는 스토리지 장치의 동작 방법
KR102222594B1 (ko) 2014-11-13 2021-03-08 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
US9530506B2 (en) 2014-11-21 2016-12-27 Sandisk Technologies Llc NAND boosting using dynamic ramping of word line voltages
KR20160120990A (ko) * 2015-04-09 2016-10-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
TWI569405B (zh) * 2015-04-14 2017-02-01 旺宏電子股份有限公司 記憶體裝置及其應用
KR102295528B1 (ko) * 2015-08-25 2021-08-30 삼성전자 주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
US9953703B2 (en) 2015-10-16 2018-04-24 Samsung Electronics Co., Ltd. Programming method of non volatile memory device
US9666282B1 (en) * 2016-05-03 2017-05-30 Micron Technology, Inc. Program inhibiting in memory devices
US10074438B2 (en) * 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
KR102469684B1 (ko) * 2016-06-30 2022-11-22 에스케이하이닉스 주식회사 반도체 메모리 장치의 프로그램 방법
KR102461726B1 (ko) * 2016-07-19 2022-11-02 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US10269435B1 (en) * 2017-11-16 2019-04-23 Sandisk Technologies Llc Reducing program disturb by modifying word line voltages at interface in two-tier stack after program-verify
US10522232B2 (en) * 2018-05-18 2019-12-31 Sandisk Technologies Llc Memory device with vpass step to reduce hot carrier injection type of program disturb
US10734048B2 (en) 2018-06-05 2020-08-04 Sandisk Technologies Llc Sensing memory cells using array control lines
TWI682396B (zh) * 2018-08-07 2020-01-11 旺宏電子股份有限公司 記憶體陣列的操作方法
US10910075B2 (en) 2018-11-13 2021-02-02 Sandisk Technologies Llc Programming process combining adaptive verify with normal and slow programming speeds in a memory device
US10741250B1 (en) 2019-06-05 2020-08-11 Macronix International Co., Ltd. Non-volatile memory device and driving method thereof
TWI692761B (zh) * 2019-06-05 2020-05-01 旺宏電子股份有限公司 非揮發性記憶體裝置的操作方法
JP2021047939A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20220010561A (ko) * 2019-10-22 2022-01-25 양쯔 메모리 테크놀로지스 씨오., 엘티디. 비휘발성 메모리 장치 및 제어 방법
KR20220015245A (ko) * 2020-07-30 2022-02-08 삼성전자주식회사 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6230233B1 (en) 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
KR960000616B1 (ko) 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
US5729683A (en) 1995-05-18 1998-03-17 Compaq Computer Corporation Programming memory devices through the parallel port of a computer system
JP3890647B2 (ja) * 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
JPH10223866A (ja) 1997-02-03 1998-08-21 Toshiba Corp 半導体記憶装置
KR100272037B1 (ko) 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
JPH10302488A (ja) * 1997-02-27 1998-11-13 Toshiba Corp 不揮発性半導体記憶装置
KR100496797B1 (ko) * 1997-12-29 2005-09-05 삼성전자주식회사 반도체메모리장치의프로그램방법
KR100297602B1 (ko) * 1997-12-31 2001-08-07 윤종용 비휘발성메모리장치의프로그램방법
US6453365B1 (en) 1998-02-11 2002-09-17 Globespanvirata, Inc. Direct memory access controller having decode circuit for compact instruction format
US7196390B1 (en) * 1999-09-26 2007-03-27 3Dv Systems Ltd. Solid state image wavelength converter
US6222761B1 (en) 2000-07-17 2001-04-24 Microchip Technology Incorporated Method for minimizing program disturb in a memory cell
US6504757B1 (en) * 2000-08-11 2003-01-07 Advanced Micro Devices, Inc. Double boosting scheme for NAND to improve program inhibit characteristics
KR100385230B1 (ko) * 2000-12-28 2003-05-27 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 방법
KR100463194B1 (ko) * 2001-02-16 2004-12-23 삼성전자주식회사 낸드형 플래쉬 메모리 장치의 프로그램 방법
JP3957985B2 (ja) * 2001-03-06 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
US20020161941A1 (en) 2001-04-30 2002-10-31 Sony Corporation And Electronics, Inc System and method for efficiently performing a data transfer operation
KR100453854B1 (ko) * 2001-09-07 2004-10-20 삼성전자주식회사 향상된 프로그램 방지 특성을 갖는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6717847B2 (en) 2001-09-17 2004-04-06 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6807106B2 (en) 2001-12-14 2004-10-19 Sandisk Corporation Hybrid density memory card
JP4125927B2 (ja) 2002-08-16 2008-07-30 富士フイルム株式会社 固体撮像装置および固体撮像素子
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
US6956770B2 (en) * 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7221588B2 (en) * 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
US7161833B2 (en) * 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
US7170793B2 (en) * 2004-04-13 2007-01-30 Sandisk Corporation Programming inhibit for non-volatile memory
EP1751771B1 (en) * 2004-05-05 2011-07-13 SanDisk Corporation Bitline governed approach for program control of non-volatile memory
US7020026B2 (en) * 2004-05-05 2006-03-28 Sandisk Corporation Bitline governed approach for program control of non-volatile memory
US7110301B2 (en) * 2004-05-07 2006-09-19 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device and multi-block erase method thereof
KR100632942B1 (ko) * 2004-05-17 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
US7221592B2 (en) 2005-02-25 2007-05-22 Micron Technology, Inc. Multiple level programming in a non-volatile memory device
KR100680462B1 (ko) 2005-04-11 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그것의 핫 일렉트론 프로그램디스터브 방지방법
JP4012211B2 (ja) * 2005-04-20 2007-11-21 株式会社東芝 半導体集積回路装置およびその書き込み方法
US7196930B2 (en) 2005-04-27 2007-03-27 Micron Technology, Inc. Flash memory programming to reduce program disturb
KR100697284B1 (ko) * 2005-05-02 2007-03-20 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100621634B1 (ko) * 2005-05-06 2006-09-07 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US7269066B2 (en) * 2005-05-11 2007-09-11 Micron Technology, Inc. Programming memory devices
KR100648289B1 (ko) * 2005-07-25 2006-11-23 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법
US7697338B2 (en) * 2006-11-16 2010-04-13 Sandisk Corporation Systems for controlled boosting in non-volatile memory soft programming
US7511996B2 (en) * 2006-11-30 2009-03-31 Mosaid Technologies Incorporated Flash memory program inhibit scheme

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