JP3441087B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲートと制御ゲー
トを有する電気的書き替え可能なメモリセルを用いた不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮ
ＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲＯ
Ｍに関する。
トを有する電気的書き替え可能なメモリセルを用いた不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮ
ＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲＯ
Ｍに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの中で高集積化可能なもの
として、メモリセルを複数個直列接続したＮＡＮＤ型の
ＥＥＰＲＯＭが知られている。一つのメモリセルは基板
上に絶縁膜を介して浮遊ゲートと制御ゲートが積層され
たＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接
するもの同士でそのソース，ドレインを共用する形で直
列接続されてＮＡＮＤセルを構成する。ＮＡＮＤセルの
一端側ドレインは選択ゲートを介してビット線に接続さ
れ、他端側ソースはやはり選択ゲートを介して共通ソー
ス線に接続される。このようなメモリセルが複数個マト
リクス配列されてＥＥＰＲＯＭが構成される。メモリセ
ルアレイは通常、ｎ型半導体基板に形成されたｐ型ウェ
ル内に形成される。
として、メモリセルを複数個直列接続したＮＡＮＤ型の
ＥＥＰＲＯＭが知られている。一つのメモリセルは基板
上に絶縁膜を介して浮遊ゲートと制御ゲートが積層され
たＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接
するもの同士でそのソース，ドレインを共用する形で直
列接続されてＮＡＮＤセルを構成する。ＮＡＮＤセルの
一端側ドレインは選択ゲートを介してビット線に接続さ
れ、他端側ソースはやはり選択ゲートを介して共通ソー
ス線に接続される。このようなメモリセルが複数個マト
リクス配列されてＥＥＰＲＯＭが構成される。メモリセ
ルアレイは通常、ｎ型半導体基板に形成されたｐ型ウェ
ル内に形成される。
【０００３】このＮＡＮＤ型ＥＥＰＲＯＭの動作は、次
の通りである。データ書込みは、ビット線から遠い方の
メモリセルから順に行う。ｎチャネルの場合を説明する
と、選択されたメモリセルの制御ゲートには昇圧された
書き込み電位Ｖpp（＝２０Ｖ程度）を印加し、これより
ビット線側にある非選択メモリセルの制御ゲート及び選
択ゲートには中間電位ＶppM （＝１０Ｖ程度）を印加
し、ビット線にはデータに応じて０Ｖ（例えば“１”）
又は中間電位（例えば“０”）を印加する。このとき、
ビット線の電位は非選択メモリセルを転送されて選択メ
モリセルのドレインまで伝わる。データ“１”のとき
は、選択メモリセルの浮遊ゲートとドレイン間に高電界
がかかり、ドレインから浮遊ゲートに電子がトンネル注
入されてしきい値が正方向に移動する。データ“０”の
ときはしきい値変化はない。
の通りである。データ書込みは、ビット線から遠い方の
メモリセルから順に行う。ｎチャネルの場合を説明する
と、選択されたメモリセルの制御ゲートには昇圧された
書き込み電位Ｖpp（＝２０Ｖ程度）を印加し、これより
ビット線側にある非選択メモリセルの制御ゲート及び選
択ゲートには中間電位ＶppM （＝１０Ｖ程度）を印加
し、ビット線にはデータに応じて０Ｖ（例えば“１”）
又は中間電位（例えば“０”）を印加する。このとき、
ビット線の電位は非選択メモリセルを転送されて選択メ
モリセルのドレインまで伝わる。データ“１”のとき
は、選択メモリセルの浮遊ゲートとドレイン間に高電界
がかかり、ドレインから浮遊ゲートに電子がトンネル注
入されてしきい値が正方向に移動する。データ“０”の
ときはしきい値変化はない。
【０００４】データ消去は、チップ消去とブロック消去
の２種類のモードを有する。チップ消去は、ＮＡＮＤセ
ル内の全てのメモリセルに対して同時に行われる。即
ち、全ての制御ゲート，選択ゲートをＶppとし、ｐ型ウ
ェル及びｎ型基板に昇圧された消去電位ＶppE （＝２０
Ｖ）を印加する。これにより、全てのメモリセルにおい
て浮遊ゲートの電子がウェルに放出され、しきい値が負
方向に移動する。
の２種類のモードを有する。チップ消去は、ＮＡＮＤセ
ル内の全てのメモリセルに対して同時に行われる。即
ち、全ての制御ゲート，選択ゲートをＶppとし、ｐ型ウ
ェル及びｎ型基板に昇圧された消去電位ＶppE （＝２０
Ｖ）を印加する。これにより、全てのメモリセルにおい
て浮遊ゲートの電子がウェルに放出され、しきい値が負
方向に移動する。
【０００５】これに対し、ブロック消去は、選択された
ＮＡＮＤセルブロック内の全ての制御ゲートに接地電位
を与え、非選択のＮＡＮＤセルブロック内の全ての制御
ゲート、全てのＮＡＮＤセルブロック内の全ての選択ゲ
ート及びメモリセルが形成されたｐ型ウェルに消去電位
を与える。これにより、選択されたブロックにおいて浮
遊ゲートの電子がウェルに放出され、ブロック単位の消
去が行われる。
ＮＡＮＤセルブロック内の全ての制御ゲートに接地電位
を与え、非選択のＮＡＮＤセルブロック内の全ての制御
ゲート、全てのＮＡＮＤセルブロック内の全ての選択ゲ
ート及びメモリセルが形成されたｐ型ウェルに消去電位
を与える。これにより、選択されたブロックにおいて浮
遊ゲートの電子がウェルに放出され、ブロック単位の消
去が行われる。
【０００６】例えば４ＭビットＮＡＮＤ型ＥＥＰＲＯＭ
では、メモリセルは３２ｋビット×１２８ブロックに分
割される。消去時間（ｐ型ウェルに高電圧を印加する時
間）は約１０ｍｓであり、チップ消去で４Ｍビット一括
消去する場合も、また１ブロック（３２ｋビット）のみ
消去する場合についても、消去時間は等しい。
では、メモリセルは３２ｋビット×１２８ブロックに分
割される。消去時間（ｐ型ウェルに高電圧を印加する時
間）は約１０ｍｓであり、チップ消去で４Ｍビット一括
消去する場合も、また１ブロック（３２ｋビット）のみ
消去する場合についても、消去時間は等しい。
【０００７】よって、例えば１Ｍビットをブロック消去
する場合、３２ブロックを消去するので、３２×１０＝
３２０ｍｓの消去時間を必要とする。このように多くの
ブロックを消去する場合においては、チップ消去に比較
して大幅な消去時間の増加を招くという問題点を有す
る。
する場合、３２ブロックを消去するので、３２×１０＝
３２０ｍｓの消去時間を必要とする。このように多くの
ブロックを消去する場合においては、チップ消去に比較
して大幅な消去時間の増加を招くという問題点を有す
る。
【０００８】データ読出しは、選択されたメモリセルの
制御ゲートを０Ｖとし、それ以外の選択ブロック内のメ
モリセルの制御ゲート及び選択ゲートを電源電位Ｖcc
（＝５Ｖ）として、選択メモリセルで電流が流れるか否
かを検出することにより行われる。
制御ゲートを０Ｖとし、それ以外の選択ブロック内のメ
モリセルの制御ゲート及び選択ゲートを電源電位Ｖcc
（＝５Ｖ）として、選択メモリセルで電流が流れるか否
かを検出することにより行われる。
【０００９】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤ型ＥＥＰＲＯＭでは、大きい領域をブロック消去
する場合に、チップ消去と比較して消去時間が大幅に長
くなるという問題があった。本発明はこのような点に鑑
みなされたもので、高速なブロック消去を可能とするＮ
ＡＮＤセル型のＥＥＰＲＯＭを提供することを目的とす
る。
ＡＮＤ型ＥＥＰＲＯＭでは、大きい領域をブロック消去
する場合に、チップ消去と比較して消去時間が大幅に長
くなるという問題があった。本発明はこのような点に鑑
みなされたもので、高速なブロック消去を可能とするＮ
ＡＮＤセル型のＥＥＰＲＯＭを提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明の骨子は、ブロッ
ク消去の方式として、１個のＮＡＮＤセルブロックでは
なく、複数個のＮＡＮＤセルブロックを同時に消去する
ことにある。
ク消去の方式として、１個のＮＡＮＤセルブロックでは
なく、複数個のＮＡＮＤセルブロックを同時に消去する
ことにある。
【００１１】即ち本発明（請求項１）は、半導体基板に
電荷蓄積層と制御ゲートを有するメモリセルがマトリク
ス配列され、電荷蓄積層と基板間の電荷の授受により電
気的書替えを可能とした不揮発性半導体記憶装置におい
て、メモリセルを複数のブロックに分けて、ブロック単
位で消去可能な構成とし、消去すべきブロックの数を可
変する手段を設けたことを特徴とする。
電荷蓄積層と制御ゲートを有するメモリセルがマトリク
ス配列され、電荷蓄積層と基板間の電荷の授受により電
気的書替えを可能とした不揮発性半導体記憶装置におい
て、メモリセルを複数のブロックに分けて、ブロック単
位で消去可能な構成とし、消去すべきブロックの数を可
変する手段を設けたことを特徴とする。
【００１２】また本発明（請求項２）は、第１導電型半
導体基板に第２導電型ウェルが形成され、この第２導電
型ウェルに電荷蓄積層と制御ゲートを有するメモリセル
がマトリクス配列され、電荷蓄積層と第２導電型ウェル
間の電荷の授受により電気的書替えを可能としたもので
あって、複数のメモリセルが直列接続されてＮＡＮＤセ
ルを構成して選択ゲートを介してビット線に接続された
メモリセルアレイとを備えた不揮発性半導体記憶装置に
おいて、選択された複数個のＮＡＮＤセルブロック内の
全ての制御ゲートを接地電位とし、非選択のＮＡＮＤセ
ルブロック内の全ての制御ゲート、全てのＮＡＮＤセル
ブロック内の全ての選択ゲート及びメモリセルが形成さ
れた第２導電型ウェルに消去電位を印加するデータ消去
手段と、選択消去すべきＮＡＮＤセルブロックの数を可
変設定する手段とを有することを特徴とする。
導体基板に第２導電型ウェルが形成され、この第２導電
型ウェルに電荷蓄積層と制御ゲートを有するメモリセル
がマトリクス配列され、電荷蓄積層と第２導電型ウェル
間の電荷の授受により電気的書替えを可能としたもので
あって、複数のメモリセルが直列接続されてＮＡＮＤセ
ルを構成して選択ゲートを介してビット線に接続された
メモリセルアレイとを備えた不揮発性半導体記憶装置に
おいて、選択された複数個のＮＡＮＤセルブロック内の
全ての制御ゲートを接地電位とし、非選択のＮＡＮＤセ
ルブロック内の全ての制御ゲート、全てのＮＡＮＤセル
ブロック内の全ての選択ゲート及びメモリセルが形成さ
れた第２導電型ウェルに消去電位を印加するデータ消去
手段と、選択消去すべきＮＡＮＤセルブロックの数を可
変設定する手段とを有することを特徴とする。
【００１３】
【作用】本発明によれば、複数個のＮＡＮＤセルを選択
状態として、選択されたＮＡＮＡＤセルブロック内の全
ての制御ゲートに接地電位を与え、非選択のＮＡＮＤセ
ルブロック内の全ての制御ゲート、全てのＮＡＮＤセル
ブロック内の全ての選択ゲート及びメモリセルが形成さ
れた第２導電型ウェルに消去高電圧を与えることによ
り、複数個のＮＡＮＤセルブロックを同時に消去するこ
とが可能となる。従って、１ブロックずつ消去していっ
た場合と比較して、高速にブロック消去することが可能
となる。例えば、２ブロックずつ消去すれば、１ブロッ
クずつ消去した場合に比較して約２倍の高速化が達成さ
れる。
状態として、選択されたＮＡＮＡＤセルブロック内の全
ての制御ゲートに接地電位を与え、非選択のＮＡＮＤセ
ルブロック内の全ての制御ゲート、全てのＮＡＮＤセル
ブロック内の全ての選択ゲート及びメモリセルが形成さ
れた第２導電型ウェルに消去高電圧を与えることによ
り、複数個のＮＡＮＤセルブロックを同時に消去するこ
とが可能となる。従って、１ブロックずつ消去していっ
た場合と比較して、高速にブロック消去することが可能
となる。例えば、２ブロックずつ消去すれば、１ブロッ
クずつ消去した場合に比較して約２倍の高速化が達成さ
れる。
【００１４】また、選択すべきブロックの数を可変する
ことにより、１ブロックの消去やチップ消去も可能とな
る。このようなことから、各種のＯＳ（オペレーション
システム）に対しての汎用性が増す。
ことにより、１ブロックの消去やチップ消去も可能とな
る。このようなことから、各種のＯＳ（オペレーション
システム）に対しての汎用性が増す。
【００１５】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１６】図１は、本発明の第１の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図
である。図では、データ書込み及び読出し動作を制御す
る制御回路部は省略して、データ消去に関係する部分の
み示している。メモリセルアレイ５は、後に詳細に説明
するようにｎ型シリコン基板に形成されたｐ型ウェル４
内に形成されている。このメモリセルアレイ５に対し
て、ブロック消去を行うためのブロック選択回路７が設
けられている。このブロック選択回路７の出力に応じて
各ＮＡＮＤセルブロック内の制御ゲート及び選択ゲート
に消去電位制御回路２から与えられる消去電位を与える
ために、制御ゲート・選択ゲート制御回路６が設けられ
ている。
ＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図
である。図では、データ書込み及び読出し動作を制御す
る制御回路部は省略して、データ消去に関係する部分の
み示している。メモリセルアレイ５は、後に詳細に説明
するようにｎ型シリコン基板に形成されたｐ型ウェル４
内に形成されている。このメモリセルアレイ５に対し
て、ブロック消去を行うためのブロック選択回路７が設
けられている。このブロック選択回路７の出力に応じて
各ＮＡＮＤセルブロック内の制御ゲート及び選択ゲート
に消去電位制御回路２から与えられる消去電位を与える
ために、制御ゲート・選択ゲート制御回路６が設けられ
ている。
【００１７】消去電位は消去電位昇圧回路１が発生す
る。この消去電位昇圧回路１から得られる消去電位が消
去電位制御回路２を介し、制御ゲート・選択ゲート制御
回路６を介して各ＮＡＮＤセルの制御ゲート及び選択ゲ
ートに与えられる。また、消去電位制御回路２からの消
去電位はｐ型ウェル４にも与えられる。ｎ型基板の電位
は、基板電位制御回路３によって制御される。ビット線
制御回路８は、データ書込み時及び読出し時に動作する
もので、データ消去時はメモリセルアレイ５から切り離
される。
る。この消去電位昇圧回路１から得られる消去電位が消
去電位制御回路２を介し、制御ゲート・選択ゲート制御
回路６を介して各ＮＡＮＤセルの制御ゲート及び選択ゲ
ートに与えられる。また、消去電位制御回路２からの消
去電位はｐ型ウェル４にも与えられる。ｎ型基板の電位
は、基板電位制御回路３によって制御される。ビット線
制御回路８は、データ書込み時及び読出し時に動作する
もので、データ消去時はメモリセルアレイ５から切り離
される。
【００１８】図２（ａ）（ｂ）は実施例のメモリセルの
一つのＮＡＮＤセル部の平面図と等価回路であり、図３
（ａ）（ｂ）はそれぞれ図２（ａ）のＡ―Ａ′及びＢ−
Ｂ′断面図である。ｎ型シリコン基板９のメモリセルア
レイ領域にはｐ型ウェル４が形成され、このｐ型ウェル
４の素子分離絶縁膜１２によって区画された領域にＮＡ
ＮＤセルが形成されている。
一つのＮＡＮＤセル部の平面図と等価回路であり、図３
（ａ）（ｂ）はそれぞれ図２（ａ）のＡ―Ａ′及びＢ−
Ｂ′断面図である。ｎ型シリコン基板９のメモリセルア
レイ領域にはｐ型ウェル４が形成され、このｐ型ウェル
４の素子分離絶縁膜１２によって区画された領域にＮＡ
ＮＤセルが形成されている。
【００１９】一つのＮＡＮＤセルに着目して説明する
と、この実施例では８個のメモリセルＭ1 〜Ｍ8 により
ＮＡＮＤセルが構成されている。各メモリセルは、ｐ型
ウェル４上に熱酸化で形成された薄いゲート絶縁膜１３
を介して第１層多結晶シリコン膜による浮遊ゲート１４
（１４1 〜１４8 ）が形成され、この上に層間絶縁膜１
５を介して第２層多結晶シリコン膜による制御ゲート１
６（１６1 〜１６8 ）が積層形成されている。浮遊ゲー
ト１４が電荷蓄積層である。
と、この実施例では８個のメモリセルＭ1 〜Ｍ8 により
ＮＡＮＤセルが構成されている。各メモリセルは、ｐ型
ウェル４上に熱酸化で形成された薄いゲート絶縁膜１３
を介して第１層多結晶シリコン膜による浮遊ゲート１４
（１４1 〜１４8 ）が形成され、この上に層間絶縁膜１
５を介して第２層多結晶シリコン膜による制御ゲート１
６（１６1 〜１６8 ）が積層形成されている。浮遊ゲー
ト１４が電荷蓄積層である。
【００２０】各メモリセルの制御ゲート１６は横方向に
配列されるＮＡＮＤセルについて連続的に制御ゲート線
ＣＧ（ＣＧ1 〜ＣＧ8 ）として配設され、通常これがワ
ード線となる。メモリセルのソース，ドレイン拡散層で
あるｎ型層１１は隣接するもの同士で共用されて８個の
メモリセルＭ1 〜Ｍ8 が直列接続されている。これら８
個のメモリトランジスタのドレイン側，ソース側にはそ
れぞれ選択ゲートＳ1,Ｓ2 が設けられている。これら選
択ゲートのゲート絶縁膜は通常メモリセル部とは別にそ
れより厚く形成されて、その上に２層のゲート電極１４
9 ，１６9 及び１４10，１６10が形成されている。これ
らの二層のゲート電極は所定間隔でコンタクトして、制
御ゲート線ＣＧの方向に連続的に配設されて選択ゲート
線ＳＧ1,SG2 となる。
配列されるＮＡＮＤセルについて連続的に制御ゲート線
ＣＧ（ＣＧ1 〜ＣＧ8 ）として配設され、通常これがワ
ード線となる。メモリセルのソース，ドレイン拡散層で
あるｎ型層１１は隣接するもの同士で共用されて８個の
メモリセルＭ1 〜Ｍ8 が直列接続されている。これら８
個のメモリトランジスタのドレイン側，ソース側にはそ
れぞれ選択ゲートＳ1,Ｓ2 が設けられている。これら選
択ゲートのゲート絶縁膜は通常メモリセル部とは別にそ
れより厚く形成されて、その上に２層のゲート電極１４
9 ，１６9 及び１４10，１６10が形成されている。これ
らの二層のゲート電極は所定間隔でコンタクトして、制
御ゲート線ＣＧの方向に連続的に配設されて選択ゲート
線ＳＧ1,SG2 となる。
【００２１】素子形成された基板上はＣＶＤ絶縁膜１７
により覆われ、この上にビット線１８が配設されてい
る。ビット線１８は、一方の選択ゲートＳ1 のドレイン
拡散層にコンタクトしている。他方の選択ゲートＳ2 の
ソース拡散層は、通常は共通ソース線として複数のＮＡ
ＮＤセルに共通に配設される。図４は、このようなＮＡ
ＮＤセルがマトリクス配列されたメモリセルアレイの等
価回路を示している。
により覆われ、この上にビット線１８が配設されてい
る。ビット線１８は、一方の選択ゲートＳ1 のドレイン
拡散層にコンタクトしている。他方の選択ゲートＳ2 の
ソース拡散層は、通常は共通ソース線として複数のＮＡ
ＮＤセルに共通に配設される。図４は、このようなＮＡ
ＮＤセルがマトリクス配列されたメモリセルアレイの等
価回路を示している。
【００２２】この実施例におけるブロック消去の概略
を、図５を用いて説明する。メモリセルアレイは図５に
示すように、複数のＮＡＮＤセルブロック２０（201 〜
20n ）により構成されている。いま消去モードで上から
１番目のセルブロック２０1 と２番目のＮＡＮＤセルブ
ロック２０2 が選択されたとすると、メモリセルアレイ
が形成されたｐ型ウェル及びｎ型基板にそれぞれ消去電
位ＶppE （＝２０Ｖ）が印加され、同時に選択されたＮ
ＡＮＤセルブロック２０1 及び２０2 内の全ての制御ゲ
ートに０Ｖが印加される。そして、選択されたＮＡＮＤ
セルブロック及び非選択のＮＡＮＤセルブロック内の全
ての選択ゲート、非選択のＮＡＮＤセルブロック内の全
ての制御ゲートには消去電位ＶppE が与えられる。ビッ
ト線は全てフローティングとされる。
を、図５を用いて説明する。メモリセルアレイは図５に
示すように、複数のＮＡＮＤセルブロック２０（201 〜
20n ）により構成されている。いま消去モードで上から
１番目のセルブロック２０1 と２番目のＮＡＮＤセルブ
ロック２０2 が選択されたとすると、メモリセルアレイ
が形成されたｐ型ウェル及びｎ型基板にそれぞれ消去電
位ＶppE （＝２０Ｖ）が印加され、同時に選択されたＮ
ＡＮＤセルブロック２０1 及び２０2 内の全ての制御ゲ
ートに０Ｖが印加される。そして、選択されたＮＡＮＤ
セルブロック及び非選択のＮＡＮＤセルブロック内の全
ての選択ゲート、非選択のＮＡＮＤセルブロック内の全
ての制御ゲートには消去電位ＶppE が与えられる。ビッ
ト線は全てフローティングとされる。
【００２３】この結果、選択されたＮＡＮＤセルブロッ
ク２０1 ，２０2 内で全てのメモリセルの浮遊ゲートの
電子がｐ型ウェルに放出されて、ブロック２０1 ，２０
2 のデータ消去がなされることになる。上述のようなブ
ロック消去を行うための図１の各部の具体的な構成と動
作を、以下に詳しく説明する。
ク２０1 ，２０2 内で全てのメモリセルの浮遊ゲートの
電子がｐ型ウェルに放出されて、ブロック２０1 ，２０
2 のデータ消去がなされることになる。上述のようなブ
ロック消去を行うための図１の各部の具体的な構成と動
作を、以下に詳しく説明する。
【００２４】図６は、図１のブロック選択回路７及び制
御ゲート・選択ゲート制御回路６の具体的構成を、一つ
のＮＡＮＤセルブロック２０i について示したものであ
る。ブロック選択回路７は、ロウデコーダ・イネーブル
信号RDENB とアドレス信号ａi の論理をとるＮＡＮＤゲ
ートＧ1 が基本回路であり、選択されたブロックについ
てはノードＮ1 が“Ｈ”レベルになる。
御ゲート・選択ゲート制御回路６の具体的構成を、一つ
のＮＡＮＤセルブロック２０i について示したものであ
る。ブロック選択回路７は、ロウデコーダ・イネーブル
信号RDENB とアドレス信号ａi の論理をとるＮＡＮＤゲ
ートＧ1 が基本回路であり、選択されたブロックについ
てはノードＮ1 が“Ｈ”レベルになる。
【００２５】ノードＮ1 の信号は、転送ゲート７１を介
して、又はインバータＩ2 と転送ゲート７２を介して制
御ゲート・選択ゲート制御回路６に入力される。転送ゲ
ート７１と７２はこの実施例では、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタを並列接続して構成されてお
り、消去制御信号 ERASE，／ERASE によっていずれか一
方が導通状態になるように制御される。即ちデータ消去
時は、制御信号 ERASEが“Ｈ”レベルであって、このと
き転送ゲート７２がオンとなり、ノードＮ1 の信号がイ
ンバータＩ2 で反転されてノードＮ2 に伝達される。つ
まり、消去モードで選択ブロックについてノードＮ2 が
“Ｌ”レベルになる。また、ブロック選択回路７のノー
ドＮ1 は読出し時に“Ｈ”レベルとなる制御信号READに
よって制御される別の転送ゲート７３を介して、ＮＡＮ
Ｄセルブロックのソース側の選択ゲートに接続される。
して、又はインバータＩ2 と転送ゲート７２を介して制
御ゲート・選択ゲート制御回路６に入力される。転送ゲ
ート７１と７２はこの実施例では、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタを並列接続して構成されてお
り、消去制御信号 ERASE，／ERASE によっていずれか一
方が導通状態になるように制御される。即ちデータ消去
時は、制御信号 ERASEが“Ｈ”レベルであって、このと
き転送ゲート７２がオンとなり、ノードＮ1 の信号がイ
ンバータＩ2 で反転されてノードＮ2 に伝達される。つ
まり、消去モードで選択ブロックについてノードＮ2 が
“Ｌ”レベルになる。また、ブロック選択回路７のノー
ドＮ1 は読出し時に“Ｈ”レベルとなる制御信号READに
よって制御される別の転送ゲート７３を介して、ＮＡＮ
Ｄセルブロックのソース側の選択ゲートに接続される。
【００２６】制御ゲート・選択ゲート制御回路６には、
図１の昇圧電位制御回路２から得られる昇圧電位ＶppE
（＝２０Ｖ）を各制御ゲートに与えるための共通駆動回
路６１を有する。駆動回路６１は、ＰＭＯＳ負荷トラン
ジスタＱp1，Ｑp2とＮＭＯＳドライバトランジスタＱN
1，ＱN2により構成されている。ノードＮ2 の信号が一
方のドライバトランジスタＱN1のゲートに直接入力さ
れ、他方のドライバトランジスタＱN2のゲートにはイン
バータＩ1 により反転されて入力される。これにより、
駆動回路６１には相補出力が得られる。この駆動回路６
１の一方の出力、即ちドライバトランジスタＱN2のドレ
イン出力は、消去モードの選択ブロックについては
“Ｌ”レベルであり、これがＮＡＮＤセルブロック２０
i の制御ゲート線ＣＧに制御信号ＣＤ（ＣＤ1 〜ＣＤ8
）を供給するための転送ゲート６２1 〜６２8 の制御
信号として用いられる。従って、選択ブロックについて
転送ゲート６２1 〜６２8 はオフである。
図１の昇圧電位制御回路２から得られる昇圧電位ＶppE
（＝２０Ｖ）を各制御ゲートに与えるための共通駆動回
路６１を有する。駆動回路６１は、ＰＭＯＳ負荷トラン
ジスタＱp1，Ｑp2とＮＭＯＳドライバトランジスタＱN
1，ＱN2により構成されている。ノードＮ2 の信号が一
方のドライバトランジスタＱN1のゲートに直接入力さ
れ、他方のドライバトランジスタＱN2のゲートにはイン
バータＩ1 により反転されて入力される。これにより、
駆動回路６１には相補出力が得られる。この駆動回路６
１の一方の出力、即ちドライバトランジスタＱN2のドレ
イン出力は、消去モードの選択ブロックについては
“Ｌ”レベルであり、これがＮＡＮＤセルブロック２０
i の制御ゲート線ＣＧに制御信号ＣＤ（ＣＤ1 〜ＣＤ8
）を供給するための転送ゲート６２1 〜６２8 の制御
信号として用いられる。従って、選択ブロックについて
転送ゲート６２1 〜６２8 はオフである。
【００２７】制御信号ＣＤは消去モードでは消去電位Ｖ
ppE である。制御ゲート線ＣＧにはそれぞれ放電用のＮ
ＭＯＳトランジスタＱN8，…，ＱN10 ，…，ＱN14 ，
…，ＱN16 が設けられている。駆動回路６１の他方の出
力、即ちドライバトランジスタＱN1のドレイン出力は、
これらの放電用トランジスタのゲートに制御信号として
入る。
ppE である。制御ゲート線ＣＧにはそれぞれ放電用のＮ
ＭＯＳトランジスタＱN8，…，ＱN10 ，…，ＱN14 ，
…，ＱN16 が設けられている。駆動回路６１の他方の出
力、即ちドライバトランジスタＱN1のドレイン出力は、
これらの放電用トランジスタのゲートに制御信号として
入る。
【００２８】従って、ブロック選択回路７の出力，つま
りノードＮ2 が“Ｌ”レベルである消去モードの選択ブ
ロックについては、駆動回路６１の一方のドライバトラ
ンジスタＱN1のドレイン出力が“Ｈ”レベル、他方のド
ライバトランジスタＱN2のドレイン出力が“Ｌ”レベル
であるから、転送ゲート６２1 〜６２8 のＰＭＯＳトラ
ンジスタには“Ｈ”レベル，ＮＭＯＳトランジスタには
“Ｌ”レベルが入ってこれらは全てオフとなる。このと
き、各制御ゲート線ＣＧに設けられた放電用トランジス
タＱN8，…，ＱN10 ，…，ＱN14 ，…，ＱN16 がオンに
なって、選択ブロックの制御ゲートは全て０Ｖとされ
る。非選択ブロックでは、ノードＮ2 が“Ｈ”レベルで
あるから、駆動回路６１の出力は選択ブロックとは逆に
なり、転送ゲート６２1 〜６２8 がオンとなって制御信
号ＣＤが各制御ゲート線ＣＧに与えられる。
りノードＮ2 が“Ｌ”レベルである消去モードの選択ブ
ロックについては、駆動回路６１の一方のドライバトラ
ンジスタＱN1のドレイン出力が“Ｈ”レベル、他方のド
ライバトランジスタＱN2のドレイン出力が“Ｌ”レベル
であるから、転送ゲート６２1 〜６２8 のＰＭＯＳトラ
ンジスタには“Ｈ”レベル，ＮＭＯＳトランジスタには
“Ｌ”レベルが入ってこれらは全てオフとなる。このと
き、各制御ゲート線ＣＧに設けられた放電用トランジス
タＱN8，…，ＱN10 ，…，ＱN14 ，…，ＱN16 がオンに
なって、選択ブロックの制御ゲートは全て０Ｖとされ
る。非選択ブロックでは、ノードＮ2 が“Ｈ”レベルで
あるから、駆動回路６１の出力は選択ブロックとは逆に
なり、転送ゲート６２1 〜６２8 がオンとなって制御信
号ＣＤが各制御ゲート線ＣＧに与えられる。
【００２９】制御ゲート・選択ゲート制御回路６内に
は、ドレイン側の選択ゲート線ＳＧ1を制御するＣ2 Ｍ
ＯＳインバータ構成の選択ゲート駆動回路６３が設けら
れている。この駆動回路６３の電源には、書込み時に中
間電位となりそれ以外では外部電源電位Ｖccと同じ値を
とる制御信号ＶMSG が用いられている。この駆動回路６
３のＰＭＯＳ側クロック信号ERASEHは、消去モードでＶ
ppE と同じ高電位となる信号である。また、ドレイン，
ソース両方の選択ゲート線ＳＧ1,ＳＧ2 には、制御信号
ERASEHにより制御されるＮＭＯＳトランジスタＱN12,Ｑ
N17 を介して消去時に昇圧電位ＶppE と同じ電位となる
制御信号ＶppSGが与えられるようになっている。従って
消去モードにおいては、選択ブロック，非選択ブロック
を問わず、ＮＭＯＳトランジスタＱN12,ＱN17 がオンに
なって、選択ゲート線ＳＧ1,ＳＧ2に制御信号ＶppSGが
与えられる。
は、ドレイン側の選択ゲート線ＳＧ1を制御するＣ2 Ｍ
ＯＳインバータ構成の選択ゲート駆動回路６３が設けら
れている。この駆動回路６３の電源には、書込み時に中
間電位となりそれ以外では外部電源電位Ｖccと同じ値を
とる制御信号ＶMSG が用いられている。この駆動回路６
３のＰＭＯＳ側クロック信号ERASEHは、消去モードでＶ
ppE と同じ高電位となる信号である。また、ドレイン，
ソース両方の選択ゲート線ＳＧ1,ＳＧ2 には、制御信号
ERASEHにより制御されるＮＭＯＳトランジスタＱN12,Ｑ
N17 を介して消去時に昇圧電位ＶppE と同じ電位となる
制御信号ＶppSGが与えられるようになっている。従って
消去モードにおいては、選択ブロック，非選択ブロック
を問わず、ＮＭＯＳトランジスタＱN12,ＱN17 がオンに
なって、選択ゲート線ＳＧ1,ＳＧ2に制御信号ＶppSGが
与えられる。
【００３０】厳密にいえば、選択ゲート線ＳＧ1,ＳＧ2
に与えられるのは、ＮＭＯＳトランジスタＱN12,ＱN17
のしきい値をＶthとして、ＶppE −Ｖthである。メモリ
セルアレイが形成されたｐ型ウェルと同時に、ＮＡＮＤ
セルの共通ソースにはソースには、消去モードにおいて
消去電位ＶppE となるウェル制御信号Ｖwellが与えられ
る。
に与えられるのは、ＮＭＯＳトランジスタＱN12,ＱN17
のしきい値をＶthとして、ＶppE −Ｖthである。メモリ
セルアレイが形成されたｐ型ウェルと同時に、ＮＡＮＤ
セルの共通ソースにはソースには、消去モードにおいて
消去電位ＶppE となるウェル制御信号Ｖwellが与えられ
る。
【００３１】ここで、本実施例では前記ブロック選択回
路７のＮＡＮＤゲートＧ１に入力されるアドレスによっ
てブロックを選択する。４ＭビットＮＡＮＤ型ＥＥＰＲ
ＯＭを例に考えると、メモリセルは１２８ブロックに分
割されており、アドレスＡ12（Ａ１２）からアドレスＡ
18（Ａ１８）の７アドレスで選択される。
路７のＮＡＮＤゲートＧ１に入力されるアドレスによっ
てブロックを選択する。４ＭビットＮＡＮＤ型ＥＥＰＲ
ＯＭを例に考えると、メモリセルは１２８ブロックに分
割されており、アドレスＡ12（Ａ１２）からアドレスＡ
18（Ａ１８）の７アドレスで選択される。
【００３２】図７にアドレスバッファ部の構成を示す。
ここでは、チップイレーズと２ブロック毎のブロック消
去を設定して説明を加える。（ｂ）に示すように（Ａ１
２〜Ａ１８）にはCERASE信号が入力され、さらに（ａ）
に示すように（Ａ１２）にはこれと共にBERASE信号が入
力されている。チップイレーズ時には、CERASE信号がＨ
となり、全アドレスのＡi 及び／Ａi が両者ともＨとな
り、１２８個の上述のブロック選択回路が選択状態とな
り、ＮＡＮＤゲートＧ１の出力は全て“Ｌ”となる。
ここでは、チップイレーズと２ブロック毎のブロック消
去を設定して説明を加える。（ｂ）に示すように（Ａ１
２〜Ａ１８）にはCERASE信号が入力され、さらに（ａ）
に示すように（Ａ１２）にはこれと共にBERASE信号が入
力されている。チップイレーズ時には、CERASE信号がＨ
となり、全アドレスのＡi 及び／Ａi が両者ともＨとな
り、１２８個の上述のブロック選択回路が選択状態とな
り、ＮＡＮＤゲートＧ１の出力は全て“Ｌ”となる。
【００３３】ブロック消去時においてもBERASE信号がＨ
となると、BERASE信号が入力されている（Ａ１２）アド
レスバッファ回路においてＡ12及び／Ａ12が両者ともＨ
となる。残りのＡi ，／Ａi はチップ外部からのブロッ
クアドレス信号によって選択され、結果として２ブロッ
クが選択状態となる。つまり、BERASE信号がアドレスバ
ッファに入力されていなかった従来例のように、外部か
ら入力されるブロックアドレス信号に応じて１ブロック
のみを選択状態とするのではなく、２ブロックの選択が
可能となる。
となると、BERASE信号が入力されている（Ａ１２）アド
レスバッファ回路においてＡ12及び／Ａ12が両者ともＨ
となる。残りのＡi ，／Ａi はチップ外部からのブロッ
クアドレス信号によって選択され、結果として２ブロッ
クが選択状態となる。つまり、BERASE信号がアドレスバ
ッファに入力されていなかった従来例のように、外部か
ら入力されるブロックアドレス信号に応じて１ブロック
のみを選択状態とするのではなく、２ブロックの選択が
可能となる。
【００３４】このように本実施例によれば、（Ａ１２）
アドレスバッファのＡ12，／Ａ12両者を入力によらずＨ
とすることによって、チップ外部から見たブロック消去
の単位は従来の２倍となる。このため、複数のブロック
を消去する際に１ブロックずつ消去する従来例に比して
ブロック消去の高速化をはかることができる。当然のこ
とながら、（Ａ１３）を（Ａ１２）と同様の構成にすれ
ば４ブロックが、さらに（Ａ１４）も同様の構成にすれ
ば８ブロックが同時に選択される。
アドレスバッファのＡ12，／Ａ12両者を入力によらずＨ
とすることによって、チップ外部から見たブロック消去
の単位は従来の２倍となる。このため、複数のブロック
を消去する際に１ブロックずつ消去する従来例に比して
ブロック消去の高速化をはかることができる。当然のこ
とながら、（Ａ１３）を（Ａ１２）と同様の構成にすれ
ば４ブロックが、さらに（Ａ１４）も同様の構成にすれ
ば８ブロックが同時に選択される。
【００３５】なお、上述した複数ブロック毎の消去は、
チップ製造時に配線オプションとしておくことも可能で
ある。最も簡単な方法は、複数個のアドレスバッファを
図７の（Ａ１２）と同様の形にしておいて、その３入力
ＮＯＲ回路の入力のうちの一つにブロックイレーズのBE
RASE信号を入力するか、Ｖssを入力するか選択し、配線
を行えばよい。
チップ製造時に配線オプションとしておくことも可能で
ある。最も簡単な方法は、複数個のアドレスバッファを
図７の（Ａ１２）と同様の形にしておいて、その３入力
ＮＯＲ回路の入力のうちの一つにブロックイレーズのBE
RASE信号を入力するか、Ｖssを入力するか選択し、配線
を行えばよい。
【００３６】また、図８に示すように、ヒューズ８０を
溶断することによってブロックサイズを変えることもで
きる。ヒューズ８０を切断すると、BERASE信号が“Ｈ”
の時に、Ａ12，／Ａ12の両者が多重選択される。さらに
図９に示すように、ボンディングオプションにすること
によってブロックサイズを変えることもできる。ボンデ
ィングパッド９０をＶccに接続すれば、BERASE信号が
“Ｈ”の時Ａ12，／Ａ12が多重選択される。また、ヒュ
ーズやボンディングオプションの代わりに、ＥＥＰＲＯ
Ｍの情報を記憶させる方法も考えられる。
溶断することによってブロックサイズを変えることもで
きる。ヒューズ８０を切断すると、BERASE信号が“Ｈ”
の時に、Ａ12，／Ａ12の両者が多重選択される。さらに
図９に示すように、ボンディングオプションにすること
によってブロックサイズを変えることもできる。ボンデ
ィングパッド９０をＶccに接続すれば、BERASE信号が
“Ｈ”の時Ａ12，／Ａ12が多重選択される。また、ヒュ
ーズやボンディングオプションの代わりに、ＥＥＰＲＯ
Ｍの情報を記憶させる方法も考えられる。
【００３７】次に、本発明の第２の実施例について説明
する。第１の施例では、ブロック消去のサイズはアドレ
スバッファの形によって可変であるが、ユーザー自身が
ブロック消去のサイズを設定することはできない。しか
し、以下の第２の実施例によれば、ユーザー自身が状況
に応じてブロック消去のサイズを選択することが可能で
ある。この実施例では、消去はチップ消去、２ブロック
毎の消去、４ブロック毎の消去の３種類の消去モードを
有する場合について説明する。
する。第１の施例では、ブロック消去のサイズはアドレ
スバッファの形によって可変であるが、ユーザー自身が
ブロック消去のサイズを設定することはできない。しか
し、以下の第２の実施例によれば、ユーザー自身が状況
に応じてブロック消去のサイズを選択することが可能で
ある。この実施例では、消去はチップ消去、２ブロック
毎の消去、４ブロック毎の消去の３種類の消去モードを
有する場合について説明する。
【００３８】通常、チップはＣＰＵ側からのコマンド信
号を受けて動作するが、本実施例においては上記の消去
モードに対応する３種類のコマンドを有するとする。図
１０に本実施例におけるアドレスバッファを示す。
（ｃ）に示すように、（Ａ１２〜Ａ１８）にはCERASE信
号が入力され、（ｂ）に示すように（Ａ１３）にはこれ
と共に BERASE2信号が入力されている。また、（Ａ１
２）には、（Ａ１３）の構成において BERASE2の代わり
に、 BERASE1信号とBERASE2 がＯＲゲートを介して入力
されている。
号を受けて動作するが、本実施例においては上記の消去
モードに対応する３種類のコマンドを有するとする。図
１０に本実施例におけるアドレスバッファを示す。
（ｃ）に示すように、（Ａ１２〜Ａ１８）にはCERASE信
号が入力され、（ｂ）に示すように（Ａ１３）にはこれ
と共に BERASE2信号が入力されている。また、（Ａ１
２）には、（Ａ１３）の構成において BERASE2の代わり
に、 BERASE1信号とBERASE2 がＯＲゲートを介して入力
されている。
【００３９】この実施例では、まずチップ消去のコマン
ドが取り込まれると、信号CERASEが“Ｈ”となり、Ａ12
〜Ａ17の全アドレスのＡｉ及び／Ａｉ信号がＨとなり、
全ブロックが選択状態となり、チップが一括で消去され
る。また、２ブロック毎の消去のコマンドが入力される
と、BERASE1 信号がＨとなる。Ａ12，／Ａ12はいずれも
Ｈとなり、２ブロックが選択状態となる。さらに、４ブ
ロック毎の消去のコマンドが入力されると、BERASE2 信
号がＨとなり、Ａ12，／Ａ12，Ａ13，／Ａ13のいずれも
がＨとなり、結果として４ブロックが選択状態となる。
ドが取り込まれると、信号CERASEが“Ｈ”となり、Ａ12
〜Ａ17の全アドレスのＡｉ及び／Ａｉ信号がＨとなり、
全ブロックが選択状態となり、チップが一括で消去され
る。また、２ブロック毎の消去のコマンドが入力される
と、BERASE1 信号がＨとなる。Ａ12，／Ａ12はいずれも
Ｈとなり、２ブロックが選択状態となる。さらに、４ブ
ロック毎の消去のコマンドが入力されると、BERASE2 信
号がＨとなり、Ａ12，／Ａ12，Ａ13，／Ａ13のいずれも
がＨとなり、結果として４ブロックが選択状態となる。
【００４０】これによって、数種類のブロックイレーズ
コマンドを有することによって、ブロック消去のサイズ
を可変することが可能となる。また、この実施例におい
ても第１の実施例で説明したように、配線オプション，
ヒューズ，ＥＥＰＲＯＭ等を用いることによって、ブロ
ック消去の自由度を増すことができる。
コマンドを有することによって、ブロック消去のサイズ
を可変することが可能となる。また、この実施例におい
ても第１の実施例で説明したように、配線オプション，
ヒューズ，ＥＥＰＲＯＭ等を用いることによって、ブロ
ック消去の自由度を増すことができる。
【００４１】なお、本発明は上述した各実施例に限られ
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。実施例では、ＮＡＮＤ型
ＥＥＰＲＯＭを例にとり説明したが、各種不揮発性メモ
リに対しても同様に適用できる。
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。実施例では、ＮＡＮＤ型
ＥＥＰＲＯＭを例にとり説明したが、各種不揮発性メモ
リに対しても同様に適用できる。
【００４２】
【発明の効果】以上述べたように本発明によれば、複数
個のＮＡＮＤセルブロックを同時に消去できるので、高
速なブロック消去モードが達成できる。また、選択すべ
きブロックの数を可変することにより、１ブロックの消
去やチップ消去も可能となり、各種のＯＳに対しての汎
用性が高まる。
個のＮＡＮＤセルブロックを同時に消去できるので、高
速なブロック消去モードが達成できる。また、選択すべ
きブロックの数を可変することにより、１ブロックの消
去やチップ消去も可能となり、各種のＯＳに対しての汎
用性が高まる。
【図１】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの概略構成を示す図、
ＯＭの概略構成を示す図、
【図２】第１の実施例におけるＮＡＮＤセルのレイアウ
トと等価回路図、
トと等価回路図、
【図３】図２のＡ―Ａ′及びＢ−Ｂ′断面図、
【図４】第１の実施例におけるメモリセルアレイの等価
回路図、
回路図、
【図５】第１の実施例におけるブロック消去動作の概要
を説明するための図、
を説明するための図、
【図６】第１の実施例におけるブロック選択回路とゲー
ト制御回路部の構成を示す図、
ト制御回路部の構成を示す図、
【図７】第１の実施例におけるアドレスバッファ部の構
成を示す図、
成を示す図、
【図８】第１の実施例のアドレスバッファ部の変形例を
示す図、
示す図、
【図９】第１の実施例のアドレスバッファ部の他の変形
例を示す図、
例を示す図、
【図１０】第２の実施例におけるアドレスバッファ部の
構成を示す図。
構成を示す図。
１…消去電位昇圧回路、
２…消去電位制御回路、
３…基板電位制御回路、
４…ｐ型ウェル、
５…メモリセルアレイ、
６…制御ゲート・選択ゲート制御回路、
７…ブロック選択回路、
８…ビット線制御回路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 田中 智晴
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝総合研究所内
(72)発明者 大平 秀子
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝総合研究所内
(72)発明者 大内 和則
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝総合研究所内
(56)参考文献 特開 昭63−124298（ＪＰ，Ａ)
特開 平１−298600（ＪＰ，Ａ)
特開 平２−292798（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板に電荷蓄積層と制御ゲートを有
するメモリセルがマトリクス配列され、電荷蓄積層と基
板間の電荷の授受により電気的にデータ書替えを可能に
した不揮発性半導体記憶装置において、 前記メモリセルを複数のブロックに分け、且つ各々のブ
ロックを独立に消去可能に構成してなり、 消去すべきブロックの数に関連付けられた複数種類の部
分消去コマンドのうちの１つのコマンドと１つの消去開
始アドレスの入力により、消去されるブロックの数が選
択されてアドレスが連続する複数のブロックが同時に消
去されることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記同時消去される複数のブロックとは、
全ブロックのうちの一部のブロックであることを特徴と
する請求項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34280791A JP3441087B2 (ja) | 1991-12-25 | 1991-12-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34280791A JP3441087B2 (ja) | 1991-12-25 | 1991-12-25 | 不揮発性半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001266042A Division JP2002133877A (ja) | 2001-09-03 | 2001-09-03 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174589A JPH05174589A (ja) | 1993-07-13 |
| JP3441087B2 true JP3441087B2 (ja) | 2003-08-25 |
Family
ID=18356650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34280791A Expired - Fee Related JP3441087B2 (ja) | 1991-12-25 | 1991-12-25 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3441087B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208561B1 (en) * | 2000-06-13 | 2001-03-27 | Advanced Micro Devices, Inc. | Method to reduce capacitive loading in flash memory X-decoder for accurate voltage control at wordlines and select lines |
| JP4709523B2 (ja) * | 2004-10-14 | 2011-06-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7551492B2 (en) * | 2006-03-29 | 2009-06-23 | Mosaid Technologies, Inc. | Non-volatile semiconductor memory with page erase |
| KR100739256B1 (ko) * | 2006-05-12 | 2007-07-12 | 주식회사 하이닉스반도체 | 소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법 |
| JP2011227976A (ja) | 2010-04-22 | 2011-11-10 | Elpida Memory Inc | 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム |
-
1991
- 1991-12-25 JP JP34280791A patent/JP3441087B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05174589A (ja) | 1993-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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