CN102385926B - 半导体存储器件及其操作方法 - Google Patents

半导体存储器件及其操作方法 Download PDF

Info

Publication number
CN102385926B
CN102385926B CN201110254528.8A CN201110254528A CN102385926B CN 102385926 B CN102385926 B CN 102385926B CN 201110254528 A CN201110254528 A CN 201110254528A CN 102385926 B CN102385926 B CN 102385926B
Authority
CN
China
Prior art keywords
voltage
module
transistor
select signal
negative voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110254528.8A
Other languages
English (en)
Other versions
CN102385926A (zh
Inventor
具旼奎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102385926A publication Critical patent/CN102385926A/zh
Application granted granted Critical
Publication of CN102385926B publication Critical patent/CN102385926B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory

Landscapes

  • Read Only Memory (AREA)

Abstract

本发明公开了一种存储器件包括：模块开关，所述模块开关用于响应于模块选择信号的电压电平来将供应给全局线的操作电压传送至与存储器单元阵列相耦接的局部线；以及负电压传送电路，所述负电压传送电路用于传输负电压作为模块选择信号以在当操作电压具有负电平时将全局线与局部线耦接，而在当模块选择信号被禁止时使全局线与局部线断开。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2010年9月1日提交的韩国专利申请号为10-2010-0085444的优先权，其全部内容通过引用合并在本文中。
技术领域
本发明的示例性实施例涉及半导体存储器件，更具体而言涉及在半导体器件中保证阈值电压分布之间的充分的余量。
背景技术
通过将每个存储器单元配置为储存多于一个比特可以提高存储器件的数据储存容量。那么，就会存在四种或更多种的存储器单元阈值电压的分布。可能会存在在编程状态下的三种或更多种的存储器单元的阈值电压分布，以及在擦除状态下的存储器单元的阈值电压分布。必须在这些分布之间保证充分的余量，以便无错误地确定存储器单元的某些阈值电压属于哪种状态的分布。
关于保证这些分布之间的充足裕度的方法，存在将限定存储器单元的阈值电压的范围扩大的方法。对存储器件中的全局线供应许多操作电压。然后，操作电压经由模块开关中的传输晶体管而从全局线传送到存储器单元。模块开关将全局线和与存储器单元相连接并用于在存储器单元之间传输信号的全局线耦接。如果要将限定存储器单元的阈值电压的范围扩大，则必须提高存储器单元的操作电压。那么，必须提高用于将操作电压传送到存储器单元的模块开关中的传输晶体管的击穿电压。
另外，到操作电压被施加提供至存储器单元的时刻，提供给传输晶体管的操作电压被降低了传输晶体管的阈值电压。为此，作为存储器单元操作电压而实际提供给传输晶体管的电压必须高于存储器单元所需的操作电压的电压电平。然而，提高传输晶体管的击穿电压难以做到且容易产生许多副作用，诸如因使用高操作电压而产生的干扰。因此，需要保证分布之间的余量而不提高存储器单元的操作电压。
发明内容
本发明涉及一种半导体器件及其操作方法，所述半导体器件能够通过经由模块开关提供正电压和负电压的双方来使擦除状态的阈值电压分布变窄且保证编程状态的阈值电压分布之间的余量。
另外，本发明涉及一种存储器件及其操作方法，所述半导体器件能够通过将晶体管的阈值电压设置为0V或更低来降低模块开关的晶体管的击穿电压，以便防止因模块开关而引起的电压下降现象。
另外，本发明涉及一种半导体器件及其操作方法，所述半导体器件能够通过将包括晶体管的负电压传送电路耦接至模块开关的栅极端子来控制具有0V或更低的阈值电压的模块开关的导通和截止，其中所述晶体管具有比模块开关高的阈值电压且能够提供负电压。
根据本发明的一个方面，一种存储器件包括：模块开关，所述模块开关用于响应于模块选择信号的电压电平来将供应给全局线的操作电压传送至与存储器单元阵列相耦接的局部线；以及负电压传送电路，所述负电压传送电路用于传输负电压作为模块选择信号，以便在当操作电压具有负电平时将全局线与局部线耦接，而在当模块选择信号被禁止时使全局线与局部线断开。
模块开关包括具有0V或更低的阈值电压的传输晶体管。
模块开关优选地包括用于传送负电平或正电平的操作电压的三重阱(triplewell)NMOS晶体管。负电压传送电路优选地包括用于传送具有负电压电平的模块选择信号的三重阱NMOS晶体管。
每个三重阱NMOS晶体管包括形成在P型衬底上的栅极、形成在栅极两端的P型衬底中的源极结和漏极结、以及形成在源极结与漏极结之间的P型衬底中的沟道区。
P型衬底包括形成在N型阱上的N型阱和P型阱。可以通过注入1.0E13至5.0E13原子/cm2的磷(P)来形成N阱。可以通过注入硼(B)来形成P阱。
沟道区优选地由杂质未注入区域或者注入了N型杂质的注入区域形成，以便将三重阱NMOS晶体管的阈值电压设置为0V或更低。栅极优选地具有1.0μm至3μm的长度，且沟道区优选地具有2.0μm至5μm的宽度。
存储器件还包括与各个源极结和漏极结相耦接的源极/漏极接触。在模块开关中，源极/漏极接触与栅极之间的距离优选为1μm至2μm，且与源极/漏极接触相邻的隔离层与源极结及漏极结之间的距离优选为0.3μm至1.0μm。
形成负电压传送电路的晶体管优选具有比形成模块开关的晶体管的阈值电压高的阈值电压。
为了使负电压传送电路的三重阱NMOS晶体管的阈值电压高于模块开关的阈值电压，沟道区优选地由具有1.0E12至1.0E13原子/cm2的剂量的P型杂质注入区域来形成。
存储器件还包括预充电电路，所述预充电电路包括耗尽型NMOS晶体管和PMOS晶体管，所述耗尽型NMOS晶体管被配置为具有与被提供模块选择信号的模块字线相耦接以便提高模块选择信号的电压电平的的栅极以及与预充电电压输入端子相耦接的漏极，所述PMOS晶体管被配置为具有与所述耗尽MNOS晶体管的源极相耦接的源极和与模块字线相耦接的漏极。
存储器件还包括耦接在接地端子与被提供了模块选择信号的模块字线之间以便将模块选择信号禁止的三重NMOS晶体管。
根据本发明的另一个方面，一种操作存储器件的方法包括以下步骤：提供非易失性存储器件，所述非易失性存储器件包括模块开关和负电压传送电路，所述模块开关用于响应于模块选择信号的电压电平来将提供给全局线的操作电压传送至与存储器单元阵列相耦接的局部线，所述负电压传送电路用于将负电压作为模块选择信号传送，以及在当操作电压为负电平时经由负电压传送电路传送负电压作为模块选择信号来将全局线与局域选相耦接。
所述方法还包括以下步骤：在当模块选择信号被禁止时，通过经由负电压传送电路传送负电压作为模块选择信号，来使全局线与局部线彼此断开。
模块选择信号在不选择非易失性存储器件的操作中或者在非易失性存储器件的擦除操作中被禁止。
作为模块选择信号而提供的负电压是-5V至-1V。
附图说明
图1是说明擦除状态的阈值电压分布的图；
图2是根据本发明的一个示例性实施例的非易失性存储器件的电路图；
图3A和3B是说明图2所示的非易失性存储器件的传输晶体管的图；以及
图4A和4B是说明图2所示的非易失性存储器件的负电压传送电路的晶体管的图。
具体实施方式
现在将参考附图详细地说明本公开的一些示例性实施方。提供附图是为了使本领域技术人员能够理解本发明的实施方式的范围。
图1示出了擦除状态下的存储器单元的阈值电压分布的一个例子。
参见图1，负阈值电压与擦除状态下的每个存储器单元相关联。在编程操作中，比擦除状态的阈值电压高的编程状态的阈值电压与每个存储器单元相关联。当存储器单元的擦除状态阈值电压分布没有变得足够窄时，编程状态的阈值电压分布之间可能存在不够充分的余量。为了保证编程状态和擦除状态下的存储器单元的阈值电压分布之间的余量，可以使擦除状态的阈值电压分布变窄。
存储器单元的擦除状态阈值电压为0V或更低。为了使擦除状态阈值电压分布变窄，必须通过向与相关的存储器单元相连接的字线中的每个提供负电压来验证负区域中的阈值电压。因此，需要向存储器件的每个存储器单元提供负电压。
图2是根据本发明的一个示例性实施例的非易失性存储器件的电路图。下面描述根据本发明的一个实施例的能够向存储器单元提供负电压的非易失性存储器件。尽管参照诸如快闪存储器的非易失性存储器件描述了本发明的实施例，但是应当容易理解的是，本发明并非仅限于非易失性存储器件，而是可以应用于任何类型的存储器件。
如图2所示，例如NAND快闪存储器的非易失性存储器件包括存储器单元阵列110和包括模块开关120和模块译码器170并用于对存储器单元阵列110的存储器单元MC执行编程操作、读取操作或擦除操作的操作电路组。
存储器单元阵列110包括多个存储模块。模块开关120向存储器单元阵列110提供操作电压且通过存储模块选择存储器单元阵列110以便对存储模块执行编程操作、读取操作或擦除操作。
尽管在存储器单元阵列110中存在多个存储模块，但是在图2中仅仅示出了一个存储模块。根据本发明的一个实施例，存储模块包括多个串ST。每个串ST包括：与公共源极线CSL相耦接的源极选择晶体管SST；多个存储器单元MC；和与位线BL相耦接的漏极选择晶体管DST。源极选择晶体管SST的栅极与源极选择线相耦接。存储器单元MC的栅极与各个字线WL相耦接。漏极选择晶体管DST的栅极与漏极选择线DSL相耦接。串ST与各个位线BL相耦接且与公共源极线CSL相耦接。源极线SSL、漏极选择线DSL以及与存储器单元阵列110相耦接的字线WL一起被称为局部线。
模块开关120包括第一至第三传输晶体管TN1、TN2、TN3，所述第一至第三传输晶体管TN1、TN2、TN3用于传送偏置电压以用于对存储器单元阵列110执行编程操作、读取操作或擦除操作。
第一至第三传输晶体管TN1、TN2、TN3的栅极与模块字线BKLWL相耦接且响应于模块字线BKLWL的电压电平而导通或截止。第一通过晶体管TN1的漏极和源极分别与全局字线GWL和字线WL耦接。第二传输晶体管TN2的漏极和源极分别与全局漏极选择线GDSL和漏极选择线DSL相耦接。第三传输晶体管TN3的源极和漏极分别与全局源极选择线GSSL和源极选择线SSL相耦接。
另外，第一至第三传输晶体管TN1、TN2、TN3由高电压NMOS晶体管形成。这些高电压NMOS晶体管的阈值电压可以是0V或更低，以便保持提供给全局线GWL、GDSL、GSSL的操作电压(没有电压下降)并将操作电压传送至局部线WL、DSL、SSL。高电压NMOS晶体管可以是诸如例如能够传送正电压和负电压的三重阱高电压NMOS晶体管的类型。
模块译码器170包括预充电电路130、负电压传送电路140、信号发生电路150、开关电路155和放电电路160。预充电电路130将模块字线BKLWL预充电至高电压Vpp，据此，高电压VPP模块选择信号BCON被提供给模块字线BLKWL以便由所述模块来选择存储器单元阵列。负电压传送电路140通过将负电压Vneg提供给模块字线BKLWL来控制模块开关120的导通和截止。信号发生电路150产生选择信号CON。开关电路155将模块字线BKLWL提供给选择信号CON。放电电路160将模块字线BKLWL放电。
预充电电路130包括高电压耗尽型NMOS晶体管DN和高电压PMOS晶体管P用于响应于地址编码信号GA来将模块字线BKLWL预充电至高电压Vpp。高电压耗尽型NMOS晶体管DN的栅极与模块字线BKLWL相耦接，且漏极与用于接收高电压Vpp的输入端子相耦接。高电压耗尽型NMOS晶体管DN的源极与高电压PMOS晶体管P的源极相耦接。高电压PMOS晶体管P的漏极与模块字线BKLWL相耦接。
当用于选择要控制的存储模块的地址编码信号GA被使能时，提供至高电压PMOS晶体管P的栅极的使能的信号会使PMOS晶体管P导通。高电压耗尽型NMOS晶体管DN响应于提供至模块字线BKLWL的模块选择信号的电压电平而导通或截止。高电压PMOS晶体管P响应于地址编码信号GA而导通或截止。当高电压PMOS晶体管P和高电压耗尽NMOS晶体管DN都导通时，提供给模块选择线BKLWL的模块选择信号的电压电平会变成等于高电压Vpp。
例如，当来自于模块字线BKLWL的0V被提供给阈值电压为“-Vthd”的高电压耗尽型NMOS晶体管DN的栅极时，高电压耗尽型NMOS晶体管DN的源极电压在高电压PMOS晶体管P和高电压耗尽型NMOS晶体管DN都导通时变成“Vthd”。于是，高电压耗尽型NMOS晶体管DN的源极电压经由高电压PMOS晶体管P被输出至模块字线BKLWL。因此，提供给模块字线BKLWL的模块选择信号BCON的电压电平上升至源极电压“Vthd”。模块选择信号的上升了的电压电平被反馈给高电压耗尽型NMOS晶体管DN的栅极。这会导致高电压耗尽型NMOS晶体管DN的源极电压逐步地提高因而模块选择信号BCON的电压逐渐提高。因此，高电压耗尽型NMOS晶体管DN的源极电压和模块选择信号BCON的电压电平变得与高电压Vpp相等。在本发明的一个实施例中，高电压PMOS晶体管P的阈值电压可以处在-3V至-1V的范围内。
负电压传送电路140包括高电压NMOS晶体管TN4。高电压NMOS晶体管TN4响应于负电压控制信号NEG_EN而导通或截止并且被配置为将负电压Vneg提供至模块字线BKLWL作为模块选择信号BCON。高电压NMOS晶体管TN4的栅极与负电压控制信号NEG_EN的输入端子相耦接，且源极和漏极与负电压Vneg和模块字线BKLWL的输入端子相耦接。
另外，高电压NMOS晶体管TN4可以是能够传送负电压Vneg的晶体管类型，诸如三重阱高电压NMOS晶体管。高电压NMOS晶体管TN4的阈值电压可以是比传输晶体管TN1、TN2、TN3的阈值电压高的电压(例如，高于0V)。当向全局线GDSL、GWL、GSSL提供负电压(即，操作电压)时，负电压传送电路140将负电压Vneg传送至模块字线BKLWL作为模块选择信号BCON，从而使传输晶体管TN1、TN2、TN3导通。
信号发生电路150包括第一与非门ND1和第二与非门ND2，所述第一与非门ND1和第二与非门ND2用于响应于预译码信号XA、XB、XC、XD和编码预充电控制信号PGMPREb来产生选择信号CON。第一与非门ND1响应于预译码信号XA、XB、XC、XD来产生逻辑信号LOG。第二与非门ND2响应于逻辑信号LOG和编码预充电控制信PGMPREb来产生选择信号CON。开关电路155与第二与非门ND2的输出端子相耦接。
开关电路155包括NMOS晶体管N1，所述NMOS晶体管N1用于响应于预充电控制信号PRE将选择信号CON传送至模块字线BKLWL以便将模块选择信号BCON使能。NMOS晶体管N1的源极和漏极分别与模块字线BKLWL和第二与非门ND2的输出相耦接。NMOS晶体管N1响应于提供给NMOS晶体管N1的栅极的预充电控制信号PRE而导通或截止。
预充电电路160包括第三与非门ND3和NMOS晶体管TN5，所述第三与非门ND3和NMOS晶体管TN5用于响应于选择信号CON和使能信号EN对模块字线BKLWL进行放电以便将模块选择信号BCON禁止。第三与非门ND3响应于选择信号CON和使能信号EN来产生放电信号CTL。放电信号被输入至高电压NMOS晶体管TN5的栅极，高电压NMOS晶体管TN5的源极和漏极分别与接地电压的输入端子和模块字线BKLWL相耦接。高电压NMOS晶体管TN5响应于放电信号CTL而操作。与第三与非门ND3相耦接的NMOS晶体管TN5可以是用于当模块字线BKLWL的模块选择信号具有负电平时的操作的三重阱NMOS晶体管。
下面描述操作根据本发明的一个实施例的非易失性存储器件的方法。
在选择存储模块的操作中，全都具有高电平的预充电信号XA、XB、XC、XD被输入第一与非门ND1。当所有的预充电信号XA、XB、XC、XD都处在高电平时，第一与非门ND1产生低电平的逻辑信号LOG。低电平的逻辑信号LOG和低电平的编程预充电控制信号PGMPREb被输入至第二与非门ND2，第二与非门ND2产生高电平的选择信号CON。另外，NMOS晶体管N1响应于高电平的预充电控制信号PRE而导通，于是开关电路155将选择信号CON传送至模块字线BKLWL，从而将模块选择信号BCON使能。
高电平的选择信号CON还被输入于放电电路160。高电平的选择信号CON和高电平的使能信号EN被输入至第三与非门ND3，于是第三与非门ND3产生低电平的放电信号CTL。NMOS晶体管TN5响应于低电平的放电信号CTL而保持截止。因此，模块字线BKLWL不与接地电压的输入端子相耦接。
预充电电路130的高电压耗尽型晶体管DN响应于在模块字线BKLWL中被使能的模块选择信号BCON的电压电平而导通。高电压PMOS晶体管P响应于使能的地址编码信号GA而导通。因此，模块选择信号BCON的电压电平变为等于高电压Vpp。
当提供给模块字线BKLWL的模块选择信号BCON等于高电压Vpp时，模块开关120将全局线GDSL、GWL、GSSL与各个局部线DSL、WL、SSL相耦接。于是，诸如编程电压或读取电压的电压会从全局线GDSL、GWL、GSSL传送至选中的存储模块的局部线DSL、WL、SSL。根据本发明的一个实施例的模块开关120包括阈值电压为0V或更低的传输晶体管TN1、TN2、TN3。因此，当操作电压从全局线GDSL、GWL、GSSL提供给局部线DSL、WL、SSL时，就不会有因传输晶体管TN1而导致的电压下降。
另外，负电压传送电路140中的负电压控制信号NEGEN被禁止，使得模块字线BKLWL和负电压Vneg的输入端子彼此相分离。
在不选择存储模块的操作中，预译码信号XA、XB、XC、XD中的至少一个被禁止，例如被禁止为低电平。当一个或更多个的低电平预译码信号XA、XB、XC、XD被输入第一与非门ND1时，会输出高电平的逻辑信号LOG。当高电平逻辑信号LOG和低电平编程预充电控制信号PGMPREb被输入于第二与非门ND2时，第二与非门ND2产生低电平的选择信号CON。
低电平的选择信号CON被输入于放电电路160的第三与非门ND3。于是，第三与非门ND3会产生高电平的放电信号CTL，且NMOS晶体管TN5响应于高电平的放电信号CTL而导通。这会使模块字线BKLWL与接地电压Vss相耦接，据此，模块字线BKLWL的电压电平被放电至模块选择信号BCON。另外，地址编码信号GA会被禁止从而高电压PMOS晶体管P会保持截止。因此，模块字线BKLWL的电压电平不会上升至高电压Vpp。
传输晶体管TN1、TN2、TN3的阈值电压为0V或更低。尽管模块字线BKLWL的模块选择信号被禁止为接地电压电平，但是传输晶体管TN1、TN2、TN3可能会导通。为了保证传输晶体管TN1、TN2、TN3保持截止，模块字线BKLWL的模块选择信号被禁止，于是负电压控制信号NEG_EN被使能。因此，高电压NMOS晶体管TN4响应于负电压控制信号NEG_EN而导通，且模块字线BKLWL与负电压Vneg相耦接。相应地，负电压Vneg被提供至模块字线BKLWL作为模块选择信号。相应地，模块开关120的传输晶体管TN1、TN2、TN3会响应于负电压Vneg而截止，使得全局线GDSL、GWL、GSSL和局部线DSL、WL、SSL彼此断开。
高电压NMOS晶体管TN4将低于负电压Vneg的电压(例如，低1V)传送至模块字线BKLWL。为了向模块字线BKLWL提供充分的电压电平以使传输晶体管TN1、TN2、TN3截止，提供给高电压NMOS晶体管TN4的负电压Vneg根据方程式1来设置。
[方程式1]
Vneg＝(Vt-PassTroffmarginBias1V-TN4offmarginBias1V)＊(-1)
在等式1中，Vt是TN4的阈值电压，且‘PassTroffmarginBias’是TN1、TN2、TN3之一的截止余量偏置。
在擦除操作中，负电压控制信号NEG_EN被使能以使高电压NMOS晶体管TN4导通，使得提供给模块字线BKLWL的模块选择信号BCON变为负电压电平。这响应于负电压电平而使模块开关120的传输晶体管TN1、TN2、TN3截止，使得全局线GDSL、GWL、GSSL与局部线DSL、WL、SSL彼此断开。相应地，存储器单元MC会处在浮置状态。
另外，为了执行擦除操作，向存储器单元阵列110的衬底(未示出)提供高电压(例如，20V)。这造成存储器单元MC与衬底之间的电压差，且随着存储器单元MC的电子向衬底放电，存储模块会被擦除。为了防止当提供给衬底的高电压在擦除操作期间经由传输晶体管TN1、TN2、TN3泄漏时发生的擦除干扰现象，可以向传输晶体管TN1、TN2、TN3的栅极提供-1V或更低的电压，从而使传输晶体管TN1、TN2、TN3截止。
在使用负验证电压的擦除验证操作中，负电压控制信号NEG_EN被使能以使高电压NMOS晶体管TN4导通。因此，提供给模块字线BKLWL的模块选择信号BCON的电压电平变为负电平。另外，用于擦除验证的负电压被提供给与传输晶体管TN1、TN2、TN3相耦接的全局线GDSL、GWL、GSSL。相应地，传输晶体管TN1、TN2、TN3响应于模块选择信号BCON的负电压电平而导通，因而向局部线DSL、WL、SSL传送负电压。优选地，向传输晶体管TN1、TN2、TN3的栅极(即，模块字线BKLWL)提供-5V至-1V的电压。
如上所述，在根据本发明的一个实施例的非易失性存储器件中，可以经由包含能够提供负电压的传输晶体管TN1、TN2、TN3的模块开关120来向存储器单元阵列110提供负操作电压。相应地，可以使用负验证电压来验证具有擦除状态的存储器单元的阈值电压。因此，可以通过使擦除状态的阈值电压分布变窄来保证编程状态的阈值电压分布之间的余量。
另外，根据本发明的一个实施例，将模块开关120的传输晶体管TN1、TN2、TN3的阈值电压设置为0V或更低，以防止因模块开关而引起的电压下降现象。相应地，可以降低传输晶体管TN1、TN2、TN3的击穿电压，这是因为考虑到电压下降的高电压不需要被提供至传输晶体管TN1、TN2、TN3的缘故。
另外，根据本发明的一个实施例，具有比传输晶体管TN1、TN2、TN3的阈值电压高的阈值电压(例如，0V或更低)并能够提供负电压的负电压传送电路140与传输晶体管TN1、TN2、TN3的栅极相耦接。相应地，可以控制传输晶体管TN1、TN2、TN3的导通或截止。
图3A至3B图示了图2所示的非易失性存储器件的诸如TN1、TN2、TN3的传输晶体管。更具体而言，图3A至3B是说明根据本发明的一个实施例的具有0V或更低的阈值电压且能传送负电压的传输晶体管的结构的图。
参见图3A至3B，根据本发明的一个示例性实施例的传输晶体管包括栅极Gate和源和漏极结N-。栅极Gate被形成在P型衬底P-Sub的特定区域上，且源和漏极结N-形成在栅极Gate的两端的P型衬底P-Sub中。源极和漏极结N-通过注入N型杂质离子来形成。P型衬底P-Sub划分成隔离区和有源区。隔离层Fox形成在隔离区中。源和漏极结N-之间的有源区被用作为传输晶体管的沟道区。
为了使传输晶体管具有0V或更低的阈值电压，不将P型杂质(通常被注入至传输晶体管的沟道区内以便控制高电压NMOS晶体管的阈值电压)注入到传输晶体管的沟道区之内。具体地，在根据本发明的一个实施例的传输晶体管中，可以将未注入杂质的区域用作沟道区。或者，根据本发明的一个实施例，N型——诸如砷(As)——的杂质注入区域可以被用作沟道区，使得传输晶体管具有0V或更低的阈值电压。
根据本发明的一个实施例的传输晶体管还可以包括形成在P型衬底P-Sub之内的三重N阱(tripleN-well)和形成在三重N阱上的P阱。形成三重N阱以便使用负电压。P阱被形成为防止三重N阱与源和漏极结N-之间的击穿现象。可以通过以1MeV至3MeV的能量注入N型杂质诸如磷(P)来形成三重N阱。另外，注入的N型杂质可以限于1.0E13至5.0E13原子/cm2的剂量。可以通过以100KeV至600KeV的能量注入P型杂质诸如硼(B)来形成P阱。
另外，根据本发明的一个实施例，传输晶体管的栅极的长度l1(即，源和漏极结N-之间的栅极长度)可以是1.0μm至3μm或更小。根据本发明的一个实施例，传输晶体管的沟道区的宽度W(即，与栅极重叠的有源区的宽度)可以是2μm至5μm。
在形成有栅极的P型衬底P-Sub上形成绝缘层301。将多个接触结构303a、303b、303c、303d形成为穿通绝缘层301。接触结构包括与栅极相耦接的栅极接触303a、与各个源和漏极结N-相耦接的源/漏极接触303b、与P阱上的P型衬底P-Sub相耦接的第一阱拾取接触303c、以及与三重N阱相耦接的第二阱拾取接触303b。源/漏极接触303b与栅极之间的距离l2可以是1μm至2μm。源/漏极接触303b与有源区的边界之间的距离l3(即，源/漏极接触303b与隔离层Fox之间的距离)可以是0.3μmto1.0μm。
图4A至4B是说明图2所示的非易失性存储器件的负电压传送电路的晶体管、诸如TN4的图。更具体而言，图4A至4B是说明具有比传输晶体管高的阈值电压且能够传送负电压和控制传输晶体管的导通和截止的负电压传送电路的晶体管的结构的图。
参见图4A至4B，根据本发明的一个示例性实施例的负电压传送电路包括栅极Gate以及源和漏极结N-。栅极Gate被形成在P型衬底P-Sub的特定区域之上，且源和漏极结N-被形成在栅极的两端的P型衬底P-Sub中。源和漏极结N-通过注入N型杂质离子来形成。P型衬底P-Sub被划分成隔离区和有源区。在隔离区中形成隔离层Fox。源和漏极结N-之间的有源区被用作晶体管的有源区。通过注入诸如硼(B)的P型杂质在负电压传送电路的晶体管的沟道区中形成阈值电压杂质注入区域Vtimp，使得负电压传送电路的晶体管具有比传输晶体管高的阈值电压。具体地，可以通过以30KeV至100KeV的能量注入P型杂质来形成阈值电压杂质注入区域Vtimp。注入的P型杂质可以限于1.0E12至1.0E13原子/cm2的剂量。
根据本发明的一个示例性实施例，负电压传送电路的晶体管还可以包括三重N阱和P阱。三重N阱形成在P型衬底P-Sub之内，且P阱被形成在三重N阱上。形成三重N阱以使用负电压。形成P阱以防止三重N阱与源和漏极结N-之间的击穿现象。通过注入诸如磷(P)的N型杂质来形成三重N阱。通过注入诸如硼(B)的P型杂质来形成P阱。
在形成有栅极的P型衬底P-Sub上形成绝缘层401。形成多个接触结构403a、403b、403c、403d以穿通绝缘层401。接触结构包括与栅极相耦接的栅极接触403a、与各个源和漏极结N-相耦接的源/漏极接触403b、与P阱上的P型衬底P-Sub相耦接的第一阱拾取接触403c、以及与三重N阱相耦接的第二阱拾取接触403b。
尽管未在图中示出，但是公共高电压NMOS晶体管的沟道区(除了阈值电压为0V或更低的高电压NMOS晶体管的沟道区和用于控制本发明的实施例中的阈值电压为0V或更低的高电压NMOS晶体管导通和截止的高电压晶体管的沟道区之外)是通过用10KeV至30KeV的能量注入诸如硼(B)的P型杂质来形成的。以1.0E12至1.0E13原子/cm2的剂量来注入P型杂质。另外，放电电路的高电压NMOS晶体管的栅极与源/漏极接触之间的距离可以是1μm至2μm。
根据本发明的一个示例性实施例，出于存储器单元阵列的单元操作的目的，非易失性存储器件可以例如使用27V或更低的编程电压或25V或更低的擦除电压。
如上所述，根据本发明的一个实施例，可以经由能够供应负电压的模块开关来向存储器单元阵列提供负偏置电压。因此，可以使用负验证电平来验证具有擦除状态的存储器单元的阈值电压。因此，可以通过使擦除状态的阈值电压分布变窄来保证编程状态的阈值电压分布之间的余量。
另外，根据本发明的一个实施例，模块开关的传输晶体管的阈值电压被设置成0V或更低，以便防止因模块开关而引起的电压下降现象。相应地，可以降低传输晶体管的击穿电压，这是因为不必向传输晶体管提供考虑了电压下降的高电压的缘故。
另外，根据本发明的一个实施例，阈值电压比传输晶体管的阈值电压高且能够提供负电压的负电压传送电路与传输晶体管的栅极相耦接。因此，可以控制传输晶体管的导通和截止。

Claims (24)

1.一种存储器件，包括：
模块开关，所述模块开关用于响应于模块选择信号来从全局线向与存储器单元阵列相连接的局部线传送第一电压；以及
负电压传送电路，所述负电压传送电路被配置为将所述模块选择信号使能为负电压，
其中，当通过将具有负电平的所述第一电压供应给所述全局线来对所述存储器单元阵列执行擦除验证操作时，所述模块开关操作以将所述全局线与所述局部线相连接，以及
当所述模块选择信号被禁止时，所述模块开关操作以使所述全局线与所述局部线断开。
2.如权利要求1所述的存储器件，其中，所述模块开关包括具有0V或更低的阈值电压的传输晶体管。
3.如权利要求1所述的存储器件，其中，所述模块开关包括能够传送具有负电平或正电平的所述第一电压的三重阱NMOS晶体管。
4.如权利要求3所述的存储器件，其中，所述三重阱NMOS晶体管包括：
形成在P型衬底上的栅极；
形成在所述栅极的两端的P型衬底中的源和漏极结；以及
形成在所述源和漏极结之间的P型衬底中的沟道区。
5.如权利要求4所述的存储器件，其中，所述沟道区由未注入杂质的区域或注入了N型杂质的注入区域形成，以便将三重阱NMOS晶体管的阈值电压设置为0V或更低。
6.如权利要求5所述的存储器件，其中，所述P型衬底包括N阱和形成在所述N阱上的P阱。
7.如权利要求6所述的存储器件，其中，所述N阱是通过以1.0E13原子/cm2至5.0E13原子/cm2范围的量注入磷来形成的。
8.如权利要求7所述的存储器件，其中，所述P阱是通过注入硼来形成的。
9.如权利要求4所述的存储器件，其中，所述栅极具有1.0μm至3μm的长度。
10.如权利要求4所述的存储器件，其中，所述沟道区具有2.0μm至5μm的宽度。
11.如权利要求4所述的存储器件，还包括与各个源和漏极结相耦接的源/漏极接触。
12.如权利要求11所述的存储器件，其中，所述源/漏极接触与所述栅极之间的距离为1μm至2μm。
13.如权利要求11所述的存储器件，其中，与所述源/漏极接触相邻的隔离层与所述源和漏极结之间的距离为0.3μm至1.0μm。
14.如权利要求1所述的存储器件，其中，所述负电压传送电路包括用于传送具有负电压电平的模块选择信号的三重阱NMOS晶体管。
15.如权利要求14所述的存储器件，其中，所述三重阱NMOS晶体管包括：
形成在P型衬底上的栅极；
形成在所述栅极的两端的P型衬底中的源和漏极结；以及
形成在所述源和漏极结之间的P型衬底中的沟道区。
16.如权利要求15所述的存储器件，其中，所述沟道区由剂量为1.0E12至1.0E13原子/cm2的P型杂质注入区域形成，以使得所述三重阱NMOS晶体管的阈值电压比所述模块开关的阈值电压高。
17.如权利要求15所述的存储器件，其中，所述P型衬底包括N阱和形成在N型阱上的P阱。
18.如权利要求1所述的存储器件，其中，形成所述负电压传送电路的晶体管的阈值电压比形成所述模块开关的晶体管的阈值电压高。
19.如权利要求1所述的存储器件，还包括预充电电路，
其中，所述预充电电路包括：
耗尽型NMOS晶体管，所述耗尽型NMOS晶体管被配置为栅极与被提供了所述模块选择信号的模块字线相耦接以提高所述模块选择信号的电压电平，而漏极与预充电电压输入端子相耦接；以及
PMOS晶体管，所述PMOS晶体管被配置为源极与所述耗尽型NMOS晶体管的源极相耦接，而漏极与所述模块字线相耦接。
20.如权利要求1所述的存储器件，还包括三重NMOS晶体管，所述三重NMOS晶体管被耦接在接地端子与被提供了所述模块选择信号的模块字线之间，以将所述模块选择信号禁止。
21.一种操作存储器件的方法，包括以下步骤：
提供非易失性存储器件，所述非易失性存储器件包括用于响应于模块选择信号的电压电平来将提供给全局线的操作电压传送至与存储器单元阵列相耦接的局部线的模块开关以及用于传送负电压作为所述模块选择信号的负电压传送电路；以及
当通过将具有负电平的所述操作电压供应给所述全局线来对所述非易失性存储器件执行擦除验证操作时，通过经由所述负电压传送电路传送负电压作为所述模块选择信号，来将全局线与局域选相耦接。
22.如权利要求21所述的方法，还包括以下步骤：当模块选择信号被禁止时，通过经由所述负电压传送电路传送负电压作为模块选择信号，来使全局线与局部线彼此断开。
23.如权利要求21所述的方法，其中，所述模块选择信号在不选择非易失性存储器件的操作中或者在非易失性存储器件的擦除操作中被禁止。
24.如权利要求21所述的方法，其中，作为模块选择信号来提供的负电压为-5V至-1V。
CN201110254528.8A 2010-09-01 2011-08-31 半导体存储器件及其操作方法 Active CN102385926B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2010-0085444 2010-09-01
KR1020100085444A KR101146820B1 (ko) 2010-09-01 2010-09-01 불휘발성 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
CN102385926A CN102385926A (zh) 2012-03-21
CN102385926B true CN102385926B (zh) 2016-02-24

Family

ID=45697115

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110254528.8A Active CN102385926B (zh) 2010-09-01 2011-08-31 半导体存储器件及其操作方法

Country Status (3)

Country Link
US (1) US8520445B2 (zh)
KR (1) KR101146820B1 (zh)
CN (1) CN102385926B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101980676B1 (ko) * 2012-05-25 2019-05-22 에스케이하이닉스 주식회사 메모리 및 그 검증 방법
IT202000005104A1 (it) * 2020-03-10 2021-09-10 Sk Hynix Inc Architettura di commutazione per un dispositivo di memoria Flash NAND e circuito di commutazione ad alta tensione

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646516A (en) * 1994-08-31 1997-07-08 Mitsubishi Denki Kabushiki Kaisha Reference voltage generating circuit
CN1832040A (zh) * 2005-03-10 2006-09-13 海力士半导体有限公司 具有改进的擦除功能的闪存设备和控制其擦除操作的方法
CN101364440A (zh) * 2007-08-06 2009-02-11 海力士半导体有限公司 块解码器及包括块解码器的半导体存储器件
CN101409105A (zh) * 2007-10-10 2009-04-15 海力士半导体有限公司 快闪存储设备
CN101587750A (zh) * 2008-05-20 2009-11-25 海力士半导体有限公司 非易失性存储装置的编程方法
KR20090124103A (ko) * 2008-05-29 2009-12-03 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474201B1 (ko) * 2002-05-17 2005-03-08 주식회사 하이닉스반도체 낸드형 플래시 메모리의 워드 라인 디코더
IT1391466B1 (it) * 2008-07-09 2011-12-23 Micron Technology Inc Rilevamento di una cella di memoria tramite tensione negativa
KR101596826B1 (ko) * 2009-10-26 2016-02-23 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 바이어스 전압 인가 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646516A (en) * 1994-08-31 1997-07-08 Mitsubishi Denki Kabushiki Kaisha Reference voltage generating circuit
CN1832040A (zh) * 2005-03-10 2006-09-13 海力士半导体有限公司 具有改进的擦除功能的闪存设备和控制其擦除操作的方法
CN101364440A (zh) * 2007-08-06 2009-02-11 海力士半导体有限公司 块解码器及包括块解码器的半导体存储器件
CN101409105A (zh) * 2007-10-10 2009-04-15 海力士半导体有限公司 快闪存储设备
CN101587750A (zh) * 2008-05-20 2009-11-25 海力士半导体有限公司 非易失性存储装置的编程方法
KR20090124103A (ko) * 2008-05-29 2009-12-03 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법

Also Published As

Publication number Publication date
US8520445B2 (en) 2013-08-27
KR20120022181A (ko) 2012-03-12
CN102385926A (zh) 2012-03-21
KR101146820B1 (ko) 2012-05-21
US20120051145A1 (en) 2012-03-01

Similar Documents

Publication Publication Date Title
KR102227962B1 (ko) 완전 공핍형 soi 플래시 메모리 설계
US7920419B2 (en) Isolated P-well architecture for a memory device
US6891754B2 (en) Nonvolatile semiconductor memory with a programming operation and the method thereof
US9368210B2 (en) Semiconductor memory device
KR100297602B1 (ko) 비휘발성메모리장치의프로그램방법
US8295087B2 (en) Row-decoder and select gate decoder structures suitable for flashed-based EEPROM operating below +/− 10v BVDS
US7379335B2 (en) Nonvolatile semiconductor memory device and a method for programming NAND type flash memory
US7313027B2 (en) Nonvolatile semiconductor memory device and a method of word lines thereof
CN108346662B (zh) 单层多晶硅非易失性存储单元的操作方法
US7339821B2 (en) Dual-gate nonvolatile memory and method of program inhibition
US20140085989A1 (en) Semiconductor memory device
US7738298B2 (en) Flash memory device
CN102890965A (zh) 半导体器件及其操作方法
US8487383B2 (en) Flash memory device having triple well structure
KR100236214B1 (ko) 반도체 기억장치
KR20080095785A (ko) 불휘발성 반도체 기억 장치
US9177648B2 (en) 3D non-volatile memory device having wordlines with large width
JPH1145986A (ja) 不揮発性半導体記憶装置
CN102385926B (zh) 半导体存储器件及其操作方法
US6535431B1 (en) Method of adjusting program voltage in non-volatile memories, and process for fabricating a non-volatile memory device
US20130080718A1 (en) Semiconductor memory device and method of operating the same
JP5143443B2 (ja) 不揮発性メモリ装置及びその動作方法
CN107910033B (zh) 一种eeprom及其擦除、编程和读方法
CN101097923A (zh) 非易失性存储器件
US20240185920A1 (en) Semiconductor device and operating method of semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant