KR20070000781A - 플래시 메모리 소자의 페이지 버퍼 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 페이지 버퍼에 관한 것으로, 레지스터에 프로그램 데이터 입력 스위치를 추가하여 프로그램 동작시 제 1 래치에서 제 2 래치로 데이터를 전송하는 과정을 생략하고 제 2 래치에서 데이터를 바로 입력하여 프로그램 시간과 프로그램의 오동작을 예방할 수 있는 플래시 메모리 소자의 페이지 버퍼가 개시된다.
낸드 플래시, 페이지 버퍼, 데이터 전송

Description

플래시 메모리 소자의 페이지 버퍼{Page Buffer in flash memory device}
도 1은 종래 기술의 페이지 버퍼를 설명하기 위한 회로도이다.
도 2는 본 발명에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 3은 본 발명에 따른 페이지 버퍼를 설명하기 위한 회로의 타이밍도이다.
<도면의 주요 부분에 대한 설명>
10, 100 : 메모리 셀 어레이 20, 110: 비트라인 선택부
30, 120 : 프리차지부 40, 130: 레지스터
41, 131 : 제 1 래치 42, 132: 제 2 래치
본 발명은 플래시 메모리 소자의 페이지 버퍼에 관한 것으로, 특히 제 1 래치에서 제 2 래치로 데이터를 전송하는 데이터 트랜스터 동작 없이 프로그램 가능한 플래시 메모리 소자의 페이지 버퍼에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술 연구가 활발히 연구되고 있다.
메모리 셀의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속되어 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자(NAND type flash memory device)가 개발되었다. NAND형 플래쉬 메모리 소자의 플로팅 게이트(floating gate)에 파울러 노드하임 터널링(Fowler-Nordheim Tunneling)의 방법으로 전자를 주입하거나 빼냄으로써, NAND형 플래쉬 메모리 소자가 프로그램 및 소거상태가 된다.
NAND형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하고 정상적인 프로그램 및 소거 여부를 검증하기 위해 페이지 버퍼(page buffer)를 사용한다.
도 1은 일반적인 NAND형 플래쉬 메모리 소자의 페이지 버퍼의 구성도로, 레지스터(40)의 제 1 래치(41)와 제 2 래치(42)를 이용하여 프로그램 동작을 수행한다. 기존의 페이지 버퍼를 이용한 플래시 메모리 소자의 프로그램 동작을 간략히 설명하면 다음과 같다.
1) 초기화 단계
레지스터(40)의 NMOS 트랜지스터(N44)에 리셋 신호(CSET)가 인가되어 NMOS 트랜지스터(N44)가 턴온된다. 따라서 접지 전원(Vss)이 제 1 래치(41)의 노드(QBb)에 인가되어 노드(QBb)가 로우 레벨로 초기화된다.
2) 데이터 래치 단계
레지스터(40)의 NMOS 트랜지스터(N43)에 리셋 신호(MRST)가 인가되어 NMOS 트랜지스터(N43)가 턴온된다. 따라서 접지 전원(Vss)이 제 2 래치(42)의 노드(QA)에 인가되어 노드(QA)가 로우 레벨로 초기화된다. 프리차지부(30)에 프리차지 신호(PRECHb)가 인가된다. 따라서 전원 전압(Vcc)이 감지 노드(SO)에 인가되어 감지 노드(SO)가 전원 전압(Vcc) 레벨로 프리차지 된다. 프로그램 하고자 하는 데이터가 입출력 단자(YA)에 입력된다. 데이터 입력 신호(nDI)에 응답하여 레지스터(40)의 NMOS 트랜지스터(N47)가 턴온되어 제 1 래치(41)의 노드(QB)와 입출력 단자(YA)가 연결된다. 따라서, 데이터가 제 1 래치(41)에 저장된다.
3) 데이터 전송 단계
레지스터(40)의 NMOS 트랜지스터(N49)에 데이터 전송 신호(PDUMP)가 입력되어 NMOS 트랜지스터(N49)가 턴온된다. 따라서 감지 노드(SO)와 제 1 래치의 노드(QB)가 연결되어 감지 노드(SO)의 전위는 프로그램 하려는 데이터에 따라서 전원 전압(Vcc) 레벨을 유지하거나 접지 전원(Vss) 레벨로 디스차지 된다. 감지 노드(SO)의 전위에 따라 레지스터(40)의 NMOS 트랜지스터(N41)가 턴온되거나 턴오프된다. 그 후 래치 신호(LATCH)가 NMOS 트랜지스터(N42)에 입력되어 NMOS 트랜지스터(N42)가 턴온된다. NMOS 트랜지스터(N41)가 턴온 상태일 경우, 제 2 래치(42)의 노드(QAb)는 접지 전원(Vss)와 연결되어 접지 전원(Vss) 레벨로 디스차지된다. 반면 NMOS 트랜지스터(N41)가 턴오프 상태일 경우, 노드(QAb)는 초기화 상태 즉, 논리 하이를 유지한다.
4) 데이터 프로그램 단계
프로그램 하고자 하는 비트라인(BLe 또는 BLo)을 선택하기 위하여 비트라인 선택 신호(BSLe 또는 BSLo)가 비트라인 선택부(20)의 NMOS 트랜지스터(N23 또는 N24)에 인가된다. 만약, 이븐 비트라인(BLe)이 선택될 경우 비트라인 선택 신호(BSLe)가 NMOS 트랜지스터(N23)에 인가되어 이븐 비트라인(BLe)과 감지 노드(SO)가 연결된다. 그 후, 프로그램 신호(PGM)가 레지스터(40)에 인가되어 NMOS 트랜지스터(N50)가 턴온된다. 따라서, 감지 노드(SO)와 제 2 래치의 노드(QA)가 연결된다. 따라서 제 2 래치에 저장된 데이터가 감지 노드(SO)와 연결된 비트라인(BLe 또는 BLo)에 입력되고 워드라인 프로그램 신호(WL)가 메모리 셀 어레이(10)에 입력되어 데이터가 메모리 셀 어레이(10)에 프로그램된다.
상술한 바와 같이 종래의 페이지 버퍼를 이용한 프로그램 방법은 프로그램 하고자 하는 데이터를 제 1 래치에 저장시킨 후, 제 2 래치로 전송하는 데이터 전송 과정을 거치게 된다. 이러한 데이 전송 과정으로 인하여 프로그램 동작시 오동작이 발생될 가능성이 높고 프로그램 시간이 증가하여 프로그램 동작의 효율성이 떨어진다.
따라서, 본 발명에 따른 플래시 메모리 소자의 페이지 버퍼는 프로그램 데이 터 입력 스위치를 추가하여 프로그램 동작시 제 1 래치에서 제 2 래치로 데이터를 전송하는 과정을 생략하고 제 2 래치에서 데이터를 바로 입력하여 프로그램 시간과 프로그램의 오동작을 예방할 수 있다.
본 발명에 따른 플래시 메모리 소자의 페이지 버퍼는 메모리 셀 어레이의 이븐 비트라인과 오드 비트라인에 연결되어 상기 이븐 비트라인 또는 상기 오드 비트라인을 프리차지 하고, 상기 이븐 비트라인 또는 상기 오드 비트라인을 선택하여 감지 노드와 연결하는 비트라인 선택부와, 전원 단자와 상기 감지 노드 사이에 연결되어 프리차지 신호에 의해 상기 감지 노드가 소정 전위를 유지하도록 하기 위한 프리차지부, 및 상기 감지 노드와 입출력 단자에 연결되어 프로그램 동작 시 하나의 래치만 활성되어 프로그램 데이터를 저장한 후, 프로그램 신호에 응답하여 상기 프로그램 데이터를 상기 감지 노드와 상기 이븐 비트라인 또는 상기 오드 비트라인을 통하여 상기 메모리 셀 어레이로 전송하는 레지스터를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 플래시 메모리 소자의 페이지 버퍼의 상세 회로도로 써, 데이터의 저장이 가능한 메모리 셀 어레이(100)와 메모리 셀 어레이(100)의 비트라인을 선택하는 비트라인 선택부(110)와 감지 노드를 프리차지 하는 프리차지부(120)와 프로그램할 데이터를 저장하는 레지스터(130)을 포함하여 구성된다.
비트라인 선택부(120)는 다수의 NMOS 트랜지스터(N111~N114)들을 포함하여 구성된다. 이븐 비트라인(BLe)과 오드 비트라인(BLo) 사이에 직렬로 연결된 NMOS 트랜지스터(N111 및 N112)는 디스차지 신호(DISCHe 및 DISCHo)에 응답하여 NMOS 트랜지스터(N111 및 N112)가 턴온되어 검증 신호(VIRPWR)가 비트라인(BLe 및 BLo)에 인가된다. 비트라인(BLe 및 BLo)과 감지 노드(SO) 사이에 연결된 NMOS 트랜지스터(N303 및 N304)는 비트라인 선택 신호(BSLe 및 BSLo)에 응답하여 NMOS 트랜지스터(N113 및 N114)가 턴온되어 비트라인(BLe 및 BLo)과 감지 노드(SO)가 연결된다.
프리차지부(120)는 전원 전압 단자(Vcc)와 감지 노드(SO) 사이에 연결되고, 전원 전압 단자(Vcc)와 감지 노드(SO) 사이에 연결된 PMOS 트랜지스터(P121)로 구성된다. 프리차지 신호(PRECHb)에 응답하여 PMOS 트랜지스터(P121)가 턴온되어 전원 전압(Vcc)이 감지 노드(SO)에 인가된다.
레지스터(130)는 감지 노드(SO)와 입출력 단자(YA)사이에 연결되고, 데이터를 임시 저장하는 제 1 래치(131)와 제 2 래치(132)를 포함하여 구성되는데, 그 상세 구성을 설명하면 다음과 같다.
NMOS 트랜지스터(N131 및 N132)는 제 2 래치(132)의 노드(QAb)와 접지 전원(Vss) 사이에 직렬로 연결된다. NMOS 트랜지스터(N131)는 래치 신호(LATCH)에 응답하여 턴온되고, NMOS 트랜지스터(N132)는 감지 노드(SO)의 전위에 따라 턴온/턴오 프되어 노드(QAb)와 접지 전원(Vss)을 연결하거나 분리한다. PMOS 트랜지스터(P131)는 전원 전압 단자(Vcc)와 검출 신호 단자(nWDO_L) 사이에 연결되고, 제 2 래치(132)의 노드(QA) 전위에 따라 PMOS 트랜지스터(P131)가 턴온되어 전원 전압(Vcc)이 검출 신호 단자(nWDO_L)에 인가된다. NMOS 트랜지스터(N133)는 제 2 래치(132)의 노드(QA)와 접지 전원 단자(Vss) 사이에 연결되고, 리셋 신호(MRST)에 응답하여 NMOS 트랜지스터(N133)가 턴온되어 접지 전원(Vss)이 노드(QA)에 인가된다. 따라서, 제 2 래치(132)가 초기화된다. NMOS 트랜지스터(N135)는 노드(QA)와 입출력 단자(YA) 사이에 연결되고, 프로그램 데이터 입력 신호(PGM_IN)에 응답하여 NMOS 트랜지스터(N135)가 턴온되어 노드(QA)와 입출력 단자(YA)가 연결된다. NMOS 트랜지스터(N134)는 노드(QA)와 입출력 단자(YA) 사이에 연결되고, 데이터 독출 신호(PBDO)에 응답하여 NMOS 트랜지스터(N134)가 턴온되어 입출력 단자(YA)와 노드(QA)가 연결된다. NMOS 트랜지스터(N136)는 노드(QA)와 감지노드(SO) 사이에 연결되고, 프로그램 신호(PGM)에 응답하여 NMOS 트랜지스터(N136)가 턴온되어 노드(QA)와 감지노드(SO)가 연결된다. NMOS 트랜지스터(N137)는 제 1 래치(131)의 노드(QBb)와 접지 전원(Vss) 사이에 연결되고, 리셋 신호(CRST)에 응답하여 NMOS 트랜지스터(N137)가 턴온되어 접지 전원(Vss)이 노드(QBb)에 인가된다. 따라서, 제 1 래치(131)가 초기화된다. NMOS 트랜지스터(N138)는 제 1 래치(131)의 노드(QB)와 입출력 단자(YA) 사이에 연결되고, 캐쉬프로그램신호(CACHEPRGM)에 응답하여 NMOS 트랜지스터(N138)가 턴온되어 노드(QB)와 입출력 단자(YA)가 연결된다. NMOS 트랜지스터(N139 및 140)은 접지 전원(Vss)과 노드(QB) 사이에 직렬 연결된다. NMOS 트 랜지스터(N139)는 제 1 래치 신호(CLCH)에 응답하여 턴온되고, NMOS 트랜지스터(N140)는 감지 노드(SO)의 전위에 따라 턴온/턴오프되어 노드(QB)와 접지 전원(Vss)을 연결하거나 분리한다. NMOS 트랜지스터(N141)은 노드(QB)와 감지 노드(SO) 사이에 연결되고, 덤프 신호(PDUMP)에 응답하여 NMOS 트랜지스터(N141)가 턴온되어 감지 노드(SO)와 노드(QB)가 연결된다. 제 1 래치(131)와 제 2 래치(132)는 역방향으로 병렬 접속되는 두개의 인버터로 각각 구성되어 프로그램 데이터를 저장한다.
도 3은 본 발명에 따른 페이지 버퍼 신호들의 타이밍도로써, 도 3을 참조하여 상술한 바와 같이 구성된 본발명에 따른 플래쉬 메모리 소자의 동작을 이븐 비트라인(BLe)에 프로그램 하는 경우를 예를 들어 상세히 설명하면 다음과 같다.
1) 도 3의 T1 구간: 프리차지및 데이터 입력 구간
먼저 프리차지부(30)의 PMOS 트랜지스터(P31)에 프리차지 신호(PRECHb)가 인가되어 PMOS 트랜지스터(P31)가 턴온된다. 따라서 전원 전압(Vcc)이 감지 노드(SO)에 인가되어 감지 노드(SO)가 전원 전압(Vcc) 레벨로 프리차지 된다. 전원 전압(Vcc) 레벨의 감지 노드(SO) 전위에 따라 NMOS 트랜지스터(N132)가 턴온된다. 이때, 레지스터(130)에 래치 신호(LATCH)가 인가되어 NMOS 트랜지스터(N131)가 턴온된다. NMOS 트랜지스터(N132)와 NMOS 트랜지스터(N131)의 턴온으로 인하여 제 2 래치(132)의 노드(QAb)와 접지 전원(Vss)가 연결되어 노드(QAb)는 논리 로우가 되고, 노드(QA)는 논리 하이가 된다. 그 후, 레지스터(130)에 프로그램 데이터 입력 신호(PGM_IN)가 입력되어 제 2 래치(132)의 노드(QA)와 입출력 단자(YA)가 연결된다. 만약 '1' 데이터 입력 시 노드(QA)는 논리 하이가 유지되고, '0' 데이터 입력 시 노드(QA)는 논리 로우가 된다.
2) 도 3의 T2 구간: 비트라인 프리차지 구간
비트라인 선택부(120)의 NMOS 트랜지스터(N111)에 이븐 디스차지 신호(DISe)가 인가되어 NMOS 트랜지스터(N111)가 턴온된다. 따라서, 바이어스 전압(VIRPWR)이 이븐 비트라인(BLe)에 인가되어 이븐 비트라인(BLe)이 프리차지 된다. 또한 NMOS 트랜지스터(N112)에 오드 디스차지 신호(DISo)가 인가되어 NMOS 트랜지스터(N112)가 턴온된다. 따라서, 바이어스 전압(VIRPWR)이 오드 비트라인(BLo)에 인가되어 오드 비트라인(BLo)이 프리차지 된다. 그 후, 이븐 디스차지 신호(DISe)는 차단되어 바이어스 전압(VIRPWR)과 이븐 비트라인(BLe)이 분리된다. 반면 오드 디스차지 신호(DISo)는 계속 인가되어 오드 비트라인(BLo)는 바이어스 전압(VIRPWR)과 계속 연결되어 바이어스 전압(VIRPWR) 레벨을 유지하게 된다.
3) 도 3의 T3 구간: 프로그램 구간
비트라인 선택부(110)의 NMOS 트랜지스터(N113)에 이븐 비트라인 선택 신호(BSLe)가 인가되어 NMOS 트랜지스터(N113)가 턴온된다. 따라서 감지 노드(SO)와 이븐 비트라인(BLe)이 연결된다. 그 후, 레지스터(130)의 NMOS 트랜지스터(N136)에 프로그램 신호(PGM)가 단계적으로 인가되어 NMOS 트랜지스터(N136)가 턴온된다. 따라서, 감지 노드(SO)와 제 2 래치(132)의 노드(QA)를 연결한다. '1' 데이터 프로그램 시 노드(QA)의 전위는 하이 레벨이므로 이븐 비트라인(BLe)의 전위는 하이 레벨을 유지한다. 반면, '0' 데이트 프로그램 시 노드(QA)의 전위는 로우 레벨이므로 이븐 비트라인(BLe)의 전위는 로우 레벨로 디스차지 된다. 그 후, 워드 라인(WL)에 고전압(15~19V)이 인가되어 메모리 셀 어레이(100)의 셀이 프로그램된다. 참고적으로, 프로그램 신호(PGM)가 단계적으로 인가되는 이유는 대용량의 플래시 메모리 소자의 경우, 프로그램시 디스차지 되는 전류의 양이 많아서 소자의 오동작을 유발할 수 있으므로, 단계적으로 프로그램 신호(PGM)를 인가하여 디스차지 되는 전류량을 조절한다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
따라서, 본 발명에 따른 플래시 메모리 소자의 페이지 버퍼는 프로그램 데이터 입력 스위치를 추가하여 프로그램 동작시 제 1 래치에서 제 2 래치로 데이터를 전송하는 과정을 생략하고 제 2 래치에서 데이터를 바로 입력하여 프로그램 시간과 프로그램의 오동작이 예방된다.

Claims (6)

  1. 메모리 셀 어레이의 이븐 비트라인과 오드 비트라인에 연결되어 상기 이븐 비트라인 또는 상기 오드 비트라인을 프리차지 하고, 상기 이븐 비트라인 또는 상기 오드 비트라인을 선택하여 감지 노드와 연결하는 비트라인 선택부;
    전원 단자와 상기 감지 노드 사이에 연결되어 프리차지 신호에 의해 상기 감지 노드가 소정 전위를 유지하도록 하기 위한 프리차지부;
    상기 감지 노드와 입출력 단자에 연결되어 프로그램 동작 시 하나의 래치만 활성되어 프로그램 데이터를 저장한 후, 프로그램 신호에 응답하여 상기 프로그램 데이터를 상기 감지 노드와 상기 이븐 비트라인 또는 상기 오드 비트라인을 통하여 상기 메모리 셀 어레이로 전송하는 레지스터를 포함하는 플래쉬 메모리 소자의 페이지 버퍼.
  2. 제 1 항에 있어서,
    상기 비트라인 선택부는 디스차지 신호에 응답하여 상기 이븐 비트라인과 상기 오드 비트라인에 검증 신호를 인가하여 프리차지 하는 제 1 스위칭부; 및
    비트라인 선택 신호에 응답하여 상기 이븐 비트라인 또는 상기 오드 비트라인을 상기 감지 노드에 연결하는 제 2 스위칭부를 포함하는 플래쉬 메모리 소자의 페이지 버퍼.
  3. 제 1 항에 있어서,
    상기 프리차지 부는 프리차지 신호에 응답하여 전원 단자와 상기 감지 노드를 연결하는 스위칭부를 포함하는 플래쉬 메모리 소자.
  4. 제 1 항에 있어서,
    상기 레지스터부는 데이터를 임시 저장하는 제 1, 2 래치;
    상기 제 1 래치를 초기화 시키는 제 1 래치 초기화 회로;
    상기 제 2 래치를 초기화 시키는 제 2 래치 초기화 회로;
    프로그램 동작 시 프로그램 데이터 입력 신호에 응답하여 상기 입출력 단자와 상기 제 1 래치의 제 1 노드를 연결하는 프로그램 제 1 스위칭부; 및
    프로그램 동작 시 프로그램 신호에 응답하여 상기 제 1 래치의 제 1 노드와 상기 감지 노드를 연결하는 프로그램 제 2 스위칭부를 포함하는 플래쉬 메모리 소자의 페이지 버퍼.
  5. 제 4 항에 있어서,
    상기 제 2 래치는 프로그램 동작 중 비활성되는 플래쉬 메모리 소자의 페이 지 버퍼.
  6. 제 4 항에 있어서,
    상기 제 1 , 제 2 래치는 역방향으로 병렬 접속되는 두개의 인버터로 구성되어 데이터를 저장하는 플래쉬 메모리 소자의 페이지 버퍼.
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