KR20070073026A - 반도체 메모리 소자의 페이지 버퍼 - Google Patents

반도체 메모리 소자의 페이지 버퍼 Download PDF

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KR20070073026A
KR20070073026A KR1020060000489A KR20060000489A KR20070073026A KR 20070073026 A KR20070073026 A KR 20070073026A KR 1020060000489 A KR1020060000489 A KR 1020060000489A KR 20060000489 A KR20060000489 A KR 20060000489A KR 20070073026 A KR20070073026 A KR 20070073026A
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nmos transistor
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latch
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KR1020060000489A
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박희식
송병옥
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 소자의 페이지 버퍼에 관한 것으로, 페이지 버퍼의 메인 레지스터에서 출력되는 신호가 인버터에 의해 반전될 때 누설 전류에 의해 오동작하는 것을 방지하기 위해 인버터 대신 저항과 NMOS 트랜지스터를 이용하여 전송 회로를 구현함으로써, 메인 레지스터의 출력 신호를 안정화시켜 반도체 메모리 소자의 오동작을 방지할 수 있는 반도체 메모리 소자의 페이지 버퍼를 개시한다.
페이지 버퍼, 인버터, 누설 전류, PMOS 트랜지스터

Description

반도체 메모리 소자의 페이지 버퍼{Page buffer of semiconductor memory device}
도 1은 일반적인 반도체 메모리 소자의 페이지 버퍼 블록도이다.
도 2a는 도 1의 메인 레지스터의 상세 회로도이다.
도 2b는 도 2a의 인버터의 상세 회로도이다.
도 3은 PMOS 트랜지스터의 채널 길이에 따른 오프 커런트(off current)를 나타내는 그래프이다.
도 4는 본 발명에 따른 반도체 메모리 소자의 페이지 버퍼 블록도이다.
도 5는 도 4의 상세 회로도이다.
<도면의 주요 부분에 대한 설명>
11, 110 : 반도체 메모리 셀 어레이 12, 120 : 비트라인 선택부
13, 130 : 프리차지부 14, 140 : 메인 레지스터
15, 150 : 캐쉬 레지스터 14a, 141, 151 : 래치
본 발명은 반도체 메모리 소자의 페이지 버퍼에 관한 것으로, 특히 메인 레지스터의 출력 신호가 인버터에 의해 반전될 때 누설 전류에 의한 오동작을 방지하는 반도체 메모리 소자의 페이지 버퍼에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자(memory device)의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 지우는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자(NAND-type flash memory device)가 개발되었다. NAND형 플래쉬 메모리 소자는 NOR형 플래쉬 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 NAND형 플래쉬 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압(threshold voltage)을 제어함으로써 이루어진다.
NAND형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하기 위하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패드(Input/Output PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공한다. 통상 페이지 버퍼는 데이터를 임시적으로 저장하기 위하여 단일 레지스터로 구성되는 것이 보편적이었으나, 최근 NAND형 플래쉬 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터(dual register)로 구성하고 있다.
도 1은 종래 기술에 따른 페이지 버퍼의 회로도이다.
도 1을 참조하면, 페이지 버퍼는 다수의 메모리 셀을 갖는 메모리 셀 어레이의 비트라인(이븐 및 오드)과 감지 노드(SO) 사이에 연결된 비트라인 선택부(12)와 감지 노드(SO)에 연결된 프리차지부(13)와 감지 노드(SO)와 입출력 단자(YA) 사이에 병렬 연결된 메인 레지스터(14) 및 캐쉬 레지스터(15)를 포함한다.
비트라인 선택부(12)는 프로그램 동작, 독출, 검증 동작시 선택 신호에 따라 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하여 감지 노드(SO)에 연결한다.
비트라인 선택부(13)는 감지 노드(SO)의 전위를 일정 전위 레벨로 프리차지한다.
메인 레지스터(14) 및 캐쉬 레지스터(15)는 입출력 단자(YA)를 통해 입력된 데이터를 임시 저장한 후 감지 노드(SO)를 통해 선택된 비트라인으로 전송하거나, 비트라인에 실린 셀 데이터를 임시 저장한 후 입출력 단자(YA)를 통해 출력한다.
도 2a는 메인 레지스터(14)의 상세 회로도이다.
도 2a를 참조하면, 프로그램 동작시 입출력 단자(YA)를 통해 입력된 데이터는 데이터 입력 신호(DI_L 또는 nDI_L)에 응답하여 턴온되는 NMOS 트랜지스터(N15 또는 N16)에 의해 래치(14a)에 임시 저장된다. 저장된 데이터는 노드(QAb)를 출력 단으로 하여 인버터(IV3)을 거쳐 노드(NA)로 출력된다.
도 2b는 도 2의 인버터(IV3)의 상세 회로도이다.
인버터는 전원 전압(Vdd)과 접지 전원(Vss) 사이에 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되며, PMOS 트랜지스터와 NMOS 트랜지스터의 게이트에는 노드(QAb)의 전위가 인가되고, PMOS 트랜지스터와 NMOS 트랜지스터의 사이의 노드는 노드(NA)가 연결된다.
도 3은 PMOS 트랜지스터의 채널 길이에 따른 오프 커런트(off current)를 나타내는 그래프이다.
반도체 메모리 소자가 점차 저전력화 집적화되어 가면서 트랜지스터의 사이즈가 점차 작아지게 되는데, 트랜지스터의 사이즈가 작아지면 누설 전류(leakage current)가 발생하기 쉽고 특히 PMOS 트랜지스터의 경우 누설 전류에 취약하다. 따라서, 래치(14a)의 출력단 신호가 인버터(IV3)을 거치면서 노드(NA)의 상태를 변화시켜 오동작을 유발할 수 있다.
본 발명은 반도체 메모리 소자의 페이지 버퍼에서 메인 레지스터에서 출력되 는 신호가 인버터에 의해 반전될 때 누설 전류에 의해 오동작하는 것을 방지하기 위해 저항과 NMOS 트랜지스터를 이용하여 전달 회로를 구비한 반도체 메모리 소자의 페이지 버퍼를 제공하는 데 있다.
본 발명에 따른 반도체 메모리 소자의 페이지 버퍼는 메모리 셀 어레의 이븐 및 오드 비트 라인을 상기 감지 노드에 선택적으로 연결하는 비트라인 선택부와, 상기 감지 노드의 전위를 일정 레벨로 프리차지 하는 프리차지부, 및 독출 동작시 상기 감지 노드에 따라 데이터를 임시 저장하고, 프로그램 동작시 입출력 단자를 통해 입력되는 데이터를 임시 저장하며 제 1 노드와 제 2 노드를 갖는 래치 및 상기 래치의 데이터를 출력 노드와 프로그램 동작시 턴온되는 제 1 스위치를 통해 상기 감지 노드에 전달하거나, 독출 동작시 동작하는 제 2 스위치를 통해 상기 입출력 단자에 전달하는 전달회로를 포함하는 레지스터부를 포함하는 반도체 메모리 소자의 페이지 버퍼에 있어서, 상기 전달 회로는 상기 제 1 노드가 하이 레벨일 때 상기 출력 노드를 로우 레벨로 만들기 위한 디스차지부 및 상기 제 1 노드가 로우 레벨일 때 하이 레벨인 상기 제 2 노드의 전위를 상기 출력 노드에 전달하는 전달 소자를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하 도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명에 따른 반도체 메모리 소자의 페이지 버퍼의 블럭도이다.
도 4를 참조하면, 본 발명에 따른 반도체 메모리 소자의 페이지 버퍼는 다수의 메모리 셀을 갖는 메모리 셀 어레이(110)의 비트라인(이븐 및 오드)과 감지 노드(SO) 사이에 연결된 비트라인 선택부(120)와 감지 노드(SO)에 연결된 프리차지부(130)와 감지 노드(SO)와 입출력 단자(YA) 사이에 병렬 연결된 메인 레지스터(140) 및 캐쉬 레지스터(150)를 포함한다.
비트라인 선택부(120)는 선택 신호에 따라 프로그램 및 독출 동작시 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하여 감지 노드(SO)에 연결한다.
프리차지부(130)는 프로그램 및 독출 동작시 일정시간 동안 감지 노드(SO)가 일정 전위가 되도록 프리차지시킨다.
메인 레지스터(140)는 전달 회로(142)를 포함하여 구성되며, 입출력 단자를 통해 입력된 데이터를 임시 저장한 후 전달 회로(142)를 이용하여 감지 노드(SO)에 전달한다.
캐쉬 레지스터(150)는 입출력 단자를 통해 입력된 데이터를 임시 저장한 후 감지 노드(SO)에 전달한다.
도 5는 도 4의 상세 회로도이다.
도 5를 참조하면, 비트라인 선택부(120)는 다수의 NMOS 트랜지스터(N121 내지 N124)를 포함한다. NMOS 트랜지스터(N123)는 이븐 비트 라인(BLe)과 감지 노드 (SO) 사이에 연결되고, 이븐 비트 라인 선택 신호(BSLe)에 응답하여 턴온된다. 따라서, 이븐 비트 라인(BLe)과 감지 노드(SO)를 연결한다. NMOS 트랜지스터(N124)는 오드 비트 라인(BLo)과 감지 노드(SO) 사이에 연결되고, 오드 비트 라인 선택 신호(BSLo)에 응답하여 턴온된다. 따라서, 오드 비트 라인(BLo)과 감지 노드(SO)를 연결한다. NMOS 트랜지스터(N121 및 N122)는 이븐 비트 라인(BLe)과 오드 비트 라인(BLo) 사이에 직렬 연결되어 NMOS 트랜지스터(N121)는 이븐 디스차지 신호(DISe)에 응답하여 턴온되고, NMOS 트랜지스터(N122)는 오드 디스차지 신호(DISo)에 응답하여 턴온된다. 따라서, 검증 전압(VIRPWR)을 이븐 비트 인(BLe) 및 오드 비트 인(BLo)에 인가한다.
프리차지부(130)는 전원 전압(Vdd)과 감지 노드(SO) 사이에 연결된 PMOS 트랜지스터(P131)를 포함한다. PMOS 트랜지스터(P131)는 로우 레벨의 프리 차지 신호(PRECHARGE_L)에 응답하여 턴온되어 전압(Vdd)을 감지 노드(SO)에 인가한다.
메인 레지스터(140)는 다수의 NMOS 트랜지스터(N141 내지 N145, N158 및 N159)와 래치(141) 및 전달 회로(142)를 포함한다.
NMOS 트랜지스터(N141)는 노드(QA)와 접지 전원(Vss) 사이에 연결되고, 메인 레지스터 리셋 신호(RESET_L)에 따라 턴온되어 노드(QA)와 접지 전원(Vss)을 연결한다. PMOS 트랜지스터(P141)는 전원 전압(Vdd)과 메인 레지스터 검출 단자(nWDO_L) 사이에 연결되고, 노드(QA)의 전위에 따라 턴온되어 전원 전압(Vdd)과 메인 레지스터 검출 단자(nWDO_L)를 연결한다. NMOS 트랜지스터(N142)와 NMOS 트랜지스터(N143)는 노드(QAb)와 접지 전원(Vss) 사이에 연결된다. NMOS 트랜지스터 (N142)는 감지 노드(SO)의 전위에 따라 턴온되고, NMOS 트랜지스터(N143)는 메인 레지스터 읽기 신호(READ_L)에 따라 턴온되어 노드(QAb)와 접지 전원(Vss)을 연결한다. NMOS 트랜지스터(N144)는 입출력 단자(YA)와 노드(QAb) 사이에 연결되고, 데이터 입력 신호(DI_L)에 따라 턴온되어 입출력 단자(YA)와 노드(QAb)를 연결한다. NMOS 트랜지스터(N145)는 입출력 단자(YA)와 노드(QA) 사이에 연결되고, 부 데이터 입력 신호(nDI_L)에 따라 턴온되어 입출력 단자(YA)와 노드(QA)를 연결한다. NMOS 트랜지스터(N148)는 노드(QAb)와 감지 노드(SO) 사이에 연결되고, 카피백 신호(COPYBACK)에 응답하여 턴온되어 감지 노드(SO)와 노드(QAb)를 연결한다. NMOS 트랜지스터(N158)는 감지 노드(SO)와 노드(NB) 사이에 연결되며, 메인 레지스터 프로그램 신호(PGM_L)에 따라 턴온되어 감지 노드(SO)와 노드(NB)를 연결한다. NMOS 트랜지스터(N159)는 노드(NB)와 입출력 단자(YA) 사이에 연결되며, 메인 레지스터 독출 신호(PBDO_L)에 따라 턴온되어 노드(NB)와 입출력 단자(YA)를 연결한다.
래치(141)는 노드(QAb)와 노드(QA) 사이에 역방향 병렬 연결된 두개의 인버터로 구성된다.
전달 회로(142)는 제 1 전송수단과 방전 수단 블락킹 수단 및 제 2 전송수단을 포함한다. 제 1 전송 수단은 NMOS 트랜지스터(N146)로 구성되며, NMOS 트랜지스터(N146)는 노드(QAb)와 노드(NA) 사이에 연결되며, 노드(QAb)의 전위에 따라 턴온되어 노드(QAb)와 노드(NA)를 연결한다. 방전 수단은 NMOS 트랜지스터(N147)로 구성되며, NMOS 트랜지스터(N147)는 노드(NA)와 접지 전원(Vss) 사이에 연결되고, 노드(NA)의 전위에 따라 턴온되어 노드(NA)와 접지 전원(Vss)을 연결한다. 블락킹 수 단은 저항(R1)으로 구성되며, 저항(R1)은 노드(NA)와 노드(NB) 사이에 연결된다. 제 2 전송 수단은 NMOS 트랜지스터(N149)로 구성되며, ㅍ는 노드(NB)와 노드(QA) 사이에 연결되고, 노드(QA)의 전위에 따라 턴온되어 노드(NB)와 노드(QA)를 연결한다. NMOS 트랜지스터(N146, N147, 및 N149)는 같은 사이즈의 PMOS 트랜지스터보다 누설 전류량이 작은 것은 주지의 사실이다. 또한, 블락킹 수단을 구성하는 저항(R1)은 캐패시터를 이용하여 구현될 수도 있다.
캐쉬 레지스터(150)는 다수의 NMOS 트랜지스터(N151 내지 N157)와 PMOS 트랜지스터(P151) 및 래치(151)를 포함한다.
NMOS 트랜지스터(N151)와 NMOS 트랜지스터(N152)는 노드(QBb)와 접지 전원(Vss) 사이에 연결된다. NMOS 트랜지스터(N151)는 감지 노드(SO)의 전위에 따라 턴온되고, NMOS 트랜지스터(N152)는 캐쉬 레지스터 읽기 신호(READ_R)에 따라 턴온되어 노드(QBb)와 접지 전원(Vss)을 연결한다. NMOS 트랜지스터(N153)는 입출력 단자(YA)와 노드(QBb) 사이에 연결되고, 데이터 입력 신호(DI_R)에 따라 턴온되어 입출력 단자(YA)와 노드(QBb)를 연결한다. NMOS 트랜지스터(N154)는 입출력 단자(YA)와 노드(QB) 사이에 연결되고, 부 데이터 입력 신호(nDI_R)에 따라 턴온되어 입출력 단자(YA)와 노드(QB)를 연결한다. NMOS 트랜지스터(N155)는 노드(QB)와 접지 전원(Vss) 사이에 연결되고, 캐쉬 레지스터 리셋 신호(RESET_R)에 따라 턴온되어 노드(QB)와 접지 전원(Vss)을 연결한다. PMOS 트랜지스터(P151)는 전원 전압(Vdd)과 캐쉬 레지스터 검출 단자(nWDO_R) 사이에 연결되고, 노드(QB)의 전위에 따라 턴온되어 전원 전압(Vdd)과 캐쉬 레지스터 검출 단자(nWDO_R)를 연결한다. 인버터(I101) 는 노드(QBb)에 연결되어 노드(QBb)의 출력을 반전시켜 출력한다. NMOS 트랜지스터(N157)는 감지 노드(SO)와 인버터(I101)의 출력단 사이에 연결되며, 캐쉬 레지스터 프로그램 신호(PGM_R)에 따라 턴온되어 감지 노드(SO)와 인버터(I101)의 출력단을 연결한다. NMOS 트랜지스터(N156)는 인버터(I101)의 출력단과 입출력 단자(YA) 사이에 연결되며, 캐쉬 레지스터 독출 신호(PBDO_R)에 따라 턴온되어 인버터(I101)의 출력단과 입출력 단자(YA)를 연결한다.
래치(141)는 노드(QAb)와 노드(QA) 사이에 역방향 병렬 연결된 두개의 인버터로 구성된다.
본 발명의 도 5에서는 메인 레지스터(140)에만 전달 회로(142)를 구성하였으나, 캐쉬 레지스터(150)의 인버터(I101)을 대신하여 전달 회로(142)와 같은 구성의 제 2의 전달 회로를 구비할 수 있는 것은 자명한 사실이다.
도 5를 이용하여 본 발명에 따른 반도체 메모리 소자의 페이지 버퍼의 동작을 캐쉬 레지스터(140)를 이용하여 메모리 셀 어레이(110)의 이븐 비트라인(BLe)에 연결된 메모리 셀에 데이터를 프로그램하는 경우를 예를 들어 상세히 설명하면 다음과 같다.
1) '1' 데이터 프로그램 동작 시
먼저, 메인 레지스터 리셋 신호(RESET_L)가 메인 레지스터(140)의 NMOS 트랜지스터(141)에 인가되어 NMOS 트랜지스터(141)가 턴온된다. 따라서, 노드(QA)와 접지 전원(Vss)이 연결되어 노드(QA)는 로우 레벨이 되고 노드(QAb)는 하이 레벨로 초기화된다.
데이터 입력 신호(DI_L)가 메인 레지스터(140)의 NMOS 트랜지스터(144)에 인가되어 NMOS 트랜지스터(144)가 턴온된다. 따라서, 노드(QAb)와 입출력 단자(YA)가 연결된다. 프로그램 시 입출력 단자(YA)는 접지 전원(Vss)과 연결되므로 노드(QAb)는 로우 레벨이 되고 노드(QA)는 하이 레벨이 되어 래치(141)에 임시 저장된다.
로우 레벨의 프리차지 신호(PRECHARGE_L)가 일정시간 동안 프리차지부(130)의 PMOS 트랜지스터(P121)에 인가되어 PMOS 트랜지스터(P121)가 턴온된다. 따라서, 감지 노드(SO)의 전위가 전원 전압(Vdd) 레벨로 프리차지 된다.
로우 레벨의 이븐 디스차지 신호(DISe)가 비트 라인 선택부(120)의 NMOS 트랜지스터(NM111)에 인가되어 검증 전압(VIRPWR)을 차단한다. 비트 라인 선택 신호(BSLe)가 비트 라인 선택부(120)의 NMOS 트랜지스터(N113)에 인가되어 NMOS 트랜지스터(N113)가 턴온된다. 따라서 이븐 비트 라인(BLe)과 감지 노드(SO)가 연결된다.
전달 회로(142)의 제 1 전송 수단인 NMOS 트랜지스터(N146)는 노드(QAb)의 전위에 따라 턴오프된다. 또한 제 2 전송 수단인 NMOS 트랜지스터(N149)는 노드(QA)의 전위에 따라 턴온되어 노드(QA)의 전위가 노드(NB)에 전달된다. 따라서, 노드(NB)는 하이 레벨이 된다. 노드(NB)의 전위는 블락킹 수단 저항(R1)에 의해 전류가 노드(NA)로 흐르지 않아 하이 레벨을 유지하게 된다. 결과적으로 래치(141)에 저장된 데이터 값에 따라 전달 회로(142)는 감지 노드(SO)에 래치에 저장된 데이터 값의 상반된 데이터(예를 들어 래치에 저장된 데이터 값이 '1'일 경우 '0' 데이터)에 대응하는 전위값을 감지 노드(SO)에 전달한다.
하이 레벨의 메인 레지스터 프로그램 신호(PGM_L)가 NMOS 트랜지스터(N158) 에 인가되어 NMOS 트랜지스터(N158)가 턴온된다. 따라서, 노드(NB)가 감지 노드(SO)를 통해 이븐 비트라인(BLe)과 연결되어, 이븐 비트라인(BLe)은 하이 레벨을 유지하게 된다. 그 후, 프로그램할 메모리 셀 어레이(110)의 워드라인(word line)에 프로그램 전위가 인가되어 해당 메모리 셀에 '1' 데이터가 프로그램된다.
2) '0' 데이터 프로그램 동작 시
먼저, 메인 레지스터 리셋 신호(RESET_L)가 메인 레지스터(140)의 NMOS 트랜지스터(141)에 인가되어 NMOS 트랜지스터(141)가 턴온된다. 따라서, 노드(QA)와 접지 전원(Vss)이 연결되어 노드(QA)는 로우 레벨이 되고 노드(QAb)는 하이 레벨로 초기화된다.
부 데이터 입력 신호(nDI_L)가 메인 레지스터(140)의 NMOS 트랜지스터(145)에 인가되어 NMOS 트랜지스터(145)가 턴온된다. 따라서, 노드(QA)와 입출력 단자(YA)가 연결된다. 프로그램 시 입출력 단자(YA)는 접지 전원(Vss)과 연결되므로 노드(QA)는 로우 레벨이 되고 노드(QAb)는 하이 레벨이 되어 래치(141)에 임시 저장된다.
로우 레벨의 프리차지 신호(PRECHARGE_L)가 일정시간 동안 프리차지부(130)의 PMOS 트랜지스터(P121)에 인가되어 PMOS 트랜지스터(P121)가 턴온된다. 따라서, 감지 노드(SO)의 전위가 전원 전압(Vdd) 레벨로 프리차지 된다.
로우 레벨의 이븐 디스차지 신호(DISCHe)가 비트 라인 선택부(120)의 NMOS 트랜지스터(NM111)에 인가되어 검증 전압(VIRPWR)을 차단한다. 비트 라인 선택 신호(BSLe)가 비트 라인 선택부(120)의 NMOS 트랜지스터(N113)에 인가되어 NMOS 트랜 지스터(N113)가 턴온된다. 따라서 이븐 비트 라인(BLe)과 감지 노드(SO)가 연결된다.
전달 회로(142)의 제 1 전송 수단인 NMOS 트랜지스터(N146)는 노드(QAb)의 전위에 따라 턴온된다. 따라서 노드(NA)는 하이 레벨이 된다. 하이 레벨의 노드(NA)의 전위에 따라 방전 수단인 NMOS 트랜지스터(N147)가 턴온되어 노드(NA)는 접지 전원(Vss)과 연결되어 로우 레벨로 디스차지 된다. 즉, 노드(NA)의 전위를 방전시킨다. 방전된 노드(NA)의 전위는 블락킹 수단인 저항(R1)에 의해서 로우 레벨을 유지하게 된다. 따라서 노드(NB)의 전위도 로우 레벨로 된다. 제 2 전송 수단인 NMOS 트랜지스터(N149)는 노드(QA)의 전위에 따라 턴오프되어 노드(QA)와 노드(NB)는 분리된다. 결과적으로 래치(141)에 저장된 데이터 값에 따라 전달 회로(142)는 감지 노드(SO)에 래치에 저장된 데이터 값의 상반된 데이터(예를 들어 래치에 저장된 데이터 값이 '0'일 경우 '1' 데이터)에 대응하는 전위값을 감지 노드(SO)에 전달한다.
하이 레벨의 메인 레지스터 프로그램 신호(PGM_L)가 NMOS 트랜지스터(N158)에 인가되어 NMOS 트랜지스터(N158)가 턴온된다. 따라서, 노드(NB)는 감지 노드(SO)의 전위를 인가받아 저항(R1)과 노드(NA) 및 접지 전원(Vss)를 통해 로우 레벨로 디스차지 한다. 따라서 감지 노드(SO)와 이븐 비트라인(BLe)은 로우 레벨이 된다. 그 후, 프로그램 할 메모리 셀 어레이(110)의 워드라인(word line)에 프로그램 전위가 인가되어 해당 메모리 셀에 '0' 데이터가 프로그램된다.
본 발명의 실시 예에서는 전달 회로가 구비된 메인 레지스터의 프로그램 동 작을 예를 들어 설명하였으나, 캐쉬 레지스터에 반전 회로를 구비하고 캐쉬 레지스터를 이용한 프로그램 동작을 같은 방법으로 실시할 수 있는 것은 주지의 사실이다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
따라서 본 발명은 페이지 버퍼에서 메인 레지스터에서 출력되는 신호가 인버터에 의해 반전될 때 누설 전류에 의해 오동작하는 것을 방지하기 위해 인버터 대신 저항과 NMOS 트랜지스터만을 이용하여 반전 회로를 구비함으로써, 메인 레지스터의 출력 신호를 안정화시켜 반도체 메모리 소자의 오동작을 방지할 수 있다.

Claims (4)

  1. 독출 동작시 상기 감지 노드에 따라 데이터를 임시 저장하고, 프로그램 동작시 입출력 단자를 통해 입력되는 데이터를 임시 저장하며 제 1 노드와 제 2 노드를 갖는 래치 및 상기 래치에 저장된 상기 데이터 값에 따라 반전된 데이터 값을 출력 노드에 전송하는 전송 수단을 포함하는 레지스터부를 포함하는 반도체 메모리 소자의 페이지 버퍼에 있어서,
    상기 전달 회로는 상기 제 1 노드의 전위를 입력받는 제 1 전송 수단;
    상기 제 1 전송 수단으로부터 전송된 상기 제 1 노드의 준위가 하이 레벨일 때 상기 제 1 노드의 준위를 방전시키는 방전수단;
    상기 제 1 노드가 로우 레벨일 때 하이 레벨인 상기 제 2 노드의 전위를 상기 출력 노드에 전송하는 제 2 전송 수단;
    상기 방전 수단 및 상기 제 2 전송 수단 사이에 연결되어 제 1 노드의 전위와 상기 출력 노드의 전위가 전송되는 것을 방지하는 블로킹 수단을 포함하는 반도체 메모리 소자의 페이지 버퍼.
  2. 제 1 항에 있어서,
    상기 레지스터부는 상기 래치를 초기화시키는 초기화회로; 및
    상기 제 1 노드 또는 상기 제 2 노드와 상기 입출력 단자의 연결을 제어하는 데이터 입력 제어 회로를 더 포함하는 반도체 메모리 소자의 페이지 버퍼.
  3. 제 1 항에 있어서,
    상기 제 1 노드와 상기 제 2 노드의 전위는 항상 반전 관계를 유지하는 반도체 메모리 소자의 페이지 버퍼.
  4. 제 2 항에 있어서,
    상기 제 1 전송 수단은 상기 제 1 노드의 전위에 따라 상기 제 1 노드의 전위를 상기 방전 수단에 전달하는 제 1 NMOS 트랜지스터를 포함하고,
    상기 방전 수단은 상기 제 1 노드의 전위 따라 상기 제 1 노드와 접지 전원을 연결하여 상기 제 1 노드의 전위를 방전시키는 제 2 NMOS 트랜지스터를 포함하고,
    상기 제 2 전송 수단은 상기 제 2 노드의 전위에 따라 제 2 노드와 상기 출력 노드를 연결하는 제 3 NMOS 트랜지스터를 포함하고,
    상기 블로킹 수단은 상기 제 2 노드의 전위가 상기 제 1 노드에 전달되는 것을 방지하는 저항 또는 캐패시턴스를 포함하는 반도체 메모리 소자의 페이지 버퍼.
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