KR101211750B1 - 프리차지 제어회로 및 이를 구비한 집적회로 - Google Patents

Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 프리차지 제어신호의 전압 레벨에 따른 프리차지 전압을 출력하는 프리차지 전압 제공부; 제 1 인에이블 신호 및 전압 제어신호에 응답하여, 상기 프리차지 제어신호의 전압 레벨의 제어를 위한 동작 전압을 출력하는 전압 생성부; 및 제 2 인에이블 신호에 응답하여 상기 프리차지 제어신호의 전압을 소정 레벨로 고정하고, 상기 제 2 인에이블 신호가 디스에이블 된 경우, 상기 프리차지 제어신호의 전압 레벨을 상기 동작 전압의 전압 레벨에 의해서 결정되는 기울기에 따라서 선형적으로 변경시키는 신호 생성부를 포함한다

Description

프리차지 제어회로 및 이를 구비한 집적회로{Circuit of controlling a precharge and integrated circuit having the same}

본 발명은 프리차지 제어회로 및 이를 구비한 집적회로에 관한 것이다.

비휘발성 반도체 메모리 소자는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않는 특성이 있다.

이러한 비휘발성 메모리 소자는 F-N 터널링을 통해 프로그램 되거나, 소거된다. 프로그램 동작에 의해 플로팅 게이트에 전자가 축적되고 소거 동작에 의해 플로팅 게이트에 축적된 전자가 기판으로 방출된다. 플로팅 게이트에 축적된 전자의 양에 따라 메모리 셀의 문턱전압이 달라지며, 독출 동작에 의해 검출된 문턱전압의 레벨에 따라 데이터가 결정된다.

도 1은 반도체 메모리 장치의 메모리 셀 어레이의 구조를 설명하기 위한 도면이다.

도 1을 참조하면, 반도체 메모리 장치의 메모리 셀 어레이(100)는 복수개의 메모리 블록(BK)들을 포함한다. 복수개의 메모리 블록(BK)들은 상하로 배치된다. 그리고 각각의 메모리 블록(BK)은 복수개의 셀 스트링들을 포함한다.

각각의 셀 스트링은 비트라인(Bit Line; BL)에 연결된다. 그리고 동일열에 배치된 각 메모리 블록(BK)의 셀 스트링들은 하나의 비트라인(Bit Line; BL)에 연결된다.

따라서 메모리 블록의 개수가 늘어날수록 비트라인의 길이는 늘어난다. 일반적으로 반도체 메모리 장치에서 프로그램이나 독출 동작을 수행할 때는 비트라인을 프리차지하거나 디스차지한다. 따라서 비트라인의 길이가 길어질수록 비트라인의 프리차지 또는 디스차지 시간이 늘어나게 되는 문제가 있다. 또한 비트라인을 프리차지하기 위하여 한 번에 전원전압을 인가할 경우에는 피크 커런트가 높아져 다른 회로의 동작에 영향을 줄 수도 있다.

상기한 프리차지 문제는 비트라인에 국한된 것이 아니라, 집적회로 내에 프리차지를 시켜야 하는 라인의 로딩이 큰 경우에 발생될 수 있는 문제이다.

본 발명의 실시 예에서는 프리차지 회로로 공급되는 프리차지 전압을 서서히 공급하도록 제어신호를 조절하여 프리차지 동작에서 발생되는 피크 커런트를 줄일 수 있는 반도체 메모리 장치를 제공한다.

본 발명의 실시 예에 따른 프리차지 제어회로는,

프리차지 제어신호의 전압 레벨에 따른 프리차지 전압을 출력하는 프리차지 전압 제공부; 제 1 인에이블 신호 및 전압 제어신호에 응답하여, 상기 프리차지 제어신호의 전압 레벨의 제어를 위한 동작 전압을 출력하는 전압 생성부; 및 제 2 인에이블 신호에 응답하여 상기 프리차지 제어신호의 전압을 소정 레벨로 고정하고, 상기 제 2 인에이블 신호가 디스에이블 된 경우, 상기 프리차지 제어신호의 전압 레벨을 상기 동작 전압의 전압 레벨에 의해서 결정되는 기울기에 따라서 선형적으로 변경시키는 신호 생성부를 포함한다.

본 발명의 실시 예에 따른 집적회로는,

복수개의 회로들을 포함하는 집적회로에 있어서, 프리차지 제어신호의 전압 레벨에 따라 변경되는 프리차지 전압을 제공하기 위한 프리차지 전압 회로; 제 1 및 제 2 인에이블 신호와, 전압 제어신호에 응답하여 상기 프리차지 전압의 전압 레벨을 선형적으로 변경시키기 위하여, 상기 프리차지 제어신호의 전압 레벨을 변경시켜 출력하기 위한 프리차지 제어회로; 및 프리차지 동작을 위하여 상기 제 1 및 제 2인에이블 신호를 출력하는 한편, 주변 온도 변화와 전원전압 레벨 변화에 따라서 상기 전압 제어신호를 출력하기 위한 제어로직을 포함한다.

본 발명의 실시 예에 따른 프리차지 제어회로 및 이를 구비한 집적회로는 프리차지 제어신호에 따라서 프리차지되는 회로의 로딩이 큰 경우, 프리차지 제어신호를 조절하여 프리차지 전압을 서서히 입력하도록 하여 프리차지 동작에서 발생되는 피크 커런트를 줄일 수 있다.

도 1은 반도체 메모리 장치의 메모리 셀 어레이의 구조를 설명하기 위한 도면이다.
도 2는 반도체 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 페이지 버퍼를 설명하기 위한 도면이다.
도 4는 단계적으로 비트라인을 프리차지시키는 프리차지 제어회로를 설명하기 위한 도면이다.
도 5a 도 4의 프리차지 제어회로에 의해서 순간적으로 변경되는 프리차지 제어신호를 나타낸다.
도 5b는 도 4의 프리차지 제어회로에 의해서 단계적으로 변경되는 프리차지 제어신호를 나타낸다.
도5c는 도 5a와 같은 프리차지 제어신호에 따라 내부전압이 떨어지는 정도를 나타낸다.
도 5d는 도5b와 같은 프리차지 제어신호에 따라 내부전압이 떨어지는 정도를 나타낸다.
도 6은 본 발명의 실시 예에 따른 프리차지 제어회로의 상세 회로도이다.
도 7a는 프리차지 제어회로에서 턴온되는 트랜지스터들에 따라 변경되는 프리차지 제어신호들을 나타낸다.
도 7b는 도7a와 같이 프리차지 제어신호들이 입력됨에 따른 내부 전압 강하의 정도를 나타낸다.
도 8은 도 6의 동작 설명을 위한 제어신호들의 타이밍도를 나타낸다.
도 9는 본 발명의 제2 실시예에 따른 프리차지 제어회로를 나타낸다.
도 10은 제어로직의 전압 제어신호 출력 부분을 간략히 나타낸 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 반도체 메모리 장치를 설명하기 위한 도면이다.

도 2를 참조하면, 반도체 메모리 장치(200)는 메모리 셀 어레이(210), 페이지 버퍼 그룹(220), X 디코더(230), 전압 공급 회로(240), 제어로직(250) 및 프리차지 제어회로(260)를 포함한다.

메모리 셀 어레이(210)는 복수개의 메모리 블록(BK)을 포함한다. 메모리 블록(BK)들은 예를 들면 상하로 배치된다. 그리고 각각의 메모리 블록은 복수개의 셀 스트링들을 포함한다.

각각의 셀 스트링은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)를 포함하고, 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST)의 사이에 제 0 내지 제 31 메모리 셀(C0 내지 C31)이 직렬로 연결된다.

드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(Drain Select Line; DSL)이 연결되고, 드레인 선택 트랜지스터(DST)의 드레인은 비트라인에 연결된다. 도 2의 비트라인들을 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)으로 구분된다.

소오스 선택 트랜지스터(SST)의 게이트에는 소오스 선택 라인(Source Select Line; SS)이 연결되고, 소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(Source Line)에 연결된다.

제 0 내지 제 31 메모리 셀(C0 내지 C31)의 게이트에는 제 0 내지 제 31 워드라인(WL0 내지 WL31)이 각각 연결된다.

그리고 동일열에 배치된 각 메모리 블록(BK)들의 셀 스트링들은 하나의 비트라인(Bit Line; BL)에 연결된다.

페이지 버퍼 그룹(220)은 복수개의 페이지 버퍼(PB; 221)들을 포함한다. 각각의 페이지 버퍼(221)는 하나 이상의 비트라인에 연결된다. 도 2에 개시된 반도체 메모리 장치(200)의 페이지 버퍼(221)는 한 쌍의 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 연결된다.

페이지 버퍼(221)는 선택되는 메모리 셀에 프로그램하기 위한 데이터를 임시 저장하거나, 선택된 메모리 셀에 저장된 데이터를 독출하여 저장한다.

X 디코더(230)는 복수개의 블록 선택 회로(231)를 포함한다. 각각의 블록 선택 회로(231)는 각각 하나의 메모리 블록(BK)에 연결된다.

블록 선택 회로(231)는 제어로직(250)으로부터의 제어신호에 응답하여 메모리 블록(BK)의 드레인 선택 라인(DSL), 소오스 선택 라인(SSL), 제 0 내지 제 31 워드라인(WL0 내지 WL31)들과 전압 공급 회로(240)의 글로벌 드레인 선택 라인(GDSL), 글로벌 소오스 선택 라인(GSSL), 글로벌 워드라인들(GWL0 내지 GWL31)을 연결한다.

전압 공급 회로(240)는 제어로직(250)으로부터의 제어신호에 응답하여 동작 전압, 예를 들어 리드전압(Vread), 프로그램 전압(Vpgm), 및 패스전압(Vpass)등을 생성하여, 상기의 글로벌 드레인 선택 라인(GDSL), 글로벌 소오스 선택 라인(GSSL), 글로벌 워드라인들(GWL0 내지 GWL31)에 제공한다.

제어로직(250)은 프로그램, 리드(read), 소거 등의 반도체 메모리 장치(200)의 동작 제어를 위한 제어신호를 출력한다.

그리고 프리차지 제어회로(260)는 페이지 버퍼 그룹(220)에 입력되는 프리차지 제어신호(PRECH)를 출력한다.

페이지 버퍼 그룹(220)의 페이지 버퍼(221)들의 동작에 의해서 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)이 선택적으로 프리차지된다.

도 3은 도 2의 페이지 버퍼를 설명하기 위한 도면이다.

도 3을 참조하면, 페이지 버퍼(221)는 비트라인 선택부(222)와 프리차지부(223), 센싱부(224) 및 래치부(225)를 포함한다.

비트라인 선택부(222)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 중 하나를 선택한다. 선택되는 비트라인(BLe 또는 BLo)은 제 1 센싱노드(SO1)에 연결된다. 비트라인 선택부(222)는 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다. 제 1 NMOS 트랜지스터(N1)는 이븐 비트라인(BLe)과 제 1 센싱노드(SO1)의 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)는 오드 비트라인(BLo)과 제 1 센싱노드(SO1)의 사이에 연결된다.

제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 비트라인 선택 신호(BSLe)가 입력되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 오드 비트라인 선택 신호(BSLo)가 입력된다.

센싱부(224)는 제 1 센싱노드(SO1)에 연결되는 비트라인 전압에 따라서 제 2 센싱노드(SO2)의 전압을 변경시킨다. 센싱부(224)는 제 3 NMOS 트랜지스터(N3)를 포함한다.

제 3 NMOS 트랜지스터(N3)는 제 1 및 제 2 센싱노드(SO1, SO2)의 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 센싱신호(PBSENSE)가 입력된다.

프리차지부(223)는 제 2 센싱노드(SO2)를 프리차지하거나, 제 2 센싱노드(SO2)에 연결되는 제 1 센싱노드(SO1)를 통해서 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택적으로 프리차지한다.

프리차지부(223)는 PMOS 트랜지스터(P)를 포함한다. PMOS 트랜지스터(P)는 전원전압 입력단과 제 2 센싱노드(SO2)의 사이에 연결되고, PMOS 트랜지스터(P)는 프리차지 제어신호(PRECH)가 입력된다.

프리차지 제어신호(PRECH)에 따라서 PMOS 트랜지스터(P)가 턴온 되는 정도가 제어되고, 이에 따라 제 2 센싱노드(SO2)를 통해 비트라인을 프리차지하는 동작이 제어된다.

래치부(225)는 프로그램할 데이터를 임시 저장하거나, 선택된 메모리 셀에 저장된 데이터를 독출하여 저장한다.

앞서 설명한 바와 같이 메모리 블록(BK)은 비트라인들(BLe 또는 BLo)을 공유한다. 따라서 메모리 블록(BK)의 개수가 늘어날수록 이븐 비트라인(BLe)과 오드 비트라인(BLo)의 길이도 길어지고, 프리차지를 위한 비트라인들의 로딩(loading)도 커진다.

상기와 같이 로딩이 큰 비트라인을 프리차지할 때 피크 커런트(Peak Current)가 커지는 문제가 발생될 수 있다. 이러한 문제는 반도체 메모리 장치의 비트라인 프리차지에 국한 것은 아니다. 반도체 메모리 장치와 같은 집적회로 내에 프리차지가 필요한 회로가 포함되어 있으며, 그 회로에 로딩이 크다면 갑작스런 프리차지 전압 인가에 따른 피크 커런트 증가 문제가 발생된다.

이러한 피크 커런트 문제 해결을 위해서는 프리차지 전압 자체를 단계적으로 인가하거나, 프리차지 제어를 위한 다음의 회로를 사용하는 방법을 사용할 수 있다.

대표적으로 상기한 비트라인의 프리차지 동작시의 피크 커런트 문제를 해결하기 위해서 다음과 같은 방법이 사용될 수 있다.

도 4는 단계적으로 비트라인을 프리차지시키는 프리차지 제어회로를 설명하기 위한 도면이다.

도 4를 참조하면, 단계적으로 비트라인을 프리차지하기 위한 비트라인 프리차지 회로(260)는 제 1 내지 제3 스위치(SW1, SW2, SW3)와 레벨 생성기(261)를 포함한다.

제1 스위치(SW1)는 제 1 제어신호에 응답하여 전원입력단과 노드(K1)를 연결되고, 제 2 스위치(SW2)는 제 2 제어신호에 응답하여 레벨 생성기(261)의 출력노드를 노드(K1)로 연결된다.

제 3 스위치(SW3)는 제 3 제어신호에 응답하여 접지노드를 노드(K1)에 연결된다.

제 1 내지 제 3 제어신호는 제어로직(250)으로부터 입력된다.

그리고 레벨 생성기(261)는 전원전압보다는 낮고 접지전압보다는 높은 전압을 생성하여 출력한다. 레벨 생성기(261)가 출력하는 전압은 제어로직(250)에 의해서 제어된다.

도 5a 도 4의 프리차지 제어회로에 의해서 순간적으로 변경되는 프리차지 제어신호를 나타내고, 도 5b는 도 4의 프리차지 제어회로에 의해서 단계적으로 변경되는 프리차지 제어신호를 나타낸다.

그리고 도5c는 도 5a와 같은 프리차지 제어신호에 따라 내부전압이 떨어지는 정도를 나타내고, 도 5d는 도5b와 같은 프리차지 제어신호에 따라 내부전압이 떨어지는 정도를 나타낸다.

도 5a 내지 도 5d를 설명할 때, 상기 도 2 내지 도 4를 참조한다.

도 5a의 경우에는 초기에는 도 2의 제어로직(250)으로부터 제 1 제어신호가 입력되어 제 1 스위치(SW1)가 턴온 된 상태이다. 그리고 제어로직(250)으로부터 출력되는 제 3 제어신호에 응답하여 제 3 스위치(SW3)가 턴온 된다. 이에 따라 프리차지 제어신호(PRECH)가 하이 레벨에서 로우 레벨로 변경된다.

도 5a와 같이 프리차지 제어신호(PRECH)가 하이 레벨에서 로우 레벨로 변경되는 경우에 내부 전압은 5c와 같이 1.5V 정도 떨어진다. 이는 그만큼 비트라인을 프리차지하기 위해 흐르는 전류의 피크 커런트가 높아지는 것을 의미한다.

이를 보완하기 위하여, 도 5b와 같이 중간단계를 가지는 프리차지 제어신호(PRECH)가 제공된다.

초기에는 제어로직(250)으로부터의 제 1 제어신호에 의해서 하이 레벨의 프리차지 제어신호(PRECH)가 유지된다. 그리고 제어로직(250)으로부터 제 2 제어신호가 입력되면, 레벨 생성기(261)의 출력(aV)이 프리차지 제어신호(PRECH)가 된다.

마지막으로 제어로직(250)으로부터 제 3 제어신호가 입력되면, 노드(K1)가 접지노드에 연결되고, 프리차지 제어신호(PRECH)는 접지전압 레벨이 된다.

이에 따라 프리차지 제어신호(PRECH)는 하이 레벨에서, 중간 전압 레벨, 그리고 로우 레벨로 변경된다. 따라서 도 5d에 나타난 바와 같이, 내부 전압이 떨어지는 정도가 도 5a의 프리차지 제어신호(PRECH)때보다 작다. 그러나 여전히 전압 강하는 일어나며, 레벨 생성기(261)가 출력하는 전압을 조절하는 것은 주변의 온도와 전원전압 레벨의 변동 등의 요소를 고려해야 하기 때문에 어려운 문제이다.

다른 방식으로, 비트라인을 프리차지하는 회로를 추가로 더 만들 수도 있으나, 회로를 추가하는 것은 반도체 메모리 소자의 크기를 크게 만드는 문제가 있다.

따라서 본원발명에서는 프리차지 제어신호(PRECH)가 서서히 하이 레벨에서 로우 레벨로 선형적으로 변경되게 하는 회로를 이용한다. 이에 따라 도 3의 페이지 버퍼(221)의 PMOS 트랜지스터(P)도 선형적으로 서서히 턴온 되게 함으로써 비트라인에 프리차지 전압을 서서히 입력되게 한다. 이에 따라 피크 커런트가 높아지는 것을 방지할 수 있다.

도 6은 본 발명의 제 1 실시 예에 따른 프리차지 제어회로의 상세 회로도이다.

도 6을 참조하면, 프리차지 제어신호(PRECH)를 생성하는 프리차지 제어회로(260)는 전류 제어회로(262) 및 신호 생성부(263)를 포함한다.

전류 제어회로(262)는 제 1 PMOS 트랜지스터(PM1), 저항(R), 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4) 및 레벨 생성기(262a)를 포함한다.

그리고 신호 생성부(263)는 제 2 PMOS 트랜지스터(PM2)와 제 5 NMOS 트랜지스터(NM5)를 포함한다.

제 1 PMOS 트랜지스터(PM1)와 저항(R)은 전원전압 입력단과 노드(K2)의 사이에 직렬로 연결되고, 제 1 PMOS 트랜지스터(PM1)의 게이트에는 제 1 인에이블 신호(EN1)가 입력된다.

그리고 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)는 노드(K2)와 접지노드 사이에 병렬로 연결된다.

레벨 생성기(262a)는 제어로직(250)으로부터의 전압 제어신호에 응답하여 설정되는 전압을 출력한다. 이때 레벨 생성기(262a)는 제 1 내지 제 4 제어전압(a1 내지 a4)를 출력한다. 그리고 제 1 내지 제 4 제어전압(a1 내지 a4)은 각각 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)의 게이트로 입력된다.

레벨 생성기(262a)는 제어로직(250)의 제어신호에 따라 제 1 내지 제 4 제어전압(a1 내지 a4) 중 일부 또는 모두로 전압을 출력한다. 레벨 생성기(262a)가 제1 제어전압(a1)만을 출력한다면, 제 1 NMOS 트랜지스터(NM1)만 턴온 되고, 레벨 생성기(262a)가 제 1 및 제 2 제어전압(a1, a2)을 출력한다면, 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)가 턴온된다.

레벨 생성기(262a)가 제 1 내지 제4 제어전압(a1 내지 a4)을 출력한다면, 제1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)가 모두 턴온된다.

한편, 다른 실시 예로서(미도시), 레벨 생성기(262a)는 하나의 전압 출력단을 갖고, 출력되는 전압 레벨을 조절함으로써 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)가 턴온 되는 개수를 조절할 수 도 있다. 이런 경우에는 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)가 턴온 되는 문턱전압이 모두 다르게 설정해야 한다. 그리고 레벨 생성기(262a)가 출력하는 전압 레벨에 따라서 턴온 되는 트랜지스터의 개수를 조절할 수 있다.

노드(K2)는 제 5 NMOS 트랜지스터(NM5)의 게이트에 연결된다.

제 2 PMOS 트랜지스터(PM2)와 제 5 NMOS 트랜지스터(NM5)는 전원전압 입력단과 접지노드의 사이에 직렬로 연결된다. 제 2 PMOS 트랜지스터(PM2)의 게이트에는 제 2 인에이블 신호(EN2)가 입력된다.

제 2 PMOS 트랜지스터(PM2)와 제 5 NMOS 트랜지스터(NM5)의 접속점인 노드(K3)로부터 프리차지 제어신호(PRECH)가 출력된다.

상기한 본 발명의 실시 예에 따른 프리차지 제어부(260)의 전류 제어회로(262)에서 출력하는 전압에 따라서 신호 생성부(263)의 제 5 NMOS 트랜지스터(NM5)의 턴온 되는 정도가 조절된다.

프리차지를 하지 않는 동안에 제어로직(250)으로부터의 제 2 인에이블 신호(EN2)는 로우 레벨로 입력된다. 이에 따라 제 2 PMOS 트랜지스터(PM2)는 턴온 되고, 노드(K3)에는 전원전압이 입력된다. 그리고 프리차지 제어신호(PRECH)는 하이 레벨로 유지된다.

상기 도 3을 참조하면, 프리차지 제어신호(PRECH)가 하이 레벨이면, 페이지 버퍼(221)의 프리차지부(223)의 PMOS 트랜지스터(P)는 턴 오프 상태로 유지된다.

제어로직(250)은 비트라인의 프리차지를 위해서 로우 레벨의 제 1 인에이블 신호(EN1)를 출력하고, 하이 레벨의 제 2 인에이블 신호(EN2)를 출력한다. 로우 레벨의 제 1 인에이블 신호(EN1)에 의해서 제 1 PMOS 트랜지스터(PM1)가 턴온 된다. 그리고 레벨 생성기(262a)가 출력하는 제 1 내지 제 4 제어전압(a1 내지 a4)의 개수에 따라서 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)들 중 하나 이상의 트랜지스터가 턴온 된다. 이에 따라 노드(K2)에는 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)들 중 턴온 된 트랜지스터의 저항과, 저항(R)에 의해 분배된 전압이 걸린다. 그리고 노드(K2)의 전압에 의해서 제 5 NMOS 트랜지스터(NM5)는 턴온 된다. 제 5 NMOS 트랜지스터(NM5)가 턴온 되는 정도는 노드(K2)의 전압에 따라 달라진다.

이때 제 2 PMOS 트랜지스터(PM2)는 하이 레벨의 제 2 인에이블 신호(EN2)에 의해서 턴 오프된다.

제 2 PMOS 트랜지스터(PM2)가 턴 오프되면, 노드(K3)의 전압은 제 5 NMOS 트랜지스터(N5)를 통해서 접지노드로 디스차지된다.

그리고 제어로직(250)은 레벨 생성기(262a)는 제 1 내지 제 4 제어전압(a1 내지 a4)중 일부 또는 전부를 출력한다. 레벨 생성기(262a)가 출력하는 제 1 내지 제4 제어전압(a1 내지 a4)의 개수는 제어로직(250)에 의해서 제어된다.

그리고 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)가 턴온 되는 개수에 따라서, 저항값이 변경되므로, 노드(K2)의 전압이 변경된다. 그리고 노드(K2)의 전압에 따라서 제 5 NMOS 트랜지스터(NM5)가 턴온 되는 정도가 조절된다.

즉, 상기 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)는 저항(R)과 함께, 저항성분의 역할을 한다. 따라서 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4) 중에서 턴온 된 개수에 따라서 노드(K2)의 전압이 변경된다.

제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)들 중 턴온 된 트랜지스터의 개수가 많을수록, 노드(K2)와 접지노드 사이의 저항값은 작아진다. 노드(K2)와 접지노드 사이의 저항값이 작아지면, 노드(K2)의 전압도 작아진다. 즉, 노드(K2)의 전압은 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)들 중 턴온 되는 트랜지스터의 개수가 많을수록 작아진다.

그리고 노드(K2)의 전압이 작을수록, 제 5 NMOS 트랜지스터(NM5)가 턴온 되는 정도도 작아진다. 이에 따라 노드(K3)에 전압이 디스차지되는 속도는 상대적으로 느려진다.

노드(K3)의 전압이 디스차지되는 속도에 따라서 프리차지 신호(PRECH)가 로우 레벨로 변경되는 속도도 조절된다. 이때 프리차지 신호(PRECH)가 로우 레벨로 떨어지는 것은 제 5 NMOS 트랜지스터(NM5)에 의해서 노드(K3)의 전압이 선형적으로 디스차지되는 것에 의해서 선형적으로 변화된다. 상기 제 5 NMOS 트랜지스터(NM5)는 노드(K2)에 의해서 턴 온되는 정도가 변경되어야 하고, 노드(K3)의 전원전압이 순간적으로 디스차지되지 못하도록 해야 하므로, 다른 트랜지스터들에 비하여 사이즈가 상대적으로 작다.

그리고 서서히 낮아지는 프리차지 신호(PRECH)가 입력되면, 도 3의 페이지 버퍼(221)의 프리차지부(223)의 PMOS 트랜지스터(P)는 선형적으로 턴온되는 정도가 커진다. PMOS 트랜지스터(P)가 선형적으로 서서히 턴온됨에 따라 비트라인에 입력되는 전압도 서서히 증가된다.

비트라인에 프리차지전압을 서서히 입력할수록, 비트라인 프리차지시에 발생되는 피크커런트는 작아진다.

도 7a는 프리차지 제어회로에서 턴온되는 트랜지스터들에 따라 변경되는 프리차지 제어신호들을 나타내고, 도 7b는 도7a와 같이 프리차지 제어신호들이 입력됨에 따른 내부 전압 강하의 정도를 나타낸다.

도 7a 및 도 7b에서는 도 6의 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)들 중 턴온 되는 트랜지스터의 개수에 따라서 프리차지 제어신호(PRECH)의 변경과 전압 강하를 따로 도시하였다.

제어로직(250)이 레벨 생성기(262a)가 제 1 제어신호(a1)만을 출력하게 제어한다면 제 1 NMOS 트랜지스터(NM1)만이 턴온된다. 제 1 NMOS 트랜지스터(NM1)만 턴온 된 경우에 프리차지 제어회로(260)의 노드(K2)의 전압은 두개의 트랜지스터가 턴온 되었을 경우보다 상대적으로 높아진다.

이에 따라 제 5 NMOS 트랜지스터(NM5)가 턴온 되는 정도가 커지고, 프리차지 제어신호(PRECH)가 로우 레벨로 떨어지는 속도는 빨라진다.

그리고 프리차지 제어신호(PRECH)가 빠르게 로우 레벨로 떨어지면, 그만큼 전압 강하가 커진다.

반대로 제어로직(250)이 레벨 생성기(262a)가 제 1 내지 제 4 제어전압(a1 내지 a4)를 모두 출력하게 제어하여 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)가 모두 턴온 된다면, 노드(K2)의 전압은 상대적으로 낮아지고, 제 5 NMOS 트랜지스터(NM5)가 턴온 되는 정도도 작아진다.

이에 따라 프리차지 제어신호(PRECH)는 서서히 로우 레벨로 변경된다. 프리차지 제어신호(PRECH)가 로우 레벨로 변경되는 속도가 느릴수록 전압강하의 정도는 작아진다.

도 7a 및 도7b를 참조한 상기의 설명에 따라서, 제 1 내지 제4 NMOS 트랜지스터(NM1 내지 NM4)들 중 턴온 시키는 트랜지스터의 개수가 늘어날수록, 프리차지 제어신호(PRECH)가 로우 레벨로 변경되는 속도는 느려지고, 내부 전압이 순간적으로 떨어지는 정도는 작아진다.

상기 도 6에서는 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)만을 도시하였으나, 프리차지 제어신호(PRECH)가 로우 레벨로 낮아지는 속도를 더욱더 느리게 하기 위해서는 노드(K2)와 접지노드 사이에 NMOS 트랜지스터들의 개수를 더욱더 늘리면 가능하다.

상기한 동작에 의해서 프리차지제어신호(PRECH)가 서서히 낮아지게 제어하면, 비트라인 프리차지를 위해 전압을 인가할 때의 전압 강하를 줄이고, 피크 커런트를 줄일 수 있다.

상기한 프리차지 제어신호(PRECH)의 전압 레벨을 제어하는 동작에 대해서 보다 상세히 설명하면 다음과 같다.

도 8은 도 6의 동작 설명을 위한 제어신호들의 타이밍도를 나타낸다.

도 8을 참조하면, 제어로직(250)은 프리차지 동작을 하지 않는 동안 제 1 인에이블 신호(EN1)는 하이 레벨로 출력하고, 제 2 인에이블 신호(EN2)는 로우 레벨로 출력한다.

이에 따라서 도 6의 제 2 PMOS 트랜지스터(PM2)가 턴온 상태로 유지된다. 따라서 프리차지 제어신호(PRECH)는 하이 레벨로 고정된다.

그리고 프리차지 제어신호(PRECH)를 출력하기 위해서는 먼저 전압 제어신호를 레벨 생성기(262a)로 입력하여 제 1 내지 제4 NMOS 트랜지스터(NM1 내지NM4)의 동작을 제어한다.

프리차지 동작을 시작하기 전에 제어로직(250)은 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지NM4)를 모두 턴온 시킨다. 초기에 제1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)를 반드시 턴온 시켜야 하는 것은 아니지만, 프리차지 제어신호(PRECH)의 전압 레벨이 급격히 떨어지는 것을 막기 위해서 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)를 턴온 시키는 동작을 할 필요가 있다.

그리고 프리차지를 위해서 제어로직(250)은 먼저 제2 인에이블 신호(EN2)를 하이 레벨로 변경한다. 이에 따라서 노드(K3)에 인가되던 전원전압이 차단되므로 프리차지 제어신호(PRECH)는 더이상 하이 레벨로 유지되지 않고 서서히 디스차지(또는 방전)될 수 있다.

다음으로 제어로직(250)는 제 1 인에이블 신호(EN1)를 로우 레벨로 변경한다. 이에 따라 노드(K2)로 전원전압이 입력된다. 그와 동시에 제어로직(250)은 노드(K2)의 전압을 제어하기 위한 전압 제어신호를 레벨 생성기(262a)로 입력한다.

도 8에서는 제1 NMOS 트랜지스터(NM1)만을 턴온 시킨 경우의 타이밍도를 나타낸다. 제어로직(250)은 제 1 제어신호(a1)만 하이 레벨로 출력할 수 있도록 전압 제어신호를 레벨 생성기(262a)로 입력한다.

이에 따라서 레벨 생성기(262a)는 제 1 제어신호(a1)를 하이 레벨로 변경한다.

제 1 인에이블 신호(EN1)가 로우 레벨로 변경되면서, 제1 제어신호(a1)가 하이 레벨로 입력되면 제 1 PMOS 트랜지스터(PM1)와 제 1 NMOS 트랜지스터(NM1)가 턴온된다. 이에 따라서 노드(K2)의 전압이 결정된다.

노드(K2)의 전압에 따라서 제 5 NMOS 트랜지스터(NM5)가 턴온되는 정도가 조절되고, 이에 따라 노드(K3)의 전압이 디스차지된다.

즉, 도8에 나타난 바와 같이 프리차지 제어신호(PRECH)가 천천히 낮아진다(SLOW PRECH1).

또한, 도8에는 프리차지 이후에, 다시 한번 프리차지 동작을 할때 다른 기울기로 프리차지 제어신호(PRECH)가 디스차지되는 것도 나타내었다(SLOW PRECHE 2).

제어로직(250)이 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)가 턴온되도록 전압 제어신호를 출력하여 제 2 노드(K2)의 전압 레벨이 높아지고, 이에 따라 프리차지 제어신호(PRECH)가 보다 빠르게 디스차지되게 제어한 것을 확인할 수 있다.

한편, 상기의 제2 노드(K2)의 전압 레벨을 보다 세밀하게 조절할 수 있게 하기 위해서 도6의 저항(R)을 대신하여 가변저항을 사용하고, 저항값을 제어로직(250)이 제어할 수 있게 프리차지 제어회로(260)를 구성할 수도 있다.

도 9는 본 발명의 제2 실시예에 따른 프리차지 제어회로를 나타낸다.

도 9에서 상기 도6과 동일한 동작을 하는 회로는 동일한 도면부호를 사용하기로 한다.

도 9을 참조하면, 제 2 실시 예에 따른 프리차지 제어회로(260)는 도 6과 비교하여 저항(R)이 가변저항(Ra)로 변경되었으며, 가변저항(Ra)은 저항 제어신호(b<0:2>)에 의해서 저항값이 변경된다.

그리고 저항 제어신호(b<0:2>)는 레벨 생성기(262a)에서 출력된다.

제어로직(250)으로부터 전압 제어신호를 수신한 레벨 생성기(262a)는 제2 노드(K2)의 전압 조절을 위해서 제 1 내지 제 4 제어신호(a1 내지 a4)와 저항 제어신호(b<0:2>)를 출력한다.

그리고 저항 제어신호(b<0:2>)에 의해서 가변저항(Ra)의 저항값이 변경되기 때문에 제2 노드(K2)의 전압이 변경된다.

따라서 제 1 내지 제4 NMOS 트랜지스터(NM1 내지 NM4) 만을 이용해서 제 2 노드(K2)의 전압 레벨을 제어하는데 비하여 더욱더 정밀하게 조절할 수 있다.

한편, 제어로직(250)은 전원 전압 변동과 온도 변화에 따라서 상기 전압 제어신호를 출력한다.

도 10은 제어로직의 전압 제어신호 출력 부분을 간략히 나타낸 블록도이다.

도 10을 참조하면, 제어로직(250)은 전압 감지부(251), 온도 감지부(252), 가감산 회로(253), 레지스터(254) 및 제어부(255)를 포함한다.

전압 감지부(251)는 반도체 메모리 장치와 같은 집적회로 내에 인가되는 전원전압이 드랍(drop)되는지 여부를 감지하여 감지신호를 출력한다. 전압 간지부(251)는 비교기를 이용해서 기준전압과 전원전압 변동을 감지하는 회로를 이용할 수 있다.

온도 감지부(252)는 주변 온도 변화에 따른 감지신호를 출력한다.

상기 전압 감지부(251)와 온도 감지부(252)가 출력하는 감지신호는 가감산 회로(253)로 입력된다. 가감산 회로(253)는 전압 및 온도 감지에 따르는 감지신호들을 이용해서 프리차지 제어신호(PRECH)를 얼마나 빨리 디스차지 시킬것인지를 판단하고, 그에 따른 전압 감지신호를 출력하여 레지스터(254)로 저장한다.

상기 가감산 회로(253)는 프리차지부(223)를 구성하는 트랜지스터의 특성에 따라서 상기 전압 및 온도 변화에 따른 전압 제어신호를 출력한다.

상기 도 3을 참조하면, 반도체 메모리 장치의 경우 페이지 버퍼의 프리차지부(223)는 전원전압과 제 2 센싱노드(SO2)의 사이에 연결되는 PMOS 트랜지스터(P)로 구성되는데, 상기 PMOS 트랜지스터(P)가 전원전압 변동 및 온도 변화에 따라서 턴온되는 정도가 달라질 수 있다. 따라서 제 2 센싱노드(SO2)로 유입되는 프리차지 전압의 크기가 달라질 수 있다.

따라서 가감산 회로(253)는 상기의 PMOS 트랜지스터(P)의 특성을 고려하여, 전압 드랍 및 온도 변화에 따라 프리차지 제어신호(PRECH)를 얼마나 빨리 디스차지 시킬지를 결정하고, 그에 따른 전압 제어신호를 출력한다.

상기 레지스터(254)에 임시 저장되는 전압 제어신호는 제어부(255)의 제어신호에 응답하여 레벨 생성기(262a)로 출력된다.

또한, 제어부(255)는 상기 가감산 회로(253)와 레지스터(254)의 동작을 제어하는 제어신호를 출력하는 한편, 프리차지 동작을 실시할 때 제 1 및 제 2 인에이블 신호(EN1, EN2)를 출력한다.

상기의 전압 제어신호에 따라서 프리차지 제어신호(PRECH)가 디스차지되는 속도를 조절하여 주변 온도와 전압변화에 유동적으로 프리차지 전압 제공이 가능하게 한다.

앞서 설명한 바와 같이, 도 6 또는 도 9 에 나타난 본 발명의 실시 예에 따른 프리차지 제어회로는 반도체 메모리 장치의 비트라인 프리차지 제어를 위해서만 사용되는 것이 아니라, 집적회로 내에 프리차지가 필요한 회로에 적용되어 사용될 수 있고, 특히 프리차지 시켜야 하는 라인 또는 노드의 로딩이 클수록 그 효과가 커진다. 또한 주변 온도와 전압변화에 따라서 프리차지 속도를 조절하여 로딩을 줄이면서 효과적인 프리차지가 가능하게 할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

260 : 프리차지 제어회로 262 : 전류 제어회로
263 : 신호 생성부

Claims (16)

1. 프리차지 제어신호의 전압 레벨에 따른 프리차지 전압을 출력하는 프리차지 전압 제공부;
   제 1 인에이블 신호 및 전압 제어신호에 응답하여, 상기 프리차지 제어신호의 전압 레벨의 제어를 위한 동작 전압을 출력하는 전압 생성부; 및
   제 2 인에이블 신호에 응답하여 상기 프리차지 제어신호의 전압을 소정 레벨로 고정하고, 상기 제 2 인에이블 신호가 디스에이블 된 경우, 상기 프리차지 제어신호의 전압 레벨을 상기 동작 전압의 전압 레벨에 의해서 결정되는 기울기에 따라서 선형적으로 변경시키는 신호 생성부를 포함하는 프리차지 제어회로.
2. 제1항에 있어서,
   상기 신호 생성부는 상기 동작전압의 전압 레벨에 의해서 결정되는 기울기에 따라 상기 프리차지 제어신호의 전압 레벨을 선형적으로 강하시켜 출력하는 것을 특징으로 하는 프리차지 제어회로.
3. 제 1항에 있어서,
   상기 전압 생성부는,
   상기 전압 제어신호에 따라 설정되는 하나 이상의 제어 신호를 출력하는 레벨 생성기;
   전원 입력단과 제1 노드 사이에 연결되고, 상기 제 1 인에이블 신호에 응답하여 동작하는 제 1 스위칭 소자; 및
   상기 제 1 노드와 접지노드 사이에 병렬로 연결되고, 하나 이상의 제어 신호들에 의해서 각각 턴온 되는 복수개의 제 2 스위칭 소자들을 포함하는 프리차지 제어회로.
4. 제 3항에 있어서,
   상기 전압 생성부는,
   상기 제 1 스위칭 소자와 상기 제 1 노드 사이에 연결되는 가변저항을 더 포함하고, 상기 가변저항은 상기 레벨 생성기가 출력하는 저항 제어신호에 응답하여 저항값이 변경되는 것을 특징으로 하는 프리차지 제어회로.
5. 제 4항에 있어서,
   상기 신호 생성부는,
   전원전압과 제 2 노드 사이에 연결되고, 상기 제 2 인에이블 신호에 응답하여 동작하는 제 3 스위칭 소자;
   상기 제 2 노드와 접지노드 사이에 연결되고, 상기 제 1 노드의 전압 레벨에 따라 턴온 되는 정도가 변경되는 제 4 스위칭 소자를 포함하고,
   상기 제 2 노드로부터 상기 프리차지 제어신호가 출력되고, 상기 제 1 노드의 전압 레벨에 따라 상기 프리차지 제어신호의 전압 레벨이 강하되는 속도가 변경되는 것을 특징으로 하는 프리차지 제어회로.
6. 제 5항에 있어서,
   상기 제 1 노드의 전압 레벨이 높을 수록, 상기 프리차지 제어신호의 전압 레벨이 강하되는 속도가 빨라지는 것을 특징으로 하는 프리차지 제어회로.
7. 복수개의 회로들을 포함하는 집적회로에 있어서,
   프리차지 제어신호의 전압 레벨에 따라 변경되는 프리차지 전압을 제공하기 위한 프리차지 전압 회로;
   제 1 및 제 2 인에이블 신호와, 전압 제어신호에 응답하여 상기 프리차지 전압의 전압 레벨을 선형적으로 변경시키기 위하여, 상기 프리차지 제어신호의 전압 레벨을 변경시켜 출력하기 위한 프리차지 제어회로; 및
   프리차지 동작을 위하여 상기 제 1 및 제 2인에이블 신호를 출력하는 한편, 주변 온도 변화와 전원전압 레벨 변화에 따라서 상기 전압 제어신호를 출력하는 제어로직을 포함하는 집적회로.
8. 제 7항에 있어서,
   상기 프리차지 제어회로의 프리차지 제어신호의 전압 레벨은 선형적으로 강하되는 것을 특징으로 하는 집적회로.
9. 제 7항에 있어서,
   상기 프리차지 제어회로는,
   상기 제 1 인에이블 신호 및 전압 제어신호에 응답하여, 상기 프리차지 제어신호의 전압 레벨의 제어를 위한 동작 전압을 출력하는 전압 생성부; 및
   상기 제 2 인에이블 신호에 응답하여 상기 프리차지 제어신호의 전압을 소정 레벨로 고정하고, 상기 제 2 인에이블 신호가 디스에이블 된 경우, 상기 프리차지 제어신호의 전압 레벨을 상기 동작 전압의 전압 레벨에 의해서 결정되는 기울기에 따라서 선형적으로 변경시키는 신호 생성부를 포함하는 집적회로.
10. 제 7항에 있어서,
    상기 전압 생성부는,
    상기 전압 제어신호에 따라 설정되는 하나 이상의 제어 신호를 출력하는 레벨 생성기;
    전원전압 입력단과 제 1 노드 사이에 연결되고, 상기 제 1 인에이블 신호에 응답하여 턴온 되는 제 1 스위칭소자; 및
    상기 제 1 노드와 접지노드 사이에 병렬로 연결되고, 상기 레벨 생성기가 출력하는 하나 이상의 제어 신호들에 의해서 각각 턴온 되는 복수개의 제 2 스위칭 소자들을 포함하는 집적회로.
11. 제 10항에 있어서,
    상기 제 1 스위칭 소자와 상기 제 1 노드 사이에 연결되는 가변저항을 더 포함하고, 상기 가변저항은 상기 레벨 생성기가 출력하는 저항 제어신호에 응답하여 저항값이 변경되는 것을 특징으로 하는 집적회로.
12. 제 11항에 있어서,
    상기 신호 생성부는,
    전원전압 입력단과 제 2 노드 사이에 연결되고, 제 2 인에이블 신호에 응답하여 동작하는 제 3 스위칭 소자와,
    상기 제 2 노드와 접지노드 사이에 연결되고, 상기 제 1 노드의 전압에 따라 턴온 되는 정도가 변경되는 제 4 스위칭 소자를 포함하고,
    상기 제 2 노드로부터 상기 프리차지 제어신호가 출력되고 상기 제 1 노드의 전압에 따라 상기 프리차지 제어신호의 전압이 강하되는 속도가 변경되는 것을 특징으로 하는 집적회로.
13. 제 10항에 있어서,
    상기 제 1 스위칭 소자는 PMOS 트랜지스터이고, 상기 제 2 스위칭 소자들은 NMOS 트랜지스터들인 것을 특징으로 하는 집적회로.
14. 제 10항에 있어서,
    상기 제 1 노드의 전압이 높아질수록, 상기 프리차지 제어신호의 전압이 강하되는 속도가 빨라지는 것을 특징으로 하는 집적회로.
15. 제 7항에 있어서,
    상기 전압 생성부는,
    전압 제어신호에 따라 설정되는 전압을 출력하는 레벨 생성기;
    전원전압 입력단과 제 1 노드 사이에 연결되고, 제 1 인에이블 신호에 응답하여 턴온 되는 제 1 스위칭소자; 및
    상기 제 1 노드와 접지노드 사이에 병렬로 연결되고, 상기 레벨 생성기의 출력에 하는 전압 레벨에 따라서 턴온되는 복수개의 제 5 스위칭 소자들을 포함하고, 상기 복수개의 제 5 스위칭 소자들 각각은 문턱전압이 서로 다른 것을 특징으로 하는 집적회로.
16. 제 7항에 있어서,
    상기 제어로직은,
    상기 전원전압의 변동을 감지하고, 감지결과에 따른 제 1 감지신호를 출력하기 위한 전압 감지부;
    상기 주변 온도의 변동을 감지하고, 감지결과에 따른 제 2 감지신호를 출력하기 위한 온도 감지부;
    상기 제 1 및 제 2 감지신호에 따라서 상기 전압 제어신호를 생성하는 가감산 회로부; 및
    상기 제 1 및 제 2 인에이블 신호를 출력하고, 상기 가감산 회로부에서 생성하는 상기 전압 제어신호의 출력을 제어하기 위한 제어부를 포함하는 집적회로.
    

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