KR20100129067A - 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치의 동작 방법 Download PDF

Info

Publication number
KR20100129067A
KR20100129067A KR1020090047823A KR20090047823A KR20100129067A KR 20100129067 A KR20100129067 A KR 20100129067A KR 1020090047823 A KR1020090047823 A KR 1020090047823A KR 20090047823 A KR20090047823 A KR 20090047823A KR 20100129067 A KR20100129067 A KR 20100129067A
Authority
KR
South Korea
Prior art keywords
voltage
bit line
memory cell
applying
read
Prior art date
Application number
KR1020090047823A
Other languages
English (en)
Other versions
KR101015757B1 (ko
Inventor
한정철
박성제
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090047823A priority Critical patent/KR101015757B1/ko
Priority to US12/790,191 priority patent/US8174903B2/en
Publication of KR20100129067A publication Critical patent/KR20100129067A/ko
Application granted granted Critical
Publication of KR101015757B1 publication Critical patent/KR101015757B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 비트라인과 소스라인 사이에 연결된 드레인 선택 트랜지스터, 메모리 셀 스트링 및 소스 선택 트랜지스터를 포함하는 메모리 셀 어레이가 제공되는 단계, 상기 비트라인을 프리차지시키는 단계, 상기 메모리 셀 스트링을 접지전압 상태로 설정하는 단계, 상기 메모리 셀 스트링을 상기 비트라인과 연결시키고 상기 메모리 셀들 중 선택된 메모리 셀에 독출전압 또는 검증전압을 인가하는 단계 및 상기 선택된 메모리 셀의 문턱전압에 따라 상기 비트라인 전압을 변화시키기 위하여 상기 메모리 셀 스트링을 상기 소스라인과 연결시키는 단계를 포함한다.
독출, 검증, 문턱전압, 드레인 선택 라인, 소스 선택 라인, 워드 라인.

Description

불휘발성 메모리 장치의 동작 방법 {Operating method of nonvolatile memory device}
본 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
이러한 불휘발성 메모리 장치의 독출 동작 또는 검증 동작은 유사한 방법으로 진행된다. 먼저 판독하고자 하는 메모리 셀과 접속된 비트라인을 하이레벨로 프리차지시킨 상태에서, 판독하고자 하는 메모리 셀의 워드라인에 기준전압을, 나머지 셀은 모두 턴온상태로 유지시킨다. 만약 메모리 셀의 문턱전압이 기준전압보다 큰 경우 해당 셀은 턴오프 상태가 되어 비트라인의 전압레벨이 변화하지 않는다. 그러나 메모리 셀의 문턱전압이 기준전압보다 작아 해당 셀이 턴온 상태가 되면, 접지 상태에 있는 공통소스라인을 통해 비트라인의 전압이 디스차지된다. 즉, 비트 라인의 전압 레벨 변화여부를 근거로 판독하고자 하는 셀의 문턱전압이 기준전압보다 큰지 여부를 판단할 수 있다.
이러한 독출 동작 또는 검증 동작에 따르면, 선택된 독출/검증 기준전압이 인가되는 메모리 셀 중 비선택된 비트라인과 접속되는 셀의 문턱전압이 기준전압보다 큰 경우 해당 셀이 턴오프되어, 해당 셀을 기준으로 서로 다른 전기적 특성을 갖는 두 개의 채널이 형성된다. 즉, 접지상태의 가변전압 입력단과 접속되는 메모리 셀들에 형성되는 채널의 전압은 0V를 유지한다. 그러나 턴오프된 메모리 셀과 턴오프 상태의 소스 선택 트랜지스터(SST)사이에 접속되는 메모리 셀들의 채널은 플로팅 상태에 있다. 따라서 이러한 메모리 셀들은 게이트에 인가되는 전압에 의하여 문턱전압이 상승할 우려가 있다.
메모리 셀들의 게이트에는 고전압의 패스전압이 인가되므로, 핫 캐리어 인젝션(HCI, Hot Carrier Injection) 현상에 의하여 전하들이 메모리 셀들의 플로팅 게이트로 이동될 수 있다. 그 결과 해당 메모리 셀들의 문턱전압이 상승할 우려가 있다. 특히 메모리 셀들이 소거 상태에 있는 경우 이러한 현상은 심화될 우려가 있다. 이러한 현상을 독출 또는 검증 동작중에 발생하는 디스터번스(disturbance)라 한다.
이렇게 독출 또는 검증 동작중에 발생하는 디스터번스 현상으로 인하여 비트라인 레벨이 변하게 되고, 그에 따라 실제 문턱전압보다 낮게 프로그램 된 것으로 측정되거나, 실제 문턱전압보다 높게 프로그램된 것으로 측정되는 문제점이 발생할 수 있다. 특히 검증 동작에서는 이러한 측정 결과로 인해 목표전압보다 높게 프로 그램 되는 오버 프로그램 또는 목표전압보다 낮게 프로그램되는 언더 프로그램이 발생할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 독출 또는 검증 동작시에 디스터번스 현상을 방지하여 정확한 데이터를 독출할 수 있는 불휘발성 메모리 장치의 동작 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 비트라인과 소스라인 사이에 연결된 드레인 선택 트랜지스터, 메모리 셀 스트링 및 소스 선택 트랜지스터를 포함하는 메모리 셀 어레이가 제공되는 단계, 상기 비트라인을 프리차지시키는 단계, 상기 메모리 셀 스트링을 접지전압 상태로 설정하는 단계, 상기 메모리 셀 스트링을 상기 비트라인과 연결시키고 상기 메모리 셀들 중 선택된 메모리 셀에 독출전압 또는 검증전압을 인가하는 단계 및 상기 선택된 메모리 셀의 문턱전압에 따라 상기 비트라인 전압을 변화시키기 위하여 상기 메모리 셀 스트링을 상기 소스라인과 연결시키는 단계를 포함한다.
상기 메모리 셀 스트링을 접지전압 상태로 설정하는 단계는, 상기 메모리 셀 스트링에 포함된 메모리 셀들의 채널 영역들을 디스차지시키는 것일 수 있다. 이때, 상기 메모리 셀 스트링에 포함된 메모리 셀들의 채널 영역들을 디스차지시키는 것은 상기 메모리 셀들에 패스전압을 인가하는 단계와, 상기 채널 영역들을 소스 라인에 연결시키는 단계를 포함할 수 있다.
상기 메모리 셀 스트링에 포함된 메모리 셀들의 채널 영역들을 디스차지시키는 것은, 상기 소스 라인에 접지전압을 인가하는 단계와, 상기 소스 선택 트랜지스터들을 턴온시키는 단계를 포함할 수 있다.
상기 비트라인은 상기 메모리 셀 스트링이 상기 소스 라인과 연결될 때까지 페이지 버퍼에 의해 프리차지 상태를 유지하며, 메모리 셀 스트링이 상기 소스 라인과 연결될 때 상기 비트라인과 상기 페이지 버퍼와의 연결이 차단될 수 있다.
상기 메모리 셀들 중 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계는, 상기 선택된 메모리 셀에 접지전압을 인가하는 단계와, 상기 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계를 포함할 수 있다.
상기 메모리 셀들 중 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계는 상기 선택된 메모리 셀에 상기 패스전압보다 낮은 독출 전압 또는 검증 전압을 인가하는 것일 수 있다.
상기 비트라인을 프리차지시키는 단계는 감지노드를 하이레벨로 프리차지시키는 단계와, 비트라인 선택부에 비트라인 선택신호를 인가하여 상기 감지노드와 상기 비트라인을 접속시키는 단계를 포함할 수 있다.
상기 비트라인을 프리차지시키는 단계는, 감지노드를 하이레벨로 프리차지시키는 단계와, 비트라인 센싱부에 비트라인 센싱신호를 인가하여 상기 감지노드와 상기 비트라인을 접속시키는 단계를 포함할 수 있다.
상기 메모리 셀 스트링을 상기 비트라인과 연결시키고 상기 메모리 셀들 중 선택된 메모리 셀에 독출전압 또는 검증전압을 인가하는 단계는, 상기 드레인 선택 트랜지스터들을 턴온시키고, 상기 선택된 메모리 셀에 독출전압 또는 검증전압을 인가하는 것일 수 있다.
상기 선택된 메모리 셀의 문턱전압에 따라 상기 비트라인 전압을 변화시키기 위하여 상기 메모리 셀 스트링을 상기 소스라인과 연결시키는 단계 후에, 상기 비트라인과 감지노드와의 접속을 차단하고, 상기 메모리 셀 스트링을 디스차지하면서 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨을 평가하는 단계와, 상기 비트라인과 플로팅 상태의 감지노드를 접속시키고, 상기 평가된 비트라인의 전압 레벨에 따라 상기 감지노드의 전압레벨을 센싱하는 단계를 포함할 수 있다.
본 발명의 다른 실시예는 비트라인과 소스라인 사이에 연결된 드레인 선택 트랜지스터, 메모리 셀 스트링 및 소스 선택 트랜지스터를 포함하는 메모리 셀 어레이가 제공되는 단계, 상기 비트라인을 프리차지시키고 상기 소스라인에는 접지전압을 인가하는 단계, 상기 메모리 셀 스트링에 포함된 메모리 셀들 및 상기 소스 선택 트랜지스터를 턴온시키는 단계, 상기 소스 선택 트랜지스터를 턴오프시키고, 상기 메모리 셀들 중 선택된 메모리 셀에는 검증전압 또는 독출전압을 인가하고, 상기 드레인 선택 트랜지스터를 턴온시키는 단계 및 상기 선택된 메모리 셀의 문턱전압에 따라 상기 비트라인 전압을 변화시키기 위하여 상기 소스 선택 트랜지스터를 턴온시키는 단계를 포함할 수 있다.
상기 비트라인은 상기 메모리 셀 스트링이 상기 소스 라인과 연결될 때까지 페이지 버퍼에 의해 프리차지 상태를 유지하며, 메모리 셀 스트링이 상기 소스 라 인과 연결될 때 상기 비트라인과 상기 페이지 버퍼와의 연결이 차단될 수 있다.
상기 메모리 셀 스트링에 포함된 메모리 셀들 및 상기 소스 선택 트랜지스터를 턴온시키는 단계는, 상기 메모리 셀 스트링에 포함된 메모리 셀들에 패스전압을 인가하고, 상기 소스 선택 트랜지스터를 턴온시키는 것일 수 있다.
상기 메모리 셀들 중 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계는, 상기 선택된 메모리 셀에 접지전압을 인가하는 단계와, 상기 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계를 포함할 수 있다.
상기 메모리 셀들 중 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계는, 상기 선택된 메모리 셀에 상기 패스전압보다 낮은 독출 전압 또는 검증 전압을 인가하는 것일 수 있다.
상기 비트라인을 프리차지시키고 상기 소스라인에는 접지 전압을 인가하는 단계는, 감지노드를 하이레벨로 프리차지시키는 단계와, 비트라인 선택부에 비트라인 선택신호를 인가하여 상기 감지노드와 상기 비트라인을 접속시키는 단계와, 상기 소스라인에 접지전압을 인가하는 단계를 포함할 수 있다.
상기 비트라인을 프리차지시키고 상기 소스라인에는 접지 전압을 인가하는 단계는, 감지노드를 하이레벨로 프리차지시키는 단계와, 비트라인 센싱부에 비트라인 센싱신호를 인가하여 상기 감지노드와 상기 비트라인을 접속시키는 단계와, 상기 소스라인에 접지전압을 인가하는 단계를 포함할 수 있다.
상기 선택된 메모리 셀의 문턱전압에 따라 상기 비트라인 전압을 변화시키기 위하여 상기 소스 선택 트랜지스터를 턴온시키는 단계 후에, 상기 비트라인과 감지 노드와의 접속을 차단하고, 상기 메모리 셀 스트링을 디스차지하면서 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨을 평가하는 단계와, 상기 비트라인과 플로팅 상태의 감지노드를 접속시키고, 상기 평가된 비트라인의 전압 레벨에 따라 상기 감지노드의 전압레벨을 센싱하는 단계를 포함할 수 있다.
본 발명에 의하면 불휘발성 메모리 장치의 독출 동작 또는 검증 동작시에 채널 영역을 디스차지시켜줌으로써 디스터번스(disturbance) 현상의 발생을 감소시킬 수 있는 효과가 있다. 이에 따라 독출 동작 또는 검증 동작시에 정확한 데이터를 리드(read)할 수 있어서 언더 프로그램 또는 오버 프로그램되는 문제를 방지할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 전체 구성을 도 시한 도면이다.
불휘발성 메모리 장치(100)는 메모리 셀 어레이(102), X-디코더(104), Y-디코더(106), 페이지 버퍼부(108), 고전압 발생부(110), 제어부(112), IO 버퍼부(114)를 포함한다.
메모리 셀 어레이(102)는 다수의 메모리 블록을 포함한다. 예를 들어, 메모리 셀 어레이(102)는 1024개의 메모리 블록을 포함할 수 있다.
제어부(112)는 불휘발성 메모리 장치(100)의 전반적인 제어를 하며, IO 버퍼부(114)를 통해 송수신되는 신호에 따라 프로그램 명령 신호, 소거 명령 신호 또는 독출 명령 신호 등을 발생시킨다. 예를 들어, 제어부(112)에 대하여 칩 인에이블 신호(/CE)가 인에이블되고, 라이트 인에이블 신호(/WE)가 토글되면, 이에 응답하여 제어부(112)가 IO 버퍼부(114)를 통하여 수신되는 명령어 신호를 수신하고, 그 명령어에 따라 프로그램 명령, 소거 명령 또는 독출 명령 등을 발생시킨다. 또한, 제어부(112)는 커맨드 래치 인에이블(Command Latch Enable, CLE) 신호에 따라 커맨드 신호를 송출하고, 어드레스 래치 인에이블(Address Latch Enable, ALE) 신호에 따라 어드레스 신호를 송출한다.
고전압 발생부(110)는 제어부(112)의 프로그램 명령, 소거 명령 또는 독출 명령에 응답하여 바이어스 전압들을 발생시키고, 이를 페이지 버퍼부(108), X-디코더(104) 등에 공급한다.
X-디코더(104)는 제어부(112)에서 생성된 로우(Row) 어드레스 신호에 응답하여, 고전압 발생부(110)로부터 공급받은 바이어스 전압들을 메모리 셀 어레이(102) 의 블록들 중 하나에 공급한다.
Y-디코더(106)는 컬럼 어드레스 신호에 응답하여, 페이지 버퍼부(108)에 데이터 신호를 공급한다. 또한, Y-디코더(106)는 독출동작시에 페이지 버퍼부(108)에 저장된 데이터를 IO 버퍼부(114)를 통해 출력하는 역할을 한다.
페이지 버퍼부(108)는 IO 버퍼부(114) 및 Y-디코더(106)를 통하여 수신되는 데이터 신호를 저장하여 메모리 셀 어레이(102)의 블록들에 의해 공유되는 비트 라인들에 출력하는 복수의 페이지 버퍼들을 포함한다. 또한 각 페이지 버퍼들은 독출 동작에 따라 메모리 셀 어레이(102)로부터 독출한 데이터를 저장하였다가 Y-디코더(106), IO 버퍼부(114)를 통해 외부로 출력시킨다.
도 2는 불휘발성 메모리 장치의 메모리 셀 어레이와 페이지 버퍼의 구성을 도시한 도면이다.
불휘발성 메모리 장치(200)는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(210)와, 메모리 셀과 접속되어 특정 데이터를 프로그램하거나 메모리 셀에 저장된 데이터를 독출하는 페이지 버퍼(220)를 포함한다.
메모리 셀 어레이(210)는 데이타를 저장하는 메모리 셀들과, 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL<0:31>)과, 메모리 셀의 데이터를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하는 구조이다. 메모리 셀 어레이(210)는 비트라인과 메모리 셀 사이에 접속되는 드레인 선택 트랜지스터(DSTe, DSTo)와, 공통 소스 라인(CSL)과 메모리 셀 사이에 접속되는 소스 선택 트랜지스터(SSTe, SSTo)를 포함한다. 또한, 소스 선택 트랜지스터(SSTe, SSTo)와 드레인 선택 트랜지스터(DSTe, DSTo) 사이에 직렬 접속된 복수의 메모리 셀들을 포함하는데 이를 셀 스트링이라 한다. 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 메모리 셀 블록을 구성한다.
페이지 버퍼(220)는 특정 셀과 접속된 비트라인을 감지노드(SO)와 선택적으로 접속시키는 비트라인 선택부(230), 감지노드(SO)에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(240), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(250), 데이터 래치부(250)에 저장시킬 데이터를 입력하는 데이터 설정부(260), 감지노드(SO)의 레벨에 따라 데이터 래치부(250)의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(270), 데이터 래치부(250)에 저장된 데이터를 감지노드(SO)에 인가하는 데이터 전송부(280), 검증 또는 독출 동작 동안 메모리 셀의 상태에 따라 비트라인의 전압 레벨을 감지노드(SO)에 전달시키는 비트라인 센싱부(290)를 포함한다.
비트라인 선택부(230)는 제1 비트라인 선택신호(BSLe)에 응답하여 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N236)와, 제2 비트라인 선택신호(BSLo)에 응답하여 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N238)를 포함한다. 또한, 비트라인 선택부(230)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N232), 제2 디스차지 신호(DISCHo)에 응답하여 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N234)를 포함한다. 한편, 실시예에 따라 비트라인 센싱부(290)를 제외시키는 구성이 가능하며, 이러한 경우 NMOS 트랜지스터(N236, N238)들이 그 기능을 대신 수행한다.
감지노드 프리차지부(240)는 프리차지신호(Prechb)에 응답하여 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P240)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 감지노드(SO)에 하이레벨의 전원전압을 인가한다.
상기 데이터 래치부(250)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV252)의 출력단자를 제2 인버터(IV254)의 입력단자에 접속시키고, 제2 인버터(IV254)의 출력단자를 제1 인버터(IV252)의 입력단자에 접속시켜 구성한다. 이때, 제1 인버터(IV252)의 출력단자와 제2 인버터(IV254)의 입력단자가 접속되는 노드를 제1 노드(Q)라 하고, 제2 인버터(IV254)의 출력단자와 제1 인버터(IV252)의 입력단자가 접속되는 노드를 제2 노드(Qb)라 한다.
데이터 설정부(260)는 데이터 래치부(250)의 제1 노드(Q)에 접지 전압을 인가시키는 제1 데이터 설정 트랜지스터(N262)와, 제2 노드(Qb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N264)를 포함한다. 제1 데이터 설정 트랜지스터(N262)는 감지노드 센싱부(270)와 제1 노드(Q) 사이에 접속되며, 제1 데이터 설 정 신호(RESET)에 응답하여 감지노드 센싱부(270)가 전달하는 접지전압을 제1 노드(Q)에 인가시킨다. 또한, 제2 데이터 설정 트랜지스터(N264)는 감지노드 센싱부(270)와 제2 노드(Qb) 사이에 접속되며, 제2 데이터 설정 신호(SET)에 응답하여 감지노드 센싱부(270)가 전달하는 접지전압을 제2 노드(Qb)에 인가시킨다.
감지노드 센싱부(270)는 감지노드(Qb)의 전압레벨에 따라 접지전압을 데이터 설정부(260)에 인가시킨다. 이를 위해, 데이터 설정부(260)와 접지단자 사이에 접속된 NMOS 트랜지스터(N270)를 포함한다. 따라서 감지노드(SO)의 전압레벨에 따라 접지전압을 데이터 설정부(260)에 인가한다. 감지노드(SO)의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 데이터 설정부(260)에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET)가 인가되면, 제1 노드(Q)에 접지전압이 인가되는바, 이는 제1 노드(Q)에 로우 레벨 데이터가 인가된 것으로 본다. 그러나 하이레벨의 제2 데이터 설정 신호(SET)가 인가되면, 제2 노드(Qb)에 접지전압이 인가되는바, 이는 제1 노드(Q)에 하이 레벨 데이터가 인가된 것으로 본다.
데이터 전송부(280)는 데이터 래치부(250)의 제1 노드(Q)에 저장된 데이터를 선택적으로 감지노드(SO)에 인가시킨다. 이를 위해, 데이터 전송신호(TRAN)에 따라 제1 노드(Q)와 감지노드(SO)를 선택적으로 접속시키는 데이터 전송 트랜지스터(N280)를 포함한다.
비트라인 센싱부(290)는 비트라인 선택부(230)와 감지노드(SO)사이에 접속된 NMOS 트랜지스터(N290)를 포함한다. 비트라인 센싱부(290)는 하이 레벨의 비트라인 센싱신호(PBSENSE)에 응답하여, 비트라인 공통노드(BLCM)과 감지노드(SO)를 접속시 키고, 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저장된 데이터의 전압레벨이 감지노드(SO)에 인가되도록 한다. 이때, 센싱 신호의 전압으로는 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)이 인가된다. 즉, NMOS 트랜지스터(N290)의 게이트에 인가되는 비트라인 센싱신호(PBSENSE)의 전압레벨에 따라 독출 또는 검증 동작이 수행된다. 한편, 실시예에 따라 비트라인 센싱부(290)를 제외시키는 구성이 가능하며, 이러한 경우 NMOS 트랜지스터(N236, N238)들이 그 기능을 대신 수행한다. 즉, 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)의 제1 또는 제2 비트라인 선택신호(BSLe/o) 를 인가하여 동일한 동작을 수행할 수 있다.
도 2에 도시된 페이지 버퍼(220)는 페이지 버퍼 상에서 수행되는 각종 동작을 설명하기 위한 예시에 불과한 것으로서, 다양한 형태로 변경될 수 있음은 당업자에게 자명한 사실이다. 예를 들어 데이터를 저장하는 데이터 래치부(250)를 복수 개 포함하는 페이지 버퍼의 형태도 공지되어 있는 기술이다.
이제 이와 같은 불휘발성 메모리 장치에서 수행되는 독출 동작 또는 검증 동작 등에 대해서 설명하기로 한다.
도 3은 불휘발성 메모리 장치의 검증 동작 또는 독출 동작을 설명하기 위한 도면이다.
도 3에 도시된 도면에 따르면, 페이지 버퍼(220)에서 비트라인 센싱부(290)가 생략된 형태의 구성으로서, 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)의 제1 또는 제2 비트라인 선택신호(BSLe/o) 를 인가하여 독출 동작 또는 검증 동 작을 수행한다. 만약 비트라인 센싱부(290)가 포함되는 구성인 경우 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)의 비트라인 센싱신호(PBSENSE)를 이용하여 동일한 동작을 수행할 수 있다. 이때, 비트라인 센싱부(290)를 이용하는 경우, 제1 또는 제2 비트라인 선택신호(BSLe/o)에 의해 검증/독출 대상인 비트라인을 선택한다.
정리하면, 비트라인 센싱부(290)를 포함하지 않는 구성에서는 비트라인 선택신호(BSLe/o)가 비트라인 선택기능과 독출/검증 동작중의 센싱신호로서의 기능을 모두 수행한다. 그러나 비트라인 센싱부(290)를 포함하는 구성에서는 비트라인 선택신호(BSLe/o)가 비트라인 선택기능을 수행하고, 비트라인 센싱신호(PBSENSE)가 독출/검증 동작중의 센싱신호로서의 기능을 수행한다.
(1) T1 구간
먼저 독출/검증 대상 셀과 접속되는 비트라인, 즉 선택된 비트라인을 하이레벨로 프리차지시킨다. 이를 위해, 감지노드 프리차지부(240)를 이용하여 감지노드(SO)를 전원전압단자와 접속시키고, 제1 전압(V1)의 비트라인 선택신호(BSLe 또는 BSLo)를 인가하여 독출/검증 대상 셀과 접속되는 비트라인을 하이레벨(V1-Vth, Vth는 NMOS 트랜지스터(N236 또는 N238)의 문턱전압)로 프리차지 시킨다. 이때, 비선택된 비트라인과 접속된 NMOS 트랜지스터(N236 또는 N238)에는 로우 레벨의 로우레벨의 비트라인 선택 신호(BSLe 또는 BSLo)를 인가하여 하이레벨 상태의 감지노드(SO)와 비트라인과의 접속을 차단시킨다. 한편, 비트라인 센싱부(290)를 포함하 는 구성에서는 제1 전압(V1)의 비트라인 센싱신호(PBSENSE)를 인가하여 비트라인을 프리차지시킬 수 있다.
비선택된 비트라인은 하이레벨의 디스차지 신호(DISCHe 또는 DISCHo)를 인가하여 접지전압이 인가되는 가변전압 입력단(VIRPWR)과 접속시킨다. 즉 비선택된 비트라인은 로우 레벨 상태를 유지시킨다. 이때, 선택된 비트라인과 접속된 NMOS 트랜지스터(N232 또는 N234)에는 로우 레벨의 디스차지 신호(DISCHe 또는 DISCHo)를 인가하여 가변전압 입력단(VIRPWR)과의 접속을 차단시킨다.
통상적으로 이븐 비트라인들과 접속된 셀들과 오드 비트라인 들과 접속된 셀들을 구분하여 독출/검증 동작을 수행하게 된다. 따라서 이븐 비트라인들에 대해서 독출/검증 동작을 수행하는 경우에는 이븐 비트라인만을 하이레벨로 프리차지시키고, 오드 비트라인은 로우레벨로 디스차지시킨다. 또한, 오드 비트라인들에 대해서 독출/검증 동작을 수행하는 경우에는 오드 비트라인만을 하이레벨로 프리차지시키고, 이븐 비트라인은 로우레벨로 디스차지시킨다.
(2) T2 구간
다음으로 하이레벨로 프리차지된 비트라인을 독출/검증하고자 하는 메모리 셀이 포함된 셀 스트링과 접속시킨다. 이를 위해 하이레벨의 드레인 선택신호(DSL)를 인가하여 드레인 선택 트랜지스터(DSTe 또는 DSTo)를 턴온시켜 비트라인과 셀 스트링을 접속시킨다. 이때, 각 워드라인에는 독출/검증 대상 여부에 따라 독출/검증 기준전압(Vread) 또는 패스전압(Vpass)이 인가된다. 즉, 독출/검증 대상셀을 포 함하는 워드라인에는 독출/검증 동작의 기준이 되는 독출/검증 기준전압(Vread 또는 Vver)이 인가되며, 그 밖의 워드라인에는 해당 워드라인과 접속된 메모리 셀의 상태와는 무관하게 해당 셀들이 모두 턴온되도록 하는 패스전압(Vpass)이 인가된다.
이에 의하여, 비선택된 메모리 셀들은 모두 턴온되고, 선택된 셀들은 해당 셀의 문턱전압 상태에 따라 턴온여부가 결정된다.
(3) T3 구간
제1 전압(V1)의 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)의 인가를 중단하고, 독출/검증하고자 하는 셀의 상태에 따라 비트라인의 전압레벨이 변화되도록 한다. 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)의 인가의 중단에 따라 전원전압 단자와 접속된 감지노드(SO)와 비트라인과의 접속이 차단되므로, 선택된 비트라인은 하이레벨로 플로팅된 상태를 유지하게 된다. 이때 하이레벨의 소스 선택신호(SSL)를 인가하여 소스 선택 트랜지스터(SSTe 또는 SSTo)를 턴온시켜 셀 스트링과 공통소스라인(CSL)을 접속시킨다.
독출/검증하고자 하는 셀의 문턱전압이 독출/검증 기준전압보다 작은 경우에는 해당 셀이 턴온되어, 비트라인의 전압레벨이 로우레벨로 디스차지된다. 비선택된 셀의 경우 이미 패스전압(Vpass)에 의하여 턴온되어 있는 상태이고, 독출/검증하고자 하는 셀도 턴온되므로, 접지되어 있는 공통 소스라인(CSL)을 통해 비트라인 의 전압레벨이 로우레벨로 디스차지된다.
반면에, 독출/검증하고자 하는 셀의 문턱전압이 독출/검증 기준전압보다 큰 경우에는 해당 셀이 턴오프되어, 비트라인의 전압레벨이 하이레벨로 유지된다. 즉, 독출/검증하고자 하는 셀이 턴오프됨으로써 전류 경로의 형성을 차단하여 비트라인의 전압레벨이 하이레벨을 유지하게 된다.
(4) T4 구간
다음으로, 제2 전압(V2)의 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)를 인가하여, 메모리 셀의 상태를 데이터 래치부(250)에 저장시킨다.
T3 구간에서 독출/검증 대상 셀이 기준전압이상으로 프로그램된 경우에는 비트라인의 전압레벨이 프리차지된 전압레벨(V1-Vth)을 유지하게 되고, 프로그램되지 못한 경우에는 로우레벨로 천이된다.
제1 전압(V1)보다 낮은 제2 전압(V2)의 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)를 인가하면, 비트라인의 전압레벨에 따라 해당 신호가 인가되는 NMOS 트랜지스터(N236, N238 또는 N290)의 턴온여부가 결정된다. 이때, 도면에는 도시되지 않았으나, 제4 구간(T4)의 시작에 앞서 감지노드 프리차지부(240)의 동작을 중단시켜 감지노드를 하이레벨로 플로팅시키는 동작을 먼저 수행한다.
만약 독출/검증 대상셀이 기준전압 이상으로 프로그램되지 못하여 비트라인 의 전압레벨이 로우레벨로 천이된 경우에는 제2 전압(V2)의 인가로 NMOS 트랜지스터(N236, N238 또는 N290)가 턴온되고, 플로팅 상태의 감지노드(SO)는 접지된 공통소스라인(CSL)을 통하여 접지로 천이된다.
반면에 독출/검증 대상셀이 기준전압 이상으로 프로그램되어 비트라인의 전압레벨이 하이레벨을 유지하는 경우에는 제2 전압(V2)의 인가에도 불구하고 상기 NMOS 트랜지스터(N236, N238 또는 N290)는 턴오프되고, 하이레벨로 플로팅된 상태의 감지노드(SO)는 하이레벨 상태를 유지한다.
도 2를 참조하여 더 설명하면, 독출/검증 대상셀이 기준전압 이상으로 프로그램되지 못하여 감지노드(SO)가 접지로 천이된 경우에는 감지노드 센싱부(270)가 구동되지 않는다.
그러나 독출/검증 대상셀이 기준전압 이상으로 프로그램되어 감지노드(SO)가 하이레벨을 유지하는 경우에는 감지노드 센싱부(270)가 구동되어 접지전압을 상기 데이터 설정부(260)로 전달할 수 있다. 그에 따라 제1 노드(Q)에 저장된 데이터가 변경될 수 있다.
도 4는 불휘발성 메모리 장치의 검증 동작 또는 독출 동작에서 나타나는 문제점을 설명하기 위한 도면이다.
도면상에서는 이븐 비트라인이 독출/검증 대상셀과 접속된 비트라인, 즉 선택된 비트라인이다.
따라서 이븐 비트라인은 하이레벨로 프리차지되고 오드 비트라인은 접지된 다(T1 구간).
다음으로, 프리차지된 비트라인과 셀 스트링을 접속시키고, 각 워드라인에 기준전압 또는 패스전압을 인가시킨다(T2 구간). 선택된 비트라인(BSLe)과 접속된 셀들에 대해서 기준전압(Vread/Vver) 또는 패스전압(Vpass)이 인가된다. 즉, 독출 검증 대상셀을 포함하는 워드라인에는 기준전압(Vread/Vver)이 인가되고, 나머지 워드라인에는 패스전압(Vpass)이 인가된다. 이때, 독출/검증 대상셀이 프로그램된 셀이면 턴오프되기 때문에 WL0 워드라인과 WL N-1 워드라인 사이에 플로팅된 채널이 형성된다. 이러한 경우, 채널의 양 끝단에 가까이 있는 메모리 셀에서 강한 전계에 의한 핫 캐리어 인젝션(HCI) 현상이 발생할 수 있고, 이에 따라 해당 셀의 플로팅 게이트에 전하들이 트랩됨으로써 해당 셀의 문턱전압이 상승하는 디스터번스 현상이 발생한다.
마찬가지로, 비선택된 비트라인과 접속된 셀들에 대해서도 기준전압 또는 패스전압이 인가되며, 비선택된 비트라인과 접속된 셀들 중 기준전압이 인가되는 메모리 셀 역시 해당 셀의 문턱전압에 따라 턴온 여부가 결정된다. 즉, 독출/검증 기준전압이 인가되는 메모리 셀 중 비선택된 비트라인과 접속되는 셀의 문턱전압이 기준전압 보다 작은 경우에는 해당 셀도 턴온된다. 반면에 독출/검증 기준전압이 인가되는 메모리 셀 중 비선택된 비트라인과 접속되는 셀의 문턱전압이 기준전압보다 큰 경우 해당 셀이 턴오프되어, 해당 셀을 기준으로 채널이 형성된다. 이러한 메모리 셀들은 게이트에 인가되는 전압에 의하여 문턱전압이 상승할 우려가 있다.
즉, 메모리 셀들의 게이트에는 고전압의 패스전압이 인가되므로, 핫 캐리어 인젝션 현상에 의하여 전하들이 플로팅 게이트로 이동될 수 있다. 그 결과 해당 셀들의 문턱전압이 상승하는 디스터번스 현상이 발생할 우려가 있다.
이러한 디스터번스 현상은 메모리 셀의 게이트에 인가되는 전압이 클수록 발생할 가능성이 높다. 또한, 채널에 존재하는 전하의 양이 많을수록 플로팅 게이트에 트랩되는 전하가 많기 때문에 디스터번스 현상이 발생할 가능성도 높다. 따라서, 본 발명에서는 독출/검증 동작을 실시함에 있어서 채널에 존재하는 전하를 디스차지시킴으로써 디스터번스 현상의 발생을 억제할 수 있는 불휘발성 메모리 장치의 동작 방법을 제안하고자 한다.
도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작 또는 검증 동작을 설명하기 위한 도면이다.
본 발명에서는 독출/검증 동작을 실시함에 있어서 채널에 존재하는 전하를 디스차지시킴으로써 디스터번스 현상의 발생을 억제하고자 한다. 이를 위해, 드레인 선택 라인(DSL)에 인가되는 전압, 워드라인에 인가되는 패스전압(Vpass)과 기준전압(Vread 또는 Vver)의 인가방법을 새롭게 제안하고자 한다.
도 5를 참조하면, 크게 T1 구간, T2 구간, T3 구간, T4 구간으로 구분할 수 있는데, T1 구간은 비트라인이 프리차지되는 구간이고, T2 구간은 메모리 셀 스트링을 접지전압 상태로 설정하는 구간이고, T3 구간은 독출/검증하고자 하는 메모리 셀의 데이터를 이벨류에이션(evaluation) 하는 구간이고, T4 구간은 독출/검증하고자 하는 메모리 셀의 데이터를 센싱하는 구간이다. 이제 각 구간에 대한 상세한 설 명을 하면 다음과 같다.
(1) T1 구간
독출/검증 대상 셀과 접속되는 비트라인, 즉 선택된 비트라인을 하이레벨로 프리차지 시킨다. 이를 위해, 감지노드 프리차지부(240)를 이용하여 감지노드(SO)를 전원전압단자와 접속시키고, 제1 전압(V1)의 비트라인 선택신호(BSLe 또는 BSLo)를 인가하여 독출/검증 대상 셀과 접속되는 비트라인을 하이레벨(V1-Vth, Vth는 NMOS 트랜지스터(N236 또는 N238)의 문턱전압)로 프리차지 시킨다. 이때, 비선택된 비트라인과 접속된 NMOS 트랜지스터(N236 또는 N238)에는 로우레벨의 비트라인 선택 신호(BSLe 또는 BSLo)를 인가하여 하이레벨 상태의 감지노드(SO)와의 접속을 차단시킨다. 한편, 비트라인 센싱부(290)를 포함하는 구성에서는 제1 전압(V1)의 비트라인 센싱신호(PBSENSE)를 인가하여 비트라인을 프리차지시킨다.
비선택된 비트라인은 하이레벨의 디스차지 신호(DISCHe 또는 DISCHo)를 인가하여 접지전압이 인가되는 가변전압 입력단(VIRPWR)과 접속시킨다. 즉 비선택된 비트라인은 로우 레벨 상태를 유지시킨다. 이때, 선택된 비트라인과 접속된 NMOS 트랜지스터(N232 또는 N234)에는 로우 레벨의 디스차지 신호(DISCHe 또는 DISCHo)를 인가하여 가변전압 입력단(VIRPWR)과의 접속을 차단시킨다.
통상적으로 이븐 비트라인들과 접속된 셀들과 오드 비트라인들과 접속된 셀들을 구분하여 독출/검증 동작을 수행하게 된다. 따라서 이븐 비트라인들에 대해서 독출/검증 동작을 수행하는 경우에는 이븐 비트라인만을 하이레벨로 프리차지시키고, 오드 비트라인은 로우레벨로 디스차지시킨다. 또한, 오드 비트라인들에 대해서 독출/검증 동작을 수행하는 경우에는 오드 비트라인만을 하이레벨로 프리차지시키고, 이븐 비트라인은 로우레벨로 디스차지시킨다.
(2) T2 구간
먼저 드레인 선택 라인(DSL)에 로우레벨의 전압을 인가하여 드레인 선택 트랜지터(DSTe 또는 DSTo)를 턴오프시켜 비트라인과 셀 스트링과의 접속을 차단시킨다. 이렇게 되면 도 5에서 보는 바와 같이 메모리 셀 스트링에 제1 영역과 제2 영역이 형성된다.
그리고, 전체 워드라인에 대해서 동일한 패스전압(Vpass)을 인가한다. 즉, 독출/검증하고자 하는 셀의 워드라인에 대해서도 패스전압(Vpass)을 인가하여 전체 메모리 셀을 턴온시킨다. 그리고, 소스 선택 트랜지스터(SSTe 또는 SSTo)를 턴온시켜 셀 스트링을 접지전압상태의 공통소스라인(CSL)에 연결시킨다. 이렇게 함으로써, 메모리 셀 스트링에 포함된 메모리 셀들의 제1 영역 및 제2 영역들을 디스차지시키게 된다.
이때 패스전압의 전압레벨은 도시된 숫자(6.5V)에 한정되지 않는다. 통상 패스전압은 제일 높을 것으로 예상되는 메모리 셀의 문턱전압보다 더욱 높게 인가된다. 싱글 레벨 셀 프로그램 방법 뿐만 아니라 멀티 레벨 셀 프로그램 방법에 따르면, 서로 다른 둘 이상의 분포 상태가 나타나는바 각 상태 중 문턱전압이 제일 높은 상태보다 더 높은 전압을 인가하여, 메모리 셀의 상태와 무관하게 메모리 셀이 턴온되게 한다.
한편, T2 구간에서 실시되는 동작은 비선택된 비트라인과 접속된 메모리 셀뿐만 아니라 선택된 비트라인과 접속된 메모리 셀에 대해서도 동시에 수행된다. 현 상태에서 선택된 비트라인은 감지노드를 통해 하이레벨 상태를 유지하고 있으므로, 패스 전압을 인가하여 전체 셀을 턴온시킨다 하더라도 비트라인의 전압레벨은 하이레벨을 유지한다. 따라서 T2 구간에서 선택된 비트라인의 전압레벨은 그대로 유지된다.
다음으로, 선택된 워드라인(WL N)에 인가되던 패스전압(Vpass)을 디스차지시키고, 기준전압(Vread/Vver)을 인가시킨다. 또한 드레인 선택신호(DSL)의 인가를 중단하여 비트라인과 셀 스트링의 접속을 차단시킨다.
T2 구간에서 선택된 워드라인(WL N)에 기준전압(Vread/Vver)을 인가하는 방식으로 3가지 방식을 제안한다.
첫번째 방식은 선택된 워드라인(WL N)에 접지전압을 인가하고, 그 후에 기준전압(Vread/Vver)을 인가하는 방식(①)이다.
두번째 방식은 선택된 워드라인(WL N)에 인가되던 패스전압(Vpass)을 기준전압(Vread/Vver)이 될 때까지 서서히 낮추는 방식(②)이다.
세번째 방식은 선택된 워드라인(WL N)에 인가되던 패스전압(Vpass)을 그대로 유지하다가 갑자기 기준전압(Vread/Vver)으로 낮추는 방식(③)이다.
이상에서 제안한 3가지 방식은 일 실시예에 불과하며, 본 발명에서 선택된 워드라인(WL N)에 기준전압(Vread/Vver)을 인가하는 방식은 다양한 방식이 사용될 수 있다.
소스 선택 라인(SSL)에는 접지전압을 인가하여 소스 선택 트랜지스터(SSTe, SSTo)를 턴오프시킨다. 이렇게 함으로써, 셀 스트링과 공통 소스 라인(CSL)과의 접속이 차단된다. 따라서, 제1 영역 및 제2 영역의 디스차지가 중단된다.
(3) T3 구간
다음으로 드레인 선택 라인(DSL)에 하이레벨의 전압을 인가하여 드레인 선택트랜지스터(DSTe 또는 DSTo)를 턴온시켜 비트라인과 셀 스트링을 접속시킨다. 또한 독출/검증하고자 하는 셀의 워드라인(WL N)에 대해서는 독출 기준전압 또는 검증 기준전압(Vread 또는 Vver)을 인가하고, 나머지 셀의 워드라인에 대해서는 패스전압(Vpass)을 그대로 유지시킨다.
이와 같이 각 워드라인에 패스전압 또는 기준전압을 인가하기 전에, 전체 셀의 워드라인에 패스전압을 인가하는 구간을 포함시켜 독출/검증 동작에서 발생하는 디스터번스 현상을 최소화시킬 수 있다.
그리고, 제1 전압(V1)의 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)의 인가를 중단하고, 독출/검증하고자 하는 셀의 상태에 따라 비트라인의 전압레벨이 변화되도록 한다. 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)의 인가의 중단에 따라 전원전압 단자와 접속된 감지노드(SO)와 비트라인과의 접속이 차단되므로, 선택된 비트라인은 하이레벨로 플로팅된 상태를 유지하게 된다. 이때 하이레벨의 소스 선택신호(SSL)를 인가하여 소스 선택 트랜지스터(SSTe 또는 SSTo)를 턴온시켜 셀 스트링과 공통소스라인(CSL)을 접 속시킨다.
독출/검증하고자 하는 셀의 문턱전압이 독출/검증 기준전압보다 작은 경우에는 해당 셀이 턴온되어, 비트라인의 전압레벨이 로우레벨로 디스차지된다. 비선택된 셀의 경우 이미 패스전압(Vpass)에 의하여 턴온되어 있는 상태이고, 독출/검증하고자 하는 셀도 턴온되므로, 접지되어 있는 공통 소스라인(CSL)을 통해 비트라인의 전압레벨이 로우레벨로 디스차지된다.
반면에, 독출/검증하고자 하는 셀의 문턱전압이 독출/검증 기준전압보다 큰 경우에는 해당 셀이 턴오프되어, 비트라인의 전압레벨이 하이레벨로 유지된다. 즉, 독출/검증하고자 하는 셀이 턴오프됨으로써 전류 경로의 형성을 차단하여 비트라인의 전압레벨이 하이레벨을 유지하게 된다.
(4) T4 구간
다음으로, 제2 전압(V2)의 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)를 인가하여, 메모리 셀의 상태를 데이터 래치부(250)에 저장시킨다.
T3 구간에서 독출/검증 대상 셀이 기준전압이상으로 프로그램된 경우에는 비트라인의 전압레벨이 프리차지된 전압레벨(V1-Vth)을 유지하게 되고, 프로그램되지 못한 경우에는 로우레벨로 천이된다.
제1 전압(V1)보다 낮은 제2 전압(V2)의 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)를 인가하면, 비트라인의 전압레벨에 따라 해당 신호가 인가되는 NMOS 트랜지스터(N236, N238 또는 N290)의 턴온여부가 결정된다. 이때, 도면에는 도시되지 않았으나, 제4 구간(T4)의 시작에 앞서 감지노드 프리차지부(240)의 동작을 중단시켜 감지노드를 하이레벨로 플로팅시키는 동작을 먼저 수행한다.
만약 독출/검증 대상셀이 기준전압 이상으로 프로그램되지 못하여 비트라인의 전압레벨이 로우레벨로 천이된 경우에는 제2 전압(V2)의 인가로 NMOS 트랜지스터(N236, N238 또는 N290)가 턴온되고, 플로팅 상태의 감지노드(SO)는 접지된 공통소스라인(CSL)을 통하여 접지로 천이된다.
반면에 독출/검증 대상셀이 기준전압 이상으로 프로그램되어 비트라인의 전압레벨이 하이레벨을 유지하는 경우에는 제2 전압(V2)의 인가에도 불구하고 상기 NMOS 트랜지스터(N236, N238 또는 N290)는 턴오프되고, 하이레벨로 플로팅된 상태의 감지노드(SO)는 하이레벨 상태를 유지한다.
도 2를 참조하여 더 설명하면, 독출/검증 대상셀이 기준전압 이상으로 프로그램되지 못하여 감지노드(SO)가 접지로 천이된 경우에는 감지노드 센싱부(270)가 구동되지 않는다.
그러나 독출/검증 대상셀이 기준전압 이상으로 프로그램되어 감지노드(SO)가 하이레벨을 유지하는 경우에는 감지노드 센싱부(270)가 구동되어 접지전압을 상기 데이터 설정부(260)로 전달할 수 있다. 그에 따라 제1 노드(Q)에 저장된 데이터가 변경될 수 있다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 전체 구성을 도시한 도면이다.
도 2는 불휘발성 메모리 장치의 메모리 셀 어레이와 페이지 버퍼의 구성을 도시한 도면이다.
도 3은 불휘발성 메모리 장치의 검증 동작 또는 독출 동작을 설명하기 위한 도면이다.
도 4는 불휘발성 메모리 장치의 검증 동작 또는 독출 동작에서 나타나는 현상을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작 또는 검증 동작을 설명하기 위한 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 200 불휘발성 메모리 장치 102, 210 메모리 셀 어레이
104 X-디코더 106 Y-디코더
108, 220 페이지 버퍼부 110 고전압 발생부
112 제어부 114 IO 버퍼부
230 비트라인 선택부 240 감지노드 프리차지부
250 데이터 래치부 260 데이터 설정부
270 감지노드 센싱부 280 데이터 전송부
290 비트라인 센싱부

Claims (19)

  1. 비트라인과 소스라인 사이에 연결된 드레인 선택 트랜지스터, 메모리 셀 스트링 및 소스 선택 트랜지스터를 포함하는 메모리 셀 어레이가 제공되는 단계;
    상기 비트라인을 프리차지시키는 단계;
    상기 메모리 셀 스트링을 접지전압 상태로 설정하는 단계;
    상기 메모리 셀 스트링을 상기 비트라인과 연결시키고 상기 메모리 셀들 중 선택된 메모리 셀에 독출전압 또는 검증전압을 인가하는 단계; 및
    상기 선택된 메모리 셀의 문턱전압에 따라 상기 비트라인 전압을 변화시키기 위하여 상기 메모리 셀 스트링을 상기 소스라인과 연결시키는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 메모리 셀 스트링을 접지전압 상태로 설정하는 단계는,
    상기 메모리 셀 스트링에 포함된 메모리 셀들의 채널 영역들을 디스차지시키는 것인 불휘발성 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 메모리 셀 스트링에 포함된 메모리 셀들의 채널 영역들을 디스차지시키는 것은,
    상기 메모리 셀들에 패스전압을 인가하는 단계와,
    상기 채널 영역들을 소스 라인에 연결시키는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  4. 제2항에 있어서,
    상기 메모리 셀 스트링에 포함된 메모리 셀들의 채널 영역들을 디스차지시키는 것은,
    상기 소스 라인에 접지전압을 인가하는 단계와,
    상기 소스 선택 트랜지스터들을 턴온시키는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 비트라인은 상기 메모리 셀 스트링이 상기 소스 라인과 연결될 때까지 페이지 버퍼에 의해 프리차지 상태를 유지하며, 메모리 셀 스트링이 상기 소스 라인과 연결될 때 상기 비트라인과 상기 페이지 버퍼와의 연결이 차단되는 불휘발성 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계는,
    상기 선택된 메모리 셀에 접지전압을 인가하는 단계와,
    상기 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  7. 제3항에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계는,
    상기 선택된 메모리 셀에 상기 패스전압보다 낮은 독출 전압 또는 검증 전압을 인가하는 것인 불휘발성 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 비트라인을 프리차지시키는 단계는,
    감지노드를 하이레벨로 프리차지시키는 단계와,
    비트라인 선택부에 비트라인 선택신호를 인가하여 상기 감지노드와 상기 비트라인을 접속시키는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 비트라인을 프리차지시키는 단계는,
    감지노드를 하이레벨로 프리차지시키는 단계와,
    비트라인 센싱부에 비트라인 센싱신호를 인가하여 상기 감지노드와 상기 비 트라인을 접속시키는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  10. 제1항에 있어서,
    상기 메모리 셀 스트링을 상기 비트라인과 연결시키고 상기 메모리 셀들 중 선택된 메모리 셀에 독출전압 또는 검증전압을 인가하는 단계는,
    상기 드레인 선택 트랜지스터들을 턴온시키고, 상기 선택된 메모리 셀에 독출전압 또는 검증전압을 인가하는 것인 불휘발성 메모리 장치의 동작 방법.
  11. 제1항에 있어서,
    상기 선택된 메모리 셀의 문턱전압에 따라 상기 비트라인 전압을 변화시키기 위하여 상기 메모리 셀 스트링을 상기 소스라인과 연결시키는 단계 후에,
    상기 비트라인과 감지노드와의 접속을 차단하고, 상기 메모리 셀 스트링을 디스차지하면서 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨을 평가하는 단계와,
    상기 비트라인과 플로팅 상태의 감지노드를 접속시키고, 상기 평가된 비트라인의 전압 레벨에 따라 상기 감지노드의 전압레벨을 센싱하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  12. 비트라인과 소스라인 사이에 연결된 드레인 선택 트랜지스터, 메모리 셀 스트링 및 소스 선택 트랜지스터를 포함하는 메모리 셀 어레이가 제공되는 단계;
    상기 비트라인을 프리차지시키고 상기 소스라인에는 접지전압을 인가하는 단계;
    상기 메모리 셀 스트링에 포함된 메모리 셀들 및 상기 소스 선택 트랜지스터를 턴온시키는 단계;
    상기 소스 선택 트랜지스터를 턴오프시키고, 상기 메모리 셀들 중 선택된 메모리 셀에는 검증전압 또는 독출전압을 인가하고, 상기 드레인 선택 트랜지스터를 턴온시키는 단계; 및
    상기 선택된 메모리 셀의 문턱전압에 따라 상기 비트라인 전압을 변화시키기 위하여 상기 소스 선택 트랜지스터를 턴온시키는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 비트라인은 상기 메모리 셀 스트링이 상기 소스 라인과 연결될 때까지 페이지 버퍼에 의해 프리차지 상태를 유지하며, 메모리 셀 스트링이 상기 소스 라인과 연결될 때 상기 비트라인과 상기 페이지 버퍼와의 연결이 차단되는 불휘발성 메모리 장치의 동작 방법.
  14. 제12항에 있어서,
    상기 메모리 셀 스트링에 포함된 메모리 셀들 및 상기 소스 선택 트랜지스터를 턴온시키는 단계는,
    상기 메모리 셀 스트링에 포함된 메모리 셀들에 패스전압을 인가하고, 상기 소스 선택 트랜지스터를 턴온시키는 것인 불휘발성 메모리 장치의 동작 방법.
  15. 제12항에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계는,
    상기 선택된 메모리 셀에 접지전압을 인가하는 단계와,
    상기 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  16. 제14항에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계는,
    상기 선택된 메모리 셀에 상기 패스전압보다 낮은 독출 전압 또는 검증 전압을 인가하는 것인 불휘발성 메모리 장치의 동작 방법.
  17. 제12항에 있어서,
    상기 비트라인을 프리차지시키고 상기 소스라인에는 접지 전압을 인가하는 단계는,
    감지노드를 하이레벨로 프리차지시키는 단계와,
    비트라인 선택부에 비트라인 선택신호를 인가하여 상기 감지노드와 상기 비트라인을 접속시키는 단계와,
    상기 소스라인에 접지전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  18. 제12항에 있어서,
    상기 비트라인을 프리차지시키고 상기 소스라인에는 접지 전압을 인가하는 단계는,
    감지노드를 하이레벨로 프리차지시키는 단계와,
    비트라인 센싱부에 비트라인 센싱신호를 인가하여 상기 감지노드와 상기 비트라인을 접속시키는 단계와,
    상기 소스라인에 접지전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  19. 제12항에 있어서,
    상기 선택된 메모리 셀의 문턱전압에 따라 상기 비트라인 전압을 변화시키기 위하여 상기 소스 선택 트랜지스터를 턴온시키는 단계 후에,
    상기 비트라인과 감지노드와의 접속을 차단하고, 상기 메모리 셀 스트링을 디스차지하면서 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨을 평가하는 단계와,
    상기 비트라인과 플로팅 상태의 감지노드를 접속시키고, 상기 평가된 비트라인의 전압 레벨에 따라 상기 감지노드의 전압레벨을 센싱하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
KR1020090047823A 2009-05-29 2009-05-29 불휘발성 메모리 장치의 동작 방법 KR101015757B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090047823A KR101015757B1 (ko) 2009-05-29 2009-05-29 불휘발성 메모리 장치의 동작 방법
US12/790,191 US8174903B2 (en) 2009-05-29 2010-05-28 Method of operating nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090047823A KR101015757B1 (ko) 2009-05-29 2009-05-29 불휘발성 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20100129067A true KR20100129067A (ko) 2010-12-08
KR101015757B1 KR101015757B1 (ko) 2011-02-22

Family

ID=43220059

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090047823A KR101015757B1 (ko) 2009-05-29 2009-05-29 불휘발성 메모리 장치의 동작 방법

Country Status (2)

Country Link
US (1) US8174903B2 (ko)
KR (1) KR101015757B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5377131B2 (ja) * 2009-07-17 2013-12-25 株式会社東芝 半導体記憶装置
KR101179463B1 (ko) * 2010-08-30 2012-09-07 에스케이하이닉스 주식회사 플래시 메모리 장치 및 그의 동작 방법
JP2012104165A (ja) * 2010-11-05 2012-05-31 Elpida Memory Inc 半導体装置
KR101980676B1 (ko) * 2012-05-25 2019-05-22 에스케이하이닉스 주식회사 메모리 및 그 검증 방법
KR20130139598A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR101949987B1 (ko) * 2012-12-18 2019-02-20 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102222594B1 (ko) 2014-11-13 2021-03-08 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
US9711228B1 (en) * 2016-05-27 2017-07-18 Micron Technology, Inc. Apparatus and methods of operating memory with erase de-bias
KR102659651B1 (ko) * 2017-01-09 2024-04-22 삼성전자주식회사 비휘발성 메모리 장치의 고전압 스위치 회로 및 비휘발성 메모리 장치
KR20210096490A (ko) * 2020-01-28 2021-08-05 에스케이하이닉스 주식회사 반도체 메모리 장치
US20220343982A1 (en) * 2021-04-21 2022-10-27 Intel Corporation Staggered active bitline sensing

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3404127B2 (ja) * 1994-06-17 2003-05-06 富士通株式会社 半導体記憶装置
US6175523B1 (en) * 1999-10-25 2001-01-16 Advanced Micro Devices, Inc Precharging mechanism and method for NAND-based flash memory devices
FR2874734A1 (fr) * 2004-08-26 2006-03-03 St Microelectronics Sa Procede de lecture de cellules memoire programmables et effacables electriquement, a precharge anticipee de lignes de bit
KR20090002470A (ko) * 2007-06-29 2009-01-09 주식회사 하이닉스반도체 낸드 플래시 메모리소자의 프로그램 방법
US7924623B2 (en) * 2008-05-27 2011-04-12 Micron Technology, Inc. Method for memory cell erasure with a programming monitor of reference cells

Also Published As

Publication number Publication date
US8174903B2 (en) 2012-05-08
KR101015757B1 (ko) 2011-02-22
US20100302868A1 (en) 2010-12-02

Similar Documents

Publication Publication Date Title
KR101015757B1 (ko) 불휘발성 메모리 장치의 동작 방법
KR100996040B1 (ko) 불휘발성 메모리 장치의 동작 방법
KR101016078B1 (ko) 불휘발성 메모리 장치 및 그 동작 방법
KR101119343B1 (ko) 반도체 메모리 장치의 프로그램 방법
US7512011B2 (en) Method of reading data in a non-volatile memory device
US9013924B2 (en) Semiconductor device and operating method thereof
KR100865552B1 (ko) 플래시 메모리소자의 프로그램 검증방법 및 프로그램 방법
US7986559B2 (en) Method of operating nonvolatile memory device
US8238163B2 (en) Nonvolatile memory device
KR101036720B1 (ko) 불휘발성 메모리 소자의 동작 방법
KR20120119322A (ko) 반도체 메모리 장치
US8085600B2 (en) Program and verify method of nonvolatile memory device
KR101184539B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
JP2009043390A (ja) 不揮発性メモリ装置のソフトプログラム方法
US9135968B2 (en) Method of operating a semiconductor memory device
KR101005184B1 (ko) 불휘발성 메모리 장치 및 그 동작 방법
US8351270B2 (en) Nonvolatile memory device and method of programming the device
CN106710617B (zh) 非易失性存储器件
KR101201888B1 (ko) 반도체 장치의 프로그램 방법
KR100904731B1 (ko) 멀티 레벨 셀 플래시 메모리소자의 페이지 버퍼 및프로그램 방법
KR101003928B1 (ko) 불휘발성 메모리 소자의 프로그램 방법
KR20080104579A (ko) 낸드 플래시 메모리소자의 읽기방법
KR20100022232A (ko) 불휘발성 메모리 장치의 드레인 선택 라인 전압 공급 장치 및 그 독출/검증 방법
KR20100027785A (ko) 불휘발성 메모리 장치의 비트라인 센싱부 및 그를 이용한 소거 방법
KR20120005850A (ko) 불휘발성 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140122

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160121

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170124

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180122

Year of fee payment: 8